JPS6157118A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPS6157118A JPS6157118A JP59179644A JP17964484A JPS6157118A JP S6157118 A JPS6157118 A JP S6157118A JP 59179644 A JP59179644 A JP 59179644A JP 17964484 A JP17964484 A JP 17964484A JP S6157118 A JPS6157118 A JP S6157118A
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- Japan
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- transistor
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- mos transistor
- drain
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はＥＣＬ （Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ
Ｌｏｇｉｃ ）レベルの信号を、ＴＴＬ（Ｔｒａｎｓ
ｉｓｔｏｒ ＴｒａｎｓｉｓｔｏｒＬｏｇｉｃ）レベル
の信号に変換するレベル変換回路に関する。
Ｌｏｇｉｃ ）レベルの信号を、ＴＴＬ（Ｔｒａｎｓ
ｉｓｔｏｒ ＴｒａｎｓｉｓｔｏｒＬｏｇｉｃ）レベル
の信号に変換するレベル変換回路に関する。
例えば、高速のバイポーラＩＣとＭＯＳ−ＩＣを組合せ
て使用する場合や、一つのＩＣにバイポーラトランジス
タとＭＯＳ ）ランソスタを共存させるような場合、バ
イポーラのＥＣＬレベル信号をＭＯＳのＴ’ｒＬレベル
信号に変換する必要がちる。
て使用する場合や、一つのＩＣにバイポーラトランジス
タとＭＯＳ ）ランソスタを共存させるような場合、バ
イポーラのＥＣＬレベル信号をＭＯＳのＴ’ｒＬレベル
信号に変換する必要がちる。
第３図は、従来のこの種のレベル変換回路を示すもので
ある。Ｑ□ ｌＱ２はＥＣＬレベルの差動入力信号、が
供給される入力端子、０はＴＴＬレベルに変換された信
号が出力される出力端子、Ｅｌ ｒ Ｅｚは電源Ｖ１
、Ｖ、が供給される電源端子、１１．１２，１３，１４
，１５．１６はトランジスタ、１７．１Ｂ、１９．２０
．２１．２２は抵抗である。
ある。Ｑ□ ｌＱ２はＥＣＬレベルの差動入力信号、が
供給される入力端子、０はＴＴＬレベルに変換された信
号が出力される出力端子、Ｅｌ ｒ Ｅｚは電源Ｖ１
、Ｖ、が供給される電源端子、１１．１２，１３，１４
，１５．１６はトランジスタ、１７．１Ｂ、１９．２０
．２１．２２は抵抗である。
上記構成において、入力端子Ｑ１がハイレベル、Ｑ、が
ローレベルカラなるＥＣＬレベルの差動入力信号が供給
された場合、トランジスタ１１が、オン、トランジスタ
１２がオフとなシ、トランジスタ１３のエミッタ電流が
流される。トランジスタ１３のベース電位はトランジス
タ１４によりｖｌｌＥに固定されているため、トランジ
スタ１５のベース電位はトランジスタ１４のベース電位
からＶＢ、を引いたｏＶとなる。このため、トランジス
タ１５はオフ状態となシ、出力端子０の電位はｖｌとな
る。
ローレベルカラなるＥＣＬレベルの差動入力信号が供給
された場合、トランジスタ１１が、オン、トランジスタ
１２がオフとなシ、トランジスタ１３のエミッタ電流が
流される。トランジスタ１３のベース電位はトランジス
タ１４によりｖｌｌＥに固定されているため、トランジ
スタ１５のベース電位はトランジスタ１４のベース電位
からＶＢ、を引いたｏＶとなる。このため、トランジス
タ１５はオフ状態となシ、出力端子０の電位はｖｌとな
る。
また、入力端子Ｑ１がローレベ” 、Ｑ ｚ ７５；
ハイレベルとなると、トランジスタ１１がオフ、トラン
ジスタ１２がオンとなシ、トランジスタ１５がオンとな
るため、出力端子０は電流をひっばることができる。ゆ
えにローレベルとなる。
ハイレベルとなると、トランジスタ１１がオフ、トラン
ジスタ１２がオンとなシ、トランジスタ１５がオンとな
るため、出力端子０は電流をひっばることができる。ゆ
えにローレベルとなる。
つまり、この回路では入力ＥＣＬレベルの振幅が、ＴＴ
Ｌレベルの振幅に変換される。
Ｌレベルの振幅に変換される。
しかしながら、上記従来の回路は２つの電源が必要であ
るとともに、素子数が多くなるという問題を有している
。
るとともに、素子数が多くなるという問題を有している
。
また、上記回路を高速動作させようとすると、消費電力
が大きくなるという問題を有している。
が大きくなるという問題を有している。
即ち、第５図は上記回路の５ＰＩＣＥシユミレーシヨン
結果を示すものである。これは、トランジスタ１１．１
２のオン状部におけるコレクタ電流を５００μＡとし、
トランジスタ１５のコレクタ電流を４００μＡとしてシ
ュミレーションしたものであるが、入力信号ｖ！、ｃＬ
に対する出力信号ｖＴ、ｒＬの立上が９に時間を要する
ことがわかる。こ ｆの回路を１０Ｍ以上の高速で
動作させるにはトランジスタ１５のコレクタ電流を大き
くする必要があり、少なくとも１ｍＡ程度の電流が必要
となる。
結果を示すものである。これは、トランジスタ１１．１
２のオン状部におけるコレクタ電流を５００μＡとし、
トランジスタ１５のコレクタ電流を４００μＡとしてシ
ュミレーションしたものであるが、入力信号ｖ！、ｃＬ
に対する出力信号ｖＴ、ｒＬの立上が９に時間を要する
ことがわかる。こ ｆの回路を１０Ｍ以上の高速で
動作させるにはトランジスタ１５のコレクタ電流を大き
くする必要があり、少なくとも１ｍＡ程度の電流が必要
となる。
一方、電４図は従来のレーー変−回路の他の例を示すも
のである。尚、第３図と同一部分には同一符号を付す＠
′ 第４図に′おいて、３’ｌ 、 ３２はコレクタＫＰＮ
接合が設けられた縦型のＰＮＰ トランジスタ、３３゜
３４はＮＰＮ トランジスタ、３５，３６．３７抵抗、
３９は電源ｖ１がら生成され元バイアス電圧が供給され
るバイアス入力端子である。
のである。尚、第３図と同一部分には同一符号を付す＠
′ 第４図に′おいて、３’ｌ 、 ３２はコレクタＫＰＮ
接合が設けられた縦型のＰＮＰ トランジスタ、３３゜
３４はＮＰＮ トランジスタ、３５，３６．３７抵抗、
３９は電源ｖ１がら生成され元バイアス電圧が供給され
るバイアス入力端子である。
この回路において、入力端子。、がハイレベ／’ 、Ｑ
２１）： Ｃ１−レベルとなると、トランジスタ３１
がオフ、トランジスタ３２がオン、トランジスタ３３が
オフとなシ、出方端子０の電位は電源ｖ１とほぼ同電位
のハイレベルとなる。また、入力端子Ｑ０がローレベル
、Ｑ ２ カハイレペルとなると、トランジスタ３１が
オン、トランジスタ３２がオフ、°トランジスタ３３が
オフとなフ、出力端子。の電位はローレベルとなる・尚
、トランジスタ３４はトランジスタ３３が門チレーシー
Ｉ／領域に入らないようにするために接続されたもめで
ある。
２１）： Ｃ１−レベルとなると、トランジスタ３１
がオフ、トランジスタ３２がオン、トランジスタ３３が
オフとなシ、出方端子０の電位は電源ｖ１とほぼ同電位
のハイレベルとなる。また、入力端子Ｑ０がローレベル
、Ｑ ２ カハイレペルとなると、トランジスタ３１が
オン、トランジスタ３２がオフ、°トランジスタ３３が
オフとなフ、出力端子。の電位はローレベルとなる・尚
、トランジスタ３４はトランジスタ３３が門チレーシー
Ｉ／領域に入らないようにするために接続されたもめで
ある。
上記回路によってもＥＣＬレベルをＴＴＬレベルに変換
することができ、しかも、電源を１つと゛することがで
きる。しかし、トランジスタ３１′。
することができ、しかも、電源を１つと゛することがで
きる。しかし、トランジスタ３１′。
３２は縦型のＰＮＰを使用するため、あまシ嵩速で動作
することができず、しかも、消費電力が大きいという問
題を有している。
することができず、しかも、消費電力が大きいという問
題を有している。
この発明は、上記事情に基づいてなされたものであシ、
その目的とするところは、低消費電力で高速動作が可能
であシ、しかも、１つの電源と少ない素子数でＥＣＬレ
ベル信号をＴＴＬレベル信号に変換す蔦ことができるレ
ベル変換回路を提供しようとするものである。
゛〔発明の概要〕 この発明は、例えばＥＣＬレベルの差動入力信号を差動
増幅器を構成する一対のトランジスタのベースに供給し
、これらトランジスタのうち一方のコレクタに第１のＭ
ＯＳ トランジスタのゲートとドレインを接続するとと
もに、第２のＭｏ８ トランジスタのケ９−トを接続し
、この第２のＭｏ８ トランジスタのドレインに第２の
Ｍｏ８ トランジスタとは逆チャネルのＭＯＳトランジ
スタのドレインを接続し、このドレインよｊ９ ＴＴＬ
レベルの信号を取出すようにしたものである。
その目的とするところは、低消費電力で高速動作が可能
であシ、しかも、１つの電源と少ない素子数でＥＣＬレ
ベル信号をＴＴＬレベル信号に変換す蔦ことができるレ
ベル変換回路を提供しようとするものである。
゛〔発明の概要〕 この発明は、例えばＥＣＬレベルの差動入力信号を差動
増幅器を構成する一対のトランジスタのベースに供給し
、これらトランジスタのうち一方のコレクタに第１のＭ
ＯＳ トランジスタのゲートとドレインを接続するとと
もに、第２のＭｏ８ トランジスタのケ９−トを接続し
、この第２のＭｏ８ トランジスタのドレインに第２の
Ｍｏ８ トランジスタとは逆チャネルのＭＯＳトランジ
スタのドレインを接続し、このドレインよｊ９ ＴＴＬ
レベルの信号を取出すようにしたものである。
以下、この発明の一実施例について図面を参照して説明
する。尚、第３図、第４図と同一部分には同一符号を付
す。
する。尚、第３図、第４図と同一部分には同一符号を付
す。
第１図において、ＥＣＬレベルの差動入力信号が供給さ
れる入力端子Ｑ、、Ｑ！はトランジスタＱエ ＋Ｑ２の
ベースにそれぞれ接続される。
れる入力端子Ｑ、、Ｑ！はトランジスタＱエ ＋Ｑ２の
ベースにそれぞれ接続される。
これらＮＰＮ トランジスタＱ＋ 、Ｑｔｚのエミッ
タは共通接続されるとともに、１！流源工、を介して接
地される。また、前記トランジスタＱ１のコレクタは電
源端子Ｅ、に接続され、トランジスタＱ２のコレ゛クタ
はｐチャネルＭＯ８トランジスタＭ１のドレイン、ゲー
ト、およびｐチャネルＭＯ８トランジスタＭ２のゲート
に接続される。
タは共通接続されるとともに、１！流源工、を介して接
地される。また、前記トランジスタＱ１のコレクタは電
源端子Ｅ、に接続され、トランジスタＱ２のコレ゛クタ
はｐチャネルＭＯ８トランジスタＭ１のドレイン、ゲー
ト、およびｐチャネルＭＯ８トランジスタＭ２のゲート
に接続される。
これらＭｏ８ ｌ−ランソスタＭ、、Ｍ、のソースは前
記ＭＯＳトランジスタＭ２のドレインは出力端子０に接
続されるとともに、ｎチャネルＭｏ８ ｌ−ランノスタ
Ｍ、のドレインに接続される。このＭｏ３ ）ランソス
タＭ３のソースは接地すれ、ゲートはバイアス入力端子
ＩＢＫ接続される。
記ＭＯＳトランジスタＭ２のドレインは出力端子０に接
続されるとともに、ｎチャネルＭｏ８ ｌ−ランノスタ
Ｍ、のドレインに接続される。このＭｏ３ ）ランソス
タＭ３のソースは接地すれ、ゲートはバイアス入力端子
ＩＢＫ接続される。
第２図はバイアス回路の一例を示すものである。電源ｖ
１と接地間にはｐチャネルＭＯ８ｈランジスタＭ４、抵
抗Ｒ，ｎチャネルＭｏｓトランジスタＭｓが直列接続さ
れ、このＭｏ８ トランジスタＭ６のゲートよりバイア
スミ圧が取出されるようになっている。
１と接地間にはｐチャネルＭＯ８ｈランジスタＭ４、抵
抗Ｒ，ｎチャネルＭｏｓトランジスタＭｓが直列接続さ
れ、このＭｏ８ トランジスタＭ６のゲートよりバイア
スミ圧が取出されるようになっている。
上記構成において、例えばＱｌがハイレベル、Ｑ２がロ
ーレベルとされると、トランジスタＴ１がオン、トラン
ジスタで２がオフとされ、ＭｏｓトランジスタＭ１ 、
Ｍ、はオフ状態とされる。
ーレベルとされると、トランジスタＴ１がオン、トラン
ジスタで２がオフとされ、ＭｏｓトランジスタＭ１ 、
Ｍ、はオフ状態とされる。
Ｍｏ８ ｌ−ランジスタＭ３は固定バイアスによって一
定の電流（Ｍｏ８ トランジスタＭ２に流れるよ）小さ
な電流）が流れるようになされているため、出力端子０
の電位は接地レベル（ローレベル）となる。
定の電流（Ｍｏ８ トランジスタＭ２に流れるよ）小さ
な電流）が流れるようになされているため、出力端子０
の電位は接地レベル（ローレベル）となる。
また、入力端子Ｑ１がローレベル、Ｑ２がハイレベルと
されると、トランジスタＴ、がオフ、トランジスタＴ２
がオンとなシ、ＭＯＳトランノスタＭエ １Ｍ２がオン
となる。ＭＯＳトランジスタＭ！のソース、ドレイン間
を流れる電流はＭｏ８ トランジスタＭ、のソース、ド
レイン間を流れる電流より大きく設定されているため、
ＭＯＳトランジスタＭ２がオンとなると、出力端子０の
電位はハイレベルとなる。
されると、トランジスタＴ、がオフ、トランジスタＴ２
がオンとなシ、ＭＯＳトランノスタＭエ １Ｍ２がオン
となる。ＭＯＳトランジスタＭ！のソース、ドレイン間
を流れる電流はＭｏ８ トランジスタＭ、のソース、ド
レイン間を流れる電流より大きく設定されているため、
ＭＯＳトランジスタＭ２がオンとなると、出力端子０の
電位はハイレベルとなる。
、第６図はこの実施例の５ＰＩＣＥによるシーミレージ
ョン結果を示すものでちυ、電流源■８の電流を５０μ
Ａとし、入力信号（ＥＣＬレベル） ”ＥＣＬを１．７
ｖ〜２．Ｏｖとした場合の出力信号（ＴＴＬレベル）Ｖ
ＴＴＬの応答を示している。この図からも明らかなよう
に、出力信号ｖＴＴＬは００ＯＶ〜４．８■のＴＴＬレ
ベルの振幅で出力され、その遅延は１０ ｎ５ｅｃと極
めて高速で動作している。また負荷に対しても電流源の
電流を１００μＡ程度とすれば（１，＝１．３Ｖ程度）
高速動作に十分対応できる。
ョン結果を示すものでちυ、電流源■８の電流を５０μ
Ａとし、入力信号（ＥＣＬレベル） ”ＥＣＬを１．７
ｖ〜２．Ｏｖとした場合の出力信号（ＴＴＬレベル）Ｖ
ＴＴＬの応答を示している。この図からも明らかなよう
に、出力信号ｖＴＴＬは００ＯＶ〜４．８■のＴＴＬレ
ベルの振幅で出力され、その遅延は１０ ｎ５ｅｃと極
めて高速で動作している。また負荷に対しても電流源の
電流を１００μＡ程度とすれば（１，＝１．３Ｖ程度）
高速動作に十分対応できる。
このように、上記実施例によれば、バイポーラトランジ
スタとＭＯＳトランジスタを組合せることにより、少な
い素子数で高速動作可能なレベルに変換回路を構成する
ことができる。
スタとＭＯＳトランジスタを組合せることにより、少な
い素子数で高速動作可能なレベルに変換回路を構成する
ことができる。
しかも、この回路は出力端子０の電位がハイレベルから
ローレベルへ切換った場合は切）換る瞬間（ドレイン容
量と負荷容量の放電時間）しか電流が流れず、ローレベ
ルからハイレベルへ切換った場合も、ＭＯＳトランジス
タＭ３の定電流分の電流しか電流が流れないため、消費
電力が従来回路に比べて小さくなる利点を有している。
ローレベルへ切換った場合は切）換る瞬間（ドレイン容
量と負荷容量の放電時間）しか電流が流れず、ローレベ
ルからハイレベルへ切換った場合も、ＭＯＳトランジス
タＭ３の定電流分の電流しか電流が流れないため、消費
電力が従来回路に比べて小さくなる利点を有している。
尚、この発明は上記実施例に限定されるものではなく、
要旨を変えない範囲で種々変形実施可能なことは勿論で
ある。
要旨を変えない範囲で種々変形実施可能なことは勿論で
ある。
以上、詳述したようにこの発明によれば、低消費電力で
高速動作が可能であね、しかも、１つの電源と少ない素
子数でＥＣＬレベル信号をＴＴＬレベル信号に変換する
ことができるレベル変換回路を提供できる。
高速動作が可能であね、しかも、１つの電源と少ない素
子数でＥＣＬレベル信号をＴＴＬレベル信号に変換する
ことができるレベル変換回路を提供できる。
第１図はこの発明に係わるレベル変換回路の一実施例を
示す回路構成図、第２図は第１図の回路に適用されるバ
イアス回路の一例を示す回路構成図、第３図、第４図は
それぞれ従来のレベル変換回路を示す回路構成図、第５
図は第３図に示す回路の入出力特性を示す波形図、第６
図は第１図に示す回路の入出力特性を示す波形図である
。 Ｔ１ 、Ｔ、・・・トランジスタ、Ｍ１１Ｍ２．Ｍ３・
・・ＭＯＳ トランジスタ、ｖｌ・・・電源。 出願人代理人 弁理士 鈴 江 武 彦第７図
第２図 第３図 第５図 ｖｒ ＦＪＩ ＸＩＯ（ｓ） 第６図 晴間ｘ １０−’ （ｓ）
示す回路構成図、第２図は第１図の回路に適用されるバ
イアス回路の一例を示す回路構成図、第３図、第４図は
それぞれ従来のレベル変換回路を示す回路構成図、第５
図は第３図に示す回路の入出力特性を示す波形図、第６
図は第１図に示す回路の入出力特性を示す波形図である
。 Ｔ１ 、Ｔ、・・・トランジスタ、Ｍ１１Ｍ２．Ｍ３・
・・ＭＯＳ トランジスタ、ｖｌ・・・電源。 出願人代理人 弁理士 鈴 江 武 彦第７図
第２図 第３図 第５図 ｖｒ ＦＪＩ ＸＩＯ（ｓ） 第６図 晴間ｘ １０−’ （ｓ）
Claims (4)
- （１）エミッタが共通接続され各ベースにそれぞれ第１
の信号が供給される一対のバイポーラトランジスタと、
これらトランジスタのうち、一方のコレクタにゲートと
ドレインが接続された第１のＭＯＳトランジスタと、前
記コレクタにゲートが接続された第２のＭＯＳトランジ
スタと、この第２のＭＯＳトランジスタのドレインにド
レインが接続されるとともに、この接続点より第２の信
号が取出され第２のＭＯＳトランジスタとは逆チャネル
の第３のＭＯＳトランジスタとを具備したことを特徴と
するレベル変換回路。 - （２）前記第１の信号はＥＣＬレベルの信号であね、第
２の信号はＴＴＬレベルの信号であることを特徴とする
特許請求の範囲第１項記載のレベル変換回路。 - （３）前記第１、第２のＭＯＳトランジスタのソースは
電源に接続されることを特徴とする特許請求の範囲第１
項記載のレベル変換回路。 - （４）前記第３のＭＯＳトランジスタのゲートは固定バ
イアスされ、このＭＯＳトランジスタには第２のＭＯＳ
トランジスタよりも小さな電流が流れるよう設定されて
いることを特徴とする特許請求の範囲第１項記載のレベ
ル変換回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59179644A JPS6157118A (ja) | 1984-08-29 | 1984-08-29 | レベル変換回路 |
| EP85110704A EP0173288A3 (en) | 1984-08-29 | 1985-08-26 | Voltage level converting circuit |
| US06/770,090 US4695750A (en) | 1984-08-29 | 1985-08-28 | Voltage level converting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59179644A JPS6157118A (ja) | 1984-08-29 | 1984-08-29 | レベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6157118A true JPS6157118A (ja) | 1986-03-24 |
Family
ID=16069371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59179644A Pending JPS6157118A (ja) | 1984-08-29 | 1984-08-29 | レベル変換回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4695750A (ja) |
| EP (1) | EP0173288A3 (ja) |
| JP (1) | JPS6157118A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0395178U (ja) * | 1990-01-08 | 1991-09-27 |
Families Citing this family (19)
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|---|---|---|---|---|
| JPH07118642B2 (ja) * | 1986-01-08 | 1995-12-18 | 株式会社東芝 | レベル変換回路 |
| JPS62230222A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 入力回路 |
| IT1190325B (it) * | 1986-04-18 | 1988-02-16 | Sgs Microelettronica Spa | Circuito di polarizzazione per dispositivi integrati in tecnologia mos,particolarmente di tipo misto digitale-analogico |
| KR910002967B1 (ko) * | 1986-12-12 | 1991-05-11 | 가부시끼가이샤 히다찌세이사꾸쇼 | 바이폴라 트랜지스터와 mos 트랜지스터를 조합한 반도체 집적회로 |
| JPS63302620A (ja) * | 1987-06-03 | 1988-12-09 | Toshiba Corp | 出力回路 |
| JPH0626308B2 (ja) * | 1988-07-08 | 1994-04-06 | 株式会社東芝 | 出力回路 |
| US5019726A (en) * | 1989-10-13 | 1991-05-28 | Advanced Micro Devices, Inc. | BiCMOS ECL-to-CMOS conversion circuit |
| US5068599A (en) * | 1989-10-23 | 1991-11-26 | Texas Instruments Incorporated | Integrated circuit having an enabling circuit for controlling primary and secondary subcircuits |
| IT1236879B (it) * | 1989-11-22 | 1993-04-26 | Sgs Thomson Microelectronics | Circuito elettronico comparatore |
| JP2546004B2 (ja) * | 1989-12-28 | 1996-10-23 | 日本電気株式会社 | レベル変換回路 |
| US5017812A (en) * | 1990-03-20 | 1991-05-21 | Integrated Device Technology, Inc. | Combined ECL-to-TTL translator and decoder |
| JPH0622325B2 (ja) * | 1990-03-30 | 1994-03-23 | 株式会社東芝 | レベル変換回路 |
| EP0476341B1 (en) * | 1990-08-29 | 1997-01-15 | Motorola, Inc. | A BICMOS logic circuit with a CML output |
| US5227673A (en) * | 1990-11-13 | 1993-07-13 | Vlsi Technology, Inc. | Differential output buffer with feedback |
| US5955989A (en) * | 1990-11-15 | 1999-09-21 | Li; Ming-Chiang | Optimum edges for speakers and musical instruments |
| US5394108A (en) * | 1992-08-31 | 1995-02-28 | Motorola | Non-linear burst mode data receiver |
| DE4321483C2 (de) * | 1993-06-28 | 1995-04-20 | Siemens Ag | Leitungstreiberschaltstufe in Stromschaltertechnik |
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Also Published As
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| EP0173288A3 (en) | 1986-07-30 |
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