JPH01137822A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH01137822A JPH01137822A JP62295233A JP29523387A JPH01137822A JP H01137822 A JPH01137822 A JP H01137822A JP 62295233 A JP62295233 A JP 62295233A JP 29523387 A JP29523387 A JP 29523387A JP H01137822 A JPH01137822 A JP H01137822A
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Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バイポーラトランジスタを含む半導体集積回
路、さらにはそれに含まれるバイポーラトランジスタの
過大なコレクタ電流制限技術に関し、例えば、B1CM
OSプロセスによって形成されたドライブ回路に適用し
て有効な技術に関するものである。
路、さらにはそれに含まれるバイポーラトランジスタの
過大なコレクタ電流制限技術に関し、例えば、B1CM
OSプロセスによって形成されたドライブ回路に適用し
て有効な技術に関するものである。
B1CMOSプクセスはアナログ機能とディジタル機能
を併せ持つ混載LSI技術の1つであり、通常のパイボ
ーラ工程に若干のMO8工程を付加することにより、高
精度のアナログ処理や大電力ドライブに最適なバイポー
ラ回路と高集積及び低消費電力化に有利なCMO5(相
補型MO8)回路を同一チップ上に搭載可能にするプロ
セス技術である。
を併せ持つ混載LSI技術の1つであり、通常のパイボ
ーラ工程に若干のMO8工程を付加することにより、高
精度のアナログ処理や大電力ドライブに最適なバイポー
ラ回路と高集積及び低消費電力化に有利なCMO5(相
補型MO8)回路を同一チップ上に搭載可能にするプロ
セス技術である。
例えば、B1CMOSプロセスによって構成されるドラ
イブ回路(以下単にB1CMOSドライブ回路とも記す
)は、原理的に、負荷駆動用のバイポーラトランジスタ
を備え、入力信号に対するバイポーラトランジスタのベ
ース駆動論理を0M08回路で採るように構成される。
イブ回路(以下単にB1CMOSドライブ回路とも記す
)は、原理的に、負荷駆動用のバイポーラトランジスタ
を備え、入力信号に対するバイポーラトランジスタのベ
ース駆動論理を0M08回路で採るように構成される。
尚、バイポーラトランジスタについて記載された文献の
例としては昭和59年11月30日オーム社発行の「L
SIハンドブック」P53〜P60がある。
例としては昭和59年11月30日オーム社発行の「L
SIハンドブック」P53〜P60がある。
C発明が解決しようとするI’、、”jM点〕ところで
、負荷駆動用のバイポーラトランジスタに過大なベース
・エミッタ電圧が加わったとき。
、負荷駆動用のバイポーラトランジスタに過大なベース
・エミッタ電圧が加わったとき。
当該トランジスタの駆動電流即ちコレクタ“電流も過大
となる。例えば、負荷駆動用バイポーラトランジスタの
ベース電流を制御するCMOSスイッチ回路がオン動作
されると、ベース・エミッタ間に一時的に過大な電圧が
かかり、これに応でベース電流が増えて過大なコレクタ
電流が流れる。
となる。例えば、負荷駆動用バイポーラトランジスタの
ベース電流を制御するCMOSスイッチ回路がオン動作
されると、ベース・エミッタ間に一時的に過大な電圧が
かかり、これに応でベース電流が増えて過大なコレクタ
電流が流れる。
このような過大なコレクタ電流は、マイグレーションに
よるアルミニウム配線の断線、さらにはコレクタの寄生
抵抗によってベース・コレクタ電圧が低下されることに
よるバイポーラトランジスタの飽和などの虞があった。
よるアルミニウム配線の断線、さらにはコレクタの寄生
抵抗によってベース・コレクタ電圧が低下されることに
よるバイポーラトランジスタの飽和などの虞があった。
このような問題点は、負荷側の電源ノイズなどによって
ベース・エミッタ電圧が不所望に増大するときにも生ず
る6本発明の目的は、バイポーラトランジスタのベース
・エミッタ電圧が過大になったときにそれに応じて過大
なコレクタ電流が流れることを防止することができる半
導体集積回路を提供することにある。
ベース・エミッタ電圧が不所望に増大するときにも生ず
る6本発明の目的は、バイポーラトランジスタのベース
・エミッタ電圧が過大になったときにそれに応じて過大
なコレクタ電流が流れることを防止することができる半
導体集積回路を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。
本明細書の記述及び添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。
を簡単に説明すれば下記の通りである。
すなわち、バイポーラトランジスタのベース・エミッタ
電圧の増大に呼応してベース電流を制限する電流制限手
段として、バイポーラトランジスタのベース電流経路に
抵抗素子を設けたり、バイポーラトランジスタのベース
電極からエミッタ電極に至る分流経路に、抵抗素子或い
はバイポーラトランジスタのベース・エミッタ電圧をゲ
ート・ソース電圧とするMOSFETを挿入するもので
ある。
電圧の増大に呼応してベース電流を制限する電流制限手
段として、バイポーラトランジスタのベース電流経路に
抵抗素子を設けたり、バイポーラトランジスタのベース
電極からエミッタ電極に至る分流経路に、抵抗素子或い
はバイポーラトランジスタのベース・エミッタ電圧をゲ
ート・ソース電圧とするMOSFETを挿入するもので
ある。
上記した手段によれば、電流制限手段として上記抵抗素
子を用いる場合には、バイポーラトランジスタのベース
電流制限量がベース・エミッタ電圧に比例することによ
り、ベース・エミッタ電圧が過大になったときにそれに
応じて過大なコレクタ電流が流れることを抑制する。ま
た、電流制限素子として上記MO8FETを用いる場合
、バイポーラトランジスタのベース・工□ミッタ電圧が
上記MO8FETのしきい値電圧を超えて当該MO8F
ETがオン動作されると、このMOSFETを介する分
流経路に斯るMOSFETのオン抵抗に応じた電流が流
れることにより、ベース・エミッタ電圧が所定値以上に
過大にされたときにそれに応じた過大なコレクタ電流が
流れることを抑制する。
子を用いる場合には、バイポーラトランジスタのベース
電流制限量がベース・エミッタ電圧に比例することによ
り、ベース・エミッタ電圧が過大になったときにそれに
応じて過大なコレクタ電流が流れることを抑制する。ま
た、電流制限素子として上記MO8FETを用いる場合
、バイポーラトランジスタのベース・工□ミッタ電圧が
上記MO8FETのしきい値電圧を超えて当該MO8F
ETがオン動作されると、このMOSFETを介する分
流経路に斯るMOSFETのオン抵抗に応じた電流が流
れることにより、ベース・エミッタ電圧が所定値以上に
過大にされたときにそれに応じた過大なコレクタ電流が
流れることを抑制する。
本実施例ではB1CMOSドライブ回路を一例として説
明する。
明する。
第1図乃至第4図は本発明に係る半導体集積回路の実施
例であるB1CMOSドライブ回路におけるベース電流
制限手段の各種原理説明図である。
例であるB1CMOSドライブ回路におけるベース電流
制限手段の各種原理説明図である。
各回に示されるB i CM OSドライブ回路は、特
に制限されないが、原理的には、負荷駆動用のNPN型
バイポーラトランジスタQ1を備え、入力端子Pinか
ら供給される入力信号に対するバイポーラトランジスタ
Q1のベース駆動論理をCMOSスイッチ回路SWで採
るように構成される。
に制限されないが、原理的には、負荷駆動用のNPN型
バイポーラトランジスタQ1を備え、入力端子Pinか
ら供給される入力信号に対するバイポーラトランジスタ
Q1のベース駆動論理をCMOSスイッチ回路SWで採
るように構成される。
出力端子Poutには容量性負荷CLなどが結合される
。
。
第1図乃至第4図に原理的に示される各B1CMOSド
ライブ回路は、バイポーラトランジスタQ1のベース・
エミッタ電圧V b eの増大に呼応してベース電流I
bを制限する電流制限手段を備える。
ライブ回路は、バイポーラトランジスタQ1のベース・
エミッタ電圧V b eの増大に呼応してベース電流I
bを制限する電流制限手段を備える。
第1図において、上記電流制限手段は、バイポーラトラ
ンジスタQ1のベース電流経路に挿入した抵抗素子R1
とされる。この抵抗素子R1は、ベース・エミッタ電圧
Vbeが過大にされる場合に、更に詳しくはベース電極
に一端が結合される抵抗素子R1の他端とエミッタ電極
間の電位が過大にされる場合に、それに比例してベース
電流よりを制限する。ベース電流Ibの制限量はベース
・エミッタ電圧V b eの増大に比例することにより
、ベース電流Ibの制限効果はベース・エミッタ電圧V
beの増大に従って徐々に大きくされる。したがって+
CMOSスイッチ回路SWがオン動作された瞬間に過
大なベース・エミッタ電圧Vbeが加わったときや、負
荷CL側の電源ノイズなどによってベース・エミッタ電
圧V b eが不所望に増大したとき、それに応じたベ
ース電流Ibの増大が抑制されることにより、過大なコ
レクタ電流Icが流れることが防止される。これにより
、マイグレーションによるアルミニウム配線の断線、さ
らにはコレクタの寄生抵抗によってベース・コレクタ電
圧が低下されることによるバイポーラトランジスタの飽
和などの虞が回避される。
ンジスタQ1のベース電流経路に挿入した抵抗素子R1
とされる。この抵抗素子R1は、ベース・エミッタ電圧
Vbeが過大にされる場合に、更に詳しくはベース電極
に一端が結合される抵抗素子R1の他端とエミッタ電極
間の電位が過大にされる場合に、それに比例してベース
電流よりを制限する。ベース電流Ibの制限量はベース
・エミッタ電圧V b eの増大に比例することにより
、ベース電流Ibの制限効果はベース・エミッタ電圧V
beの増大に従って徐々に大きくされる。したがって+
CMOSスイッチ回路SWがオン動作された瞬間に過
大なベース・エミッタ電圧Vbeが加わったときや、負
荷CL側の電源ノイズなどによってベース・エミッタ電
圧V b eが不所望に増大したとき、それに応じたベ
ース電流Ibの増大が抑制されることにより、過大なコ
レクタ電流Icが流れることが防止される。これにより
、マイグレーションによるアルミニウム配線の断線、さ
らにはコレクタの寄生抵抗によってベース・コレクタ電
圧が低下されることによるバイポーラトランジスタの飽
和などの虞が回避される。
第2図において、上記電流制限手段は、バイポーラトラ
ンジスタQ1のベース電極からエミッタ電極に至る分流
経路に抵抗素子R2を挿入して成る。この抵抗素子R2
に分流する電流Ib’はベース・エミッタ電圧Vbeに
比例して増大されるから、抵抗素子R2によるベース電
流Ibの制限量はベース・エミッタ電圧Vbeの増大に
比例する。したがって、第1図に示される構成と同様に
、ベース・エミッタ電圧V b eが不所望に増大され
たとき、それに応じた分流電流Ib’によってベース電
流Ibの増大が抑制されることにり、コレクタ電流Ic
の過大な増大が防止される。
ンジスタQ1のベース電極からエミッタ電極に至る分流
経路に抵抗素子R2を挿入して成る。この抵抗素子R2
に分流する電流Ib’はベース・エミッタ電圧Vbeに
比例して増大されるから、抵抗素子R2によるベース電
流Ibの制限量はベース・エミッタ電圧Vbeの増大に
比例する。したがって、第1図に示される構成と同様に
、ベース・エミッタ電圧V b eが不所望に増大され
たとき、それに応じた分流電流Ib’によってベース電
流Ibの増大が抑制されることにり、コレクタ電流Ic
の過大な増大が防止される。
第3図に示される電流制限手段は、バイポーラトランジ
スタQ1のベース電極からエミッタ電極に至る分流経路
に、バイポーラトランジスタQ1のベース・エミッタ電
圧をゲート・ソース電圧とするPチャンネル型MO8F
ETQ2を挿入して成る。このMOSFETQ2は、バ
イポーラトランジスタQ1のベース・エミッタ電圧Vb
eが当該MO8FETQ2(7)Lきい値電圧Vthp
を超えることに呼応してオン動作することにより、当該
MO3FETQ2のオン抵抗に応じた電流Ib′を分流
してベース電流Ibの制限を行う。したがって、ベース
・エミッタ電圧Vbeが不所望に増大されてMO8FE
TQ2のしきい値電圧Vthpを超えると、それに応じ
てオン動作するMO8FETQ2に電流Ib’が分流し
てベース電流Ibの増大が抑制されることにり、コレク
タ電流Icの過大な増大が防止される。特に、ベース電
流Ibの制限動作は、バイポーラトランジスタQ1のベ
ース・エミッタ電圧V b sがMO3FETQ2のし
きい値電圧Vthpを超えた場合に行われるから、通常
動作時におけるようなベース・エミッタ電圧Vbeが比
較的小さいときは、バイポーラトランジスタQ1の動作
特性になんら影響しない。
スタQ1のベース電極からエミッタ電極に至る分流経路
に、バイポーラトランジスタQ1のベース・エミッタ電
圧をゲート・ソース電圧とするPチャンネル型MO8F
ETQ2を挿入して成る。このMOSFETQ2は、バ
イポーラトランジスタQ1のベース・エミッタ電圧Vb
eが当該MO8FETQ2(7)Lきい値電圧Vthp
を超えることに呼応してオン動作することにより、当該
MO3FETQ2のオン抵抗に応じた電流Ib′を分流
してベース電流Ibの制限を行う。したがって、ベース
・エミッタ電圧Vbeが不所望に増大されてMO8FE
TQ2のしきい値電圧Vthpを超えると、それに応じ
てオン動作するMO8FETQ2に電流Ib’が分流し
てベース電流Ibの増大が抑制されることにり、コレク
タ電流Icの過大な増大が防止される。特に、ベース電
流Ibの制限動作は、バイポーラトランジスタQ1のベ
ース・エミッタ電圧V b sがMO3FETQ2のし
きい値電圧Vthpを超えた場合に行われるから、通常
動作時におけるようなベース・エミッタ電圧Vbeが比
較的小さいときは、バイポーラトランジスタQ1の動作
特性になんら影響しない。
第4図に示される電流制限手段は、バイポーラトランジ
スタQ1のベース電極からエミッタ電極に至る分流経路
に例えば1対のダイオードD、Dを直列に挿入して成る
。夫々のダイオードD、DはPN接合固有のビルトイン
電圧(built−in p。
スタQ1のベース電極からエミッタ電極に至る分流経路
に例えば1対のダイオードD、Dを直列に挿入して成る
。夫々のダイオードD、DはPN接合固有のビルトイン
電圧(built−in p。
tential) V b i (シリコン接合の場合
には0.6〜0.9ボルト程度)を有する。1対のダイ
オードD、Dは、バイポーラトランジスタQ1のベース
・エミッタ電圧Vbeが上記2Vb iを超えることに
呼応して導通状態にされると、電流Ib’を分流してベ
ース電流Ibを制限する。したがって、ベース・エミッ
タ電圧Vbeが不所望に増大されて2Vb iを超える
と、それに応じて導通状態にされる1対のダイオードD
、Dに電流Ib’が分流してベース?Rm’Ibの増大
が抑制されることにり、コレクタ電流Icの過大な増大
が防止される。
には0.6〜0.9ボルト程度)を有する。1対のダイ
オードD、Dは、バイポーラトランジスタQ1のベース
・エミッタ電圧Vbeが上記2Vb iを超えることに
呼応して導通状態にされると、電流Ib’を分流してベ
ース電流Ibを制限する。したがって、ベース・エミッ
タ電圧Vbeが不所望に増大されて2Vb iを超える
と、それに応じて導通状態にされる1対のダイオードD
、Dに電流Ib’が分流してベース?Rm’Ibの増大
が抑制されることにり、コレクタ電流Icの過大な増大
が防止される。
ダイオードD、Dによるベース電流Ibの制限動作は、
バイポーラトランジスタQ1のベース・エミッタ電圧V
beが2 V b iを超えた場合に行われるから、第
3図に示される構成と同様に通常動作時におけるような
ベース・エミッタ電圧Vbeが比較的小さいときは、バ
イポーラトランジスタQ1の動作特性になんら影響を与
えない。
バイポーラトランジスタQ1のベース・エミッタ電圧V
beが2 V b iを超えた場合に行われるから、第
3図に示される構成と同様に通常動作時におけるような
ベース・エミッタ電圧Vbeが比較的小さいときは、バ
イポーラトランジスタQ1の動作特性になんら影響を与
えない。
第5図は第3図に示されるベース電流制限原理を適用し
たB1CMOSドライブ回路の詳細な一例を示す回路図
である。
たB1CMOSドライブ回路の詳細な一例を示す回路図
である。
第5図に示されるB1CMOSドライブ回路は、直列接
続した1対のNPN型バイポーラトランジスタQIO,
Qllを電源端子Vdd、Vssに結合して成る出力段
を備える。上記バイポーラトランジスタQIO,Qll
をスイッチ動作させる論理はMO8回路によって構成さ
れる。即ち、バイポーラトランジスタQIOのベース電
極は、Pチャンネル型MO8FETQ12及びNチャン
ネル型MO8FETQ13によって構成されるCMOS
インバータ回路INVの出力端子に結合され、他方のバ
イポーラトランジスタQllのベース電極は、一対の電
源端子Vdd、Vgsの間に直列接続されたNチャンネ
ル型MO8FETQ14及びQ15の結合ノードに接続
される。上記CMOSインバータ回路INVの入力端子
及びMO8FETQ14のゲート電極はB1CMOSド
ライバ回路の入力端子Pinに共通接続され、上記MO
8FETQ15のゲート電極はCMOSインバータ回路
INVの出力端子に結合される* B iCMOSドラ
イブ回路の出力端子Poutはバイポーラトランジスタ
QIO,Qllの結合ノードとされ、特に制限されない
が、容量性負荷CLに結合されている。
続した1対のNPN型バイポーラトランジスタQIO,
Qllを電源端子Vdd、Vssに結合して成る出力段
を備える。上記バイポーラトランジスタQIO,Qll
をスイッチ動作させる論理はMO8回路によって構成さ
れる。即ち、バイポーラトランジスタQIOのベース電
極は、Pチャンネル型MO8FETQ12及びNチャン
ネル型MO8FETQ13によって構成されるCMOS
インバータ回路INVの出力端子に結合され、他方のバ
イポーラトランジスタQllのベース電極は、一対の電
源端子Vdd、Vgsの間に直列接続されたNチャンネ
ル型MO8FETQ14及びQ15の結合ノードに接続
される。上記CMOSインバータ回路INVの入力端子
及びMO8FETQ14のゲート電極はB1CMOSド
ライバ回路の入力端子Pinに共通接続され、上記MO
8FETQ15のゲート電極はCMOSインバータ回路
INVの出力端子に結合される* B iCMOSドラ
イブ回路の出力端子Poutはバイポーラトランジスタ
QIO,Qllの結合ノードとされ、特に制限されない
が、容量性負荷CLに結合されている。
このB1CMOSドライブ回路における各バイポーラト
ランジスタQIO,Qllのベース電流Ibを制限する
手段は、夫々のバイポーラトランジスタQIO,Qll
におけるベース・エミッタ電圧Vbeをゲート・ソース
電圧とするPチャンネル型MO8FETQ16.Q17
とされる。これらMO8FETQ16.Q17のしきい
値電圧Vthpは、特に制限されないが、PN接合の電
位障壁もしくは拡散電位よりも大きな電圧(シリコン接
合の場合には0.6〜0.9ボルト程度)の範囲で適宜
決定されている。
ランジスタQIO,Qllのベース電流Ibを制限する
手段は、夫々のバイポーラトランジスタQIO,Qll
におけるベース・エミッタ電圧Vbeをゲート・ソース
電圧とするPチャンネル型MO8FETQ16.Q17
とされる。これらMO8FETQ16.Q17のしきい
値電圧Vthpは、特に制限されないが、PN接合の電
位障壁もしくは拡散電位よりも大きな電圧(シリコン接
合の場合には0.6〜0.9ボルト程度)の範囲で適宜
決定されている。
第5図に示されるB1CMOSドライブ回路において、
入力端子Pinにロウレベルの信号が供給されると、C
MOSインバータ回路INVの出力がハイレベルにされ
てバイポーラトランジスタQ10がオン状態に制御され
る。このとき、他方のバイポーラトランジスタQllの
ベース電極に接続されているMO8FETQ14がオフ
状態にされ、且つMO8FETQ15がオン状態にされ
ることにより、斯るバイポーラトランジスタQ11はオ
フ状態に制御される。これにより、出力端子Poutは
ハイレベルに駆動される。入力端子Pinにハイレベル
の信号が供給される場合には、上記とは逆に出力端子P
outはロウレベルにされる。
入力端子Pinにロウレベルの信号が供給されると、C
MOSインバータ回路INVの出力がハイレベルにされ
てバイポーラトランジスタQ10がオン状態に制御され
る。このとき、他方のバイポーラトランジスタQllの
ベース電極に接続されているMO8FETQ14がオフ
状態にされ、且つMO8FETQ15がオン状態にされ
ることにより、斯るバイポーラトランジスタQ11はオ
フ状態に制御される。これにより、出力端子Poutは
ハイレベルに駆動される。入力端子Pinにハイレベル
の信号が供給される場合には、上記とは逆に出力端子P
outはロウレベルにされる。
ここで、例えば入力端子Pinにロウレベルの信号が供
給されてバイポーラトランジスタQIOがオン動作して
、同トランジスタQ10のベース・エミッタ電圧Vbe
が一時的に過大になったとき、或いは容量性負荷CL側
の電源ノイズなどによりバイポーラトランジスタQIO
のベース・エミッタ電圧Vbeが過大になったとき、斯
るベース・エミッタ電圧V b eがMO8FETQ1
6のしきい値電圧Vthpを超えることにより、当該M
O8FETQ16がオン動作して、斯るバイポーラトラ
ンジスタQ10のベース電極に流れるべき電流がMO8
FETQ16を介する分岐経路に分流される。分流され
る電流Ib’はMO8FET016のオン抵抗に従って
、言い換えるならそのときのベース・エミッタ電圧Vb
aの大きさに比例して増大される。これにより、バイポ
ーラトランジスタQIOにおける過大なコレクタ電流I
cの増大が防止されて、アルミニウム配線の断線及びバ
イポーラトランジスタQIOの飽和が防止される。
給されてバイポーラトランジスタQIOがオン動作して
、同トランジスタQ10のベース・エミッタ電圧Vbe
が一時的に過大になったとき、或いは容量性負荷CL側
の電源ノイズなどによりバイポーラトランジスタQIO
のベース・エミッタ電圧Vbeが過大になったとき、斯
るベース・エミッタ電圧V b eがMO8FETQ1
6のしきい値電圧Vthpを超えることにより、当該M
O8FETQ16がオン動作して、斯るバイポーラトラ
ンジスタQ10のベース電極に流れるべき電流がMO8
FETQ16を介する分岐経路に分流される。分流され
る電流Ib’はMO8FET016のオン抵抗に従って
、言い換えるならそのときのベース・エミッタ電圧Vb
aの大きさに比例して増大される。これにより、バイポ
ーラトランジスタQIOにおける過大なコレクタ電流I
cの増大が防止されて、アルミニウム配線の断線及びバ
イポーラトランジスタQIOの飽和が防止される。
このときのベース・エミッタ電圧V b eに対するベ
ース電流Ibの関係は第6図に示されるように、ベース
・エミッタ電圧VbeがMO8FETQ16のしきい値
電圧Vthpを超えると、当該MO8FETQI6が設
けられていない従来の場合(2点鎖線で示される)に比
べてベース電流よりが低減される。また、このときのコ
レクタ・エミッタ電圧Vceに対するコレクタ電流Ic
の関係は第7図に示される。即ち、ベース・エミッタ電
圧VbeがMO8FETQ16のしきい値電圧Vthp
以下とされているには、領域E1で示されるようにバイ
ポーラトランジスタQIOの特性はMO8FETQ16
を有しない従来の回路形式に対して何等変化されない、
MO8FETQ16のしきい値電圧Vthpを超えると
、領域E2で示されるようにコレクタ電流Icは2点鎖
線で示される従来回路形式に比べてMO8FETQ16
のオン抵抗に従って漸減される。
ース電流Ibの関係は第6図に示されるように、ベース
・エミッタ電圧VbeがMO8FETQ16のしきい値
電圧Vthpを超えると、当該MO8FETQI6が設
けられていない従来の場合(2点鎖線で示される)に比
べてベース電流よりが低減される。また、このときのコ
レクタ・エミッタ電圧Vceに対するコレクタ電流Ic
の関係は第7図に示される。即ち、ベース・エミッタ電
圧VbeがMO8FETQ16のしきい値電圧Vthp
以下とされているには、領域E1で示されるようにバイ
ポーラトランジスタQIOの特性はMO8FETQ16
を有しない従来の回路形式に対して何等変化されない、
MO8FETQ16のしきい値電圧Vthpを超えると
、領域E2で示されるようにコレクタ電流Icは2点鎖
線で示される従来回路形式に比べてMO8FETQ16
のオン抵抗に従って漸減される。
尚、入力端子Pinにハイレベルの信号が供給されてバ
イポーラトランジスタQllがオン動作される場合には
、MO8FETQ17が上記M。
イポーラトランジスタQllがオン動作される場合には
、MO8FETQ17が上記M。
5FETQ16と同様のベース電流制限機能を果たす。
第8図は第1図に示されるベース電流制限原理を適用し
たB i CM OSドライブ回路の詳細な一例を示す
回路図である。
たB i CM OSドライブ回路の詳細な一例を示す
回路図である。
第8図に示されるB1CMOSドライブ回路の基本的回
路構成は第5図に示されるものと同様であり、1対のN
PN型バイポーラトランジスタQ10、Qll、一方の
バイポーラトランジスタQ10のベース電極に出力端子
が結合されたCMOSインバータ回路INV、他方のバ
イポーラトランジスタQllのベース電極に夫々結合さ
れたNチャンネル型MO8FETQ14及びQ15を含
む。
路構成は第5図に示されるものと同様であり、1対のN
PN型バイポーラトランジスタQ10、Qll、一方の
バイポーラトランジスタQ10のベース電極に出力端子
が結合されたCMOSインバータ回路INV、他方のバ
イポーラトランジスタQllのベース電極に夫々結合さ
れたNチャンネル型MO8FETQ14及びQ15を含
む。
このB1CMOSドライブ回路における各バイポーラト
ランジスタQIO,Qllのベース電流rbを制限する
手段は、夫々のバイポーラトランジスタQIO,Qll
のベース電流経路に配置された抵抗素子R−3,R4と
される。これら抵抗素子R3,R4は夫々が結合される
バイポーラトランジスタQIO,Qllのベース・エミ
ッタ電圧Vbeに応じてベース電流Ibを常時制限する
。
ランジスタQIO,Qllのベース電流rbを制限する
手段は、夫々のバイポーラトランジスタQIO,Qll
のベース電流経路に配置された抵抗素子R−3,R4と
される。これら抵抗素子R3,R4は夫々が結合される
バイポーラトランジスタQIO,Qllのベース・エミ
ッタ電圧Vbeに応じてベース電流Ibを常時制限する
。
ここで1例えば入力端子Pinにロウレベルの信号が供
給されてバイポーラトランジスタQIOがオン動作して
、向トランジスタQIOのベース・エミッタ電圧Vba
が一時的に過大になったとき、或いは容量性負荷CL側
の電源ノイズなどによりバイポーラトランジスタQIO
のベース・エミッタ電圧Vbeが過大になったとき、上
記抵抗素子R3は当該電圧Vbeに比例してそのベース
電流Ibを制限する。これにより、バイポーラトランジ
スタQIOにおける過大なコレクタ電流Icの増大が防
止されて、アルミニウム配線の断線及びバイポーラトラ
ンジスタQIOの飽和が防止される。
給されてバイポーラトランジスタQIOがオン動作して
、向トランジスタQIOのベース・エミッタ電圧Vba
が一時的に過大になったとき、或いは容量性負荷CL側
の電源ノイズなどによりバイポーラトランジスタQIO
のベース・エミッタ電圧Vbeが過大になったとき、上
記抵抗素子R3は当該電圧Vbeに比例してそのベース
電流Ibを制限する。これにより、バイポーラトランジ
スタQIOにおける過大なコレクタ電流Icの増大が防
止されて、アルミニウム配線の断線及びバイポーラトラ
ンジスタQIOの飽和が防止される。
このときのベース・エミッタ電圧V b eに対するベ
ース電流Ibの関係は第9図に示されるように、ベース
・エミッタ電圧Vbsが増大されるに従って抵抗素子R
3を持たない従来回路の場合(2点鎖線で示される)に
比べてベース電流Ibが低減される。また、このときの
コレクタ・エミッタ電圧Vceに対するコレクタ電流I
cの関係は第10図に示される。即ち、抵抗素子R3を
持たない従来回路形式に比べると、ベース・エミッタ電
圧Vbeの増大に従ってコレクタ電流Icが漸減される
。但し、第5図の構成とは異なり、通常動作時のように
ベース・エミッタ電圧Vbeが比較的小さい場合にも、
コレクタ電流が減少される。
ース電流Ibの関係は第9図に示されるように、ベース
・エミッタ電圧Vbsが増大されるに従って抵抗素子R
3を持たない従来回路の場合(2点鎖線で示される)に
比べてベース電流Ibが低減される。また、このときの
コレクタ・エミッタ電圧Vceに対するコレクタ電流I
cの関係は第10図に示される。即ち、抵抗素子R3を
持たない従来回路形式に比べると、ベース・エミッタ電
圧Vbeの増大に従ってコレクタ電流Icが漸減される
。但し、第5図の構成とは異なり、通常動作時のように
ベース・エミッタ電圧Vbeが比較的小さい場合にも、
コレクタ電流が減少される。
尚、入力端子Pinにハイレベルの信号が供給されてバ
イポーラトランジスタQllがオン動作される場合には
、抵抗素子R4が上記抵抗素子R3とと同様のベース電
流制限機能を果たす。
イポーラトランジスタQllがオン動作される場合には
、抵抗素子R4が上記抵抗素子R3とと同様のベース電
流制限機能を果たす。
上記実施例によれば以下の作用効果を得るものである。
(1)BiCMOSドライブ回路に含まれるバイポーラ
トランジスタのベース・エミッタ電圧vbeの増大に呼
応してベース電流Ibを制限する電流制限手段として、
抵抗素子R1(R3,R4)。
トランジスタのベース・エミッタ電圧vbeの増大に呼
応してベース電流Ibを制限する電流制限手段として、
抵抗素子R1(R3,R4)。
抵抗素子R2、MO8FETQ2 (Q16.Qll)
、又はダイオードDを設けることにより、バイボーラト
ランジスタのスイッチング時、或いは負荷側からの電源
ノイズなどの注入によってベース・エミッタ電圧が過大
にされた場合、それに応じたベース電流Ibの増大を抑
制して過大なコレクタ電流Icが流れることを防止する
ことができる。
、又はダイオードDを設けることにより、バイボーラト
ランジスタのスイッチング時、或いは負荷側からの電源
ノイズなどの注入によってベース・エミッタ電圧が過大
にされた場合、それに応じたベース電流Ibの増大を抑
制して過大なコレクタ電流Icが流れることを防止する
ことができる。
(2)上記作用効果より、マイグレーションによるアル
ミニウム配線の断線、さらにはコレクタの寄生抵抗によ
ってベース・コレクタ電圧が低下されることによるバイ
ポーラトランジスタの飽和などの虞を簡単に回避するこ
とができる。
ミニウム配線の断線、さらにはコレクタの寄生抵抗によ
ってベース・コレクタ電圧が低下されることによるバイ
ポーラトランジスタの飽和などの虞を簡単に回避するこ
とができる。
(3)バイポーラトランジスタの飽和による基板電流の
増大を防止することができるから、低消費電力化に寄与
することができる。
増大を防止することができるから、低消費電力化に寄与
することができる。
(4)バイポーラトランジスタのベース電極からエミッ
タ電極に至る分流経路に、バイポーラトランジスタのベ
ース・エミッタ電圧をゲート・ソース電圧とするMOS
FETやダイオードを挿入して電流制限手段を構成する
場合には、ベース・エミッタ電圧VbeがMOSFET
のしきい値電圧Vthpを超えたときや電圧2 V b
iを超えた場合に初めて分流電流Ib’によるベース
電流制限作用が開始されるから、通常動作時におけるよ
うなベース・エミッタ電圧V b eが比較的小さいと
きは、バイポーラトランジスタの動作特性に何等影響を
与えることなく上記作用効果を得ることができる。
タ電極に至る分流経路に、バイポーラトランジスタのベ
ース・エミッタ電圧をゲート・ソース電圧とするMOS
FETやダイオードを挿入して電流制限手段を構成する
場合には、ベース・エミッタ電圧VbeがMOSFET
のしきい値電圧Vthpを超えたときや電圧2 V b
iを超えた場合に初めて分流電流Ib’によるベース
電流制限作用が開始されるから、通常動作時におけるよ
うなベース・エミッタ電圧V b eが比較的小さいと
きは、バイポーラトランジスタの動作特性に何等影響を
与えることなく上記作用効果を得ることができる。
以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定されず
その要旨を逸脱しない範囲において種々変更することが
できる。
具体的に説明したが、本発明は上記実施例に限定されず
その要旨を逸脱しない範囲において種々変更することが
できる。
例えばB1CMOSドライブ回路に含まれるバイポーラ
トランジスタはPNP型であってもよい。
トランジスタはPNP型であってもよい。
また1本発明をB1CMOSドライブ回路に適用する場
合、その基本的回路構成は上記実施例に限定されず適宜
変更することができる。また、ベース電流の制限手段は
上記各実施例に限定されず適宜変更することができる。
合、その基本的回路構成は上記実施例に限定されず適宜
変更することができる。また、ベース電流の制限手段は
上記各実施例に限定されず適宜変更することができる。
以上の説明では主として本発明者によって成された発明
をその背景になった利用分野であるB1CMOSドライ
ブ回路に適用した場合について説明したが1本発明はそ
れに限定されるものではなく、少なくともバイポーラト
ランジスタを含む条件のものに広く適用することができ
る。
をその背景になった利用分野であるB1CMOSドライ
ブ回路に適用した場合について説明したが1本発明はそ
れに限定されるものではなく、少なくともバイポーラト
ランジスタを含む条件のものに広く適用することができ
る。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。
て得られる効果を簡単に説明すれば下記の通りである。
すなわち、バイポーラトランジスタのベース・エミッタ
電圧の増大に呼応してベース電流を制限する電流制限手
段により、ベース・エミッタ電圧が過大にされたときに
それに応じた過大なコレクタ電流の発生を抑制すること
ができ、これにより、マイグレーションによるアルミニ
ウム配線の断線、さらにはコレクタの寄生抵抗によって
ベース・コレクタ電圧が低下されることによるバイポー
ラトランジスタの飽和などの虞を回避することができる
という効果がある。
電圧の増大に呼応してベース電流を制限する電流制限手
段により、ベース・エミッタ電圧が過大にされたときに
それに応じた過大なコレクタ電流の発生を抑制すること
ができ、これにより、マイグレーションによるアルミニ
ウム配線の断線、さらにはコレクタの寄生抵抗によって
ベース・コレクタ電圧が低下されることによるバイポー
ラトランジスタの飽和などの虞を回避することができる
という効果がある。
第1図はベース電流経路に抵抗素手を挿入して成る電流
制限手段の原理説明図、 第2図はベース電極からエミッタ電極に至る分流経路に
抵抗素子を挿入して成る電流制限手段の原理説明図。 第3図はベース電極からエミッタ電極に至る分流経路に
バイポーラトランジスタのベース・エミッタ電圧をゲー
ト・ソース電圧とするMOSFETを挿入して成る電流
制限手段の原理説明図、第4図はベース電極からエミッ
タ電極に至る分流経路にダイオードを挿入して成る電流
制限手段の原理説明図。 第5図は第3図の原理を適用したB1CMOSドライブ
回路の射散れを示す回路図、 第6図は第5図に示されるB1CMOSドライブ回路に
おけるベース・エミッタ電圧Vbeとコレクタ電流Ic
との関係を示す説明図、第7図は第5図に示されるB1
CMOSドライブ回路におけるベース・コレクタ電圧v
bCとコレクタ電流Icとの関係を示す説明図、第8図
は第1図の原理を適用したB i CM OSドライブ
回路の射散れを示す回路図、 第9図は第8図に示されるB1CMOSドライブ回路に
おけるベース・エミッタ電圧Vbeとコレクタ電流Ic
との関係を示す説明図。 第10図は第8図に示されるB1CMOSドライブ回路
におけるベース・コレクタ電圧V b cとコレクタ電
流Icとの関係を示す説明図である。 Ql・・・バイポーラトランジスタ、R1,R2・・・
抵抗素子、Q2・・・MO8FET%D・・・ダイオー
ド、Pin・・・入力端子、Pout・・・出力端子、
CL・・・負荷、QIO,Qll・・・バイポーラトラ
ンジスタ。 Ql6.Ql7・・・MOSFET、R3,R4・・・
抵抗素子。
制限手段の原理説明図、 第2図はベース電極からエミッタ電極に至る分流経路に
抵抗素子を挿入して成る電流制限手段の原理説明図。 第3図はベース電極からエミッタ電極に至る分流経路に
バイポーラトランジスタのベース・エミッタ電圧をゲー
ト・ソース電圧とするMOSFETを挿入して成る電流
制限手段の原理説明図、第4図はベース電極からエミッ
タ電極に至る分流経路にダイオードを挿入して成る電流
制限手段の原理説明図。 第5図は第3図の原理を適用したB1CMOSドライブ
回路の射散れを示す回路図、 第6図は第5図に示されるB1CMOSドライブ回路に
おけるベース・エミッタ電圧Vbeとコレクタ電流Ic
との関係を示す説明図、第7図は第5図に示されるB1
CMOSドライブ回路におけるベース・コレクタ電圧v
bCとコレクタ電流Icとの関係を示す説明図、第8図
は第1図の原理を適用したB i CM OSドライブ
回路の射散れを示す回路図、 第9図は第8図に示されるB1CMOSドライブ回路に
おけるベース・エミッタ電圧Vbeとコレクタ電流Ic
との関係を示す説明図。 第10図は第8図に示されるB1CMOSドライブ回路
におけるベース・コレクタ電圧V b cとコレクタ電
流Icとの関係を示す説明図である。 Ql・・・バイポーラトランジスタ、R1,R2・・・
抵抗素子、Q2・・・MO8FET%D・・・ダイオー
ド、Pin・・・入力端子、Pout・・・出力端子、
CL・・・負荷、QIO,Qll・・・バイポーラトラ
ンジスタ。 Ql6.Ql7・・・MOSFET、R3,R4・・・
抵抗素子。
Claims (1)
- 【特許請求の範囲】 1、バイポーラトランジスタを含む半導体集積回路にお
いて、バイポーラトランジスタのベース・エミッタ電圧
の増大に呼応してベース電流を制限する電流制限手段を
設けて成るものであることを特徴とする半導体集積回路
。 2、上記電流制限手段は、バイポーラトランジスタのベ
ース電流経路に抵抗素子を挿入して成るものであること
を特徴とする特許請求の範囲第1項記載の半導体集積回
路。 3、上記電流制限手段は、バイポーラトランジスタのベ
ース電極からエミッタ電極に至る分流経路に抵抗素子を
挿入して成るものであることを特徴とする特許請求の範
囲第1項記載の半導体集積回路。 4、上記電流制限手段は、バイポーラトランジスタのベ
ース電極からエミッタ電極に至る分流経路に、バイポー
ラトランジスタのベース・エミッタ電圧をゲート・ソー
ス電圧とするMOSFETを挿入して成るものであるこ
とを特徴とする特許請求の範囲第1項記載の半導体集積
回路。 5、上記電流制限手段は、バイポーラトランジスタのベ
ース電極からエミッタ電極に至る分流経路にダイオード
を挿入して成るものであることを特徴とする特許請求の
範囲第1項記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62295233A JPH01137822A (ja) | 1987-11-25 | 1987-11-25 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62295233A JPH01137822A (ja) | 1987-11-25 | 1987-11-25 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01137822A true JPH01137822A (ja) | 1989-05-30 |
Family
ID=17817936
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62295233A Pending JPH01137822A (ja) | 1987-11-25 | 1987-11-25 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01137822A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03139879A (ja) * | 1989-10-25 | 1991-06-14 | Nec Corp | 出力回路 |
JPH06314966A (ja) * | 1993-03-17 | 1994-11-08 | Nec Corp | BiCMOS回路 |
JP2000353751A (ja) * | 1999-04-08 | 2000-12-19 | Denso Corp | 半導体装置およびそれを用いた回路装置、比較回路、発信回路 |
-
1987
- 1987-11-25 JP JP62295233A patent/JPH01137822A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03139879A (ja) * | 1989-10-25 | 1991-06-14 | Nec Corp | 出力回路 |
JPH06314966A (ja) * | 1993-03-17 | 1994-11-08 | Nec Corp | BiCMOS回路 |
JP2000353751A (ja) * | 1999-04-08 | 2000-12-19 | Denso Corp | 半導体装置およびそれを用いた回路装置、比較回路、発信回路 |
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