JP2800522B2 - 電流切換回路 - Google Patents
電流切換回路Info
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- JP2800522B2 JP2800522B2 JP4017398A JP1739892A JP2800522B2 JP 2800522 B2 JP2800522 B2 JP 2800522B2 JP 4017398 A JP4017398 A JP 4017398A JP 1739892 A JP1739892 A JP 1739892A JP 2800522 B2 JP2800522 B2 JP 2800522B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
- H03K17/6285—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several outputs only combined with selecting means
- H03K17/6292—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several outputs only combined with selecting means using current steering means
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/04113—Modifications for accelerating switching without feedback from the output circuit to the control circuit in bipolar transistor switches
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Description
に、出力電圧範囲の広く、かつ出力電流値がひとしい電
流切換回路に関する。
1又は第2の端子に切りかえて出力する図3に示される
ものが知られている。
ランジスタQ1 ,Q4 ,Q9 及び抵抗R1 ,R2 によ
り、定電流源Iが流す電流に比例した電流をトランジス
タQ9のコレクタ電流として得ている。
て差動的に動作するトランジスタQ′2 ,Q′3 により
上記トランジスタQ9 のコレクタ電流を切換えて出力端
子OA 又はOB に切換出力を得ている。
路では、出力端子OA 及びOB が定電流として動作する
ためには、その出力電圧は最低でもトランジスタ
Q′2 ,Q′3 及びQ9 の動作が非飽和領域に入ってい
る必要がある。このためQA 及びQB の電圧を最適に選
んだとしても、接地点より1V程度の電圧が必要であ
る。つまり電源VCCより約1V引いた電圧がダイナミッ
クレンジとなり、VCCが低い場合は特にダイナミックレ
ンジが小さくなってしまうという欠点がある。
は、トランジスタの縦積みをやめ、カレントミラー回路
の二次側に2つのトランジスタを設け、そのベースにス
イッチング回路を挿入して交互に2つのトランジスタを
オンオフさせる。その際にエミッタに接続される抵抗を
共通なものにすることによりバラツキをへらしている。
る。
る。定電流源Iを入力とし、トランジスタQ1 ,Q2 ,
Q3 及び抵抗R1 ,R2 はカレントミラー回路を構成し
ている。つまり、トランジスタQ1 のベース・エミッタ
間と抵抗R1 との直列回路に定電流源Iによって生ずる
電圧を、抵抗R4 ,R5 を介してトランジスタQ2 ,Q
3 のベースに与えている。制御入力端子QA 及びこの反
転制御入力端子QB によりトランジスタQ6 ,Q5 の一
方がオンすると、そのコレクタ電圧が下るため、トラン
ジスタQ2 ,Q3 のいずれか一方のベース電圧が下りカ
ットオフ状態となる。したがって、トランジスタQ2 又
はQ3 の一方のみがオンする。
(約0.7V)と、これに直列に接続された抵抗R1 に
生ずる電圧IR1 との和から、トランジスタQ2 又はQ
3 のベースエミッタ間電圧(約0.7V)を引いた電圧
が、抵抗R2 に生ずるので、R2 に流れる電流はIR1
/R2 となる。これがコレクタ電流として選択的にQ2
又はQ3 のコレクタとなって、出力端子OA 又はOB に
流される。ここで、抵抗R4 又はR5 にトランジスタQ
2 又はQ3 のベース電流によって生ずる電圧を、抵抗R
3 とトランジスタQ1 のベース電流による電圧降下で補
償している。またトランジスタQ4 はトランジスタ
Q1 ,Q2 ,Q3 のベース電流及び制御トランジスタQ
5 ,Q6 のコレクタ電流の補償のため挿入されている。
41号に示されている電流切換回路である。定電流源I
により電流でトランジスタQ1 のベースエミッタ間電圧
と抵抗R1 とで生ずる電圧が、スイッチング回路を構成
するトランジスタQ7 を介し、トランジスタQ2 のベー
スに印加され、そのエミッタは抵抗R2 を介して接地、
すなわち、R1 の他端に接続されている。トランジスタ
Q′5 ,インバータINV1はトランジスタQ2 をオフ
させるときに動作させるものであり、C1 は制御入力端
子である。同様に上記トランジスタQ1 のベースエミッ
タ間電圧と抵抗R1 とで生ずる電圧が、スイッチング回
路を構成するトランジスタQ8 を介し、トランジスタQ
3 のベースに印加され、そのエミッタは抵抗R′2 を介
して接地されている。トランジスタQ′6 ,インバータ
INV2はトランジスタQ3 をオフさせるときに動作さ
せるものであり、C2 は制御入力端子である。トランジ
スタQ4 はベース電流の補償回路であり、トランジスタ
Q10はQ7 又はQ8 のオン抵抗とそのベース電流による
電圧降下を補償するためのものであり、常にオンしてい
る。
れQA ,QB と読みかえ、出力端子O1 ,O2 をそれぞ
れOA ,OB と読みかえると、本発明と同様の電流切換
回路となる。
Iとし抵抗R1 ,R2 及びR′2 の抵抗値をそれぞれR
1 ,R2 及びR′2 とすると、前述のとおり出力端子O
1 に流れる電流はIR1 /R2 ,出力端子O2 に流れる
電流はIR1 /R′2 となり、数%程度のバラツキを生
じてしまう。図2はこれを改良したもので、図4と同一
のものは説明を省略する。インバータINV1,INV
2は制御入力QA とQB が互いに反転の関係にあること
を利用し、省略している。またベース電流補正回路も省
略している。
R2 が共通であるため出力端子OA,OB に流れる電流
はともにIR1 /R2 となりバラツキをなくすことがで
きる。この回路を磁気記録回路等に用いる場合、出力端
子OA ,OB の出力電流に差があると磁化の差によりジ
ッタが増大し、ノイズマージンが劣化するという欠点が
あるが、本発明によりバラツキをなくすことは実用上き
わめて有効である。
タ電圧を非飽和領域で用いる場合でも数100mVの対
接地から電圧で済み、図3の従来例の半分で可となって
いる。このためVCCが小さい場合の、ダイナミックレン
ジの拡大に役立っている。
回路を構成する場合、通常Q2 Q3のエミッタには別々
の抵抗(R2 ,R′2 とする)を接続する(図示せ
ず)。この場合にはQ2 ,Q3 のエミッタ電流はIR1
/R2 ,IR1 /R′2 となり、R2 とR′2 の比が製
造上、数%バラツクと各エミッタ電流も数%バラツいて
しまうことになる。本発明の上記実施例ではQ2 ,Q3
のエミッタを共通の抵抗R2 のみにすることにより、エ
ミッタ電流はともにIR1 /R2 となり上記バラツキを
なくしているので、従来例図3と同じバラツキで済む。
第3のトランジスタでカレントミラー回路を構成し、コ
レクタがそれぞれ第1及び第2の出力端子に接続される
第2及び第3のトランジスタのエミッタを共通として、
このエミッタを第2の抵抗を介して第2の電源端子に接
続し、さらに第1及び第2の制御入力端子への入力に応
じて第2及び第3のトランジスタを動作状態又は非動作
状態としたので、第1及び第2の出力端子の出力飽和電
圧を下げ、ダイナミックレンジを広げることができ、さ
らに出力を得る出力端子を切換えても出力電流のバラツ
キを生じさせないようにすることができる。
回路の回路図である。
Claims (5)
- 【請求項1】 第1の電源ラインと第1の節点との間に
接続され基準となる電流を発生する電流源と、この電流
源と第2の節点との間に接続され制御端が第3の節点に
接続された第1のトランジスタおよび前記第2の節点と
第2の電源ラインとの間に接続された第1の抵抗からな
る直列回路と、第1の出力端子と共通節点との間に接続
された第2のトランジスタと、第2の出力端子と前記共
通節点との間に接続された第3のトランジスタと、前記
第3の節点の電圧を選択的に前記第2のトランジスタの
制御端及び前記第3のトランジスタの制御端に印加する
スイッチ手段と、前記共通節点と前記第2の電源ライン
との間に接続された第2の抵抗とを有することを特徴と
する電流切換回路。 - 【請求項2】 第1及び第2の電源端子と、第1及び第
2の制御入力端子と、第1及び第2の出力端子と、第1
乃至第3のトランジスタと、前記第1のトランジスタの
コレクタと前記第1の電源端子との間に設けられた電流
源と、前記第1のトランジスタのコレクタベース間を電
気的に接続する手段と、前記第1のトランジスタのエミ
ッタと前記第2の電源端子との間に接続された第1の抵
抗と、前記第1のトランジスタの前記ベースと前記第2
のトランジスタのベースとを接続する手段と、前記第1
のトランジスタの前記ベースと前記第3のトランジスタ
のベースとを接続する手段と、前記第2のトランジスタ
のコレクタと前記第1の出力端子とを接続する手段と、
前記第3のトランジスタのコレクタと前記第2の出力端
子とを接続する手段と、前記第2及び第3のトランジス
タのエミッタと前記第2の電源端子との間に接続された
第2の抵抗と、前記第2のトランジスタの前記ベースと
前記第2の電源端子との間に接続され前記第1の制御入
力端子への入力に応じてオン・オフ動作する第1のスイ
ッチ手段と、前記第3のトランジスタの前記ベースと前
記第2の電源端子との間に接続され前記第2の制御入力
端子への入力に応じてオン・オフ動作する第2のスイッ
チ手段とを有する電流切換回路。 - 【請求項3】 前記第1のトランジスタの前記ベースと
前記第2のトランジスタのベースとを接続する前記手段
は、前記第2のスイッチ手段がオン状態のときにはオン
しオフ状態のときにはオフする電界効果トランジスタで
あり、前記第1のトランジスタの前記ベースと前記第3
のトランジスタのベースとを接続する前記手段は、前記
第1の手段がオン状態のときにはオンしオフ状態のとき
にはオフする電界効果トランジスタであることを特徴と
する請求項2記載の電流切換回路。 - 【請求項4】前記第1の電源ラインと前記第3の節点と
の間に設けられ制御端が前記第1の節点に接続された第
4のトランジスタをさらに備えることを特徴とする請求
項1記載の電流切換回路。 - 【請求項5】前記スイッチ手段は前記第3の節点の電圧
を相補的に前記第2のトランジスタの制御端及び前記第
3のトランジスタの制御端に供給することを特徴とする
請求項1記載の電流切換回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4017398A JP2800522B2 (ja) | 1992-02-03 | 1992-02-03 | 電流切換回路 |
US08/011,184 US5285121A (en) | 1992-02-03 | 1993-01-29 | Current switching circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4017398A JP2800522B2 (ja) | 1992-02-03 | 1992-02-03 | 電流切換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05268035A JPH05268035A (ja) | 1993-10-15 |
JP2800522B2 true JP2800522B2 (ja) | 1998-09-21 |
Family
ID=11942890
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4017398A Expired - Lifetime JP2800522B2 (ja) | 1992-02-03 | 1992-02-03 | 電流切換回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5285121A (ja) |
JP (1) | JP2800522B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5418484A (en) * | 1993-07-01 | 1995-05-23 | International Business Machines Corp. | Line fault detection system with a differential driver |
EP4096095A1 (en) * | 2016-04-14 | 2022-11-30 | Nexperia B.V. | Solid state relay |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6177424A (ja) * | 1984-09-25 | 1986-04-21 | Fujitsu Ltd | Ecl回路 |
JPS62230222A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 入力回路 |
KR910002967B1 (ko) * | 1986-12-12 | 1991-05-11 | 가부시끼가이샤 히다찌세이사꾸쇼 | 바이폴라 트랜지스터와 mos 트랜지스터를 조합한 반도체 집적회로 |
JP2518068B2 (ja) * | 1989-11-17 | 1996-07-24 | 日本電気株式会社 | 電流切換回路 |
-
1992
- 1992-02-03 JP JP4017398A patent/JP2800522B2/ja not_active Expired - Lifetime
-
1993
- 1993-01-29 US US08/011,184 patent/US5285121A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH05268035A (ja) | 1993-10-15 |
US5285121A (en) | 1994-02-08 |
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