JPH10293995A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10293995A JPH10293995A JP10083227A JP8322798A JPH10293995A JP H10293995 A JPH10293995 A JP H10293995A JP 10083227 A JP10083227 A JP 10083227A JP 8322798 A JP8322798 A JP 8322798A JP H10293995 A JPH10293995 A JP H10293995A
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- circuit
- voltage
- decoder
- memory cell
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Abstract
(57)【要約】
【目的】半導体記憶装置チップ全体の高速、低雑音動作
を実現すること。 【構成】 情報を蓄積するメモリセルと、メモリセルに
接続されるワード線と、ワード線に接続されるXデコー
ダ・ドライバ回路と、メモリセルに接続されるデータ線
と、データ線に接続される書込み・読み出し回路と、書
込み・読み出し回路に接続されるYデコーダ・ドライバ
回路とを有し、ワード線電圧の最大値VW>データ線電
圧の最大値VDH>データ線電圧の最小値VDL>基板
電圧VBBであることを特徴とする。
を実現すること。 【構成】 情報を蓄積するメモリセルと、メモリセルに
接続されるワード線と、ワード線に接続されるXデコー
ダ・ドライバ回路と、メモリセルに接続されるデータ線
と、データ線に接続される書込み・読み出し回路と、書
込み・読み出し回路に接続されるYデコーダ・ドライバ
回路とを有し、ワード線電圧の最大値VW>データ線電
圧の最大値VDH>データ線電圧の最小値VDL>基板
電圧VBBであることを特徴とする。
Description
【0001】
【産業上の利用分野】本発明は、高速、低消費電力、低
雑音の半導体装置に関する。
雑音の半導体装置に関する。
【0002】
【従来の技術】従来の半導体装置を高速化する手段とし
て、日経マイクロデバイス、1988年2月号、第52
頁から第84頁に記載されているようにBiCMOS技
術が注目されている。
て、日経マイクロデバイス、1988年2月号、第52
頁から第84頁に記載されているようにBiCMOS技
術が注目されている。
【0003】上記のBiCMOS技術とは、周知のごと
くバイポーラトランジスタとCMOSとを基本回路内又
は同一チップ上で組合せた技術でありCMOSと同等の
高集積性、低電力性を維持したままバイポーラトランジ
スタの高電流駆動能力を用いてLSIの高速化を図るも
のである。
くバイポーラトランジスタとCMOSとを基本回路内又
は同一チップ上で組合せた技術でありCMOSと同等の
高集積性、低電力性を維持したままバイポーラトランジ
スタの高電流駆動能力を用いてLSIの高速化を図るも
のである。
【0004】
【発明が解決しようとする課題】しかしながら、従来の
BiCMOS技術ではCMOSに比べ、たかだか2倍の
高速化しかできない。このため、例えばダイナミック型
ランダムアクセスメモリ(DRAM)を現在用いられて
いる動作周波数20〜30MHzのMPU「MC680
20(商品名、米国モトローラ社)」や「A80386
(商品名、米国インテル社)」と共に使うにはアクセス
時間50ns以下が必要とされ、将来は更に高速化が望
まれるが、従来のBiCMOS技術を用いたBiCMO
S DRAMでは動作速度の点で限界がある。従って、
今後の情報処理機器の更なる高性能化に対しては従来の
BiCMOS技術ではもはや対応できない。
BiCMOS技術ではCMOSに比べ、たかだか2倍の
高速化しかできない。このため、例えばダイナミック型
ランダムアクセスメモリ(DRAM)を現在用いられて
いる動作周波数20〜30MHzのMPU「MC680
20(商品名、米国モトローラ社)」や「A80386
(商品名、米国インテル社)」と共に使うにはアクセス
時間50ns以下が必要とされ、将来は更に高速化が望
まれるが、従来のBiCMOS技術を用いたBiCMO
S DRAMでは動作速度の点で限界がある。従って、
今後の情報処理機器の更なる高性能化に対しては従来の
BiCMOS技術ではもはや対応できない。
【0005】また近年、アナログ・ディジタル共存LS
Iの開発が盛んであるが、このようなLSIにもバイポ
ーラの微小信号検出能力を用いたBiCMOS技術が注
目されている。しかし、従来のBiCMOS技術ではデ
ィジタル部のBiCMOS回路の論理振幅が電源電圧
(例えば5V)にほぼ等しく、しかも立上り/立下り波
形が急峻なため電源線や隣接信号線に雑音電圧を誘起
し、これが微小信号を扱うアナログ部に結合し安定動作
を損なうという問題があった。
Iの開発が盛んであるが、このようなLSIにもバイポ
ーラの微小信号検出能力を用いたBiCMOS技術が注
目されている。しかし、従来のBiCMOS技術ではデ
ィジタル部のBiCMOS回路の論理振幅が電源電圧
(例えば5V)にほぼ等しく、しかも立上り/立下り波
形が急峻なため電源線や隣接信号線に雑音電圧を誘起
し、これが微小信号を扱うアナログ部に結合し安定動作
を損なうという問題があった。
【0006】これらの原因はBiCMOS LSIを構
成する多数のBiCMOS回路の入出力信号が電源電圧
とほぼ同等の大振幅であるからである。これを解決する
ために、内部信号の振幅を下げることが有効である。例
えば、チップ外部からのECLレベルの入力信号をバイ
ポーラトランジスタのカレントスイッチ回路で受け、
0.8V〜1.6V振幅の信号を発生し、この信号でデ
コーダ回路等の大部分の内部回路を動作させることによ
りチップ全体の高速、低雑音動作が期待できる。しか
し、例えばDRAM、SRAMにおいてメモリセルのワ
ード線を駆動するには大振幅信号が必要となる。よっ
て、デコーダあるいはワードドライバでレベル変換をす
るため、高速で低消費電力のレベル変換回路が必要とな
る。
成する多数のBiCMOS回路の入出力信号が電源電圧
とほぼ同等の大振幅であるからである。これを解決する
ために、内部信号の振幅を下げることが有効である。例
えば、チップ外部からのECLレベルの入力信号をバイ
ポーラトランジスタのカレントスイッチ回路で受け、
0.8V〜1.6V振幅の信号を発生し、この信号でデ
コーダ回路等の大部分の内部回路を動作させることによ
りチップ全体の高速、低雑音動作が期待できる。しか
し、例えばDRAM、SRAMにおいてメモリセルのワ
ード線を駆動するには大振幅信号が必要となる。よっ
て、デコーダあるいはワードドライバでレベル変換をす
るため、高速で低消費電力のレベル変換回路が必要とな
る。
【0007】
【課題を解決するための手段】上記の目的を達成するた
め、本発明においては、チップ外部との信号の授受を行
なう入出力回路はバイポーラ、又はBiCMOS回路で
構成し、このうち入力回路ではECL/TTLレベルの
入力信号を受け、0.8V〜1.6V振幅の信号を発生
する。この信号でチップの大部分のCMOS回路を低電
圧で動作させることによりチップ全体の高速、低雑音動
作を実現する。CMOS回路の低電圧動作は微細化MO
Sトランジスタの耐圧低下からも必要であり、たとえば
1.5V以下にとる。しかしMOSメモリのワード線信
号には例えば2V以上の高振幅信号が必要である。この
低振幅から高振幅へのレベル変換回路として、同一導電
形の第1、第2のMOSトランジスタの各トランジスタ
のソースを第1の電源に接続し、第1のトランジスタの
ゲートとドレイン及び第2のトランジスタのゲートとを
共通に接続したいわゆるカレントミラー構成とし、第1
のトランジスタのドレインと第2の電源との間に第1の
入力信号によって開閉する第1のスイッチを設け、第2
のトランジスタのドレインを出力端子としこの出力端子
と第2の電源との間に第2の入力信号によって開閉する
第2のスイッチを設けることによって、小振幅の第1の
第2の入力信号から大振幅(第1の電源と第2の電源の
電圧差)の出力信号を高速に発生させる。小振幅の第1
と第2の入力信号の発生回路としては、バイポーラトラ
ンジスタを用いたECL回路又は低電圧動作CMOS回
路がある。上記第1、第2のスイッチがMOSトランジ
スタで、そのVTH(しきい値電圧)がECL回路の出
力振幅(例えば0.8V〜1.6V)よりも小さい場合
には、ECL回路の出力で直接駆動することができる。
あるいはこの第1,第2のスイッチも低電圧動作CMO
S回路の出力で駆動することもできる。これらの方式は
微細加工技術が進み、例えばゲート長が0.3μmでV
THが0.2Vともなるとますます重要になってくる。
め、本発明においては、チップ外部との信号の授受を行
なう入出力回路はバイポーラ、又はBiCMOS回路で
構成し、このうち入力回路ではECL/TTLレベルの
入力信号を受け、0.8V〜1.6V振幅の信号を発生
する。この信号でチップの大部分のCMOS回路を低電
圧で動作させることによりチップ全体の高速、低雑音動
作を実現する。CMOS回路の低電圧動作は微細化MO
Sトランジスタの耐圧低下からも必要であり、たとえば
1.5V以下にとる。しかしMOSメモリのワード線信
号には例えば2V以上の高振幅信号が必要である。この
低振幅から高振幅へのレベル変換回路として、同一導電
形の第1、第2のMOSトランジスタの各トランジスタ
のソースを第1の電源に接続し、第1のトランジスタの
ゲートとドレイン及び第2のトランジスタのゲートとを
共通に接続したいわゆるカレントミラー構成とし、第1
のトランジスタのドレインと第2の電源との間に第1の
入力信号によって開閉する第1のスイッチを設け、第2
のトランジスタのドレインを出力端子としこの出力端子
と第2の電源との間に第2の入力信号によって開閉する
第2のスイッチを設けることによって、小振幅の第1の
第2の入力信号から大振幅(第1の電源と第2の電源の
電圧差)の出力信号を高速に発生させる。小振幅の第1
と第2の入力信号の発生回路としては、バイポーラトラ
ンジスタを用いたECL回路又は低電圧動作CMOS回
路がある。上記第1、第2のスイッチがMOSトランジ
スタで、そのVTH(しきい値電圧)がECL回路の出
力振幅(例えば0.8V〜1.6V)よりも小さい場合
には、ECL回路の出力で直接駆動することができる。
あるいはこの第1,第2のスイッチも低電圧動作CMO
S回路の出力で駆動することもできる。これらの方式は
微細加工技術が進み、例えばゲート長が0.3μmでV
THが0.2Vともなるとますます重要になってくる。
【0008】
【作用】上記のようなバイポーラECL回路あるいは低
電圧動作CMOS回路とレベル変換回路とを組合せて、
例えばMOSメモリセルアレーの駆動回路のみ大振幅出
力とし、LSIの他のほとんどの回路を小振幅動作させ
ることにより、高速、低消費電力、低雑音のLSIを実
現できる。
電圧動作CMOS回路とレベル変換回路とを組合せて、
例えばMOSメモリセルアレーの駆動回路のみ大振幅出
力とし、LSIの他のほとんどの回路を小振幅動作させ
ることにより、高速、低消費電力、低雑音のLSIを実
現できる。
【0009】
【実施例】以下、本発明を実施例を用いて詳しく説明す
る。
る。
【0010】図1は、本発明の基本的な実施例を示した
ものである。この図でECL/TTLインタフェースの
入力回路、出力回路はバイポーラ、又はBiCMOS回
路で構成し外部印加の電源電圧(VCC,VEE)で動
作させる。内部の論理回路あるいはメモリはCMOS回
路で構成し内部電源電圧VC1,VE1等で動作させ
る。一方だけをVC1あるいはVE1、他方をVEEあ
るいはVCCで動作させてもよい。この内部回路は入力
回路からの0.8〜1.6Vの入力信号を受けて低振幅
で高速に動作する。L1,L2は電圧変換回路で、VC
Cより低く、VEEより高い電圧VC1,VE1等をM
OSあるいはバイポーラトランジスタを用いて発生す
る。なおVCCより高い電圧やVEEより低い電圧をチ
ャージポンピング回路を用いれば発生することもでき
る。L1,L2にバイポーラトランジスタを用いれば電
流供給能力の増大あるいは電圧設定の高精度化に有利で
ある。なお以下に述べる一連の実施例では特に断らない
限り、集積回路はECLインタフェースで、その外部印
加電圧はVCC(高電圧電源)=0,VEE(低電圧電
源)=−4.5Vと仮定した。ECL採用は着目するL
SIの高速化ばかりでなく、システム全体の高速化にも
効果が大きい。なお将来のデバイス微細化によりデバイ
ス耐圧が劣化する場合は外部印加電圧をさらに浅くする
必要がある。本発明は、VEE=−5.2Vを中心とす
る従来のECL電源電圧からVEE=−3V程度の浅い
電源電圧まで容易に応用できる。
ものである。この図でECL/TTLインタフェースの
入力回路、出力回路はバイポーラ、又はBiCMOS回
路で構成し外部印加の電源電圧(VCC,VEE)で動
作させる。内部の論理回路あるいはメモリはCMOS回
路で構成し内部電源電圧VC1,VE1等で動作させ
る。一方だけをVC1あるいはVE1、他方をVEEあ
るいはVCCで動作させてもよい。この内部回路は入力
回路からの0.8〜1.6Vの入力信号を受けて低振幅
で高速に動作する。L1,L2は電圧変換回路で、VC
Cより低く、VEEより高い電圧VC1,VE1等をM
OSあるいはバイポーラトランジスタを用いて発生す
る。なおVCCより高い電圧やVEEより低い電圧をチ
ャージポンピング回路を用いれば発生することもでき
る。L1,L2にバイポーラトランジスタを用いれば電
流供給能力の増大あるいは電圧設定の高精度化に有利で
ある。なお以下に述べる一連の実施例では特に断らない
限り、集積回路はECLインタフェースで、その外部印
加電圧はVCC(高電圧電源)=0,VEE(低電圧電
源)=−4.5Vと仮定した。ECL採用は着目するL
SIの高速化ばかりでなく、システム全体の高速化にも
効果が大きい。なお将来のデバイス微細化によりデバイ
ス耐圧が劣化する場合は外部印加電圧をさらに浅くする
必要がある。本発明は、VEE=−5.2Vを中心とす
る従来のECL電源電圧からVEE=−3V程度の浅い
電源電圧まで容易に応用できる。
【0011】また本発明をTTLインターフェースのL
SIに適用する場合は、図2の様にVEE=0Vとし、
VCC=3〜5Vと置き換え、さらに入出力回路を変更
するだけでよく、図1の内部回路群はECL/TTL共
通に使える。
SIに適用する場合は、図2の様にVEE=0Vとし、
VCC=3〜5Vと置き換え、さらに入出力回路を変更
するだけでよく、図1の内部回路群はECL/TTL共
通に使える。
【0012】図3は図1の内部回路群の信号電圧の外部
印加電源電圧VEEあるいはVCCに対する依存性を描
いたものである。図3(a)(b)(c)(d)は共に
信号電圧はGNDレベル(ECLではVCC,TTLで
はVEE)を基準とする。そして(a)(b)はECL
インターフェース、(c)(d)はTTLインターフェ
ースの場合である。この図のように(a)(b)(c)
(d)ともに信号振幅(=High−Low)はVEE
あるいはVCCの変化に対し一定にして内部回路の速度
あるいは動作余裕度が電源電圧で変化しないようにする
ことが望ましい。(a)(c)は信号の高・低電圧をV
CC基準で一定とするものであり、通常のバイポーラカ
レントスイッチの出力はこのようになる。(b)(d)
は高・低電圧をVEE基準で一定とするものである。
(a)(c)あるいは(b)(d)のいずれにするかは
図1の電圧変換回路L1,L2の構成による。
印加電源電圧VEEあるいはVCCに対する依存性を描
いたものである。図3(a)(b)(c)(d)は共に
信号電圧はGNDレベル(ECLではVCC,TTLで
はVEE)を基準とする。そして(a)(b)はECL
インターフェース、(c)(d)はTTLインターフェ
ースの場合である。この図のように(a)(b)(c)
(d)ともに信号振幅(=High−Low)はVEE
あるいはVCCの変化に対し一定にして内部回路の速度
あるいは動作余裕度が電源電圧で変化しないようにする
ことが望ましい。(a)(c)は信号の高・低電圧をV
CC基準で一定とするものであり、通常のバイポーラカ
レントスイッチの出力はこのようになる。(b)(d)
は高・低電圧をVEE基準で一定とするものである。
(a)(c)あるいは(b)(d)のいずれにするかは
図1の電圧変換回路L1,L2の構成による。
【0013】図4はメモリのデコーダ、ワードドライバ
回路を想定した内部回路の実施例である。この図におい
て、Eはデコーダで、バイポーラトランジスタの例えば
ECL回路で発生させた信号を入力とし、この入力信号
振幅とMOSトランジスタの|VTH|の差を利用して
動作する。Iはレベル変換回路で、カレントミラー構成
をとり小振幅入力信号の論理をとって大振幅信号を発生
する。Oはワードドライバで、付加CWを大振幅で駆動
する。VC1VE1は内部電源電圧、VEEは外部印加
の低電源電圧である。本実施例の特長は、Eに入力する
小振幅(振幅VC1−VE1)の入力信号で論理動作を
行なわせながらWの大負荷を高振幅(振幅VC1−VE
E)で高速に駆動できることである。なお、特に混乱を
生じない限り以下ax1〜axn,xij,CE,φ
P、 ̄φP等は端子名と信号名とを兼ねて表しているも
のとし、VC1,VE1,VCC,VEE等は、電源端
子名、電源名、電圧の値を兼ねて表しているものとす
る。
回路を想定した内部回路の実施例である。この図におい
て、Eはデコーダで、バイポーラトランジスタの例えば
ECL回路で発生させた信号を入力とし、この入力信号
振幅とMOSトランジスタの|VTH|の差を利用して
動作する。Iはレベル変換回路で、カレントミラー構成
をとり小振幅入力信号の論理をとって大振幅信号を発生
する。Oはワードドライバで、付加CWを大振幅で駆動
する。VC1VE1は内部電源電圧、VEEは外部印加
の低電源電圧である。本実施例の特長は、Eに入力する
小振幅(振幅VC1−VE1)の入力信号で論理動作を
行なわせながらWの大負荷を高振幅(振幅VC1−VE
E)で高速に駆動できることである。なお、特に混乱を
生じない限り以下ax1〜axn,xij,CE,φ
P、 ̄φP等は端子名と信号名とを兼ねて表しているも
のとし、VC1,VE1,VCC,VEE等は、電源端
子名、電源名、電圧の値を兼ねて表しているものとす
る。
【0014】図4Eにおいて、M1〜Mnはpチャネル
形MOSトランジスタ(以下pMOST)で構成した論
理和回路であり、nチャネル形MOSトランジスタ(以
下nMOST)ME1はプリチャージ用にある。VCC
>VC1>VE1>VEEとなるように設定し、|VC
1−VE1|は小さな電圧差、例えば0.8Vとする。
ax1〜axn, ̄xij,φP, ̄φPはアドレス入
力信号と、チップを動作させるか否かを決めるチップイ
ネーブル入力信号 ̄CE(図4では省略)から発生す
る。ax1〜axnの信号はその高レベルがVC1であ
り、 ̄φPの信号はその低レベルがVE1であり、共に
MOSTのソース電圧と一致させている。この回路で
は、ax1〜axnの論理和を小振幅のままとり、この
結果を ̄N1に出力する。図4のIでは、MI4とMI
5とはカレントミラー回路を構成し、MI3とMI2は
 ̄xijと ̄N1の信号の論理積をとりこのカレントミ
ラー回路を動作させる回路である。なお、MI3はプリ
チャージ用にある。この回路では、MI4のゲート幅W
I4とMI5のゲート幅WI5の比をm=WI5/WI
4(m>1)とすると、MI4に流れる電流のm倍の電
流がMI5に流れる。 ̄Xij, ̄N1,φPの信号は
小振幅(VC1−VE1)でありその高レベルはVC1
である。この回路では、 ̄xijと ̄N1との論理積を
とり、大振幅(VC1−VEE)のN2信号にレベル変
換する。図4のOはN2を入力としWを出力するインバ
ータ回路であり、大きな負荷CWを駆動する。pMOS
T Mo3は、雑音による誤動作を防ぐため、出力Wか
ら入力N2へ弱い帰還を掛けている。
形MOSトランジスタ(以下pMOST)で構成した論
理和回路であり、nチャネル形MOSトランジスタ(以
下nMOST)ME1はプリチャージ用にある。VCC
>VC1>VE1>VEEとなるように設定し、|VC
1−VE1|は小さな電圧差、例えば0.8Vとする。
ax1〜axn, ̄xij,φP, ̄φPはアドレス入
力信号と、チップを動作させるか否かを決めるチップイ
ネーブル入力信号 ̄CE(図4では省略)から発生す
る。ax1〜axnの信号はその高レベルがVC1であ
り、 ̄φPの信号はその低レベルがVE1であり、共に
MOSTのソース電圧と一致させている。この回路で
は、ax1〜axnの論理和を小振幅のままとり、この
結果を ̄N1に出力する。図4のIでは、MI4とMI
5とはカレントミラー回路を構成し、MI3とMI2は
 ̄xijと ̄N1の信号の論理積をとりこのカレントミ
ラー回路を動作させる回路である。なお、MI3はプリ
チャージ用にある。この回路では、MI4のゲート幅W
I4とMI5のゲート幅WI5の比をm=WI5/WI
4(m>1)とすると、MI4に流れる電流のm倍の電
流がMI5に流れる。 ̄Xij, ̄N1,φPの信号は
小振幅(VC1−VE1)でありその高レベルはVC1
である。この回路では、 ̄xijと ̄N1との論理積を
とり、大振幅(VC1−VEE)のN2信号にレベル変
換する。図4のOはN2を入力としWを出力するインバ
ータ回路であり、大きな負荷CWを駆動する。pMOS
T Mo3は、雑音による誤動作を防ぐため、出力Wか
ら入力N2へ弱い帰還を掛けている。
【0015】図5は図4の動作を説明するためのタイミ
ング図である。この図においてチップイネーブル入力信
号 ̄CE(図4では省略)が高レベル(例えば−0.8
V)の時チップ上の回路は待機状態であり、このとき入
力ax1〜axn, ̄Xij,φPはすべて高レベル−
2.0V、φPは低レベル−2.8Vであるとする。こ
のため、Eでは、M1〜Mnがすべてオフ、ME1がオ
ンしているため ̄N1はVE1と等しい−2.8Vとな
っている。Iでは、MI2はオンしているがMI2がオ
フしているためMI4には電流が流れず、よってMI4
とカレントミラー回路を構成するMI5にも電流が流れ
ず、M′I3がオンとしているためN2は高レベル−
2.0Vとなっている。Oでは入力N2が−2.0Vで
あるため出力Wは低レベル−4.5Vとなっている。次
に、チップイネーブル信号 ̄CEが高レベルから低レベ
ル(例えば−1.6V)になると、Eにおいてプリチャ
ージ信号 ̄φPは、−2.0Vから−2.8Vになり、
ax1〜aXnは外部アドレス入力信号によって各々−
2.0Vから−2.8Vに変化するか又は−2.0のま
まである。ax1〜axnのうち少なくとも一つが−
2.0Vから−2.0Vに変化すると、 ̄N1は−2.
8Vから−2.0Vに変化し(非選択状態)、全てのa
x1〜axnが−2.0Vのままである場合のみ ̄N1
は−2.8Vのままである(選択状態)。Iにおいて
は、プリチャージ信号φPは−2.8Vから−2.0V
に変化するためMI3はオフする。 ̄Xijは外部アド
レス入力信号によって−2.0Vから−2.8Vに変化
する場合(選択状態)と−2.0Vのまま変化しない場
合(非選択状態)とがある。 ̄N1が−2.8Vのまま
でありかつ ̄Xijが−2.8Vに変化する場合のみ、
MI1,MI2両MOSTがオンし電流が流れる。ここ
でも入力信号の小振幅(ここでは0.8V)とMOST
のVTH(例えば0.2V)の差を利用して小振幅のま
ま論理積をとっている。MI2,MI2に電流が流れる
場合にはMI4のゲート(ドレイン)電圧が上昇し、M
I4がオンする。このとき前述のようにMI5のゲート
幅をMI4のゲート幅のm倍に設定しておけば、MI5
にはMI4のm倍の電流が流れる。よってN2を高速に
VC1(−2.0V)からVEE(−4.5V)まで放
電することができる。このようにして、0.8V振幅
(高レベル−2.0V、低レベル−2.8V)の入力信
号から2.5V振幅(高レベル−2.0V、低レベル−
4.5V)の出力信号を発生することができる。Oで
は、N2が−2.0Vのまま(非選択状態)では出力W
は−4.5Vのまま変化しないが、N2が−2.0Vか
ら−4.5Vに変化する(選択状態)と出力Wは−4.
5Vから−2.0Vに変化する。再び ̄CEが低レベル
から高レベルになると、入力ax1〜axn, ̄xi
j, ̄φPは全て−2.0Vとなり、φPは−2.8V
となる。EではM1〜Mnがすべてオフ、ME1がオン
するため ̄N1が−2.8Vとなって次のサイクルに備
え、IではMI1がオフしMI3がオンするため、N2
は−2.0Vとなり、このためOではWは−4.5Vと
なる。
ング図である。この図においてチップイネーブル入力信
号 ̄CE(図4では省略)が高レベル(例えば−0.8
V)の時チップ上の回路は待機状態であり、このとき入
力ax1〜axn, ̄Xij,φPはすべて高レベル−
2.0V、φPは低レベル−2.8Vであるとする。こ
のため、Eでは、M1〜Mnがすべてオフ、ME1がオ
ンしているため ̄N1はVE1と等しい−2.8Vとな
っている。Iでは、MI2はオンしているがMI2がオ
フしているためMI4には電流が流れず、よってMI4
とカレントミラー回路を構成するMI5にも電流が流れ
ず、M′I3がオンとしているためN2は高レベル−
2.0Vとなっている。Oでは入力N2が−2.0Vで
あるため出力Wは低レベル−4.5Vとなっている。次
に、チップイネーブル信号 ̄CEが高レベルから低レベ
ル(例えば−1.6V)になると、Eにおいてプリチャ
ージ信号 ̄φPは、−2.0Vから−2.8Vになり、
ax1〜aXnは外部アドレス入力信号によって各々−
2.0Vから−2.8Vに変化するか又は−2.0のま
まである。ax1〜axnのうち少なくとも一つが−
2.0Vから−2.0Vに変化すると、 ̄N1は−2.
8Vから−2.0Vに変化し(非選択状態)、全てのa
x1〜axnが−2.0Vのままである場合のみ ̄N1
は−2.8Vのままである(選択状態)。Iにおいて
は、プリチャージ信号φPは−2.8Vから−2.0V
に変化するためMI3はオフする。 ̄Xijは外部アド
レス入力信号によって−2.0Vから−2.8Vに変化
する場合(選択状態)と−2.0Vのまま変化しない場
合(非選択状態)とがある。 ̄N1が−2.8Vのまま
でありかつ ̄Xijが−2.8Vに変化する場合のみ、
MI1,MI2両MOSTがオンし電流が流れる。ここ
でも入力信号の小振幅(ここでは0.8V)とMOST
のVTH(例えば0.2V)の差を利用して小振幅のま
ま論理積をとっている。MI2,MI2に電流が流れる
場合にはMI4のゲート(ドレイン)電圧が上昇し、M
I4がオンする。このとき前述のようにMI5のゲート
幅をMI4のゲート幅のm倍に設定しておけば、MI5
にはMI4のm倍の電流が流れる。よってN2を高速に
VC1(−2.0V)からVEE(−4.5V)まで放
電することができる。このようにして、0.8V振幅
(高レベル−2.0V、低レベル−2.8V)の入力信
号から2.5V振幅(高レベル−2.0V、低レベル−
4.5V)の出力信号を発生することができる。Oで
は、N2が−2.0Vのまま(非選択状態)では出力W
は−4.5Vのまま変化しないが、N2が−2.0Vか
ら−4.5Vに変化する(選択状態)と出力Wは−4.
5Vから−2.0Vに変化する。再び ̄CEが低レベル
から高レベルになると、入力ax1〜axn, ̄xi
j, ̄φPは全て−2.0Vとなり、φPは−2.8V
となる。EではM1〜Mnがすべてオフ、ME1がオン
するため ̄N1が−2.8Vとなって次のサイクルに備
え、IではMI1がオフしMI3がオンするため、N2
は−2.0Vとなり、このためOではWは−4.5Vと
なる。
【0016】以上のようにして、本実施例によれば、E
で小振幅入力信号の論理をとり、Iで大振幅信号にレベ
ル変換し、Oで駆動能力を増し大負荷を高速に駆動する
ことができる。
で小振幅入力信号の論理をとり、Iで大振幅信号にレベ
ル変換し、Oで駆動能力を増し大負荷を高速に駆動する
ことができる。
【0017】なお、本実施例で待機状態のときにax1
〜axn, ̄xijが全て高レベル(又は低レベル)で
ある場合を例にとったのは、ダイナミック形ランダムア
クセスメモリ(DRAM)に適用することを想定したた
めである。周知のようにDRAMでは待機時に全てのワ
ード線(図1のWに相当)を非選択状態にしなければな
らない。
〜axn, ̄xijが全て高レベル(又は低レベル)で
ある場合を例にとったのは、ダイナミック形ランダムア
クセスメモリ(DRAM)に適用することを想定したた
めである。周知のようにDRAMでは待機時に全てのワ
ード線(図1のWに相当)を非選択状態にしなければな
らない。
【0018】図6は、図4のEの部分だけを変形した本
発明の他の実施例である。図4のEでは入力ax1〜a
xnの信号の論理をとるのに並列に接続したpMOST
で構成したが、本実施例では、これを並列に接続したn
MOSTM1〜Mnで構成した。MPはプリチャージ用
にあり、M21,M22は出力信号 ̄N1を図4のEと
同じ極性にするためのインバータ回路である。本図の回
路Eの出力 ̄N1をそのまま図4Iに入力する。ax1
〜axnの低レベルがVE1であり、φPの信号はその
高レベルがVC1であり、共にMOSTのソース電圧と
一致させている。ここでVC1,VE1はチップ内部で
外部印加電源VCC,VEEより発生させた電圧であ
り、VCC>VC1>VE1>VEEとなるように設定
し、|VC1−VE1|は小さな電圧差例えば0.8V
とする。本実施例の特長は、図4EのpMOST M1
〜Mnに換えて単位ゲート幅あたりの駆動能力の大きい
nMOST M1〜Mnで論理和回路を構成しその結果
をインバータ回路で反転して出力E1としたことによ
り、論理和回路をより小さなレイアウト面積で実現で
き、またインバータ回路によりN1に大きな負荷が付い
てもこれを高速に駆動できることにある。
発明の他の実施例である。図4のEでは入力ax1〜a
xnの信号の論理をとるのに並列に接続したpMOST
で構成したが、本実施例では、これを並列に接続したn
MOSTM1〜Mnで構成した。MPはプリチャージ用
にあり、M21,M22は出力信号 ̄N1を図4のEと
同じ極性にするためのインバータ回路である。本図の回
路Eの出力 ̄N1をそのまま図4Iに入力する。ax1
〜axnの低レベルがVE1であり、φPの信号はその
高レベルがVC1であり、共にMOSTのソース電圧と
一致させている。ここでVC1,VE1はチップ内部で
外部印加電源VCC,VEEより発生させた電圧であ
り、VCC>VC1>VE1>VEEとなるように設定
し、|VC1−VE1|は小さな電圧差例えば0.8V
とする。本実施例の特長は、図4EのpMOST M1
〜Mnに換えて単位ゲート幅あたりの駆動能力の大きい
nMOST M1〜Mnで論理和回路を構成しその結果
をインバータ回路で反転して出力E1としたことによ
り、論理和回路をより小さなレイアウト面積で実現で
き、またインバータ回路によりN1に大きな負荷が付い
てもこれを高速に駆動できることにある。
【0019】図7は図6の動作タイミング図である。最
初 ̄CEが−2.0Vであり、φPは−2.8V、ax
1〜axnは全て−2.8V、このためM1〜Mnはオ
フ、MPはオンにしている。これにより、M0は−2.
0Vにプリチャージされ、 ̄N1は−2.8Vとなって
いる。 ̄CEが−0.8Vから−1.6Vに変化する
と、φPが−2.8Vから−2.0Vに変化してMPは
オフし、ax1〜axnが外部アドレス入力信号に従っ
て各々−2.8Vのまま留まるか又は−2.8Vから−
2.0Vに変化する。少なくとも一つが−2.8Vに変
化すると、N0は−2.0Vから−2.8Vに、 ̄N1
は−2.8Vから−2.0Vに変化し(非選択状態)、
全てのax1〜axnが−2.8Vのままである場合の
みN0は−2.0V、 ̄N1は−2.8Vのままである
(選択状態)。再び ̄CEが−1.6Vから−0.8V
に変化すると、ax1〜axnは全て−1.6Vとな
り、φPも−1.6Vとなる。よって、M1〜Mnはオ
フし、MPはオンするため、N9は全て−0.8V、 ̄
N1は全て−1.6Vとなる。以上により図4Eと同じ
出力が得られる。
初 ̄CEが−2.0Vであり、φPは−2.8V、ax
1〜axnは全て−2.8V、このためM1〜Mnはオ
フ、MPはオンにしている。これにより、M0は−2.
0Vにプリチャージされ、 ̄N1は−2.8Vとなって
いる。 ̄CEが−0.8Vから−1.6Vに変化する
と、φPが−2.8Vから−2.0Vに変化してMPは
オフし、ax1〜axnが外部アドレス入力信号に従っ
て各々−2.8Vのまま留まるか又は−2.8Vから−
2.0Vに変化する。少なくとも一つが−2.8Vに変
化すると、N0は−2.0Vから−2.8Vに、 ̄N1
は−2.8Vから−2.0Vに変化し(非選択状態)、
全てのax1〜axnが−2.8Vのままである場合の
みN0は−2.0V、 ̄N1は−2.8Vのままである
(選択状態)。再び ̄CEが−1.6Vから−0.8V
に変化すると、ax1〜axnは全て−1.6Vとな
り、φPも−1.6Vとなる。よって、M1〜Mnはオ
フし、MPはオンするため、N9は全て−0.8V、 ̄
N1は全て−1.6Vとなる。以上により図4Eと同じ
出力が得られる。
【0020】図8は、図4のEを変形した本発明の他の
実施例である。図4のEでは入力ax1〜axnの論理
を並列に接続したpMOST M1〜Mnでとったが、
本実施例では、このpMOST各々をカレントミラー回
路を用いた回路とした。すなわち、図4Eでは例えばp
MOST M1のゲートを直接ax1で駆動して ̄N1
を充電したのに対して、図8ではpMOST M1のゲ
ートにpMOST M11及びnMOST M21を接続
して、M21に流れる電流(M11に流れる電流)をカ
レントミラー回路で増幅して ̄N1を駆動した。前述の
ように、M11のゲート幅をW11、M1のゲート幅を
W1とすると、M1にはM11に流れる電流のW1/W
11倍の電流が流れる。M21〜M20のソースはチッ
プ内部で発生させた電源VE2に接続される。ME1は
プリチャージトランジスタであり、そのソースはチップ
内部で発生させた電源VE1に接続される。VC1,V
E1,VE2はチップ内部で外部印加電源VCC,VE
Eより発生させた電圧であり、VCC>VC1>VE1
>VE2>VEEとなるように設定し、|VC1−VE
1|は小さな電圧差例えば0.8Vとする。VE2の電
圧をVE1の電圧より低く設定する理由は動作時に、M
1〜Mnをより深くオンさせるためである。N01〜N
0nの電圧は、M11〜M1nとM21〜M2nとの駆
動能力比で決まるため、M11〜M1nのゲート幅を極
端に小さくするか或いはM21〜M2nのゲート幅を極
端に大きくする場合のみVE2とVE1とは一致でき
る。一般にはN01〜N0nの電圧はVE2より高い電
圧になるので、VE2は低く設定するとよい。また、a
x1〜axnの低レベルはVE2に、 ̄φPの低レベル
はVE1に一致させる。本実施例の特長は、論理和をと
るM1〜Mn各々をカレントミラー回路を用いて高速に
動作させたことにある。
実施例である。図4のEでは入力ax1〜axnの論理
を並列に接続したpMOST M1〜Mnでとったが、
本実施例では、このpMOST各々をカレントミラー回
路を用いた回路とした。すなわち、図4Eでは例えばp
MOST M1のゲートを直接ax1で駆動して ̄N1
を充電したのに対して、図8ではpMOST M1のゲ
ートにpMOST M11及びnMOST M21を接続
して、M21に流れる電流(M11に流れる電流)をカ
レントミラー回路で増幅して ̄N1を駆動した。前述の
ように、M11のゲート幅をW11、M1のゲート幅を
W1とすると、M1にはM11に流れる電流のW1/W
11倍の電流が流れる。M21〜M20のソースはチッ
プ内部で発生させた電源VE2に接続される。ME1は
プリチャージトランジスタであり、そのソースはチップ
内部で発生させた電源VE1に接続される。VC1,V
E1,VE2はチップ内部で外部印加電源VCC,VE
Eより発生させた電圧であり、VCC>VC1>VE1
>VE2>VEEとなるように設定し、|VC1−VE
1|は小さな電圧差例えば0.8Vとする。VE2の電
圧をVE1の電圧より低く設定する理由は動作時に、M
1〜Mnをより深くオンさせるためである。N01〜N
0nの電圧は、M11〜M1nとM21〜M2nとの駆
動能力比で決まるため、M11〜M1nのゲート幅を極
端に小さくするか或いはM21〜M2nのゲート幅を極
端に大きくする場合のみVE2とVE1とは一致でき
る。一般にはN01〜N0nの電圧はVE2より高い電
圧になるので、VE2は低く設定するとよい。また、a
x1〜axnの低レベルはVE2に、 ̄φPの低レベル
はVE1に一致させる。本実施例の特長は、論理和をと
るM1〜Mn各々をカレントミラー回路を用いて高速に
動作させたことにある。
【0021】図9は図8の回路の動作タイミング図であ
る。 ̄CEとax1〜axn, ̄φPとのタイミング関
係は図5と同じであり、詳しい説明は省略する。
る。 ̄CEとax1〜axn, ̄φPとのタイミング関
係は図5と同じであり、詳しい説明は省略する。
【0022】これにより図4Eと同様の出力が得られ、
次段のレベル変換回路I、駆動回路Oは同じ構成で良
い。よって、Eで小振幅入力信号の論理を取り、その結
果をIで大振幅の信号にレベル変換し、Oで駆動能力を
増幅して大負荷を駆動する回路を構成することができ
る。
次段のレベル変換回路I、駆動回路Oは同じ構成で良
い。よって、Eで小振幅入力信号の論理を取り、その結
果をIで大振幅の信号にレベル変換し、Oで駆動能力を
増幅して大負荷を駆動する回路を構成することができ
る。
【0023】図10は、図4のEを変形した本発明の他
の実施例である。本実施例では論理和回路をnMOST
M1〜Mnで構成しM12,M13からなるカレント
ミラー回路で電流増幅し、出力 ̄N1を駆動する。ME
1はプリチャージトランジスタである。内部電源電圧、
信号電圧の設定ならびに動作は図8,図9の実施例と同
様である。図8の実施例との違いは、図8はカレントミ
ラー回路を介して論理和をとっているのにたいして本実
施例では論理和をとった後カレントミラー回路で増幅し
ている点が異なる。本実施例の特長は、カレントミラー
回路を用いて高速な論理和回路を実現するとともに、図
8の実施例と比較して、部品数を少なくできることにあ
る。本実施例は図4Eと同じ機能を持ち同じ出力信号を
発生できるため、図4Eと同様に次段のレベル変換回路
I、駆動回路Oと接続できる。よって、Eで小振幅入力
信号の論理を取り、Iで大振幅信号にレベル変換し、O
で駆動能力を増幅して大負荷を駆動する回路を構成する
ことができる。
の実施例である。本実施例では論理和回路をnMOST
M1〜Mnで構成しM12,M13からなるカレント
ミラー回路で電流増幅し、出力 ̄N1を駆動する。ME
1はプリチャージトランジスタである。内部電源電圧、
信号電圧の設定ならびに動作は図8,図9の実施例と同
様である。図8の実施例との違いは、図8はカレントミ
ラー回路を介して論理和をとっているのにたいして本実
施例では論理和をとった後カレントミラー回路で増幅し
ている点が異なる。本実施例の特長は、カレントミラー
回路を用いて高速な論理和回路を実現するとともに、図
8の実施例と比較して、部品数を少なくできることにあ
る。本実施例は図4Eと同じ機能を持ち同じ出力信号を
発生できるため、図4Eと同様に次段のレベル変換回路
I、駆動回路Oと接続できる。よって、Eで小振幅入力
信号の論理を取り、Iで大振幅信号にレベル変換し、O
で駆動能力を増幅して大負荷を駆動する回路を構成する
ことができる。
【0024】以上、図1の基本実施例のうち内部回路の
低電圧CMOS回路の具体例として図4から図10にデ
コーダ、ワードドライバ回路の実施例を説明したが、図
4のI,Oはデコーダ、ワードドライバ回路以外にも、
通常のドライバ回路として用いることもできる。次にこ
の実施例について述べる。
低電圧CMOS回路の具体例として図4から図10にデ
コーダ、ワードドライバ回路の実施例を説明したが、図
4のI,Oはデコーダ、ワードドライバ回路以外にも、
通常のドライバ回路として用いることもできる。次にこ
の実施例について述べる。
【0025】図11に本発明を通常のドライバとして用
いた一実施例を示す。図11(a)において、M2はプリ
チャージ用にあり、M3,M4はM1のゲート入力によ
って動作するカレントミラー回路を形成し、M5,M6
は反転出力のためのCMOSインバータ回路である。入
力INとプリチャージ信号φPの高レベルVC1であ
り、これらの信号振幅は例えば0.8Vとする。両者は
独立の信号でもよいが、互いに一方のインバータ出力で
あってもよい。本実施例の第1の特長は、例えば0.8
Vの如き小振幅入力信号を受けカレントミラー回路でレ
ベル変換を行ない、出力には高レベルがVC1、低レベ
ルがVEEの大振幅信号を発生することである。第2
に、大負荷Coを駆動するため最終段のCMOSインバ
ータのMOSゲート幅を大きくせざるをえないが、これ
をカレントミラーを用いることにより高速に駆動できる
ことである。これは、カレントミラーにより大きな電流
をM4に流せるためである。図11(b)は、図11(a)
よりも消費電流を小さくするための実施例である。図1
1(b)では、入力信号が印加されるpMOST M1の
ソースと電源VC1との間にpMOST M7が挿入さ
れ、このゲートがインバータの出力OUTと接続されて
いる。図11(a)では、入力INが低レベルとなりM1
がオンすると、VC1からVEEへ定常電流が流れる。
M3のゲート幅を小さく設定すれば、この電流を小さく
抑えることができるが、チップ内で多数の回路が同時に
動作する場合、全体では大きくなってしまう。図11
(b)の実施例では、OUTの信号を利用して、この電流
バスを切断し定常電流が流れないようにした。本実施例
によれば、図11(a)の実施例の特長を活かしたままで
消費電流を小さく抑えることができる。
いた一実施例を示す。図11(a)において、M2はプリ
チャージ用にあり、M3,M4はM1のゲート入力によ
って動作するカレントミラー回路を形成し、M5,M6
は反転出力のためのCMOSインバータ回路である。入
力INとプリチャージ信号φPの高レベルVC1であ
り、これらの信号振幅は例えば0.8Vとする。両者は
独立の信号でもよいが、互いに一方のインバータ出力で
あってもよい。本実施例の第1の特長は、例えば0.8
Vの如き小振幅入力信号を受けカレントミラー回路でレ
ベル変換を行ない、出力には高レベルがVC1、低レベ
ルがVEEの大振幅信号を発生することである。第2
に、大負荷Coを駆動するため最終段のCMOSインバ
ータのMOSゲート幅を大きくせざるをえないが、これ
をカレントミラーを用いることにより高速に駆動できる
ことである。これは、カレントミラーにより大きな電流
をM4に流せるためである。図11(b)は、図11(a)
よりも消費電流を小さくするための実施例である。図1
1(b)では、入力信号が印加されるpMOST M1の
ソースと電源VC1との間にpMOST M7が挿入さ
れ、このゲートがインバータの出力OUTと接続されて
いる。図11(a)では、入力INが低レベルとなりM1
がオンすると、VC1からVEEへ定常電流が流れる。
M3のゲート幅を小さく設定すれば、この電流を小さく
抑えることができるが、チップ内で多数の回路が同時に
動作する場合、全体では大きくなってしまう。図11
(b)の実施例では、OUTの信号を利用して、この電流
バスを切断し定常電流が流れないようにした。本実施例
によれば、図11(a)の実施例の特長を活かしたままで
消費電流を小さく抑えることができる。
【0026】図11(b)の回路の動作を図12を用いて
説明する。最初φPは−1.6V、INは−0.8Vで
あり、M1はオフし、M2はオンしているためPOは−
0.8V、OUTは−3.2Vである。M7はオンして
いる。次にφPが−1.6Vから−0.8V、Inが−
0.8Vから−1.6Vに変化するとM2はオフ、M1
がオンし、カレントミラー回路がオンするためPOは高
速に−3.2Vまで放電される。これにより、OUTは
−0.8Vまで充電される。M7はオフするため、もは
やM1,Mjに電流は流れない。次に、INが−1.6
Vから−0.8Vに、φPが−0.8Vから−1.6V
に変化するとM2はオン、M1がオフし、POは再び−
0.8Vにプリチャージされ、OUTは−3.2Vに放
電される。これにより、M7は再びオンする。
説明する。最初φPは−1.6V、INは−0.8Vで
あり、M1はオフし、M2はオンしているためPOは−
0.8V、OUTは−3.2Vである。M7はオンして
いる。次にφPが−1.6Vから−0.8V、Inが−
0.8Vから−1.6Vに変化するとM2はオフ、M1
がオンし、カレントミラー回路がオンするためPOは高
速に−3.2Vまで放電される。これにより、OUTは
−0.8Vまで充電される。M7はオフするため、もは
やM1,Mjに電流は流れない。次に、INが−1.6
Vから−0.8Vに、φPが−0.8Vから−1.6V
に変化するとM2はオン、M1がオフし、POは再び−
0.8Vにプリチャージされ、OUTは−3.2Vに放
電される。これにより、M7は再びオンする。
【0027】なお、このカレントミラー回路の入力用M
OSTと電源との間にMOSTを挿入して消費電流を抑
える方法は図8又は図10の実施例に適用することもで
きる。図8の実施例では、M1i(i=1〜n)の各々
のソースとVC1との間にpMOSTを挿入してそのゲ
ートをすべてN1に接続する。また図10の実施例では
M12のソースとVC1との間にpMOSTを挿入して
そのゲートをN1に接続する。
OSTと電源との間にMOSTを挿入して消費電流を抑
える方法は図8又は図10の実施例に適用することもで
きる。図8の実施例では、M1i(i=1〜n)の各々
のソースとVC1との間にpMOSTを挿入してそのゲ
ートをすべてN1に接続する。また図10の実施例では
M12のソースとVC1との間にpMOSTを挿入して
そのゲートをN1に接続する。
【0028】図11(a)(b)のドライバ実施例とC
MOS回路とを比較する。図13は比較のためのCMO
S回路を示す。通常のCMOS回路では大きな負荷容量
Coを高速に駆動し、かつINからみた入力容量を小さ
くするためにCMOSインバータ回路を多段に接続す
る。隣合うインバータ回路のゲート幅比は例えば2.5
とする。等しい入力容量の条件で図11,図13の性能
を比較する。図11の実施例ではMOS M3,M4の
ゲート幅比W4/W3をかなり大きく設定し、M4の電
流を大きく出来るため、カレントミラー回路1段でCM
OSインバータ回路M5,M6のゲートを駆動できる。
一方、図13のCMOS回路では通常2.5倍の段間ゲ
ート幅比で構成するため、図11の実施例と同じ入力容
量、同じ出力駆動能力を持つように構成すると多くの段
数を必要とする。よって、CMOS回路では消費電流が
増大するうえ、CMOSインバータ一段の遅延時間をτ
とすると全体の遅延時間は(2m+1)Xτとなり、図
11の実施例の方が小さな遅延時間となる。また、一般
にCMOS回路の入力振幅は電源電圧の差(VC1−V
EE)を要し、これより小さな入力振幅では初段に貫通
電流が流れる。例えば、入力が(VC1+VEE)/2
を中心とした0.8V程度の小振幅であるとすると、2
m+1段後ではVC1,VEEの大振幅信号にレベル変
換されるが、はじめの数段では貫通電流が流れ、かつ動
作速度も遅い。一方本実施例によれば、例えば図11
(a)では高レベルがVC1である小振幅の入力から一
段でレベル変換を高速に行なうことができる。前述のよ
うに、M1,M3に貫通電流が流れるがこれは十分小さ
くすることができ、また図11(b)のように信号変化
時しか貫通電流が流れないようにすることもできる。
MOS回路とを比較する。図13は比較のためのCMO
S回路を示す。通常のCMOS回路では大きな負荷容量
Coを高速に駆動し、かつINからみた入力容量を小さ
くするためにCMOSインバータ回路を多段に接続す
る。隣合うインバータ回路のゲート幅比は例えば2.5
とする。等しい入力容量の条件で図11,図13の性能
を比較する。図11の実施例ではMOS M3,M4の
ゲート幅比W4/W3をかなり大きく設定し、M4の電
流を大きく出来るため、カレントミラー回路1段でCM
OSインバータ回路M5,M6のゲートを駆動できる。
一方、図13のCMOS回路では通常2.5倍の段間ゲ
ート幅比で構成するため、図11の実施例と同じ入力容
量、同じ出力駆動能力を持つように構成すると多くの段
数を必要とする。よって、CMOS回路では消費電流が
増大するうえ、CMOSインバータ一段の遅延時間をτ
とすると全体の遅延時間は(2m+1)Xτとなり、図
11の実施例の方が小さな遅延時間となる。また、一般
にCMOS回路の入力振幅は電源電圧の差(VC1−V
EE)を要し、これより小さな入力振幅では初段に貫通
電流が流れる。例えば、入力が(VC1+VEE)/2
を中心とした0.8V程度の小振幅であるとすると、2
m+1段後ではVC1,VEEの大振幅信号にレベル変
換されるが、はじめの数段では貫通電流が流れ、かつ動
作速度も遅い。一方本実施例によれば、例えば図11
(a)では高レベルがVC1である小振幅の入力から一
段でレベル変換を高速に行なうことができる。前述のよ
うに、M1,M3に貫通電流が流れるがこれは十分小さ
くすることができ、また図11(b)のように信号変化
時しか貫通電流が流れないようにすることもできる。
【0029】図14に本発明を通常のドライバとして用
いた他の実施例を示す。図14(a)において、M2は
プリチャージトランジスタであり、M3,M4はM1の
ゲート入力によって動作するカレントミラー回路を構成
し、M5,M6は反転出力のためのCMOSインバータ
である。本実施例の第1の特長は、例えば0.8Vの如
き小振幅入力信号でもカレントミラー回路を用いてレベ
ル変換を行ないVC1−VEEの出力振幅を発生できる
ことである。第2に、大負荷Coを駆動するためCMO
Sインバータ回路の入力ゲート容量は大きくなるが、こ
れをカレントミラー回路を用いることによって高速に駆
動できることである。図14(b)は、図11(b)と
同様な手段で消費電流を小さくした実施例である。図1
4(b)の実施例では、入力用nMOST M1のソー
スと電源VEEとの間にnMOST M7が挿入され、
このゲートはインバータの出力OUTと接続されてい
る。図14(a)では、M1がオンすると、VC1から
VEEへの電流バスができてしまう。そこで図14
(b)の実施例では、OUTの信号を利用して、この電
流バスを切断した。本実施例によれば、図14(a)の
実施例の特長を活かしたままで消費電流を小さく抑える
ことができる。
いた他の実施例を示す。図14(a)において、M2は
プリチャージトランジスタであり、M3,M4はM1の
ゲート入力によって動作するカレントミラー回路を構成
し、M5,M6は反転出力のためのCMOSインバータ
である。本実施例の第1の特長は、例えば0.8Vの如
き小振幅入力信号でもカレントミラー回路を用いてレベ
ル変換を行ないVC1−VEEの出力振幅を発生できる
ことである。第2に、大負荷Coを駆動するためCMO
Sインバータ回路の入力ゲート容量は大きくなるが、こ
れをカレントミラー回路を用いることによって高速に駆
動できることである。図14(b)は、図11(b)と
同様な手段で消費電流を小さくした実施例である。図1
4(b)の実施例では、入力用nMOST M1のソー
スと電源VEEとの間にnMOST M7が挿入され、
このゲートはインバータの出力OUTと接続されてい
る。図14(a)では、M1がオンすると、VC1から
VEEへの電流バスができてしまう。そこで図14
(b)の実施例では、OUTの信号を利用して、この電
流バスを切断した。本実施例によれば、図14(a)の
実施例の特長を活かしたままで消費電流を小さく抑える
ことができる。
【0030】図14(b)の回路動作を図15に示し
た。最初 ̄φPは−2.4V、INは−3.2Vであ
り、M1はオフし、M2はオンしているためPOは−
3.2Vにプリチャージされており、OUTは−0.8
Vである。OUTが−0.8Vであるため(b)のM7
はオンしている。次に、 ̄φPが−2.4Vから−3.
2Vに、INが−3.2Vから−2.4Vに変化すると
M2はオフ、M1がオンし、カレントミラー回路がオン
するためPOは高速に−0.8Vまで充電される。これ
により、OUTは−3.2Vまで放電される。OUTが
−3.2Vまで放電された時(b)のM7はオフしてい
るため、もはやM1,M3に電流は流れない。次に、 ̄
φPが−3.2Vから−2.4Vに、INが−2.4V
から−3.2Vに変化するとM2はオン、M1がオフし
カレントミラー回路がオフするためPOは再び−3.2
Vにプリチャージされ、OUTは−0.8Vに充電され
る。これにより、(b)のM7は再びオンする。
た。最初 ̄φPは−2.4V、INは−3.2Vであ
り、M1はオフし、M2はオンしているためPOは−
3.2Vにプリチャージされており、OUTは−0.8
Vである。OUTが−0.8Vであるため(b)のM7
はオンしている。次に、 ̄φPが−2.4Vから−3.
2Vに、INが−3.2Vから−2.4Vに変化すると
M2はオフ、M1がオンし、カレントミラー回路がオン
するためPOは高速に−0.8Vまで充電される。これ
により、OUTは−3.2Vまで放電される。OUTが
−3.2Vまで放電された時(b)のM7はオフしてい
るため、もはやM1,M3に電流は流れない。次に、 ̄
φPが−3.2Vから−2.4Vに、INが−2.4V
から−3.2Vに変化するとM2はオン、M1がオフし
カレントミラー回路がオフするためPOは再び−3.2
Vにプリチャージされ、OUTは−0.8Vに充電され
る。これにより、(b)のM7は再びオンする。
【0031】以上のように本発明の図11及び図14の
実施例によれば、低振幅入力信号から高速に高振幅出力
信号を発生し、かつ大きな駆動能力を持つ回路を構成で
きる。低振幅入力信号IN,φPは互いに図12あるい
は図15の関係にある独立の信号でもよいが、互いに一
方は他方のインバータ出力であってもよい。
実施例によれば、低振幅入力信号から高速に高振幅出力
信号を発生し、かつ大きな駆動能力を持つ回路を構成で
きる。低振幅入力信号IN,φPは互いに図12あるい
は図15の関係にある独立の信号でもよいが、互いに一
方は他方のインバータ出力であってもよい。
【0032】図16は図11及び図14の実施例を論理
回路に適用した実施例である。(a)は図11に対応
し、(b)は図14に対応する。電源電圧、入力信号電
圧の関係は図11又は図14と同様である。(a),
(b)共に直列に接続されたM11〜M1nで小振幅入
力信号IN1〜INnの論理をとり、カレントミラー回
路でレベル変換を行なう。本実施例の特長は、小振幅入
力信号の論理をとり、この結果をレベル変換して、出力
を大振幅で高速に駆動することにある。なお、これら直
列に接続したMOST M11〜M1nと直列に図11
(b)あるいは図14(b)のM7と同様にMOSTを
挿入して消費電流を小さくすることもできる。
回路に適用した実施例である。(a)は図11に対応
し、(b)は図14に対応する。電源電圧、入力信号電
圧の関係は図11又は図14と同様である。(a),
(b)共に直列に接続されたM11〜M1nで小振幅入
力信号IN1〜INnの論理をとり、カレントミラー回
路でレベル変換を行なう。本実施例の特長は、小振幅入
力信号の論理をとり、この結果をレベル変換して、出力
を大振幅で高速に駆動することにある。なお、これら直
列に接続したMOST M11〜M1nと直列に図11
(b)あるいは図14(b)のM7と同様にMOSTを
挿入して消費電流を小さくすることもできる。
【0033】図17はカレントミラー回路をバイポーラ
トランジスタを用いて構成した。POの低レベルはVE
E+VBEになるためM4のソース電位はVEE+VB
Eに設定する。Q2とQ1に流れる電流は互いのエミッ
タ面積に比例する。本実施例によれば、バイポーラトラ
ンジスタの高電流駆動能力によってさらに高速にレベル
変換を行なうことができる。
トランジスタを用いて構成した。POの低レベルはVE
E+VBEになるためM4のソース電位はVEE+VB
Eに設定する。Q2とQ1に流れる電流は互いのエミッ
タ面積に比例する。本実施例によれば、バイポーラトラ
ンジスタの高電流駆動能力によってさらに高速にレベル
変換を行なうことができる。
【0034】図4においてWを駆動するO、及び図1
1,図14,図16で出力OUTを駆動するCMOSイ
ンバータの動作電圧(VC1−VEE)が3.0V以上
であれば、これらCMOSインバータの替わりに例えば
図18(a),(b)のようなBiCMOSドライバが
使える。特に4.0V以上あれば(a)がよい。こうす
ると、BiCMOSドライバの高電流駆動能力によって
出力をさらに高速に充放電できる。
1,図14,図16で出力OUTを駆動するCMOSイ
ンバータの動作電圧(VC1−VEE)が3.0V以上
であれば、これらCMOSインバータの替わりに例えば
図18(a),(b)のようなBiCMOSドライバが
使える。特に4.0V以上あれば(a)がよい。こうす
ると、BiCMOSドライバの高電流駆動能力によって
出力をさらに高速に充放電できる。
【0035】図4,図6,図8,図10のデコーダ回路
では、入力ax1〜axnのひとつでも変化すると多数
の非選択回路で ̄N1が変化し、1ヶ又は少数の選択回
路のみで ̄N1が変化しないという構成であった。しか
し、反対に1ヶ又は少数の選択回路のみでN1が変化
し、多数の非選択回路において ̄N1が変化しない構成
をとることもできる。このような構成にすると少数の回
路でのみ ̄N1が変化するため全体の消費電流を小さく
できる。以下この例を示す。図19(a)(b)にこの
方法の基本的な実施例を示す。PDはプリデコーダ、D
ECがデコーダで合わせて図4,図6,図8,図10の
Eの機能を果たす。図4,図6,図8,図10のEでは
並列に接続したMOST M1〜Mnで論理和回路を構
成したのに対し、図19(a)又は(b)のDECでは
直列に接続したMOST M1〜Mnで論理積回路を構
成する。電源電圧VCC,VEE,VC1,VE1およ
び入力信号axde(d=1〜n,e=1〜k)の電圧
関係は図5と同様である。プリデコーダPDは以下に述
べる理由から必要である。MOST M1〜Mnのゲー
トに直接axde(図4Eのax1〜axnに対応)を
接続する場合を考える。例えば4096個の回路のうち
1回路のみを選ぶ場合を考えると12個のアドレス入力
からデコードしなければならない。 ̄Xijで2個のア
ドレス入力をデコードするにしても、10個のアドレス
入力からデコードしなければならない。図4Eの場合で
はMOST M1〜Mnを並列に接続するので10個で
も速度劣化は小さい。しかし図19(a)又は(b)の
DECにおいて、MOST M1〜Mnは直列接続され
るため、10個直列では著しく駆動能力が低下してしま
う。低振幅入力ではさらに駆動能力が低下する。そこ
で、図19(a)(b)では、プリデコーダ回路PDを
前段に設け、直列に接続されるMOSTM1〜Mnの数
を減らしている。図19(a)で、PDは複数のAND
回路で構成されたプリデコーダ回路、DECはプリチャ
ージ回路MPと直列nMOSTM1〜Mnで構成したデ
コーダ回路である。プリデコーダ回路の入力axde
(d=1〜n,e=1〜k)、出力N01〜N0nの信
号は高レベルがVC1、低レベルがVE1の小振幅信号
である。axdeは例えば図5と同様に最初全て低レベ
ルであり、 ̄CEが高レベルから低レベルへ変化する
と、外部アドレス入力に応じて低レベルのままか或いは
低レベルから高レベルへ変化する。PDではこれらの入
力を受けて、各々で入力の全てが高レベルであった場合
のみ、出力N0i(i=1〜n)を高レベルにする。こ
れらN0iが全て高レベルである場合のみ、出力 ̄N1
はVE1まで放電される。よって、axde(d=1〜
n,e=1〜k)が全て高レベルになる場合のみ出力 ̄
N1は変化することになる。本実施例では、少数のN1
が変化し多数のN1が変化しない構成をとることができ
るため、消費電流を低減することができる。本実施例の
特長は、低消費電流、小振幅動作のデコーダ回路を実現
できることである。出力N1には直接図4の回路Iを接
続する。図19(b)の回路は、DECをプリチャージ
MOS MEと論理積を取るためのpMOST M1〜M
nで構成し、PDをOR回路としたものである。(a)
と異なり入力axdeは最初全て高レベルであり、 ̄C
Eが高レベルから低レベルへ変化すると、外部アドレス
入力に応じて高レベルのままか或いは高レベルから低レ
ベルへ変化する。出力N1にインバータをつけて図3の
回路Iに接続することができる。
では、入力ax1〜axnのひとつでも変化すると多数
の非選択回路で ̄N1が変化し、1ヶ又は少数の選択回
路のみで ̄N1が変化しないという構成であった。しか
し、反対に1ヶ又は少数の選択回路のみでN1が変化
し、多数の非選択回路において ̄N1が変化しない構成
をとることもできる。このような構成にすると少数の回
路でのみ ̄N1が変化するため全体の消費電流を小さく
できる。以下この例を示す。図19(a)(b)にこの
方法の基本的な実施例を示す。PDはプリデコーダ、D
ECがデコーダで合わせて図4,図6,図8,図10の
Eの機能を果たす。図4,図6,図8,図10のEでは
並列に接続したMOST M1〜Mnで論理和回路を構
成したのに対し、図19(a)又は(b)のDECでは
直列に接続したMOST M1〜Mnで論理積回路を構
成する。電源電圧VCC,VEE,VC1,VE1およ
び入力信号axde(d=1〜n,e=1〜k)の電圧
関係は図5と同様である。プリデコーダPDは以下に述
べる理由から必要である。MOST M1〜Mnのゲー
トに直接axde(図4Eのax1〜axnに対応)を
接続する場合を考える。例えば4096個の回路のうち
1回路のみを選ぶ場合を考えると12個のアドレス入力
からデコードしなければならない。 ̄Xijで2個のア
ドレス入力をデコードするにしても、10個のアドレス
入力からデコードしなければならない。図4Eの場合で
はMOST M1〜Mnを並列に接続するので10個で
も速度劣化は小さい。しかし図19(a)又は(b)の
DECにおいて、MOST M1〜Mnは直列接続され
るため、10個直列では著しく駆動能力が低下してしま
う。低振幅入力ではさらに駆動能力が低下する。そこ
で、図19(a)(b)では、プリデコーダ回路PDを
前段に設け、直列に接続されるMOSTM1〜Mnの数
を減らしている。図19(a)で、PDは複数のAND
回路で構成されたプリデコーダ回路、DECはプリチャ
ージ回路MPと直列nMOSTM1〜Mnで構成したデ
コーダ回路である。プリデコーダ回路の入力axde
(d=1〜n,e=1〜k)、出力N01〜N0nの信
号は高レベルがVC1、低レベルがVE1の小振幅信号
である。axdeは例えば図5と同様に最初全て低レベ
ルであり、 ̄CEが高レベルから低レベルへ変化する
と、外部アドレス入力に応じて低レベルのままか或いは
低レベルから高レベルへ変化する。PDではこれらの入
力を受けて、各々で入力の全てが高レベルであった場合
のみ、出力N0i(i=1〜n)を高レベルにする。こ
れらN0iが全て高レベルである場合のみ、出力 ̄N1
はVE1まで放電される。よって、axde(d=1〜
n,e=1〜k)が全て高レベルになる場合のみ出力 ̄
N1は変化することになる。本実施例では、少数のN1
が変化し多数のN1が変化しない構成をとることができ
るため、消費電流を低減することができる。本実施例の
特長は、低消費電流、小振幅動作のデコーダ回路を実現
できることである。出力N1には直接図4の回路Iを接
続する。図19(b)の回路は、DECをプリチャージ
MOS MEと論理積を取るためのpMOST M1〜M
nで構成し、PDをOR回路としたものである。(a)
と異なり入力axdeは最初全て高レベルであり、 ̄C
Eが高レベルから低レベルへ変化すると、外部アドレス
入力に応じて高レベルのままか或いは高レベルから低レ
ベルへ変化する。出力N1にインバータをつけて図3の
回路Iに接続することができる。
【0036】図20は、図19のプリデコーダ回路PD
を具体的に構成した一実施例である。図20(a)が図
19(a)に、図20(b)が図19(b)に対応す
る。図20(a)において、プリデコーダ回路PDは、
図16(b)で最終段のCMOSインバータを省略しV
EEをVE1で置き換えたAND回路である。プリチャ
ージ回路M1C〜MnCがオフになり、入力axdeが
全て高レベルになった場合のみカレントミラー回路がオ
ンして出力Na1(i=1〜n)を充電する。DECは
図19(a)のDECと同じである。本実施例の特長
は、プリデコーダ回路をカレントミラー回路を用いたA
ND回路で構成して高速に動作させたことにある。ま
た、プリデコーダ、デコーダ回路共に少数の選択回路の
みで電流を消費し、多数の非選択回路では電流を消費し
ないので全体の低電流化ができる。
を具体的に構成した一実施例である。図20(a)が図
19(a)に、図20(b)が図19(b)に対応す
る。図20(a)において、プリデコーダ回路PDは、
図16(b)で最終段のCMOSインバータを省略しV
EEをVE1で置き換えたAND回路である。プリチャ
ージ回路M1C〜MnCがオフになり、入力axdeが
全て高レベルになった場合のみカレントミラー回路がオ
ンして出力Na1(i=1〜n)を充電する。DECは
図19(a)のDECと同じである。本実施例の特長
は、プリデコーダ回路をカレントミラー回路を用いたA
ND回路で構成して高速に動作させたことにある。ま
た、プリデコーダ、デコーダ回路共に少数の選択回路の
みで電流を消費し、多数の非選択回路では電流を消費し
ないので全体の低電流化ができる。
【0037】図20(b)のプリデコーダ回路PDは、
図16(a)での最終段のCMOSインバータを省略し
VEEをVE1で置き換えたOR回路を用いて構成し
た。プリチャージ回路M1C〜MnCがオフになり、入
力axdeが各AND回路で全て低レベルになった場合
のみカレントミラー回路がオンして出力N01を放電す
る。DECの動作は図20(b)のDECと同じであ
る。本実施例の特長は、プリデコーダ回路をカレントミ
ラー回路を用いたOR回路で構成して高速に動作させた
ことにある。
図16(a)での最終段のCMOSインバータを省略し
VEEをVE1で置き換えたOR回路を用いて構成し
た。プリチャージ回路M1C〜MnCがオフになり、入
力axdeが各AND回路で全て低レベルになった場合
のみカレントミラー回路がオンして出力N01を放電す
る。DECの動作は図20(b)のDECと同じであ
る。本実施例の特長は、プリデコーダ回路をカレントミ
ラー回路を用いたOR回路で構成して高速に動作させた
ことにある。
【0038】本発明の応用は種々考えられるが、とくに
MOSメモリセルアレーを持つダイナミック形ランダム
アクセスメモリ(DRAM)、スタティック形ランダム
アクセスメモリ(SRAM)、リードオンリメモリ(R
OM)等の半導体記憶装置に適用した場合に有効であ
る。なぜなら、これらのメモリではMOSメモリセルを
駆動するために高振幅信号が必要であり、かつこれらの
デコーダ回路を低振幅入力で動作させれば高速化、低雑
音化、低電源電圧の採用等を容易に行なえるからであ
る。以下、本発明をDRAMに適用した例を中心に述べ
る。
MOSメモリセルアレーを持つダイナミック形ランダム
アクセスメモリ(DRAM)、スタティック形ランダム
アクセスメモリ(SRAM)、リードオンリメモリ(R
OM)等の半導体記憶装置に適用した場合に有効であ
る。なぜなら、これらのメモリではMOSメモリセルを
駆動するために高振幅信号が必要であり、かつこれらの
デコーダ回路を低振幅入力で動作させれば高速化、低雑
音化、低電源電圧の採用等を容易に行なえるからであ
る。以下、本発明をDRAMに適用した例を中心に述べ
る。
【0039】図21はMOSメモリセルアレーを持つ半
導体記憶装置(DRAM,SRAM,ROM)のブロッ
ク図である。N×MビットのMOSメモリセルアレー6
と周辺回路群が示されている。図21において、MOS
メモリセルアレー6には、NN本のワード線WとM組の
データ線対D, ̄Dとが交差配列され、このワード線と
データ線の交点にN×M個のMOSメモリセルCが配置
されている。アドレスバッファ5X、5Yには各々アド
レス入力Ax1〜Axn、Ay1〜Aynが印加され、
その出力信号がデコーダ・ドライバ回路8X,8Yに伝
達される。必要に応じて5X,5Yには制御回路9から
の信号を印加する。デコーダ・ドライバ回路8X,8Y
のうち、8Xによってワード線が駆動され、8Yによっ
て書込み・読出し回路7が駆動されMOSメモリセルC
への情報の書込みあるいはMOSメモリセルCの情報の
読出しを行なう。また、制御回路9は、チップイネーブ
ル信号 ̄CE、ライトイネーブル信号 ̄WEによって前
記デコーダ・ドライバ回路8X,8Y、書込み・読出し
回路7、入力回路10、出力回路11及びアドレスバッ
ファ5X,5Yを制御するための回路である。回路10
は、入力信号DINによって書込み・読出し回路7に入
力する書込み情報信号を発生する入力回路である。出力
回路11は、前記書込み・読出し回路7により読出され
た情報をDOUTへ出力するための回路である。なお、
図21においては、X系のアドレス入力AX1〜Axn
とY系アドレス入力Ay1〜Aynとを別々の入力端子
より入力しているが、これらの入力端子を共用とし時間
差を設けて入力する方式、いわゆるアドレスマルチ方式
(アドレス多重方式)を採用することもできる。
導体記憶装置(DRAM,SRAM,ROM)のブロッ
ク図である。N×MビットのMOSメモリセルアレー6
と周辺回路群が示されている。図21において、MOS
メモリセルアレー6には、NN本のワード線WとM組の
データ線対D, ̄Dとが交差配列され、このワード線と
データ線の交点にN×M個のMOSメモリセルCが配置
されている。アドレスバッファ5X、5Yには各々アド
レス入力Ax1〜Axn、Ay1〜Aynが印加され、
その出力信号がデコーダ・ドライバ回路8X,8Yに伝
達される。必要に応じて5X,5Yには制御回路9から
の信号を印加する。デコーダ・ドライバ回路8X,8Y
のうち、8Xによってワード線が駆動され、8Yによっ
て書込み・読出し回路7が駆動されMOSメモリセルC
への情報の書込みあるいはMOSメモリセルCの情報の
読出しを行なう。また、制御回路9は、チップイネーブ
ル信号 ̄CE、ライトイネーブル信号 ̄WEによって前
記デコーダ・ドライバ回路8X,8Y、書込み・読出し
回路7、入力回路10、出力回路11及びアドレスバッ
ファ5X,5Yを制御するための回路である。回路10
は、入力信号DINによって書込み・読出し回路7に入
力する書込み情報信号を発生する入力回路である。出力
回路11は、前記書込み・読出し回路7により読出され
た情報をDOUTへ出力するための回路である。なお、
図21においては、X系のアドレス入力AX1〜Axn
とY系アドレス入力Ay1〜Aynとを別々の入力端子
より入力しているが、これらの入力端子を共用とし時間
差を設けて入力する方式、いわゆるアドレスマルチ方式
(アドレス多重方式)を採用することもできる。
【0040】このような半導体記憶装置において、本発
明では大振幅信号が必要なMOSメモリセルCを直接制
御する周辺回路(デコーダ・ドライバ回路8X,8Y)
以外の周辺回路の信号振幅を例えば0.8〜1.6Vと
することにより高速動作と低雑音動作を両立させる。図
21の破線で囲んだ入出力回路はバイポーラトランジス
タを含んだカレントスイッチあるいはBiCMOS回路
で構成する。これにより半導体記憶装置の高速化・低雑
音化を同時に実現できる。また本発明はアナログ・ディ
ジタル共存回路あるいはASICにも広く応用できる。
この半導体記憶装置は上述のように小振幅動作の回路群
(図4のEに相当)と大振幅動作のMOSメモリセルア
レー駆動回路(図4のOに相当)から成り、小振幅信号
の回路の高速化・低消費電流化と両者を接続するレベル
変換回路(図4のIに相当)の高速化・低消費電流化が
必要である。
明では大振幅信号が必要なMOSメモリセルCを直接制
御する周辺回路(デコーダ・ドライバ回路8X,8Y)
以外の周辺回路の信号振幅を例えば0.8〜1.6Vと
することにより高速動作と低雑音動作を両立させる。図
21の破線で囲んだ入出力回路はバイポーラトランジス
タを含んだカレントスイッチあるいはBiCMOS回路
で構成する。これにより半導体記憶装置の高速化・低雑
音化を同時に実現できる。また本発明はアナログ・ディ
ジタル共存回路あるいはASICにも広く応用できる。
この半導体記憶装置は上述のように小振幅動作の回路群
(図4のEに相当)と大振幅動作のMOSメモリセルア
レー駆動回路(図4のOに相当)から成り、小振幅信号
の回路の高速化・低消費電流化と両者を接続するレベル
変換回路(図4のIに相当)の高速化・低消費電流化が
必要である。
【0041】なお本発明を実現するときのチップの断面
構造は、例えば、特開昭62−119958号の図7、
図17〜図20に開示されたようにすればよい。
構造は、例えば、特開昭62−119958号の図7、
図17〜図20に開示されたようにすればよい。
【0042】まず、本発明をDRAMに適用する際の内
部発生電圧と外部印加電圧の関係について述べる。外部
からチップへは高電源電圧VCC(ECLインタフェー
スでは0V、TTLインタフェースでは例えば5V)お
よび低電源電圧VEE(ECLインターフェイスでは例
えば−4.5V、TTLインターフェイスでは0V)を
印加する。チップ内部ではこれらの電源電圧をもとに様
々な内部電圧を発生する。主要な内部電圧としては、周
辺回路用電圧VL(周辺回路印加電圧)、基板電圧VB
B,データ線電圧(低レベル:VDL,高レベル:VD
H),データ線プリチャージ電圧VDH,ワード線高電
圧VWなどがある。前実施例図で記したVC1,VE1
等はまとめてVLと記す。これらの内部発生電圧の相互
の電圧差は、電圧変換回路が正常に動作しない外部電源
電圧が極めて低い場合を除いて外部電源電圧変化によら
ず一定とすることが回路の安定動作上望ましい。このと
きECLインタフェースDRAMでは、図3(a)のよ
うに接地電圧であるVCCを基準に内部電圧値を設定
し、VEEの変化によらず内部電圧値を一定に保つ方法
と、図3(b)のように内部電圧値をVEE基準で設定
し、VEEの変化に応じて内部電圧値を変化させる方法
がある。これらの選択は、電圧発生回路の設計容易性、
BCLからTTLへの変換容易性、等を考慮して行なう
必要がある。後の図28以降のDRAM実施例では図2
3の電圧設定方法を用いる。図22の電圧設定は図3
(a)の考え方でDRAM内部電圧を構成したもので、
ワード線電圧VWを最も高いVCC(=0V)とし、こ
れをもとに他の電圧を決めたものである。一方図23の
電圧設定は図3(b)に相当し、データ線電圧(低レベ
ル)VDLをVEEに一致させ、これを基準に他の電圧
を決めたものである。図22,図23ともに、VBBは
VDL−1V,VDHはVDL+1.5V(メモリセル
の蓄積電圧1.5V)、VWはVDH+1Vとし、VD
Hは(VDL+VDH)/2としている。また、VLは
図22ではVCC−1.5V、図23ではVEE+1.
5Vとし、いずれも周辺回路を1.5Vの一定振幅で動
作させようとしている。なお、図22のVBBではVB
B=VDL−1Vとしたが、メモリの周辺回路でVEE
を直接用いる回路ではこのVBBでは不都合が生じる。
この場合には特開昭62−119958号に開示されて
いるようにメモリセルアレーやセンスアンプの基板には
図22のVBB、その他の周辺回路の基板にはVEE又
はこれより低い電圧を分けて印加するのが望ましい。ま
た、図22,図23の実線は|VEE|が6Vより大き
い領域でも相互の電圧差を一定に保ちチップ全体の安定
動作を狙ったものであるが、集積回路によってはエージ
ング試験をかけたい場合がある。この時は図22,図2
3中の破線に示したように、|VEE|が大きい領域で
データ線振幅や周辺回路動作電圧を増加させれば、チッ
プ内の不良素子の有無を|VEE|大でも動作試験で判
定することが出来る。なお、図23に示した内部発生電
圧のVEE依存性の設定法をTTLインタフェース(V
CC=+5V中心,VEE=0Vを印加)で用いる場合
は、内部発生電圧はVEEからみて一定電位となる。
部発生電圧と外部印加電圧の関係について述べる。外部
からチップへは高電源電圧VCC(ECLインタフェー
スでは0V、TTLインタフェースでは例えば5V)お
よび低電源電圧VEE(ECLインターフェイスでは例
えば−4.5V、TTLインターフェイスでは0V)を
印加する。チップ内部ではこれらの電源電圧をもとに様
々な内部電圧を発生する。主要な内部電圧としては、周
辺回路用電圧VL(周辺回路印加電圧)、基板電圧VB
B,データ線電圧(低レベル:VDL,高レベル:VD
H),データ線プリチャージ電圧VDH,ワード線高電
圧VWなどがある。前実施例図で記したVC1,VE1
等はまとめてVLと記す。これらの内部発生電圧の相互
の電圧差は、電圧変換回路が正常に動作しない外部電源
電圧が極めて低い場合を除いて外部電源電圧変化によら
ず一定とすることが回路の安定動作上望ましい。このと
きECLインタフェースDRAMでは、図3(a)のよ
うに接地電圧であるVCCを基準に内部電圧値を設定
し、VEEの変化によらず内部電圧値を一定に保つ方法
と、図3(b)のように内部電圧値をVEE基準で設定
し、VEEの変化に応じて内部電圧値を変化させる方法
がある。これらの選択は、電圧発生回路の設計容易性、
BCLからTTLへの変換容易性、等を考慮して行なう
必要がある。後の図28以降のDRAM実施例では図2
3の電圧設定方法を用いる。図22の電圧設定は図3
(a)の考え方でDRAM内部電圧を構成したもので、
ワード線電圧VWを最も高いVCC(=0V)とし、こ
れをもとに他の電圧を決めたものである。一方図23の
電圧設定は図3(b)に相当し、データ線電圧(低レベ
ル)VDLをVEEに一致させ、これを基準に他の電圧
を決めたものである。図22,図23ともに、VBBは
VDL−1V,VDHはVDL+1.5V(メモリセル
の蓄積電圧1.5V)、VWはVDH+1Vとし、VD
Hは(VDL+VDH)/2としている。また、VLは
図22ではVCC−1.5V、図23ではVEE+1.
5Vとし、いずれも周辺回路を1.5Vの一定振幅で動
作させようとしている。なお、図22のVBBではVB
B=VDL−1Vとしたが、メモリの周辺回路でVEE
を直接用いる回路ではこのVBBでは不都合が生じる。
この場合には特開昭62−119958号に開示されて
いるようにメモリセルアレーやセンスアンプの基板には
図22のVBB、その他の周辺回路の基板にはVEE又
はこれより低い電圧を分けて印加するのが望ましい。ま
た、図22,図23の実線は|VEE|が6Vより大き
い領域でも相互の電圧差を一定に保ちチップ全体の安定
動作を狙ったものであるが、集積回路によってはエージ
ング試験をかけたい場合がある。この時は図22,図2
3中の破線に示したように、|VEE|が大きい領域で
データ線振幅や周辺回路動作電圧を増加させれば、チッ
プ内の不良素子の有無を|VEE|大でも動作試験で判
定することが出来る。なお、図23に示した内部発生電
圧のVEE依存性の設定法をTTLインタフェース(V
CC=+5V中心,VEE=0Vを印加)で用いる場合
は、内部発生電圧はVEEからみて一定電位となる。
【0043】図24,図25は上記周辺回路用電圧VL
の発生回路例である。このうち図24回路のVLは図2
2の特性になり、図25回路のVLは図23の特性にな
る。図24(a)ではVL=−(1+RS1/RS2)
×VBEとなり、(b)ではVL=−(1+RS1/R
S2)×2VBEとなる。(a)(b)ともにVEE依
存性がない。(a)(b)での電流源IS1は(c)の
ようにバイポーラトランジスタ、ダイオードと抵抗で構
成できる。これらのVLはVBEと抵抗比で決まるので
高精度でかつVEE依存性が小さい特長がある。抵抗比
を変えて2値以上のVLをつくりVC1,VE1あるい
はVE2とし、図4〜図19のCMOS回路に給電すれ
ばこれら回路の出力電圧はGNDから一定レベルとなり
信号振幅も一定となる。図25(a)ではVL=VEE
+(1+RS1/RS2)×VBE、(b)ではVL=
VEE+(1+RS1/RS2)×2VBEとなる。
(a)(b)での電流源IS1は(c)のようにバイポ
ーラトランジスタ、ダイオードと抵抗で構成できる。こ
れらのVLもVBEと抵抗比で決まるので、VEEから
一定の電圧を高精度に発生できる。抵抗比を変えて2値
以上のVLをつくりVC1,VE1あるいはVE2と
し、図4〜図19のCMOS回路に給電すればこれら回
路の出力電圧はVEEから一定レベルとなり、信号振幅
も一定となる。
の発生回路例である。このうち図24回路のVLは図2
2の特性になり、図25回路のVLは図23の特性にな
る。図24(a)ではVL=−(1+RS1/RS2)
×VBEとなり、(b)ではVL=−(1+RS1/R
S2)×2VBEとなる。(a)(b)ともにVEE依
存性がない。(a)(b)での電流源IS1は(c)の
ようにバイポーラトランジスタ、ダイオードと抵抗で構
成できる。これらのVLはVBEと抵抗比で決まるので
高精度でかつVEE依存性が小さい特長がある。抵抗比
を変えて2値以上のVLをつくりVC1,VE1あるい
はVE2とし、図4〜図19のCMOS回路に給電すれ
ばこれら回路の出力電圧はGNDから一定レベルとなり
信号振幅も一定となる。図25(a)ではVL=VEE
+(1+RS1/RS2)×VBE、(b)ではVL=
VEE+(1+RS1/RS2)×2VBEとなる。
(a)(b)での電流源IS1は(c)のようにバイポ
ーラトランジスタ、ダイオードと抵抗で構成できる。こ
れらのVLもVBEと抵抗比で決まるので、VEEから
一定の電圧を高精度に発生できる。抵抗比を変えて2値
以上のVLをつくりVC1,VE1あるいはVE2と
し、図4〜図19のCMOS回路に給電すればこれら回
路の出力電圧はVEEから一定レベルとなり、信号振幅
も一定となる。
【0044】さて図24,図25のVL発生回路は構成
が簡単でVEE依存性が小さい反面、温度依存性を持
つ。これはVBEに負の温度依存性(−1.6mV/
℃)があるからである。電源電圧(VEE)依存性、温
度依存性が共に小さいVLはバイポーラバンドギャップ
ジェネレータを用いて発生できる。図26はこのVL発
生回路である。この回路は特願昭62−123797に
詳細に開示されたTTL用回路を図2の方法に従ってE
CL用に変換したものである。VLの値にECL入出力
回路用の基準電圧VR,VCSも同時につくった。VL
は図4〜図19あるいは後に述べる実施例でのVC1,
VC2として用いるのがよい。VLをVE1としては使
用できない。これは図26のVLは電流供給はできるが
電流吸収ができないからである。VLをこれらCMOS
回路のVC1として給電すればこれら回路の出力電圧は
VC1(High)あるいはVEE(Low)となり、
信号振幅(High−Low)はVEEや温度に依存せ
ず一定となる。VRは後の実施例で述べるようにECL
入力カレントスイッチの参照電圧に用いる。VCSは後
の実施例で述べるようにECL出力カレントスイッチの
電流源制御電圧に用いる。こうしてECL100K仕様
を実現できる。さて図26は定電圧発生回路と電流増幅
回路の動作について説明する。定電圧発生回路はいわゆ
るバンドギャップジェネレータを用いて構成しており、
外部電源電圧GND,VEEより電圧VREF,VR,
VCSを発生する。本実施例では、出力電圧VREFは
R4,R5の比により任意の値に設定できる。電流増幅
回路では上記の電圧VREFと等しい電圧VLを発生す
る。バイポーラによる電流増幅回路を設けたことによ
り、VLからの電流供給能力が大きくなり、かつ負荷電
流が時間と共に高速に変化する場合でも出力電圧VLの
値を精度よくVREFと等しく保つことができる。VC
1,VC2のように2値以上のVLを得たいときがあ
る。このためにはR4,R5比の異なるVREF発生回
路と電流増幅回路を2組以上設ければよい。VBG発生
回路は共用できる。電圧VBG,VREF,VR,VC
Sは以下の様に表わされる。
が簡単でVEE依存性が小さい反面、温度依存性を持
つ。これはVBEに負の温度依存性(−1.6mV/
℃)があるからである。電源電圧(VEE)依存性、温
度依存性が共に小さいVLはバイポーラバンドギャップ
ジェネレータを用いて発生できる。図26はこのVL発
生回路である。この回路は特願昭62−123797に
詳細に開示されたTTL用回路を図2の方法に従ってE
CL用に変換したものである。VLの値にECL入出力
回路用の基準電圧VR,VCSも同時につくった。VL
は図4〜図19あるいは後に述べる実施例でのVC1,
VC2として用いるのがよい。VLをVE1としては使
用できない。これは図26のVLは電流供給はできるが
電流吸収ができないからである。VLをこれらCMOS
回路のVC1として給電すればこれら回路の出力電圧は
VC1(High)あるいはVEE(Low)となり、
信号振幅(High−Low)はVEEや温度に依存せ
ず一定となる。VRは後の実施例で述べるようにECL
入力カレントスイッチの参照電圧に用いる。VCSは後
の実施例で述べるようにECL出力カレントスイッチの
電流源制御電圧に用いる。こうしてECL100K仕様
を実現できる。さて図26は定電圧発生回路と電流増幅
回路の動作について説明する。定電圧発生回路はいわゆ
るバンドギャップジェネレータを用いて構成しており、
外部電源電圧GND,VEEより電圧VREF,VR,
VCSを発生する。本実施例では、出力電圧VREFは
R4,R5の比により任意の値に設定できる。電流増幅
回路では上記の電圧VREFと等しい電圧VLを発生す
る。バイポーラによる電流増幅回路を設けたことによ
り、VLからの電流供給能力が大きくなり、かつ負荷電
流が時間と共に高速に変化する場合でも出力電圧VLの
値を精度よくVREFと等しく保つことができる。VC
1,VC2のように2値以上のVLを得たいときがあ
る。このためにはR4,R5比の異なるVREF発生回
路と電流増幅回路を2組以上設ければよい。VBG発生
回路は共用できる。電圧VBG,VREF,VR,VC
Sは以下の様に表わされる。
【0045】
【数1】 VBG≒VBE(VBE+kT・lnγ・R1/q・R2) …( 1)
【0046】
【数2】 VREF≒VEE(VBG−VEE)・(R4+R5)/R5+VBE …(2)
【0047】
【数3】 VR≒2VBE−kT・lnγ・R1/q・R2) …(3)
【0048】
【数4】 VCS≒VEE(VBE+kT・lnγ・R1/q・R2) …(4 ) となる。但しkはボルツマン定数、Tは絶対温度、qは
電子電荷量、VBEiはQiのベース・エミッタ間順方
向電圧である。γはQ4とQ2のエミッタ電流密度の比
であり、Q4とQ3のエミッタ面積により調節できる。
簡単化のためVBE1、VBE2、VBE5、VBE
6、VBE7=VBEとおいた。実際にはエミッタ電流
密度を等しくとることにより実現できる。よく知られて
いるように、VBC−VEE、VCS−VEE、|VR
|がシリコンのバンドギャップ電圧1.2Vになると温
度係数がゼロになるのでこの回路はバンドギャップジェ
ネレータと呼ばれる。
電子電荷量、VBEiはQiのベース・エミッタ間順方
向電圧である。γはQ4とQ2のエミッタ電流密度の比
であり、Q4とQ3のエミッタ面積により調節できる。
簡単化のためVBE1、VBE2、VBE5、VBE
6、VBE7=VBEとおいた。実際にはエミッタ電流
密度を等しくとることにより実現できる。よく知られて
いるように、VBC−VEE、VCS−VEE、|VR
|がシリコンのバンドギャップ電圧1.2Vになると温
度係数がゼロになるのでこの回路はバンドギャップジェ
ネレータと呼ばれる。
【0049】さて以上の回路を用いると外部電源電圧V
EEが過大になっても電圧VREF−VEEは一定であ
るのでチップ内回路群の微細なMOSTを破壊から守る
ことができる。その反面有効なエージングテストを実施
するには必ずしも適さないこともある。そこでR3とQ
3を付加して、外部電源電圧VEEが過大になると電圧
VREF−VEEをVEEの下降にともなって上昇する
ようにした。図26の電流増幅回路はバイポーラトラン
ジスタを用いて出力VLが変動してもM3のゲート電圧
にフィードバックをかけVLがVREFと等しくなるよ
うにしたものである。ФOP,ФOPはチップの待機時
と動作時を切り替える信号で、差動アンプの動作電流と
負荷抵抗を連動して切り替えている。これは動作時(Ф
OP:High、 ̄ФOP:Low)は大電流で高速
に、待機時(ФOP:Low、 ̄ФOP:High)は
小電流に抑えるためである。ここでM1、M2、M3は
W/Lの大きいnMOS、M4、M5、M6はW/Lの
小さいnMOS(L:ゲート長、W:ゲート幅)であ
り、R6は低抵抗、R7は高抵抗である。
EEが過大になっても電圧VREF−VEEは一定であ
るのでチップ内回路群の微細なMOSTを破壊から守る
ことができる。その反面有効なエージングテストを実施
するには必ずしも適さないこともある。そこでR3とQ
3を付加して、外部電源電圧VEEが過大になると電圧
VREF−VEEをVEEの下降にともなって上昇する
ようにした。図26の電流増幅回路はバイポーラトラン
ジスタを用いて出力VLが変動してもM3のゲート電圧
にフィードバックをかけVLがVREFと等しくなるよ
うにしたものである。ФOP,ФOPはチップの待機時
と動作時を切り替える信号で、差動アンプの動作電流と
負荷抵抗を連動して切り替えている。これは動作時(Ф
OP:High、 ̄ФOP:Low)は大電流で高速
に、待機時(ФOP:Low、 ̄ФOP:High)は
小電流に抑えるためである。ここでM1、M2、M3は
W/Lの大きいnMOS、M4、M5、M6はW/Lの
小さいnMOS(L:ゲート長、W:ゲート幅)であ
り、R6は低抵抗、R7は高抵抗である。
【0050】以上述べてきた図26の回路の出力VL−
VEE,VR,VCS−VEEのVEE依存性をそれぞ
れ図27(a)(b)(c)に示す。(a)ではVLと
してVC1,VC2を示した。VL−VEEは通常動作
域(−3V>VEE>−6V)では一定である。VEE
<−6Vはエージング域で|VEE|の増加につれVL
−VEEは増加する。一方VR,VCS−VEEはVE
E<−3Vで一定となる。VEE>−3Vではバンドギ
ャップジェネレータが正常に動作しない。また図には示
さないがバンドギャップジェネレータの特長により温度
依存性をほとんどゼロにできる。
VEE,VR,VCS−VEEのVEE依存性をそれぞ
れ図27(a)(b)(c)に示す。(a)ではVLと
してVC1,VC2を示した。VL−VEEは通常動作
域(−3V>VEE>−6V)では一定である。VEE
<−6Vはエージング域で|VEE|の増加につれVL
−VEEは増加する。一方VR,VCS−VEEはVE
E<−3Vで一定となる。VEE>−3Vではバンドギ
ャップジェネレータが正常に動作しない。また図には示
さないがバンドギャップジェネレータの特長により温度
依存性をほとんどゼロにできる。
【0051】図28は、DRAMのメモリセルアレーと
続出し・書込み回路を具体的に構成した実施例である。
この図の読出し・書込み方式は以後のDRAM実施例の
基本になるものである。図28は図21のブロック6,
7に該当するDRAM主要部に加え、アドレスバッファ
5XやXデコーダ・ワードドライバ8Xを簡単に図示し
た。メモリセルアレーは、良く知られた1トランジス
タ、1キャパシタを用いたダイナミック形メモリセル
で、その他にMOSトランジスタで構成されるプリチャ
ージ回路、センスアンプ、読出し回路、書込み回路より
なる。本構成の特長は読出し回路と書込み回路を分離し
たことである。ワード線Wのうち一本が高電位に駆動さ
れると、このワード線と接続されたメモリセルからデー
タ線(D, ̄Dの一方)に微小な読出し電圧が現われ
る。これを各データ線対毎にセンスアンプで増幅し、メ
モリセルへ再書き込みを行なう。読出し動作は、これと
並行して読出し回路により行なわれる。読出し回路は、
選択セルから読出されたデータ線の微小電圧信号を電流
信号に変換する差動アンプで、4ヶのMOST MD
1,MD2,MS1,MS2とで構成される。MD1,
MD2のゲートはデータ線と接続され、MS1,MS2
のゲートはY系駆動回路出力YSRと接続される。YS
Rが高レベルとなる読出し回路のみ電流が流れ、電流信
号が出力線に現われる。一方書込み回路は、書込みデー
タ入力線WI, ̄WIとデータ線D, ̄Dとを接続する
MW1,MW2よりなる。なお、メモリセル、センスア
ンプ、D,Dは一つしかこの図には示していないが、例
えば4096ワード線×1024データ線対で4メガb
itを構成する場合には、D,Dはもちろん1024
対、メモリセルは4194304ヶあり、センスアンプ
はデータ線対毎に設ける。
続出し・書込み回路を具体的に構成した実施例である。
この図の読出し・書込み方式は以後のDRAM実施例の
基本になるものである。図28は図21のブロック6,
7に該当するDRAM主要部に加え、アドレスバッファ
5XやXデコーダ・ワードドライバ8Xを簡単に図示し
た。メモリセルアレーは、良く知られた1トランジス
タ、1キャパシタを用いたダイナミック形メモリセル
で、その他にMOSトランジスタで構成されるプリチャ
ージ回路、センスアンプ、読出し回路、書込み回路より
なる。本構成の特長は読出し回路と書込み回路を分離し
たことである。ワード線Wのうち一本が高電位に駆動さ
れると、このワード線と接続されたメモリセルからデー
タ線(D, ̄Dの一方)に微小な読出し電圧が現われ
る。これを各データ線対毎にセンスアンプで増幅し、メ
モリセルへ再書き込みを行なう。読出し動作は、これと
並行して読出し回路により行なわれる。読出し回路は、
選択セルから読出されたデータ線の微小電圧信号を電流
信号に変換する差動アンプで、4ヶのMOST MD
1,MD2,MS1,MS2とで構成される。MD1,
MD2のゲートはデータ線と接続され、MS1,MS2
のゲートはY系駆動回路出力YSRと接続される。YS
Rが高レベルとなる読出し回路のみ電流が流れ、電流信
号が出力線に現われる。一方書込み回路は、書込みデー
タ入力線WI, ̄WIとデータ線D, ̄Dとを接続する
MW1,MW2よりなる。なお、メモリセル、センスア
ンプ、D,Dは一つしかこの図には示していないが、例
えば4096ワード線×1024データ線対で4メガb
itを構成する場合には、D,Dはもちろん1024
対、メモリセルは4194304ヶあり、センスアンプ
はデータ線対毎に設ける。
【0052】図28の実施例の読出し、書込み動作を図
29を用いて説明する。ここでは、ECLインターフェ
イスを想定して、VCC=0V、VEE=−4.5V、
VC1=3.0Vの場合を例に説明する。また、データ
線振幅は1.5Vとし、低レベルを−4.5VとVEE
に一致させ、高レベルは−3.0Vとする。ワード線信
号電圧は非選択時は−4.5V(VEE)、選択時は−
2.0Vとする。まず、読出しサイクルの動作を説明す
る。最初、 ̄CEは高レベル−0.8Vでありチップは
待機状態である。この時、外部アドレス入力信号Axk
に依らずaxk,axkは高レベル−3.0Vに固定さ
れ、ワード線W1、列選択信号線YSRj,YSWjは
全て非選択の低レベルである。この時、 ̄φPCは高レ
ベルでありデータ線D,Dは中間電圧−3.75Vにプ
リチャージされている。出力DOUTは、低レベル−
1.6Vとなっている。次に、 ̄CEが高レベル−0.
8Vから低レベル−1.6Vに変化するとチップは動作
状態になる。 ̄φPCは低レベルになる。その時の外部
アドレス入力信号Axk,Axkによってaxk,ax
k等が変化し、W1,YSRj(i=1〜4096,j
=1〜1024)のうち一部のものが−4.5Vから高
レベルに変化する。W1が高レベル−2.0Vになるこ
とによって、このワード線に接続されるメモリセルのト
ランジスタがオンし、図29に示すようにデータ線に微
小信号電圧が発生する。これらのデータ線対が接続され
る読出し回路のうちYSRjが高レベルにあるもののみ
から電流信号が取り出され、出力回路に伝達される。こ
の出力回路が後述するように高感度であれば、CMOS
センスアンプによるデータ線信号の増幅を待たずに、出
力DOUTに出力信号を発生する。この読出し動作と並
行して、CMOSセンスアンプによって、全データ線の
微小信号電圧は読みだし回路がYSRjによって選択さ
れるか否かにかかわらず高レベル−3.0V、低レベル
−4.5Vまで差動増幅される。この時、まだW1が−
2.0Vのままでありメモリセルには読出しと同じ情報
が再書込みされる。なお、読出しサイクルではWEは高
レベル−0.8VでありYSWjは低レベルであるの
で、書込み回路は動作しない。 ̄CEが再び低レベル−
1.6Vから高レベル−0.8Vに変化すると、Wi,
YSRjは全て低レベル−4.5Vとなる。また、D,
 ̄Dは共に−3.75Vにプリチャージされ、DOUT
も−1.6Vとなる。
29を用いて説明する。ここでは、ECLインターフェ
イスを想定して、VCC=0V、VEE=−4.5V、
VC1=3.0Vの場合を例に説明する。また、データ
線振幅は1.5Vとし、低レベルを−4.5VとVEE
に一致させ、高レベルは−3.0Vとする。ワード線信
号電圧は非選択時は−4.5V(VEE)、選択時は−
2.0Vとする。まず、読出しサイクルの動作を説明す
る。最初、 ̄CEは高レベル−0.8Vでありチップは
待機状態である。この時、外部アドレス入力信号Axk
に依らずaxk,axkは高レベル−3.0Vに固定さ
れ、ワード線W1、列選択信号線YSRj,YSWjは
全て非選択の低レベルである。この時、 ̄φPCは高レ
ベルでありデータ線D,Dは中間電圧−3.75Vにプ
リチャージされている。出力DOUTは、低レベル−
1.6Vとなっている。次に、 ̄CEが高レベル−0.
8Vから低レベル−1.6Vに変化するとチップは動作
状態になる。 ̄φPCは低レベルになる。その時の外部
アドレス入力信号Axk,Axkによってaxk,ax
k等が変化し、W1,YSRj(i=1〜4096,j
=1〜1024)のうち一部のものが−4.5Vから高
レベルに変化する。W1が高レベル−2.0Vになるこ
とによって、このワード線に接続されるメモリセルのト
ランジスタがオンし、図29に示すようにデータ線に微
小信号電圧が発生する。これらのデータ線対が接続され
る読出し回路のうちYSRjが高レベルにあるもののみ
から電流信号が取り出され、出力回路に伝達される。こ
の出力回路が後述するように高感度であれば、CMOS
センスアンプによるデータ線信号の増幅を待たずに、出
力DOUTに出力信号を発生する。この読出し動作と並
行して、CMOSセンスアンプによって、全データ線の
微小信号電圧は読みだし回路がYSRjによって選択さ
れるか否かにかかわらず高レベル−3.0V、低レベル
−4.5Vまで差動増幅される。この時、まだW1が−
2.0Vのままでありメモリセルには読出しと同じ情報
が再書込みされる。なお、読出しサイクルではWEは高
レベル−0.8VでありYSWjは低レベルであるの
で、書込み回路は動作しない。 ̄CEが再び低レベル−
1.6Vから高レベル−0.8Vに変化すると、Wi,
YSRjは全て低レベル−4.5Vとなる。また、D,
 ̄Dは共に−3.75Vにプリチャージされ、DOUT
も−1.6Vとなる。
【0053】次に、書込みサイクルでは、最初の状態は
読出しサイクルと同じであるが、 ̄WEは高レベル−
0.8Vから低レベル−1.6Vに変化する。読出しサ
イクルと同じくWi,YSRjがそれぞれ一本のみ高レ
ベルとなるとともにYSWjが−4.5Vから−3.0
Vとなり、MW1,MW2がオンする。このため、書込
みデータ信号WI,WIが選択データ線対に伝達され
て、選択メモリセルに情報が書込まれる。なお、非選択
のYSWjに対応するメモリセルには、CMOSセンス
アンプによって最初と同じ情報が再書込みされる。 ̄C
E, ̄WEが再び低レベル(−1.6V)から高レベル
(−0.8V)に変化すると、全てのメモリセルは非選
択となり書込み回路もオフする。また、プリチャージ回
路が動作を開始しD, ̄Dは共に−3.75Vにプリチ
ャージされる。
読出しサイクルと同じであるが、 ̄WEは高レベル−
0.8Vから低レベル−1.6Vに変化する。読出しサ
イクルと同じくWi,YSRjがそれぞれ一本のみ高レ
ベルとなるとともにYSWjが−4.5Vから−3.0
Vとなり、MW1,MW2がオンする。このため、書込
みデータ信号WI,WIが選択データ線対に伝達され
て、選択メモリセルに情報が書込まれる。なお、非選択
のYSWjに対応するメモリセルには、CMOSセンス
アンプによって最初と同じ情報が再書込みされる。 ̄C
E, ̄WEが再び低レベル(−1.6V)から高レベル
(−0.8V)に変化すると、全てのメモリセルは非選
択となり書込み回路もオフする。また、プリチャージ回
路が動作を開始しD, ̄Dは共に−3.75Vにプリチ
ャージされる。
【0054】図28のデコーダ、ワードドライバ8Xに
は図4,図6,図8、図10を用いることができる。こ
こでは更にDRAMのデコーダ、ワードドライバに好適
な実施例を述べる。
は図4,図6,図8、図10を用いることができる。こ
こでは更にDRAMのデコーダ、ワードドライバに好適
な実施例を述べる。
【0055】図30はプリデコーダPDでレベル変換を
行なってデコーダはワード線と同じ高振幅(=VC1−
VEE)で動作させる回路の実施例を示す。PDはカレ
ントミラー回路で構成したプリデコーダ回路であり、A
ND論理のプリデコードとレベル変換を同時に行なう。
DECは、図19(a)のDECと同じ構成のデコーダ
回路であるが、図19(a)のVE1の替わりにVEE
を用いている。1個のDECの出力 ̄Nx1で4個のワ
ードドライバを制御する。WD1〜WD6は、図3Oと
同じ構成のワードドライバである。Mx1〜Mx4は、
DECの出力 ̄Nx1とWD1〜WD4の入力を接続す
るスイッチの役目をするnMOSTである。axde
(d∞1〜n,e=1〜k),φP, ̄φPは小振幅信
号であり、xijはWの信号振幅と等しい大振幅信号で
ある。これらは外部アドレス信号及び ̄CEから発生す
る。本実施例の特長は、小振幅の信号axdeからカレ
ントミラー回路を用いて高速にデコードを行ない、大振
幅の信号を発生できることにある。この回路の動作を図
31を用いて説明する。ここでは、VC1=−2.0
V、VE1=−2.8V、VEE=−4.5Vとする。
PDにおいて、最初 ̄φPは−3.7V、axdeは全
て−2.8Vであり、M11〜M1k,Mn1〜Mnk
はオフし、MC1〜MCnはオンしている。このため、
ND1〜NDnは−4.5Vにプリチャージされてい
る。DECにおいては、ND1〜NDnが−4.5Vの
ためM1〜Mnはオフし、φPが−2.8VのためMP
1はオンしている。 ̄Nx1は−2.0Vにプリチャー
ジされている。Mijのゲートに入力する信号xijは
−4.5Vであり、Mijはオフしている。Oでは、N
2は−2.5Vになっており、Wは−4.5Vである。
次に、CEが高レベルから低レベルへ切り替わると、φ
P, ̄φPは反転しプリチャージ回路はオフし、外部ア
ドレス信号に応じてaxdeは−2.8Vのままか或い
は−2.0Vとなる。M11〜M1k,Mn1〜Mnk
においてその入力axdeが全て−2.0Vなった場合
のみカレントミラー回路がオンし、NDi(i=1〜
n)は−0.8Vに充電される(選択状態)。全てのN
Diが充電されたときのみ、 ̄NX1が放電される(選
択状態)。 ̄NX1が放電された状態で、x11が−
2.0VになるとMX1はオンし、N21は−4.5V
に放電され、W1は−2.0Vに充電される(選択状
態)。 ̄CEが低レベルから高レベルへ切り替わると、
φP, ̄φPは再び反転してプリチャージ回路はオン
し、axdeは全て−2.8Vとなり、NDi(i=1
〜n)は全て−4.5V、よってM1〜Mnはオフし ̄
NX1は−2.0Vに再びプリチャージされ、N21は
−2.0V−VTH(MX1)に上昇したあとフィード
バックMOS MO3で−2.0Vまで上昇する。その
後xidも全て−4.5VとなりMijはオフする。こ
れによってW1は全て−4.5Vの低レベルとなる。
行なってデコーダはワード線と同じ高振幅(=VC1−
VEE)で動作させる回路の実施例を示す。PDはカレ
ントミラー回路で構成したプリデコーダ回路であり、A
ND論理のプリデコードとレベル変換を同時に行なう。
DECは、図19(a)のDECと同じ構成のデコーダ
回路であるが、図19(a)のVE1の替わりにVEE
を用いている。1個のDECの出力 ̄Nx1で4個のワ
ードドライバを制御する。WD1〜WD6は、図3Oと
同じ構成のワードドライバである。Mx1〜Mx4は、
DECの出力 ̄Nx1とWD1〜WD4の入力を接続す
るスイッチの役目をするnMOSTである。axde
(d∞1〜n,e=1〜k),φP, ̄φPは小振幅信
号であり、xijはWの信号振幅と等しい大振幅信号で
ある。これらは外部アドレス信号及び ̄CEから発生す
る。本実施例の特長は、小振幅の信号axdeからカレ
ントミラー回路を用いて高速にデコードを行ない、大振
幅の信号を発生できることにある。この回路の動作を図
31を用いて説明する。ここでは、VC1=−2.0
V、VE1=−2.8V、VEE=−4.5Vとする。
PDにおいて、最初 ̄φPは−3.7V、axdeは全
て−2.8Vであり、M11〜M1k,Mn1〜Mnk
はオフし、MC1〜MCnはオンしている。このため、
ND1〜NDnは−4.5Vにプリチャージされてい
る。DECにおいては、ND1〜NDnが−4.5Vの
ためM1〜Mnはオフし、φPが−2.8VのためMP
1はオンしている。 ̄Nx1は−2.0Vにプリチャー
ジされている。Mijのゲートに入力する信号xijは
−4.5Vであり、Mijはオフしている。Oでは、N
2は−2.5Vになっており、Wは−4.5Vである。
次に、CEが高レベルから低レベルへ切り替わると、φ
P, ̄φPは反転しプリチャージ回路はオフし、外部ア
ドレス信号に応じてaxdeは−2.8Vのままか或い
は−2.0Vとなる。M11〜M1k,Mn1〜Mnk
においてその入力axdeが全て−2.0Vなった場合
のみカレントミラー回路がオンし、NDi(i=1〜
n)は−0.8Vに充電される(選択状態)。全てのN
Diが充電されたときのみ、 ̄NX1が放電される(選
択状態)。 ̄NX1が放電された状態で、x11が−
2.0VになるとMX1はオンし、N21は−4.5V
に放電され、W1は−2.0Vに充電される(選択状
態)。 ̄CEが低レベルから高レベルへ切り替わると、
φP, ̄φPは再び反転してプリチャージ回路はオン
し、axdeは全て−2.8Vとなり、NDi(i=1
〜n)は全て−4.5V、よってM1〜Mnはオフし ̄
NX1は−2.0Vに再びプリチャージされ、N21は
−2.0V−VTH(MX1)に上昇したあとフィード
バックMOS MO3で−2.0Vまで上昇する。その
後xidも全て−4.5VとなりMijはオフする。こ
れによってW1は全て−4.5Vの低レベルとなる。
【0056】図32は、プリデコーダからの低振幅
(1.5V)の入力信号N01,N0j, ̄N0kとx
ij(i,j=1,2)をデコードして、高振幅(2.
5V)のWi(i=1〜4)を発生する回路である。こ
れら低振幅入力信号は低電圧CMOSプリデコーダの出
力あるいは図20のようなカレントミラー構成のプリデ
コーダPDの出力N01〜N0nである。図30と比べ
xijの振幅が小さくて済み、またドレイン駆動なので
寄生容量が小さく高速化できる。DECでは、N0i,
N0j, ̄N0kを直列に接続されたnMOST M
i,Mjのゲートまたはソースに接続し、N01,N0
j, ̄N0kの論理積を取り、この結果でMP1,MP
2で構成されたカレントミラー回路を動作させる。MP
3はプリチャージ用であり、そのゲートは ̄φPで制御
する。カレントミラー回路の出力Nx1はnMOST
Mx1〜Mx4のゲートに接続される。Mx1〜Mx4
のドレインは各々xijに、ソースは各々N2x1〜N
2x4と接続される。WD1において、N2x1はM
1,M4で構成されるCMOSインバータ回路の入力と
なる。このCMOSインバータ回路でW1を駆動する。
M1はφPHで制御されるプリチャージ回路、M2は誤
動作防止のためにCMOSインバータ回路の出力W1か
ら入力N2xに弱い帰還をかける回路である。M1,M
2,M3のソースはワード線用高電圧VC2と接続さ
れ、M4のソースはVEEと接続する。
(1.5V)の入力信号N01,N0j, ̄N0kとx
ij(i,j=1,2)をデコードして、高振幅(2.
5V)のWi(i=1〜4)を発生する回路である。こ
れら低振幅入力信号は低電圧CMOSプリデコーダの出
力あるいは図20のようなカレントミラー構成のプリデ
コーダPDの出力N01〜N0nである。図30と比べ
xijの振幅が小さくて済み、またドレイン駆動なので
寄生容量が小さく高速化できる。DECでは、N0i,
N0j, ̄N0kを直列に接続されたnMOST M
i,Mjのゲートまたはソースに接続し、N01,N0
j, ̄N0kの論理積を取り、この結果でMP1,MP
2で構成されたカレントミラー回路を動作させる。MP
3はプリチャージ用であり、そのゲートは ̄φPで制御
する。カレントミラー回路の出力Nx1はnMOST
Mx1〜Mx4のゲートに接続される。Mx1〜Mx4
のドレインは各々xijに、ソースは各々N2x1〜N
2x4と接続される。WD1において、N2x1はM
1,M4で構成されるCMOSインバータ回路の入力と
なる。このCMOSインバータ回路でW1を駆動する。
M1はφPHで制御されるプリチャージ回路、M2は誤
動作防止のためにCMOSインバータ回路の出力W1か
ら入力N2xに弱い帰還をかける回路である。M1,M
2,M3のソースはワード線用高電圧VC2と接続さ
れ、M4のソースはVEEと接続する。
【0057】図32の動作を図33を用いて説明する。
ここでは、VC2=−2.0V,VC1=−3.0V,
VEE=−4.5Vの場合を例にとる。まず最初、プリ
デコーダ回路の出力N0i,N0jは低レベル−4.5
V、 ̄N0kは高レベル−3.0Vであるためカレント
ミラー回路はオフし、 ̄φPは高レベル−3.0Vであ
るためカレントミラー回路の出力Nx1は−4.5Vに
プリチャージされており、Mx1〜Mx4はオフしてい
る。 ̄xijは全て−3.0Vの高レベルである。ま
た、WD1〜WD4においてM1がオンしているためN
2x1〜N2x4は−2.0Vにプリチャージされてい
る。このため、W1〜W4は−4.5Vとなっている。
次に、 ̄φP,φPHが反転しプリチャージ回路はオフ
する。N0i,N0jが高レベルとなり ̄N0kが低レ
ベルとなった場合のみ、Mi,Mjに電流が流れカレン
トミラー回転がオンする。カレントミラー回路がオンし
てNx1が−3.0Vまで充電されかつ ̄xijが−
4.5Vに変化した場合のみN2x1〜N2x4は4.
5Vまで放電され、よってW1は−2.0Vまで充電さ
れる。再び、 ̄φPが高レベルに、φPHが低レベルに
反転し、またN0i,N0jは全て低レベルに、 ̄N0
kは全て高レベルとなると、カレントミラー回路はオフ
しプリチャージ回路がオンするため、全てのW1は−
4.5Vとなる。
ここでは、VC2=−2.0V,VC1=−3.0V,
VEE=−4.5Vの場合を例にとる。まず最初、プリ
デコーダ回路の出力N0i,N0jは低レベル−4.5
V、 ̄N0kは高レベル−3.0Vであるためカレント
ミラー回路はオフし、 ̄φPは高レベル−3.0Vであ
るためカレントミラー回路の出力Nx1は−4.5Vに
プリチャージされており、Mx1〜Mx4はオフしてい
る。 ̄xijは全て−3.0Vの高レベルである。ま
た、WD1〜WD4においてM1がオンしているためN
2x1〜N2x4は−2.0Vにプリチャージされてい
る。このため、W1〜W4は−4.5Vとなっている。
次に、 ̄φP,φPHが反転しプリチャージ回路はオフ
する。N0i,N0jが高レベルとなり ̄N0kが低レ
ベルとなった場合のみ、Mi,Mjに電流が流れカレン
トミラー回転がオンする。カレントミラー回路がオンし
てNx1が−3.0Vまで充電されかつ ̄xijが−
4.5Vに変化した場合のみN2x1〜N2x4は4.
5Vまで放電され、よってW1は−2.0Vまで充電さ
れる。再び、 ̄φPが高レベルに、φPHが低レベルに
反転し、またN0i,N0jは全て低レベルに、 ̄N0
kは全て高レベルとなると、カレントミラー回路はオフ
しプリチャージ回路がオンするため、全てのW1は−
4.5Vとなる。
【0058】図34は、図32のDECを変更し、論理
積をpMOSTで、カレントミラー回路をnMOSTで
構成したものである。この特長はpMOSデコーダ使用
と入力信号電圧を全てVCC基準としたことである。図
34のDECにおいて ̄N0i, ̄N0j,N0kは直
列に接続されたpMOST M1,Mjのゲートまたは
ソースに接続され、 ̄N0i, ̄N0j,N0kの論理
積をとる。この結果でnMOST MP1,MP2で構
成されたカレントミラー回路を動作させる。MP3はプ
リチャージ用であり、そのゲートはφPで制御する。カ
レントミラー回路の出力N0xはMC1,MC2で構成
したCMOSインバータ回路に入力する。Kの出力NX
1はnMOST Mx1〜Mx4のゲートに接続する。
xijはMx1〜Mx4のソースに入力する。Mx1〜
Mx4のドレインは各々N2x1〜N2x4と接続され
る。N2x1はWD1のM5のゲートに接続される。M
3,M4はCMOSインバータ回路を構成し,W1を駆
動する。M1はφPHで制御されるプリチャージ回路、
M2は誤動作防止のためにCMOSインバータ回路の出
力W1から入力N2x1に弱い帰還をかける回路であ
る。M1,M2,M3のソースはVCC(GND)と接
続されM4,M5のソースはVE2と接続する。ワード
線の高レベルはGND、低レベルはVE2と等しい。
積をpMOSTで、カレントミラー回路をnMOSTで
構成したものである。この特長はpMOSデコーダ使用
と入力信号電圧を全てVCC基準としたことである。図
34のDECにおいて ̄N0i, ̄N0j,N0kは直
列に接続されたpMOST M1,Mjのゲートまたは
ソースに接続され、 ̄N0i, ̄N0j,N0kの論理
積をとる。この結果でnMOST MP1,MP2で構
成されたカレントミラー回路を動作させる。MP3はプ
リチャージ用であり、そのゲートはφPで制御する。カ
レントミラー回路の出力N0xはMC1,MC2で構成
したCMOSインバータ回路に入力する。Kの出力NX
1はnMOST Mx1〜Mx4のゲートに接続する。
xijはMx1〜Mx4のソースに入力する。Mx1〜
Mx4のドレインは各々N2x1〜N2x4と接続され
る。N2x1はWD1のM5のゲートに接続される。M
3,M4はCMOSインバータ回路を構成し,W1を駆
動する。M1はφPHで制御されるプリチャージ回路、
M2は誤動作防止のためにCMOSインバータ回路の出
力W1から入力N2x1に弱い帰還をかける回路であ
る。M1,M2,M3のソースはVCC(GND)と接
続されM4,M5のソースはVE2と接続する。ワード
線の高レベルはGND、低レベルはVE2と等しい。
【0059】図35を用いて図36の動作を説明する。
ここでは、VE1=1.5V,VE1=−2.5V,V
EE=−45.5Vの場合を例にとる。まず最初、プリ
デコーダ回路の出力 ̄N0i, ̄N0jは高レベル0
V,N0kは低レベル−1.5Vであるためカレントミ
ラー回路はオフし、φPは低レベル−1.5Vであるた
めカレントミラー回路の出力N0kは0Vにプリチャー
ジされている。このためCMOSインバータ回路により
Nx1は低レベル−1.5Vとなっている。よって、M
X1〜Mx4はオフしている。xijは全て−2.5V
である。M5のゲートは−2.5Vとなっており、M5
はオフしている。また、WD2においてM1がオンして
いるためN3x1は0Vにプリチャージされているため
N3x1は0Vにプリチャージされている。このため、
W1は−2.5Vとなっている。他のWD2〜WD4も
全て−2.5Vとなっている。次に、φP,φPHが反
転しプリチャージ回路はオフする。 ̄N0i, ̄N0j
が低レベル−1.5Vとなり、N0kが高レベル0Vと
なった場合のみ、Mi,Mjに電流が流れカレントミラ
ー回路がオンする。カレントミラー回路がオンしてN0
xが−1.5Vまで放電され、N1xは0Vまで充電さ
れる。ここでNx1が0Vに充電されかつxijが0V
に変化した場合のみN2x1は−2.5Vから0Vとな
り、WD1のM5をオンされる。これにより、N3x1
は−2.5Vまで放電され、よってW1は0Vまで充電
される。次に再び、φP,φPHが低レベルになり、N
0i,N0jは全て高レベルにN0kは全て低レベルに
なり、xijが低レベルになる。このため、カレントミ
ラー回路やM5はオフし、プリチャージMOS M1が
オンするため、全てのWiは再び−2.5Vの低レベル
となる。
ここでは、VE1=1.5V,VE1=−2.5V,V
EE=−45.5Vの場合を例にとる。まず最初、プリ
デコーダ回路の出力 ̄N0i, ̄N0jは高レベル0
V,N0kは低レベル−1.5Vであるためカレントミ
ラー回路はオフし、φPは低レベル−1.5Vであるた
めカレントミラー回路の出力N0kは0Vにプリチャー
ジされている。このためCMOSインバータ回路により
Nx1は低レベル−1.5Vとなっている。よって、M
X1〜Mx4はオフしている。xijは全て−2.5V
である。M5のゲートは−2.5Vとなっており、M5
はオフしている。また、WD2においてM1がオンして
いるためN3x1は0Vにプリチャージされているため
N3x1は0Vにプリチャージされている。このため、
W1は−2.5Vとなっている。他のWD2〜WD4も
全て−2.5Vとなっている。次に、φP,φPHが反
転しプリチャージ回路はオフする。 ̄N0i, ̄N0j
が低レベル−1.5Vとなり、N0kが高レベル0Vと
なった場合のみ、Mi,Mjに電流が流れカレントミラ
ー回路がオンする。カレントミラー回路がオンしてN0
xが−1.5Vまで放電され、N1xは0Vまで充電さ
れる。ここでNx1が0Vに充電されかつxijが0V
に変化した場合のみN2x1は−2.5Vから0Vとな
り、WD1のM5をオンされる。これにより、N3x1
は−2.5Vまで放電され、よってW1は0Vまで充電
される。次に再び、φP,φPHが低レベルになり、N
0i,N0jは全て高レベルにN0kは全て低レベルに
なり、xijが低レベルになる。このため、カレントミ
ラー回路やM5はオフし、プリチャージMOS M1が
オンするため、全てのWiは再び−2.5Vの低レベル
となる。
【0060】さて、これまでプリデコーダあるいはデコ
ーダにカレントミラー回路を用いてきた。カレントミラ
ーは高速である反面、カレントミラーの起動信号(ax
1〜axn,N0i,N0j,N0k,φP,φP等)
の信号レベルあるいはチップ内電源電圧がばらつくとオ
フであるべきカレントミラーがオンしてしまいワード
線、列選択信号線が多重選択されるおそれがある。この
ような誤動作を避けるためカレントミラーのスイッチ用
MOS(例えば図30のM11〜M1n,Mn1〜Mn
k,MC1〜MCn,図32と図34のM1,Mj,M
P2)のスレッショルド電圧VTHを通常のMOSのV
THより大きく設定するのがよい。例えば通常のMOS
のVTHが0.2Vの時、これらを0.4Vと大きくす
ればよい。
ーダにカレントミラー回路を用いてきた。カレントミラ
ーは高速である反面、カレントミラーの起動信号(ax
1〜axn,N0i,N0j,N0k,φP,φP等)
の信号レベルあるいはチップ内電源電圧がばらつくとオ
フであるべきカレントミラーがオンしてしまいワード
線、列選択信号線が多重選択されるおそれがある。この
ような誤動作を避けるためカレントミラーのスイッチ用
MOS(例えば図30のM11〜M1n,Mn1〜Mn
k,MC1〜MCn,図32と図34のM1,Mj,M
P2)のスレッショルド電圧VTHを通常のMOSのV
THより大きく設定するのがよい。例えば通常のMOS
のVTHが0.2Vの時、これらを0.4Vと大きくす
ればよい。
【0061】本発明の基本実施例は図1であり必ずしも
プリデコーダあるいはデコーダにカレントミラー回路を
使う必要はない、図36はカレントミラー回路を使わな
いデコーダ・ワードドライバの構成例である。回路は図
32と、動作は図33とほぼ同じである。カレントミラ
ーを用いないので速度はやや遅いが動作はより安定であ
る。これは図36の入力MOS Mi,Mjが少しオン
してもINV1が反転しなければ誤動作は起きないから
である。
プリデコーダあるいはデコーダにカレントミラー回路を
使う必要はない、図36はカレントミラー回路を使わな
いデコーダ・ワードドライバの構成例である。回路は図
32と、動作は図33とほぼ同じである。カレントミラ
ーを用いないので速度はやや遅いが動作はより安定であ
る。これは図36の入力MOS Mi,Mjが少しオン
してもINV1が反転しなければ誤動作は起きないから
である。
【0062】さて、これまでの説明の中で、アドレスバ
ッファ出力ax1〜axnは ̄CEが高レベル(待機状
態)では、全て高レベル或いは全て低レベルになるとし
た。次にこのようなax1〜axnを発生するためのア
ドレスバッファ回路の構成方法を図37〜図46に示
す。
ッファ出力ax1〜axnは ̄CEが高レベル(待機状
態)では、全て高レベル或いは全て低レベルになるとし
た。次にこのようなax1〜axnを発生するためのア
ドレスバッファ回路の構成方法を図37〜図46に示
す。
【0063】図37は、 ̄CE及びチップ外部アドレス
入力信号Ax1〜Axn(代表してAxkと記す)を受
けて上述のax1〜axnを発生するアドレスバッファ
回路の一実施例である。この回路は上述の待機状態でア
ドレスバッファ出力を高レベルに固定する機能と定めら
れた期間で出力をラッチする機能を有する。Q1とIE
1は外部入力Axkを受け信号レベルを下げるエミッタ
フォロワ回路である。VRはカレントスイッチの参照電
圧で−2.0Vである。Q5,Q6からの2組の差動出
力のうち、axk, ̄axkは後段回路への出力信号で
あり、N2, ̄N2はラッチ用フィードバック信号であ
る。Q7,Q8はラッチ用カレントスイッチ回路であ
る。アドレス入力信号で動作するQ2,Q3とラッチを
行なうQ7,Q8の電流切り換えはMOST M1,M
2とそのゲート制御信号XL, ̄XLによって行なう。
Q4は ̄CE1が高レベルの時(待機状態)はアドレス
入力の如何に依らず出力axk, ̄axkを高レベルに
固定するためのトランジスタである。 ̄CE1の高レベ
ルはAxk′(AxkよりVBEレベルシフトした信
号)の高レベルより高く、低レベルはAxk′の高・低
レベルの中間値に設定する。図37の動作を図38を用
いて説明する。 ̄CEが−0.8Vの時待機状態であ
り、 ̄XLは−3.7V、XLは−4.5Vとなってお
り、Q2,Q3,Q4のカレントスイッチ回路が活性化
している。 ̄CE1は−1.2Vと高いので、アドレス
入力Axkに依らず、出力axk, ̄axkは高レベル
に固定される。次に、 ̄CEが−0.8Vから−1.6
Vに切り替わると、 ̄CE1が−2.0Vとなり、Ax
kに応じてaxk, ̄axkおよびN2, ̄N2に差動
信号が現われる。このあとXL, ̄XLが反転し、Q
7,Q8のカレントスイッチ回路が活性化し、その時の
出力状態を保つ。この状態でAxkが変化しても、出力
axk, ̄axkは変化しない。再び、 ̄CEが−1.
6Vから−0.8Vに切り替わると ̄CE1が−1.2
Vに戻るため、axk, ̄axkおよび ̄N2,N2は
高レベルに固定される。axk,axkの信号振幅はI
CS1×R1できまり0〜2V程度に調整できる。
入力信号Ax1〜Axn(代表してAxkと記す)を受
けて上述のax1〜axnを発生するアドレスバッファ
回路の一実施例である。この回路は上述の待機状態でア
ドレスバッファ出力を高レベルに固定する機能と定めら
れた期間で出力をラッチする機能を有する。Q1とIE
1は外部入力Axkを受け信号レベルを下げるエミッタ
フォロワ回路である。VRはカレントスイッチの参照電
圧で−2.0Vである。Q5,Q6からの2組の差動出
力のうち、axk, ̄axkは後段回路への出力信号で
あり、N2, ̄N2はラッチ用フィードバック信号であ
る。Q7,Q8はラッチ用カレントスイッチ回路であ
る。アドレス入力信号で動作するQ2,Q3とラッチを
行なうQ7,Q8の電流切り換えはMOST M1,M
2とそのゲート制御信号XL, ̄XLによって行なう。
Q4は ̄CE1が高レベルの時(待機状態)はアドレス
入力の如何に依らず出力axk, ̄axkを高レベルに
固定するためのトランジスタである。 ̄CE1の高レベ
ルはAxk′(AxkよりVBEレベルシフトした信
号)の高レベルより高く、低レベルはAxk′の高・低
レベルの中間値に設定する。図37の動作を図38を用
いて説明する。 ̄CEが−0.8Vの時待機状態であ
り、 ̄XLは−3.7V、XLは−4.5Vとなってお
り、Q2,Q3,Q4のカレントスイッチ回路が活性化
している。 ̄CE1は−1.2Vと高いので、アドレス
入力Axkに依らず、出力axk, ̄axkは高レベル
に固定される。次に、 ̄CEが−0.8Vから−1.6
Vに切り替わると、 ̄CE1が−2.0Vとなり、Ax
kに応じてaxk, ̄axkおよびN2, ̄N2に差動
信号が現われる。このあとXL, ̄XLが反転し、Q
7,Q8のカレントスイッチ回路が活性化し、その時の
出力状態を保つ。この状態でAxkが変化しても、出力
axk, ̄axkは変化しない。再び、 ̄CEが−1.
6Vから−0.8Vに切り替わると ̄CE1が−1.2
Vに戻るため、axk, ̄axkおよび ̄N2,N2は
高レベルに固定される。axk,axkの信号振幅はI
CS1×R1できまり0〜2V程度に調整できる。
【0064】次にアドレスバッファの出力にレベル変換
回路をつけVEE基準の出力信号を発生する実施例を図
39に示す。この回路待機状態でアドレスバッファ出力
を固定する機能と定められた期間で出力をラッチする機
能を有する。図37回路と異なる点はレベル変換回路を
つけたこと、ラッチ回路をMOS差動回路で構成したこ
と、ラッチ回路のM1,M2の共通ソース点に電流源を
設けたこと、待機状態でaxk, ̄axkを低レベルに
固定したことである。次にこれらの効果を説明する。ま
ずレベル変換回路の効果を図40に示す。カレントスイ
ッチ回路の出力N1, ̄N1の電位は原理的にVCCか
ら決まる。レベル変換回路の出力あるいはそのインバー
タ出力axk, ̄axkは高レベルVC1,低レベルは
VEEとなる。これはVCC基準(図3(a))からV
EE基準(図3(b))に変換したことになる。後段C
MOS回路に電圧VC1,VEEを印加して動作させる
場合に好適な信号レベルである。図30から図34に述
べた後段回路の実施例が全て使える。またラッチ回路を
バイポーラでなくMOS差動回路で構成したことにより
N1, ̄N1につく寄生容量が減少するのでAxkから
axk, ̄axkまでの応答速度を高速化できる。逆に
ラッチ回路の速度は遅くなるがアクセス時間のクリティ
カルパスではないので問題はない。ラッチ回路のM1,
M2の共通ソース点に電流源を設けたことによりXL,
 ̄XLは差動信号であればよくそのレベル設定が容易に
なる。図41は図39回路の動作を説明したものであ
る。待機時はCE2の低レベルによりaxk, ̄axk
を低レベル固定にする。動作時はCE1が低レベル、 ̄
CE2が高レベルになりアドレス入力によりaxk, ̄
axkが変化する。
回路をつけVEE基準の出力信号を発生する実施例を図
39に示す。この回路待機状態でアドレスバッファ出力
を固定する機能と定められた期間で出力をラッチする機
能を有する。図37回路と異なる点はレベル変換回路を
つけたこと、ラッチ回路をMOS差動回路で構成したこ
と、ラッチ回路のM1,M2の共通ソース点に電流源を
設けたこと、待機状態でaxk, ̄axkを低レベルに
固定したことである。次にこれらの効果を説明する。ま
ずレベル変換回路の効果を図40に示す。カレントスイ
ッチ回路の出力N1, ̄N1の電位は原理的にVCCか
ら決まる。レベル変換回路の出力あるいはそのインバー
タ出力axk, ̄axkは高レベルVC1,低レベルは
VEEとなる。これはVCC基準(図3(a))からV
EE基準(図3(b))に変換したことになる。後段C
MOS回路に電圧VC1,VEEを印加して動作させる
場合に好適な信号レベルである。図30から図34に述
べた後段回路の実施例が全て使える。またラッチ回路を
バイポーラでなくMOS差動回路で構成したことにより
N1, ̄N1につく寄生容量が減少するのでAxkから
axk, ̄axkまでの応答速度を高速化できる。逆に
ラッチ回路の速度は遅くなるがアクセス時間のクリティ
カルパスではないので問題はない。ラッチ回路のM1,
M2の共通ソース点に電流源を設けたことによりXL,
 ̄XLは差動信号であればよくそのレベル設定が容易に
なる。図41は図39回路の動作を説明したものであ
る。待機時はCE2の低レベルによりaxk, ̄axk
を低レベル固定にする。動作時はCE1が低レベル、 ̄
CE2が高レベルになりアドレス入力によりaxk, ̄
axkが変化する。
【0065】図42は図39を更に改良したものであ
る。図39と異なる点はラッチ用のMOS差動回路を除
去し後段のINV1とINV11,INV2とINV2
1で自動ラッチ回路を構成したこと、カレントスイッチ
のコレクタ負荷にクランプ用ダイオードを置いたこと、
電流源IE1,ICS1をMOSトランジスタで具体化
したことである。VGはVEE基準の定電圧である。動
作の様子は図41と等しい。MOS差動回路の除去によ
りN1, ̄N1の寄生容量は更に小さくなる。D1〜D
2はバイポーラトランジスタQ2,Q3の飽和防止用ク
ランプダイオードである。コレクタ低電位はVCC−2
VBEにクランプされる。INV11,INV21は駆
動能力の小さいCMOSインバータが望ましい。INV
1,INV2の反転を妨げないからである。破線で囲ん
だM1,M2,M3は図42中に示したように1個のM
OS M1に置き換えてもよい。 ̄XLが低レベルにな
るとラッチ状態になるとともに電流をゼロにできるので
低電力化できる。ただし多数のアドレスバッファの電流
をXLで同時にオン、オフするとチップ内外の電源ノイ
ズが大きくなる欠点がある。
る。図39と異なる点はラッチ用のMOS差動回路を除
去し後段のINV1とINV11,INV2とINV2
1で自動ラッチ回路を構成したこと、カレントスイッチ
のコレクタ負荷にクランプ用ダイオードを置いたこと、
電流源IE1,ICS1をMOSトランジスタで具体化
したことである。VGはVEE基準の定電圧である。動
作の様子は図41と等しい。MOS差動回路の除去によ
りN1, ̄N1の寄生容量は更に小さくなる。D1〜D
2はバイポーラトランジスタQ2,Q3の飽和防止用ク
ランプダイオードである。コレクタ低電位はVCC−2
VBEにクランプされる。INV11,INV21は駆
動能力の小さいCMOSインバータが望ましい。INV
1,INV2の反転を妨げないからである。破線で囲ん
だM1,M2,M3は図42中に示したように1個のM
OS M1に置き換えてもよい。 ̄XLが低レベルにな
るとラッチ状態になるとともに電流をゼロにできるので
低電力化できる。ただし多数のアドレスバッファの電流
をXLで同時にオン、オフするとチップ内外の電源ノイ
ズが大きくなる欠点がある。
【0066】以上の図37,図39,図42のアドレス
バッファの制御用パルス ̄CE1,CE2を発生するた
めの ̄CE入力バッファの構成例を図43に、その動作
波形を図44に示す。 ̄CE1の信号レベルを出すため
抵抗による0.4Vのレベルシフト回路を設けた。CS
Pはスピードアップコンデンサである。CE2の信号レ
ベルは高レベルがVC1,低レベルがVEEとなる。
バッファの制御用パルス ̄CE1,CE2を発生するた
めの ̄CE入力バッファの構成例を図43に、その動作
波形を図44に示す。 ̄CE1の信号レベルを出すため
抵抗による0.4Vのレベルシフト回路を設けた。CS
Pはスピードアップコンデンサである。CE2の信号レ
ベルは高レベルがVC1,低レベルがVEEとなる。
【0067】またこの他のECLアドレスバッファの構
成例として特開昭61−170992の図16,図32
に示したようにアドレスバッファのエミッタフォロワ出
力でワイアドオア接続を行ないプリデコーダ動作あるい
は待機時の電圧固定を行なってもよい。
成例として特開昭61−170992の図16,図32
に示したようにアドレスバッファのエミッタフォロワ出
力でワイアドオア接続を行ないプリデコーダ動作あるい
は待機時の電圧固定を行なってもよい。
【0068】また図37〜図43は、ECLインタフェ
ースを例に説明してきたが、本発明はTTLインタフェ
ース構成でも構成でき本発明の特長をそのまま生かせ
る。図45はTTLインタフェースのアドレスバッファ
回路の実施例で、図46はその動作説明図である。図4
5において、INV1は外部アドレス入力信号Axkを
受け、VCC,GNDレベルまで増幅する。MP1〜M
P4,Mn1〜Mn4とINV2はXL, ̄XLで制御
されるラッチ回路、NAND1,NAND2はCE1に
よって出力を待機時に高レベルに固定し、動作時に一方
の出力のみ低レベルに変化させる。図45中に示したよ
うに初段のINV1のみ電源電圧VCC,GNDを印加
し、ラッチ回路以降の後段は電圧VC1,GND印加で
低振幅動作させる。図46では、VC1は1.5V、外
部入力信号 ̄CE,AxkはTTL入力ワースト条件を
想定し高レベル2.4V、低レベル0.8Vとしてい
る。最初、 ̄CEが高レベルである時、 ̄XLは低レベ
ルでありXLは高レベルであるため、Axkの変化によ
ってN1も変化する。また、CE1は低レベルであるた
め、出力axk, ̄axkは高レベルに固定される。次
に、 ̄CEが高レベルから低レベルに変化すると、CE
1も低レベルから高レベルに変化するため、axk, ̄
axkにはN1の信号に応じた出力信号が現われる。次
にXL, ̄XLは切り替わりN1は固定される。 ̄CE
が再び低レベルから高レベルに変化すると、CE1も高
レベルから低レベルに変化するためaxk, ̄axkは
高レベルに固定される。XL, ̄XLは切り替わって、
ラッチが解除され次サイクルに備える。
ースを例に説明してきたが、本発明はTTLインタフェ
ース構成でも構成でき本発明の特長をそのまま生かせ
る。図45はTTLインタフェースのアドレスバッファ
回路の実施例で、図46はその動作説明図である。図4
5において、INV1は外部アドレス入力信号Axkを
受け、VCC,GNDレベルまで増幅する。MP1〜M
P4,Mn1〜Mn4とINV2はXL, ̄XLで制御
されるラッチ回路、NAND1,NAND2はCE1に
よって出力を待機時に高レベルに固定し、動作時に一方
の出力のみ低レベルに変化させる。図45中に示したよ
うに初段のINV1のみ電源電圧VCC,GNDを印加
し、ラッチ回路以降の後段は電圧VC1,GND印加で
低振幅動作させる。図46では、VC1は1.5V、外
部入力信号 ̄CE,AxkはTTL入力ワースト条件を
想定し高レベル2.4V、低レベル0.8Vとしてい
る。最初、 ̄CEが高レベルである時、 ̄XLは低レベ
ルでありXLは高レベルであるため、Axkの変化によ
ってN1も変化する。また、CE1は低レベルであるた
め、出力axk, ̄axkは高レベルに固定される。次
に、 ̄CEが高レベルから低レベルに変化すると、CE
1も低レベルから高レベルに変化するため、axk, ̄
axkにはN1の信号に応じた出力信号が現われる。次
にXL, ̄XLは切り替わりN1は固定される。 ̄CE
が再び低レベルから高レベルに変化すると、CE1も高
レベルから低レベルに変化するためaxk, ̄axkは
高レベルに固定される。XL, ̄XLは切り替わって、
ラッチが解除され次サイクルに備える。
【0069】次に、図20の実施例などに用いる出力回
路の構成例を示す。図47は、ECLインタフェース出
力回路の構成例であり、図48はその動作の説明図であ
る。このバイポーラを主体とした回路は3V以上の電源
電圧を必要とするのでVCC,VEEの電源電圧を印加
することにした。図47の破線で示すように出力回路は
便宜上3個の回路ブロックMA1,MA2,OBに分け
られる。MA1ではメモリセル読出し回路からの出力線
RO, ̄ROを入力とし電流電圧変換回路とバイポーラ
差動増幅回路を経て出力CO, ̄COを取り出す。R
O, ̄ROには、データ線の信号電圧に応じた電流信号
が現われる。Q1〜Q4、R1,R2,D1,D2,I
1〜I4の回路ではこの電流信号を電圧信号に変換す
る。Q1,Q2のベースには定電圧VB(例えば、−
0.8V)が印加され、VBEの値が電流量にあまりよ
らないことを利用してRO, ̄ROの電圧変換を抑えて
いる。これによって、RO, ̄ROの寄生容量による遅
延を小さくしている。Q5,Q6,M1は差動増幅回路
であり、これを活性化させるか否かは ̄CE, ̄WEと
アドレス入力から発生したφMAjで決定する。例えば
MA1は各サブアレー毎に設けφMAjによりどのサブ
アレーからの情報を後段に伝えるかを選択する。メモリ
セルのワード線や列選択線を選択したままφMAjだけ
を切り換えることにより、複数のメモリセルからのデー
タを高速で切り換える、いわゆるスタティック動作も可
能である。CO, ̄COにはやはり電流信号が現われ
る。ブロックMA2ではこれをMA1と同様に電圧信号
に変換しMO, ̄MOを取り出す。MA2内にある破線
で囲んだQ9,Q10,M1はラッチ回路でありメモリ
セルからの読出しデータを保持する。DRAMセルの再
書込み動作、あるいはプリチャージ動作の期間でもDO
UTに読出しデータを出し続けることができる。このラ
ッチ回路はブロックMA1内に設けてもよい。この場合
SO, ̄SOがベース入力で、RO, ̄ROがコレクタ
出力となる。この構成にするとDRAMセルの再書込動
作、あるいはプリチャージ動作の期間でもφMAjだけ
を切り換えることにより、いわゆるスタティック動作も
可能である。ブロックOBは出力バッファであり、Q7
のエミッタよりDOUTを取りだす。 ̄φOEは待機時
または書込みサイクルにおいてQ15をオンさせDOU
Tを低レベルに固定するためである。
路の構成例を示す。図47は、ECLインタフェース出
力回路の構成例であり、図48はその動作の説明図であ
る。このバイポーラを主体とした回路は3V以上の電源
電圧を必要とするのでVCC,VEEの電源電圧を印加
することにした。図47の破線で示すように出力回路は
便宜上3個の回路ブロックMA1,MA2,OBに分け
られる。MA1ではメモリセル読出し回路からの出力線
RO, ̄ROを入力とし電流電圧変換回路とバイポーラ
差動増幅回路を経て出力CO, ̄COを取り出す。R
O, ̄ROには、データ線の信号電圧に応じた電流信号
が現われる。Q1〜Q4、R1,R2,D1,D2,I
1〜I4の回路ではこの電流信号を電圧信号に変換す
る。Q1,Q2のベースには定電圧VB(例えば、−
0.8V)が印加され、VBEの値が電流量にあまりよ
らないことを利用してRO, ̄ROの電圧変換を抑えて
いる。これによって、RO, ̄ROの寄生容量による遅
延を小さくしている。Q5,Q6,M1は差動増幅回路
であり、これを活性化させるか否かは ̄CE, ̄WEと
アドレス入力から発生したφMAjで決定する。例えば
MA1は各サブアレー毎に設けφMAjによりどのサブ
アレーからの情報を後段に伝えるかを選択する。メモリ
セルのワード線や列選択線を選択したままφMAjだけ
を切り換えることにより、複数のメモリセルからのデー
タを高速で切り換える、いわゆるスタティック動作も可
能である。CO, ̄COにはやはり電流信号が現われ
る。ブロックMA2ではこれをMA1と同様に電圧信号
に変換しMO, ̄MOを取り出す。MA2内にある破線
で囲んだQ9,Q10,M1はラッチ回路でありメモリ
セルからの読出しデータを保持する。DRAMセルの再
書込み動作、あるいはプリチャージ動作の期間でもDO
UTに読出しデータを出し続けることができる。このラ
ッチ回路はブロックMA1内に設けてもよい。この場合
SO, ̄SOがベース入力で、RO, ̄ROがコレクタ
出力となる。この構成にするとDRAMセルの再書込動
作、あるいはプリチャージ動作の期間でもφMAjだけ
を切り換えることにより、いわゆるスタティック動作も
可能である。ブロックOBは出力バッファであり、Q7
のエミッタよりDOUTを取りだす。 ̄φOEは待機時
または書込みサイクルにおいてQ15をオンさせDOU
Tを低レベルに固定するためである。
【0070】図48は上記のスタティックカラム動作を
含めた読出し動作説明図である。 ̄CE, ̄OE,Ax
k,Ayk,Azkは外部入力信号である。このうち ̄
OEはアウトプットイネーブル信号で低レベルの時DO
UTに有効データを出す。Axkはワード系アドレス信
号群,Aykは列選択系アドレス信号群,AzkはφM
Ajを切り換えるためのアドレス信号群である。 ̄C
E, ̄OEがLowの期間にAzkだけを切り換え、ス
タティックカラム動作を行なう。また ̄CEがHigh
のプリチャージ期間になってもOEがLowであればD
OUTに有効データを出す。なお図47では省略したが
RO, ̄RO,CO, ̄CO,MO, ̄MOは寄生容量
が大きいので高速の連続サイクル動作では前サイクルの
履歴でアクセス時間に影響することがある。この場合こ
れらの差動信号ラインにイコライザ用のMOSを設け待
機期間に同電位にするとよい。
含めた読出し動作説明図である。 ̄CE, ̄OE,Ax
k,Ayk,Azkは外部入力信号である。このうち ̄
OEはアウトプットイネーブル信号で低レベルの時DO
UTに有効データを出す。Axkはワード系アドレス信
号群,Aykは列選択系アドレス信号群,AzkはφM
Ajを切り換えるためのアドレス信号群である。 ̄C
E, ̄OEがLowの期間にAzkだけを切り換え、ス
タティックカラム動作を行なう。また ̄CEがHigh
のプリチャージ期間になってもOEがLowであればD
OUTに有効データを出す。なお図47では省略したが
RO, ̄RO,CO, ̄CO,MO, ̄MOは寄生容量
が大きいので高速の連続サイクル動作では前サイクルの
履歴でアクセス時間に影響することがある。この場合こ
れらの差動信号ラインにイコライザ用のMOSを設け待
機期間に同電位にするとよい。
【0071】図49はTTLインタフェース出力回路を
示す図である。前段のMA1,MA2の構成は図47と
同じでよい。ただ電源電圧を図2に従ってGND⇒VC
C、VEE⇒GNDに置き換えればよい。MA2の出力
MO, ̄MOはブロックOBの構成上、ダイオードのレ
ベルシルトをやめ、また信号振幅を0.8Vから1.5
V程度に増加するのが望ましい。ブロックOBは図47
と異なる。OBではMO, ̄MOを入力信号としてカレ
ントミラーM3〜M13で大振幅に変換して、出力トラ
ンジスタM14,M15を駆動している。TTLでは待
機時または書込みサイクルでは高レベルのφOEにより
出力DOUTを高インピーダンスにする。待機時または
書込みサイクルではOBに貫通電流は流れない。 ̄φO
Eの振幅もVCCとするのがよい。図49には低振幅系
(VC1,GND動作)からのレベル変換回路も示す。
この回路は図13のドライバと類似しているがプリチャ
ージ信号をやめ低振幅差動信号φOE, ̄φOEをカレ
ントミラー制御に用いたものである。簡単に高速のレベ
ル変換ができる。
示す図である。前段のMA1,MA2の構成は図47と
同じでよい。ただ電源電圧を図2に従ってGND⇒VC
C、VEE⇒GNDに置き換えればよい。MA2の出力
MO, ̄MOはブロックOBの構成上、ダイオードのレ
ベルシルトをやめ、また信号振幅を0.8Vから1.5
V程度に増加するのが望ましい。ブロックOBは図47
と異なる。OBではMO, ̄MOを入力信号としてカレ
ントミラーM3〜M13で大振幅に変換して、出力トラ
ンジスタM14,M15を駆動している。TTLでは待
機時または書込みサイクルでは高レベルのφOEにより
出力DOUTを高インピーダンスにする。待機時または
書込みサイクルではOBに貫通電流は流れない。 ̄φO
Eの振幅もVCCとするのがよい。図49には低振幅系
(VC1,GND動作)からのレベル変換回路も示す。
この回路は図13のドライバと類似しているがプリチャ
ージ信号をやめ低振幅差動信号φOE, ̄φOEをカレ
ントミラー制御に用いたものである。簡単に高速のレベ
ル変換ができる。
【0072】次に高速で占有面積が大きくならないメモ
リセルアレー構成について述べる。図28ではNワード
XMデータ線対のメモリセルアレー構成についてデータ
線の分割について言及しなかった。大容量メモリでMの
数が増大すると、データ線寄生容量が増大しデータ線の
読出し信号電圧が減少し、高速読出し動作或いは安定動
作が不可能になる。そこで特開昭57−198592号
にはデータ線を多分割し、データ線寄生容量を減少させ
る方法が提案されている。この方式を図28にそのまま
適用することができる。すなわち、分割サブアレー毎に
図28の構成とする。しかし分割された各データ線毎
に、センスアンプ、プリチャージ回路や書込み回路、読
出し回路が必要であるため、チップ面積が増大し、DR
AMの特長である高集積性を損なうおそれがある。さ
て、図28、図29に示したようにDRAMの高速読出
しのためには、メモリセル読出し直後でセンスアンプ増
幅前の微小なデータ線電圧差を検出し後段の出力回路に
送る必要がある。そこで読出し回路はデータ線に直結し
高速読出しの特長を保ったまま、センスアンプや書込み
回路は2つの分割サブアレーで共用し、チップ面積の増
加を抑えることが考えられる。図50では左右2組のデ
ータ線対DL, ̄DL及びDR, ̄DRの各組ごとに読
出し回路が設けられ、書き込み回路(MW1,MW
2)、データ線ショート回路(MS1,MS2,MS
3)、センスアンプ(MA1,MA2,MA3,MA
4)は2組のサブアレーで共用し、どちらのデータ線対
とこれらの回路を接続するかはMOSスイッチMCL
1,MCL2またはMCR1,MCR2のオン、オフで
制御する構成とした。SHRL,SHRRはこれらのゲ
ート制御信号である。書込み回路及び読出し回路は図2
8に示した書込み回路及び読出し回路と同じ回路であ
る。DL, ̄DLと接続される読出し回路はYSRL
で、DR, ̄DRと接続される読みだし回路はYSRR
で制御する。YSRL,YSRRは ̄YS信号と ̄AX
SLあるいは ̄AXSRとのNOR回路から発生する。
書込み回路はYSW制御し、YSWは ̄YSと ̄WCL
とのNOR回路から発生する。本回路の特長は、以下の
通りである。第1に、2組のデータ線対で書込み回路、
センスアンプ、プリチャージ回路を共用することによっ
て素子数を減らすことができ、又レイアウト面積も小さ
くできるということである。第2に、読出し回路の動作
時には、データ線対と書込み回路、センスアンプ、プリ
チャージ回路とを切り離すことができるため、読出し時
のデータ線の寄生容量が減少しデータ線信号電圧の増大
による高速化ができることである。読出し時のデータ線
寄生容量は、センスアンプ、プリチャージ回路、書込み
回路による部分が無くなり約30%減少する。
リセルアレー構成について述べる。図28ではNワード
XMデータ線対のメモリセルアレー構成についてデータ
線の分割について言及しなかった。大容量メモリでMの
数が増大すると、データ線寄生容量が増大しデータ線の
読出し信号電圧が減少し、高速読出し動作或いは安定動
作が不可能になる。そこで特開昭57−198592号
にはデータ線を多分割し、データ線寄生容量を減少させ
る方法が提案されている。この方式を図28にそのまま
適用することができる。すなわち、分割サブアレー毎に
図28の構成とする。しかし分割された各データ線毎
に、センスアンプ、プリチャージ回路や書込み回路、読
出し回路が必要であるため、チップ面積が増大し、DR
AMの特長である高集積性を損なうおそれがある。さ
て、図28、図29に示したようにDRAMの高速読出
しのためには、メモリセル読出し直後でセンスアンプ増
幅前の微小なデータ線電圧差を検出し後段の出力回路に
送る必要がある。そこで読出し回路はデータ線に直結し
高速読出しの特長を保ったまま、センスアンプや書込み
回路は2つの分割サブアレーで共用し、チップ面積の増
加を抑えることが考えられる。図50では左右2組のデ
ータ線対DL, ̄DL及びDR, ̄DRの各組ごとに読
出し回路が設けられ、書き込み回路(MW1,MW
2)、データ線ショート回路(MS1,MS2,MS
3)、センスアンプ(MA1,MA2,MA3,MA
4)は2組のサブアレーで共用し、どちらのデータ線対
とこれらの回路を接続するかはMOSスイッチMCL
1,MCL2またはMCR1,MCR2のオン、オフで
制御する構成とした。SHRL,SHRRはこれらのゲ
ート制御信号である。書込み回路及び読出し回路は図2
8に示した書込み回路及び読出し回路と同じ回路であ
る。DL, ̄DLと接続される読出し回路はYSRL
で、DR, ̄DRと接続される読みだし回路はYSRR
で制御する。YSRL,YSRRは ̄YS信号と ̄AX
SLあるいは ̄AXSRとのNOR回路から発生する。
書込み回路はYSW制御し、YSWは ̄YSと ̄WCL
とのNOR回路から発生する。本回路の特長は、以下の
通りである。第1に、2組のデータ線対で書込み回路、
センスアンプ、プリチャージ回路を共用することによっ
て素子数を減らすことができ、又レイアウト面積も小さ
くできるということである。第2に、読出し回路の動作
時には、データ線対と書込み回路、センスアンプ、プリ
チャージ回路とを切り離すことができるため、読出し時
のデータ線の寄生容量が減少しデータ線信号電圧の増大
による高速化ができることである。読出し時のデータ線
寄生容量は、センスアンプ、プリチャージ回路、書込み
回路による部分が無くなり約30%減少する。
【0073】図51は左サブアレー読出し、右サブアレ
ー読出し、左サブアレー書込みの連続3サイクル動作を
示す。左サブアレー・右サブアレーの切り換えは ̄AX
SL及び ̄AXSRで、読出し・書込みの切り換えは ̄
WCLで行なう。ここでは、ECLインターフェイスを
想定して、VEE=−4.5V、ワード線電圧VW=−
2.0V,データ線高電圧VDH=−3.0V,データ
線低電圧VDL=−4.5V,プリチャージ電圧VDH
=−3.75Vの場合を例に説明する。左サブアレーワ
ード線WL,右サブアレーワードWRとSHRL,SH
RRおよび ̄φPCは振幅2.5V、その他は1.5V
とする。なお、図50の回路はサブアレー毎に設けるた
めチップ内で多数あるが、 ̄SHRL,SHRRおよび
 ̄φPCは各々一つの信号線でこれら全てを駆動すると
は限らず、通常はアドレス信号により分割駆動すること
が多い。最初、 ̄CEが高レベル−0.8Vであり、全
ワード線Wは低レベル−4.5V、全列選択信号線 ̄Y
Sは高レベル−3.0V、SHRLおよびSHRRは共
に高レベル−2.0V、 ̄φPCは高レベル−2.0V
である。このため、DL, ̄DLとDR, ̄DRは共通
プリチャージ回路でショートされ、−3.75Vとなっ
ている。 ̄CEが、高レベル−0.8Vから低レベル−
1.6Vになると、SHRL,SHRRおよび ̄φPC
はいったん−2.0Vから中間電圧−4.0Vまで下げ
る。−4.5Vまで下げてもよい。この動作はアドレス
によらず、全て同時に動作させるほうがアドレス制御が
いらない分高速である。これにより、データ線対は共用
している書込み回路、センスアンプ、データ線ショート
回路と切り離される。この後たとえば左サブアレー内の
WLが選択され高レベル−2.0Vになると、データ線
対DL, ̄DLに微小信号電圧が現われる。YSが選択
され低レベル−4.5Vになると、この微小信号電圧は
読出し回路によって直ちに出力回路に伝達される。左右
の読出し回路はYSRL,YSRRにより一方のみが動
作する。データ線対の微小信号電圧はこの後CMOSセ
ンスアンプによって増幅される。この前にSHRLは−
2.0VとなりDL, ̄DLがCMOSセンスアンプと
接続され増幅されるが、SHRRは−4.5VとなりC
MOSセンスアンプが動作してもDR, ̄DRに信号が
伝達されない。左右のサブアレーがいずれも非選択の場
合がある。この時はセンスアンプは非動作である。SH
RLおよびSHRRは図51の破線のように中間レベル
にしたままか、或いは両者を高レベルに戻してもよい。
また、 ̄φPCはCMOSセンスアンプが動作する前に
はさらに−4.5Vまで下げる。左右のサブアレーがい
ずれも非選択の場合、図51の破線に示すように ̄φP
Cを中間電位に保ち、プリチャージ期間で全ての ̄φP
Cを高電位に戻せばよい。DL, ̄DLの信号はCMO
Sセンスアンプで再書込みに十分な電圧まで増幅され
る。つぎに、 ̄CEが低レベルから高レベルになると、
Wと ̄YSは非選択となり、読出し回路とセンスアンプ
もオフする。この後 ̄φPCが高レベル−2.0Vとな
って、データ線対はショートされる。また、SHRLお
よびSHRRは再び−2.0Vとなり、左右のデータ線
は−3.75Vにプリチャージされる。また、読出し回
路を図50のような構成にした時、後段には高感度のア
ンプを用いなければこの方式の高速動作を十分に発揮で
きない。高感度のアンプとしては、例えば図47または
図49に示した主にバイポーラトランジスタを用いた回
路が好適である。あるいはCMOS回路のみで構成する
ことができ、この例としてアイ・エス・エス・シー・シ
ー 1988、ダイジェスト・オブ・テクニカルペーパ
ーズ、第174頁〜第175頁(ISSCC 1988, Digest o
f Techinical Papers, pp. 174-175)の図3(Fig.
3)に示された回路があげられる。なお、回路のレイア
ウト配置において、 ̄YSを発生するYデコーダ・ドラ
イバを分割したメモリセルアレーの各アブアレー間に設
ける場合は、YS信号線はデータ線と平行には走らない
ので、 ̄YS信号によるデータ線への雑音の誘起は生じ
ない。また、Yデコーダ・ドライバを図28のようにチ
ップ内の1ヶ所に集中して配置する場合には ̄YS信号
は、多数のサブアレーに属する読出し回路、書込み回路
を図50のように制御する必要がある。この場合、 ̄Y
S信号線はメモリセルアレー上を通るので容量カップリ
ングによるデータ線への雑音誘起が問題となる。特に上
記のように増幅前のデータ線微小信号を読出す方式では
問題となる。この問題に対しては、例えばアイ・イー・
ディー・エム 1988、ダイジェスト・オブ・テキニ
カルペーパーズ、第596頁〜第599頁(IEDM 1988,
Digest of Technical Papers, pp.596-599)の図1
(Fig.1)のようにデータ線と ̄YS線とを異なる
配線層で形成したり、更にはこれらの間に遮蔽用のプレ
ート層を設けたメモリセルを用いれば解決できる。こう
したメモリセルの配線構成例を以下に示す。ワード線は
ポリシリコンと第一層アルミの複合構造で造り、これら
を数個所でショートする。データ線はポリシリコンワー
ド線の上にシリサイドで造る。その上にポリシリコンま
たはタングステンでメモリセル蓄積容量の共通プレート
層を造る。その上に第1層アルミのワード線を設ける。
更にこの上にワード線と直交しデータ線に平行に第2層
アルミの ̄YS線を設ける。以上によりワード線とデー
タ線の低抵抗化、および ̄YS線とデータ線とのカップ
リング防止を満たしたうえ、後述の図53,図54,図
57のセルアレー構成が可能となる。
ー読出し、左サブアレー書込みの連続3サイクル動作を
示す。左サブアレー・右サブアレーの切り換えは ̄AX
SL及び ̄AXSRで、読出し・書込みの切り換えは ̄
WCLで行なう。ここでは、ECLインターフェイスを
想定して、VEE=−4.5V、ワード線電圧VW=−
2.0V,データ線高電圧VDH=−3.0V,データ
線低電圧VDL=−4.5V,プリチャージ電圧VDH
=−3.75Vの場合を例に説明する。左サブアレーワ
ード線WL,右サブアレーワードWRとSHRL,SH
RRおよび ̄φPCは振幅2.5V、その他は1.5V
とする。なお、図50の回路はサブアレー毎に設けるた
めチップ内で多数あるが、 ̄SHRL,SHRRおよび
 ̄φPCは各々一つの信号線でこれら全てを駆動すると
は限らず、通常はアドレス信号により分割駆動すること
が多い。最初、 ̄CEが高レベル−0.8Vであり、全
ワード線Wは低レベル−4.5V、全列選択信号線 ̄Y
Sは高レベル−3.0V、SHRLおよびSHRRは共
に高レベル−2.0V、 ̄φPCは高レベル−2.0V
である。このため、DL, ̄DLとDR, ̄DRは共通
プリチャージ回路でショートされ、−3.75Vとなっ
ている。 ̄CEが、高レベル−0.8Vから低レベル−
1.6Vになると、SHRL,SHRRおよび ̄φPC
はいったん−2.0Vから中間電圧−4.0Vまで下げ
る。−4.5Vまで下げてもよい。この動作はアドレス
によらず、全て同時に動作させるほうがアドレス制御が
いらない分高速である。これにより、データ線対は共用
している書込み回路、センスアンプ、データ線ショート
回路と切り離される。この後たとえば左サブアレー内の
WLが選択され高レベル−2.0Vになると、データ線
対DL, ̄DLに微小信号電圧が現われる。YSが選択
され低レベル−4.5Vになると、この微小信号電圧は
読出し回路によって直ちに出力回路に伝達される。左右
の読出し回路はYSRL,YSRRにより一方のみが動
作する。データ線対の微小信号電圧はこの後CMOSセ
ンスアンプによって増幅される。この前にSHRLは−
2.0VとなりDL, ̄DLがCMOSセンスアンプと
接続され増幅されるが、SHRRは−4.5VとなりC
MOSセンスアンプが動作してもDR, ̄DRに信号が
伝達されない。左右のサブアレーがいずれも非選択の場
合がある。この時はセンスアンプは非動作である。SH
RLおよびSHRRは図51の破線のように中間レベル
にしたままか、或いは両者を高レベルに戻してもよい。
また、 ̄φPCはCMOSセンスアンプが動作する前に
はさらに−4.5Vまで下げる。左右のサブアレーがい
ずれも非選択の場合、図51の破線に示すように ̄φP
Cを中間電位に保ち、プリチャージ期間で全ての ̄φP
Cを高電位に戻せばよい。DL, ̄DLの信号はCMO
Sセンスアンプで再書込みに十分な電圧まで増幅され
る。つぎに、 ̄CEが低レベルから高レベルになると、
Wと ̄YSは非選択となり、読出し回路とセンスアンプ
もオフする。この後 ̄φPCが高レベル−2.0Vとな
って、データ線対はショートされる。また、SHRLお
よびSHRRは再び−2.0Vとなり、左右のデータ線
は−3.75Vにプリチャージされる。また、読出し回
路を図50のような構成にした時、後段には高感度のア
ンプを用いなければこの方式の高速動作を十分に発揮で
きない。高感度のアンプとしては、例えば図47または
図49に示した主にバイポーラトランジスタを用いた回
路が好適である。あるいはCMOS回路のみで構成する
ことができ、この例としてアイ・エス・エス・シー・シ
ー 1988、ダイジェスト・オブ・テクニカルペーパ
ーズ、第174頁〜第175頁(ISSCC 1988, Digest o
f Techinical Papers, pp. 174-175)の図3(Fig.
3)に示された回路があげられる。なお、回路のレイア
ウト配置において、 ̄YSを発生するYデコーダ・ドラ
イバを分割したメモリセルアレーの各アブアレー間に設
ける場合は、YS信号線はデータ線と平行には走らない
ので、 ̄YS信号によるデータ線への雑音の誘起は生じ
ない。また、Yデコーダ・ドライバを図28のようにチ
ップ内の1ヶ所に集中して配置する場合には ̄YS信号
は、多数のサブアレーに属する読出し回路、書込み回路
を図50のように制御する必要がある。この場合、 ̄Y
S信号線はメモリセルアレー上を通るので容量カップリ
ングによるデータ線への雑音誘起が問題となる。特に上
記のように増幅前のデータ線微小信号を読出す方式では
問題となる。この問題に対しては、例えばアイ・イー・
ディー・エム 1988、ダイジェスト・オブ・テキニ
カルペーパーズ、第596頁〜第599頁(IEDM 1988,
Digest of Technical Papers, pp.596-599)の図1
(Fig.1)のようにデータ線と ̄YS線とを異なる
配線層で形成したり、更にはこれらの間に遮蔽用のプレ
ート層を設けたメモリセルを用いれば解決できる。こう
したメモリセルの配線構成例を以下に示す。ワード線は
ポリシリコンと第一層アルミの複合構造で造り、これら
を数個所でショートする。データ線はポリシリコンワー
ド線の上にシリサイドで造る。その上にポリシリコンま
たはタングステンでメモリセル蓄積容量の共通プレート
層を造る。その上に第1層アルミのワード線を設ける。
更にこの上にワード線と直交しデータ線に平行に第2層
アルミの ̄YS線を設ける。以上によりワード線とデー
タ線の低抵抗化、および ̄YS線とデータ線とのカップ
リング防止を満たしたうえ、後述の図53,図54,図
57のセルアレー構成が可能となる。
【0074】図52は読出し回路、書込み回路、プリチ
ャージ回路、センスアンプ全てを左右のサブアレーで共
用し、さらに読出し出力線(RO, ̄RO)、書込み入
力線(WI, ̄WI)を共通化したものである。この方
式では読出し回路の動作前にSHRL,SHRRを制御
する等タイミング数が多くなりやや遅くなるが共通化に
より占有面積を更に小さくできる。YSRは ̄YS信号
のインバータ出力を用いる。書込み回路はYSWで制御
し、YSWは ̄YSとWCLとの論理回路から発生す
る。この論理回路は図50のように通常のNORあるい
はNAND回路を用いてもよいが、WCLラインの寄生
容量が増加しWCL信号の遅延時間が増加する。なぜな
らWCLは多数のデータ線対毎にある論理回路を共通に
駆動するからである。WCLラインの寄生容量を低減す
るための具体的回路構成を図52中に示した。この回路
はMOSトランジスタのドレイン容量がゲート容量より
小さいことを利用してWCLラインの寄生容量を低減し
た。少数の選択列(YS:Low)のみゲート容量が見
える。
ャージ回路、センスアンプ全てを左右のサブアレーで共
用し、さらに読出し出力線(RO, ̄RO)、書込み入
力線(WI, ̄WI)を共通化したものである。この方
式では読出し回路の動作前にSHRL,SHRRを制御
する等タイミング数が多くなりやや遅くなるが共通化に
より占有面積を更に小さくできる。YSRは ̄YS信号
のインバータ出力を用いる。書込み回路はYSWで制御
し、YSWは ̄YSとWCLとの論理回路から発生す
る。この論理回路は図50のように通常のNORあるい
はNAND回路を用いてもよいが、WCLラインの寄生
容量が増加しWCL信号の遅延時間が増加する。なぜな
らWCLは多数のデータ線対毎にある論理回路を共通に
駆動するからである。WCLラインの寄生容量を低減す
るための具体的回路構成を図52中に示した。この回路
はMOSトランジスタのドレイン容量がゲート容量より
小さいことを利用してWCLラインの寄生容量を低減し
た。少数の選択列(YS:Low)のみゲート容量が見
える。
【0075】図50の読出し回路、書込み回路、プリチ
ャージ回路、センスアンプの共用を複数のメモリサブア
レーで行ったところを描いたのが図53である。CA1
〜CAnはデータ線方向にn分割されたメモリサブアレ
ーである。Rはデータ線と直結した読出し回路、SA,
PC,WAはそれぞれ左右のサブアレーで共用するセン
スアンプ、プリチャージ回路、書込み回路である。左右
のデータ線対DL, ̄DL,DR, ̄DRとSA,P
C,WAとの間には図52で述べたMOSスイッチがあ
る。Yデコーダ・ドライバの出力 ̄YSは複数のR,W
Aの部分で図50で述べた ̄AXSL, ̄AXSR, ̄
WCLとの論理をとり必要な回路のみを活性化する。こ
の図では1本の ̄YS線は1データ線対だけを制御して
いるが1本のYS線で複数のデータ線対を制御すること
もある。これはメモリセルの寸法が小さくなると面積の
大きいYデコーダ・ドライバを1データ線対毎に置くこ
とが困難となるからである。この場合1本のYS線で2
組以上のデータ線対に対応する2組以上の読出し回路・
書込み回路を活性化することになるので2組以上の読出
し・書込みデータを出力回路あるいは書込み入力バッフ
ァで1部のアドレス信号を使って絞る必要が生じる。図
54は1本の ̄YS線で2個のデータ線対を制御するも
のである。更にこの図ではセンスアンプ、プリチャージ
回路、書込み回路は左右のサブアレーで図53と同様に
共用するが、センスアンプ、プリチャージ回路、書込み
回路を互いにサブアレーの反対側に2データ線対ピッチ
に1組ずつ置いた。これはメモリセルの寸法が更に小さ
くなるとセンスアンプ、プリチャージ回路、書込み回路
さえも1データ線対毎に1組置くことが困難となるから
である。こうするとメモリセルの寸法は回路の複雑なY
デコーダ・ドライバ、センスアンプ、プリチャージ回
路、書込み回路の寸法に依存せず、メモリセルとして必
要な蓄積容量や加工技術の限界まで小さくすることが出
来る。またセンスアンプ、プリチャージ回路、書込み回
路はチップの両端を除いて、左右のサブアレーで共用す
るので、図54の横方向のチップ長は図53とほとんど
等しい。縦方向のチップ長は図53よりメモリセルだけ
から決まる程度に小さく出来る。
ャージ回路、センスアンプの共用を複数のメモリサブア
レーで行ったところを描いたのが図53である。CA1
〜CAnはデータ線方向にn分割されたメモリサブアレ
ーである。Rはデータ線と直結した読出し回路、SA,
PC,WAはそれぞれ左右のサブアレーで共用するセン
スアンプ、プリチャージ回路、書込み回路である。左右
のデータ線対DL, ̄DL,DR, ̄DRとSA,P
C,WAとの間には図52で述べたMOSスイッチがあ
る。Yデコーダ・ドライバの出力 ̄YSは複数のR,W
Aの部分で図50で述べた ̄AXSL, ̄AXSR, ̄
WCLとの論理をとり必要な回路のみを活性化する。こ
の図では1本の ̄YS線は1データ線対だけを制御して
いるが1本のYS線で複数のデータ線対を制御すること
もある。これはメモリセルの寸法が小さくなると面積の
大きいYデコーダ・ドライバを1データ線対毎に置くこ
とが困難となるからである。この場合1本のYS線で2
組以上のデータ線対に対応する2組以上の読出し回路・
書込み回路を活性化することになるので2組以上の読出
し・書込みデータを出力回路あるいは書込み入力バッフ
ァで1部のアドレス信号を使って絞る必要が生じる。図
54は1本の ̄YS線で2個のデータ線対を制御するも
のである。更にこの図ではセンスアンプ、プリチャージ
回路、書込み回路は左右のサブアレーで図53と同様に
共用するが、センスアンプ、プリチャージ回路、書込み
回路を互いにサブアレーの反対側に2データ線対ピッチ
に1組ずつ置いた。これはメモリセルの寸法が更に小さ
くなるとセンスアンプ、プリチャージ回路、書込み回路
さえも1データ線対毎に1組置くことが困難となるから
である。こうするとメモリセルの寸法は回路の複雑なY
デコーダ・ドライバ、センスアンプ、プリチャージ回
路、書込み回路の寸法に依存せず、メモリセルとして必
要な蓄積容量や加工技術の限界まで小さくすることが出
来る。またセンスアンプ、プリチャージ回路、書込み回
路はチップの両端を除いて、左右のサブアレーで共用す
るので、図54の横方向のチップ長は図53とほとんど
等しい。縦方向のチップ長は図53よりメモリセルだけ
から決まる程度に小さく出来る。
【0076】なお、読出し回路、書込み回路、プリチャ
ージ回路、センスアンプの共用方法には、図50,図5
2の実施例の他に、動作速度と占有面積を加味して幾つ
かの方法がある。例えば読出し回路とプリチャージ回路
は共用せずサブアレー毎に置くこともできる。
ージ回路、センスアンプの共用方法には、図50,図5
2の実施例の他に、動作速度と占有面積を加味して幾つ
かの方法がある。例えば読出し回路とプリチャージ回路
は共用せずサブアレー毎に置くこともできる。
【0077】さらに、以上の実施例はDRAMでの読出
し回路、書込み回路、プリチャージ回路、センスアンプ
の配置に関するものであるが、これらはDRAMに限定
されるものではない。例えばプリチャージ回路、センス
アンプの不要なSRAMを高速化する場合にも図28,
図50,図52のように読出し回路・書込み回路を分離
して設ける場合がある。この場合も図50に述べたよう
に読出し回路のみをサブアレー毎に設け、書込み回路は
左右のサブアレーで共用することができる。
し回路、書込み回路、プリチャージ回路、センスアンプ
の配置に関するものであるが、これらはDRAMに限定
されるものではない。例えばプリチャージ回路、センス
アンプの不要なSRAMを高速化する場合にも図28,
図50,図52のように読出し回路・書込み回路を分離
して設ける場合がある。この場合も図50に述べたよう
に読出し回路のみをサブアレー毎に設け、書込み回路は
左右のサブアレーで共用することができる。
【0078】図50,図52での列選択信号 ̄YSを発
生するためのYデコーダ・ドライバ回路の実施例を図5
5に示す。Yデコーダは図32,図34に示したXデコ
ーダと同じである。4列の ̄YS ̄YS1〜 ̄YS4は
1個のデコーダとNAND回路を用いた4個のドライバ
から発生する。カレントミラーを用いたデコーダ出力N
VLが高レベルになり、かつy1x〜y2zのいずれか
が高レベルになると ̄YS1〜 ̄YS4の1個のみが低
レベルの選択状態になる。 ̄YS1〜 ̄YS4の振幅は
入力信号N0i,N0s, ̄N0h,y11〜y22,
 ̄φPと同じく低振幅(例えば1.5V)でよい。
生するためのYデコーダ・ドライバ回路の実施例を図5
5に示す。Yデコーダは図32,図34に示したXデコ
ーダと同じである。4列の ̄YS ̄YS1〜 ̄YS4は
1個のデコーダとNAND回路を用いた4個のドライバ
から発生する。カレントミラーを用いたデコーダ出力N
VLが高レベルになり、かつy1x〜y2zのいずれか
が高レベルになると ̄YS1〜 ̄YS4の1個のみが低
レベルの選択状態になる。 ̄YS1〜 ̄YS4の振幅は
入力信号N0i,N0s, ̄N0h,y11〜y22,
 ̄φPと同じく低振幅(例えば1.5V)でよい。
【0079】図56は図55と同じ ̄YS信号 ̄YS1
〜 ̄YS4を発生するための別の例である。回路動作は
図32,図34と同様である。但しy11〜y22を入
力するトランスファトランジスタMy1〜My4をpM
OSで構成した。これは ̄YS1〜 ̄YS4の選択、非
選択の極性が図32,図34と逆だからである。
〜 ̄YS4を発生するための別の例である。回路動作は
図32,図34と同様である。但しy11〜y22を入
力するトランスファトランジスタMy1〜My4をpM
OSで構成した。これは ̄YS1〜 ̄YS4の選択、非
選択の極性が図32,図34と逆だからである。
【0080】図53、図54はデータ線方向のチップ配
置例であるがXデコーダ・ワードドライバやアドレスバ
ッファなどを含めた4MビットDRAMのチップ全体の
配置例を図57に示す。周辺回路はチップの中央に十字
型に置く。ボンディングパッドはチップ中央部に、縦方
向に周辺回路群に埋め込むように配置する。こうしてボ
ンディングパッドから入・出力回路までの配線長を短
く、かつ出来るかぎり等長にする。メモリセルアレーは
4096ワードx1024データ線対にする。データ線
は縦方向に8分割している。1本のデータ線には256
個のメモリセルが接続される。ワード線は横方向に4分
割している。1本のワード線には128個のメモリセル
が接続される。分割された1個のメモリサブアレーは5
12ワードx256データ線対の128Kビットであ
る。読出し回路(R)、書込み回路(WA)、プリチャ
ージ回路(PC)、センスアンプ(SA)は上下2個の
メモリサブアレーで図50および図53のように共用す
るものとした。図58は図57のチップをLOC(Le
ad On Chip)パッケージにボンディングした
ところである。このボンディング方法は特開昭61−2
41959で開示されている。(a)は上から見た平面
図、(b)は(a)の一点鎖線位置から見た断面図であ
る。ボンディング用ステムがボンディングパッド付近以
外のチップの大部分を上から押さえつけ、左右のステム
上の導体パタンからできるだけ短いワイヤでボンディン
グする。パッケージのピンから入出力回路までの配線長
の和を非常に短くすることが出来るので、配線遅延時間
を低減できる。またインダクタンスも小さくなり、超高
速DRAMに好適なパッケージである。さらにステム上
の導体パタンを多層配線構造にすれば、パッケージの電
源用ピンの数や位置に限定されずに電源用ボンディング
パッドを増加できるのでさらに電源配線のインダクタン
スを低減できる。
置例であるがXデコーダ・ワードドライバやアドレスバ
ッファなどを含めた4MビットDRAMのチップ全体の
配置例を図57に示す。周辺回路はチップの中央に十字
型に置く。ボンディングパッドはチップ中央部に、縦方
向に周辺回路群に埋め込むように配置する。こうしてボ
ンディングパッドから入・出力回路までの配線長を短
く、かつ出来るかぎり等長にする。メモリセルアレーは
4096ワードx1024データ線対にする。データ線
は縦方向に8分割している。1本のデータ線には256
個のメモリセルが接続される。ワード線は横方向に4分
割している。1本のワード線には128個のメモリセル
が接続される。分割された1個のメモリサブアレーは5
12ワードx256データ線対の128Kビットであ
る。読出し回路(R)、書込み回路(WA)、プリチャ
ージ回路(PC)、センスアンプ(SA)は上下2個の
メモリサブアレーで図50および図53のように共用す
るものとした。図58は図57のチップをLOC(Le
ad On Chip)パッケージにボンディングした
ところである。このボンディング方法は特開昭61−2
41959で開示されている。(a)は上から見た平面
図、(b)は(a)の一点鎖線位置から見た断面図であ
る。ボンディング用ステムがボンディングパッド付近以
外のチップの大部分を上から押さえつけ、左右のステム
上の導体パタンからできるだけ短いワイヤでボンディン
グする。パッケージのピンから入出力回路までの配線長
の和を非常に短くすることが出来るので、配線遅延時間
を低減できる。またインダクタンスも小さくなり、超高
速DRAMに好適なパッケージである。さらにステム上
の導体パタンを多層配線構造にすれば、パッケージの電
源用ピンの数や位置に限定されずに電源用ボンディング
パッドを増加できるのでさらに電源配線のインダクタン
スを低減できる。
【0081】図59は4MビットECL DRAMのピ
ン構成である。4Mワードx1ビット構成の場合アドレ
ス入力は22本ある。A0〜A11はX系アドレスでワ
ード線の切り換え用とし、A13〜A15はY系アドレ
スでデータ線の切り換え用とし、A15〜Ax1はZ系
アドレスで図47で述べたようにメインアンプの切り換
え用、すなわちスタティックカラム動作を行うためのア
ドレス入力とする。 ̄OEはアウトプットイネーブル信
号でその役割は図47、図48の説明で述べた。 ̄RE
Fはリフレッシュ制御信号で、これまでの実施例では述
べなかったが、通常のA0〜A11を切り換えてのリフ
レッシュ動作でなくチップ内部のアドレスカウンタから
発生するアドレス信号で自動リフレッシュを行うための
制御信号である。電源ピンとしては正側VCC,負側V
EEに加えて基準電圧発生回路用に揺れの少ない電圧を
供給するため専用のピンVCCR,負側VEERを割り
当てることが望ましい。このVCCR,VEERを図2
6に述べた基準電圧発生回路に供給すれば更に安定な電
圧を発生できる。
ン構成である。4Mワードx1ビット構成の場合アドレ
ス入力は22本ある。A0〜A11はX系アドレスでワ
ード線の切り換え用とし、A13〜A15はY系アドレ
スでデータ線の切り換え用とし、A15〜Ax1はZ系
アドレスで図47で述べたようにメインアンプの切り換
え用、すなわちスタティックカラム動作を行うためのア
ドレス入力とする。 ̄OEはアウトプットイネーブル信
号でその役割は図47、図48の説明で述べた。 ̄RE
Fはリフレッシュ制御信号で、これまでの実施例では述
べなかったが、通常のA0〜A11を切り換えてのリフ
レッシュ動作でなくチップ内部のアドレスカウンタから
発生するアドレス信号で自動リフレッシュを行うための
制御信号である。電源ピンとしては正側VCC,負側V
EEに加えて基準電圧発生回路用に揺れの少ない電圧を
供給するため専用のピンVCCR,負側VEERを割り
当てることが望ましい。このVCCR,VEERを図2
6に述べた基準電圧発生回路に供給すれば更に安定な電
圧を発生できる。
【0082】
【発明の効果】以上、本発明を用いればチップ内の大部
分の回路を低振幅で動作させ、MOSメモリセルはレベ
ル変換回路で高振幅に変換した信号で駆動するので、高
速・低雑音・低消費電力の半導体装置を実現できる。本
発明の応用例のひとつは超高速のECLインタフェース
BiCMOS DRAMである。その性能は例えば4M
ビットでアクセス時間5ns、サイクル時間10nsで
ある。この様な超高速DRAMではX系アドレスとY系
アドレスを同一ピンに多重化するのは実装技術上難し
く、X系とY系を別ピンとするアドレスノンマルチ方式
(非アドレス多重方式)が望ましい。しかしパッケージ
のピン数を減らし実装密度を高めたい時には高速性がや
や犠牲になるが通常DRAMと同様のアドレスマルチ方
式(アドレス多重方式)が好適である。この場合もEC
LインタフェースであればTTLに比べ信号間のタイミ
ング調整が精密に行えるのでチップ設計と実装設計の両
面からより高速性能を達成できる。これに対し4Mビッ
トをCMOSだけで造るとECLインタフェースは不可
能でTTLでアクセス時間50ns、サイクル時間12
0ns程度が限界である。この様な超高速性能の由来は
バイポーラ入・出力回路と微細化CMOSと高速アレー
構成による。すなわち入・出力回路をバイポーラカレン
トスイッチでつくり、その出力をレベル変換せず直接C
MOSプリデコーダ、デコーダを動作させるので論理段
数を低減できる。またデコーダとレベル変換回路をカレ
ントミラーで一体化し入力の電圧変化を高感度に検出し
ワード線の高振幅信号を発生する。更にメモリセルアレ
ーはスタティックワードドライバ、データ線微小信号の
直接センス、多分割メモリセルアレー等、を用いる。こ
れらによりSRAM並みのアクセス時間を達成できる。
この超高速DRAMのリフレッシュ仕様は例えば819
2サイクル/16msにする。従来のCMOS 4ビッ
トDRAMは1024サイクル/16msである。ユー
ザからみたリフレッシュによる速度損失は両者でほぼ同
じである。これはリフレッシュサイクル数が8倍でもサ
イクル時間を一桁以上小さくできるので、4Mビットリ
フレッシュ所要時間がほぼ等しくなるからである。この
ように超高速DRAMでリフレッシュサイクル数を多く
する目的は、同時駆動CMOSセンスアンプの数を減ら
し、データ線充放電にともなう電源雑音や消費電流の増
加(サイクル時間に反比例)を抑えることにある。リフ
レッシュサイクル数を8K〜16Kサイクルに増しても
よい。またECL仕様としては電源電圧、温度依存性が
小さいモトローラ社100K仕様(VEE=−4.5V
使用)がよいが電源電圧、温度依存性がやや大きいモト
ローラ社10K仕様(VEE=−5.2V使用)も入出
力回路用基準電圧発生回路を変更するだけで容易に実現
できる。この10K仕様のときもチップ内は電源電圧、
温度依存性の小さい電圧で動作させることができる。さ
らに|VEE|がより小さい特殊な仕様の時も本発明の
回路構成はそのまま利用できる。バイポーラトランジス
タ使用の利点は入出力回路や読出し回路の高速化の他
に、内部電圧発生回路の高精度化がある。周知のように
バイポーラのVEEはばらつきが小さいので高精度な内
部電圧を発生できる。特にバンドギャップジェネレータ
を用いると電源電圧、温度依存性がほとんどゼロの電圧
を発生することができる。
分の回路を低振幅で動作させ、MOSメモリセルはレベ
ル変換回路で高振幅に変換した信号で駆動するので、高
速・低雑音・低消費電力の半導体装置を実現できる。本
発明の応用例のひとつは超高速のECLインタフェース
BiCMOS DRAMである。その性能は例えば4M
ビットでアクセス時間5ns、サイクル時間10nsで
ある。この様な超高速DRAMではX系アドレスとY系
アドレスを同一ピンに多重化するのは実装技術上難し
く、X系とY系を別ピンとするアドレスノンマルチ方式
(非アドレス多重方式)が望ましい。しかしパッケージ
のピン数を減らし実装密度を高めたい時には高速性がや
や犠牲になるが通常DRAMと同様のアドレスマルチ方
式(アドレス多重方式)が好適である。この場合もEC
LインタフェースであればTTLに比べ信号間のタイミ
ング調整が精密に行えるのでチップ設計と実装設計の両
面からより高速性能を達成できる。これに対し4Mビッ
トをCMOSだけで造るとECLインタフェースは不可
能でTTLでアクセス時間50ns、サイクル時間12
0ns程度が限界である。この様な超高速性能の由来は
バイポーラ入・出力回路と微細化CMOSと高速アレー
構成による。すなわち入・出力回路をバイポーラカレン
トスイッチでつくり、その出力をレベル変換せず直接C
MOSプリデコーダ、デコーダを動作させるので論理段
数を低減できる。またデコーダとレベル変換回路をカレ
ントミラーで一体化し入力の電圧変化を高感度に検出し
ワード線の高振幅信号を発生する。更にメモリセルアレ
ーはスタティックワードドライバ、データ線微小信号の
直接センス、多分割メモリセルアレー等、を用いる。こ
れらによりSRAM並みのアクセス時間を達成できる。
この超高速DRAMのリフレッシュ仕様は例えば819
2サイクル/16msにする。従来のCMOS 4ビッ
トDRAMは1024サイクル/16msである。ユー
ザからみたリフレッシュによる速度損失は両者でほぼ同
じである。これはリフレッシュサイクル数が8倍でもサ
イクル時間を一桁以上小さくできるので、4Mビットリ
フレッシュ所要時間がほぼ等しくなるからである。この
ように超高速DRAMでリフレッシュサイクル数を多く
する目的は、同時駆動CMOSセンスアンプの数を減ら
し、データ線充放電にともなう電源雑音や消費電流の増
加(サイクル時間に反比例)を抑えることにある。リフ
レッシュサイクル数を8K〜16Kサイクルに増しても
よい。またECL仕様としては電源電圧、温度依存性が
小さいモトローラ社100K仕様(VEE=−4.5V
使用)がよいが電源電圧、温度依存性がやや大きいモト
ローラ社10K仕様(VEE=−5.2V使用)も入出
力回路用基準電圧発生回路を変更するだけで容易に実現
できる。この10K仕様のときもチップ内は電源電圧、
温度依存性の小さい電圧で動作させることができる。さ
らに|VEE|がより小さい特殊な仕様の時も本発明の
回路構成はそのまま利用できる。バイポーラトランジス
タ使用の利点は入出力回路や読出し回路の高速化の他
に、内部電圧発生回路の高精度化がある。周知のように
バイポーラのVEEはばらつきが小さいので高精度な内
部電圧を発生できる。特にバンドギャップジェネレータ
を用いると電源電圧、温度依存性がほとんどゼロの電圧
を発生することができる。
【0083】もちろん本発明と微細BiCMOSデバイ
スとを組合せれば、ECLインタフェースばかりでな
く、TTLインタフェースのBiCMOSDRAMも設
計できる。
スとを組合せれば、ECLインタフェースばかりでな
く、TTLインタフェースのBiCMOSDRAMも設
計できる。
【0084】また本発明で述べられたデコーダ、ワード
ドライバやメモリセルアレー方式と微細CMOSデバイ
スとを組合せると、バイポーラトランジスタを使わない
場合にもかなり高速のTTLインタフェースDRAMを
実現できる。この場合チップ内の定電圧発生回路として
は、例えばアイ・イー・イー・ジャーナル・オブ・ソリ
ッド−ステート・サーキッツの1988年10月号11
28頁〜1132頁(IEEE Journal of Solid-State Ci
rcuits, Vol.23, No.5, October 1988, pp.1128-1132)
に記載された回路を用いればよい。
ドライバやメモリセルアレー方式と微細CMOSデバイ
スとを組合せると、バイポーラトランジスタを使わない
場合にもかなり高速のTTLインタフェースDRAMを
実現できる。この場合チップ内の定電圧発生回路として
は、例えばアイ・イー・イー・ジャーナル・オブ・ソリ
ッド−ステート・サーキッツの1988年10月号11
28頁〜1132頁(IEEE Journal of Solid-State Ci
rcuits, Vol.23, No.5, October 1988, pp.1128-1132)
に記載された回路を用いればよい。
【図1】本発明の基本実施例を示す図。
【図2】ECL/TTLの電源電圧印加を示す図。
【図3】チップ内部信号電圧の電源電圧依存性の2つの
設定法を示す図。
設定法を示す図。
【図4】本発明の内部回路の第1の実施例を示す図。
【図5】図4の動作を説明する図。
【図6】図4Eの他の実施例を示す図。
【図7】図6の動作を説明する図。
【図8】図4Eの他の実施例を示す図。
【図9】図8の動作を説明する図。
【図10】図4Eの他の実施例を示す図。
【図11】本発明の内部回路の第2の実施例を示す図。
【図12】図11の動作を説明する図。
【図13】従来のCMOS多段インバータを示す図。
【図14】本発明の内部回路の第3の実施例を示す図。
【図15】図14の動作を説明する図。
【図16】図11及び図14を多入力とした実施例を示
す図。
す図。
【図17】図11におけるカレントミラー回路をバイポ
ーラで構成した実施例を示す図。
ーラで構成した実施例を示す図。
【図18】図4Oの他の構成を示す図。
【図19】図1EのかわりにプリデコーダPDとデコー
ダDECを用いる場合を説明する図。
ダDECを用いる場合を説明する図。
【図20】図19を具体的に構成した実施例を示す図。
【図21】半導体記憶装置のブロック図。
【図22】DRAMの内部電圧と外部電源電圧の関係の
2つの設定法を示す図。
2つの設定法を示す図。
【図23】DRAMの内部電圧と外部電源電圧の関係の
2つの設定法を示す図。
2つの設定法を示す図。
【図24】内部電圧発生回路の具体的構成例。
【図25】内部電圧発生回路の具体的構成例。
【図26】内部電圧発生回路の具体的構成例。
【図27】図26回路の発生電圧の電源電圧依存性のグ
ラフ図。
ラフ図。
【図28】本発明を用いてDRAMを構成した実施例。
【図29】図28の読出し、書込み動作を説明する図。
【図30】DRAMのデコーダとドライバの構成を示す
図。
図。
【図31】図30の動作を説明する図。
【図32】DRAMのデコーダとドライバの他の構成を
示す図。
示す図。
【図33】図32の動作を説明する図。
【図34】DRAMのデコーダとドライバの他の構成を
示す図。
示す図。
【図35】図34の動作を説明する図。
【図36】DRAMのデコーダとドライバの他の構成を
示す図。
示す図。
【図37】ECLインタフェースのアドレスバッファを
示す図。
示す図。
【図38】図37の動作を説明する図。
【図39】ECLインタフェースの他のアドレスバッフ
ァを示す図。
ァを示す図。
【図40】図39のレベル変換を説明する図。
【図41】図39の動作を説明する図。
【図42】ECLインタフェースの他のアドレスバッフ
ァを示す図。
ァを示す図。
【図43】アドレス入力バッファ制御信号を発生するた
めのECLインタフェースのCE入力バッファの構成
図。
めのECLインタフェースのCE入力バッファの構成
図。
【図44】図43の動作を説明する図。
【図45】TTLインタフェースのアドレスバッファを
示す図。
示す図。
【図46】図45の動作を説明する図。
【図47】出力回路を示す図。
【図48】図47の動作を説明する図。
【図49】TTLインタフェースの出力回路を示す図。
【図50】DRAMのセンスアンプ、書込み回路、プリ
チャージ回路を2サブアレーで共用した回路図。
チャージ回路を2サブアレーで共用した回路図。
【図51】図50の動作を説明する図。
【図52】DRAMのセンスアンプ、読出し回路、書込
み回路、プリチャージ回路を2サブアレーで共用した回
路図。
み回路、プリチャージ回路を2サブアレーで共用した回
路図。
【図53】図50回路のチップ配置図。
【図54】図50回路の別のチップ配置図。
【図55】Yデコーダ・ドライバの実施例。
【図56】Yデコーダ・ドライバの実施例。
【図57】DRAMの全体チップ配置図。
【図58】図57チップをボンディングした側面図。
【図59】4MビットDRAMのピン構成図。
L1,L2…電圧変換回路、E…デコーダ回路、I…レ
ベル変換回路、O…駆動回路、PD…プリデコーダ、D
EC…デコーダ、VCC…外部印加正側電源電圧、VE
E…外部印加負側電源電圧、VC1,VC2,VE1,
VE2…内部発生電圧、VR…ECL入力カレントスイ
ッチ参照電圧、VCS…ECLカレントスイッチ電流源
制御電圧、VL…メモリ周辺回路用電圧VC1,VC
2,VE1,VE2等の総称、W…ワード線、YS…列
選択信号線。
ベル変換回路、O…駆動回路、PD…プリデコーダ、D
EC…デコーダ、VCC…外部印加正側電源電圧、VE
E…外部印加負側電源電圧、VC1,VC2,VE1,
VE2…内部発生電圧、VR…ECL入力カレントスイ
ッチ参照電圧、VCS…ECLカレントスイッチ電流源
制御電圧、VL…メモリ周辺回路用電圧VC1,VC
2,VE1,VE2等の総称、W…ワード線、YS…列
選択信号線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 27/108 H01L 27/10 681F 21/8242 H03K 19/00 101A // H03K 19/0175 (72)発明者 伊藤 清男 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内
Claims (8)
- 【請求項1】情報を蓄積するメモリセルと、 該メモリセルに接続されるワード線と、 該ワード線に接続されるXデコーダ・ドライバ回路と、 上記メモリセルに接続されるデータ線と、 該データ線に接続される書込み・読み出し回路と、 該書込み・読み出し回路に接続されるYデコーダ・ドラ
イバ回路と、 第1の基準電圧を形成し、該第1の基準電圧と装置外部
から与えられる電源電圧から該第1の基準電圧と同じ第
1の電圧を出力する第1の回路と、 上記第1の基準電圧と異なる第2の基準電圧を形成し、
該第2の基準電圧と上記電源電圧から該第2の基準電圧
と同じ第2の電圧を出力する第2の回路と、 を有する半導体記憶装置。 - 【請求項2】上記第1の電圧は上記Xデコーダ・ドライ
バ回路およびYデコーダ・ドライバ回路のうち少なくと
も1つに与えられ、上記第2の電圧はXデコーダ・ドラ
イバ回路およびYデコーダ・ドライバ回路以外のいずれ
かの回路に与えられることを特徴とする請求項1記載の
半導体記憶装置。 - 【請求項3】上記第1の電圧及び第2の電圧は上記電源
電圧より絶対値が小さいことを特徴とする請求項1また
は2記載の半導体記憶装置。 - 【請求項4】情報を蓄積するメモリセルと、 該メモリセルに接続されるワード線と、 該ワード線に接続されるXデコーダ・ドライバ回路と、 上記メモリセルに接続されるデータ線と、 該データ線に接続される書込み・読み出し回路と、 該書込み・読み出し回路に接続されるYデコーダ・ドラ
イバ回路と、 を有し、 ワード線電圧の最大値VW>データ線電圧の最大値VD
H>データ線電圧の最小値VDL>基板電圧VBBであ
ることを特徴とする半導体記憶装置。 - 【請求項5】情報を蓄積するメモリセルと、 該メモリセルに接続されるワード線と、 該ワード線に接続されるXデコーダ・ドライバ回路と、 上記メモリセルに接続されるデータ線と、 該データ線に接続されるYデコーダ・ドライバ回路と、 上記Xデコーダ・ドライバ回路およびYデコーダ・ドラ
イバ回路に接続される周辺回路を有し、 上記Xデコーダ・ドライバ回路およびYデコーダ・ドラ
イバ回路で用いられる電圧の値が、上記周辺回路で用い
られる電圧の値と異なることを特徴とする半導体記憶装
置。 - 【請求項6】同一導電形の第1と第2の電界効果形トラ
ンジスタの各トランジスタのソースが第1の電源に接続
され、第1のトランジスタのゲートとドレイン及び第2
のトランジスタのゲートとが共通に接続された端子と第
2の電源との間に第1の入力信号によって開閉する第1
のスイッチが設けられ、第2のトランジスタのドレイン
が出力端子と接続されこの出力端子と第2の電源との間
に第2の入力信号によって開閉する第2のスイッチが設
けられたことを特徴とする半導体装置。 - 【請求項7】複数の同一導電形の電界効果形トランジス
タの各ゲートが各々異なった入力端子と接続され、各ソ
ースは共に請求項2記載の第2の電源と接続され、各ド
レインは共通に請求項2記載の第1の入力端子に接続さ
れ、この請求項2記載の出力端子に相補形電界効果形ト
ランジスタ或いは相補形電界効果形トランジスタとバイ
ポーラトランジスタで構成されかつ上記第1と第2の電
源を用いるインバータが接続された半導体装置におい
て、上記複数の同一導電形の電界効果形トランジスタの
各ゲートに接続される入力端子に加えられる入力信号の
信号振幅が上記インバータの出力端子に発生する信号振
幅よりも小さいことを特徴とする半導体装置。 - 【請求項8】情報を蓄積するメモリセルと、 該メモリセルに接続されるワード線と、 該ワード線に接続されるXデコーダ・ドライバ回路と、 上記メモリセルに接続されるデータ線と、 該データ線に接続される書込み・読み出し回路と、 該書込み・読み出し回路に接続されるYデコーダ・ドラ
イバ回路と、 を有し、 ワード線電圧の最大値と最小値の間に、データ線電圧の
最大値と最小値が位置するように設定されている半導体
記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8322798A JP3257504B2 (ja) | 1998-03-30 | 1998-03-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8322798A JP3257504B2 (ja) | 1998-03-30 | 1998-03-30 | 半導体記憶装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1066128A Division JPH02246516A (ja) | 1989-03-20 | 1989-03-20 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10293995A true JPH10293995A (ja) | 1998-11-04 |
JP3257504B2 JP3257504B2 (ja) | 2002-02-18 |
Family
ID=13796447
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8322798A Expired - Fee Related JP3257504B2 (ja) | 1998-03-30 | 1998-03-30 | 半導体記憶装置 |
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Country | Link |
---|---|
JP (1) | JP3257504B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010011432A (ja) * | 2008-05-29 | 2010-01-14 | Renesas Technology Corp | 固体撮像装置及び差動インタフェース |
JP2012084225A (ja) * | 2012-01-30 | 2012-04-26 | Toppan Printing Co Ltd | 不揮発性メモリ |
Citations (8)
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JPS63199517A (ja) * | 1987-01-23 | 1988-08-18 | シーメンス、アクチエンゲゼルシヤフト | Cmos技術によるeclコンパチブルな入力/出力回路 |
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-
1998
- 1998-03-30 JP JP8322798A patent/JP3257504B2/ja not_active Expired - Fee Related
Patent Citations (8)
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US8462251B2 (en) | 2008-05-29 | 2013-06-11 | Renesas Technology Corp. | Solid-state image sensor device and differential interface thereof |
JP2012084225A (ja) * | 2012-01-30 | 2012-04-26 | Toppan Printing Co Ltd | 不揮発性メモリ |
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Publication number | Publication date |
---|---|
JP3257504B2 (ja) | 2002-02-18 |
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