JPH10293995A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】半導体記憶装置チップ全体の高速、低雑音動作
を実現すること。 【構成】 情報を蓄積するメモリセルと、メモリセルに
接続されるワード線と、ワード線に接続されるＸデコー
ダ・ドライバ回路と、メモリセルに接続されるデータ線
と、データ線に接続される書込み・読み出し回路と、書
込み・読み出し回路に接続されるＹデコーダ・ドライバ
回路とを有し、ワード線電圧の最大値ＶＷ＞データ線電
圧の最大値ＶＤＨ＞データ線電圧の最小値ＶＤＬ＞基板
電圧ＶＢＢであることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速、低消費電力、低
雑音の半導体装置に関する。

【０００２】

【従来の技術】従来の半導体装置を高速化する手段とし
て、日経マイクロデバイス、１９８８年２月号、第５２
頁から第８４頁に記載されているようにＢｉＣＭＯＳ技
術が注目されている。

【０００３】上記のＢｉＣＭＯＳ技術とは、周知のごと
くバイポーラトランジスタとＣＭＯＳとを基本回路内又
は同一チップ上で組合せた技術でありＣＭＯＳと同等の
高集積性、低電力性を維持したままバイポーラトランジ
スタの高電流駆動能力を用いてＬＳＩの高速化を図るも
のである。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
ＢｉＣＭＯＳ技術ではＣＭＯＳに比べ、たかだか２倍の
高速化しかできない。このため、例えばダイナミック型
ランダムアクセスメモリ（ＤＲＡＭ）を現在用いられて
いる動作周波数２０〜３０ＭＨｚのＭＰＵ「ＭＣ６８０
２０（商品名、米国モトローラ社）」や「Ａ８０３８６
（商品名、米国インテル社）」と共に使うにはアクセス
時間５０ｎｓ以下が必要とされ、将来は更に高速化が望
まれるが、従来のＢｉＣＭＯＳ技術を用いたＢｉＣＭＯ
Ｓ ＤＲＡＭでは動作速度の点で限界がある。従って、
今後の情報処理機器の更なる高性能化に対しては従来の
ＢｉＣＭＯＳ技術ではもはや対応できない。

【０００５】また近年、アナログ・ディジタル共存ＬＳ
Ｉの開発が盛んであるが、このようなＬＳＩにもバイポ
ーラの微小信号検出能力を用いたＢｉＣＭＯＳ技術が注
目されている。しかし、従来のＢｉＣＭＯＳ技術ではデ
ィジタル部のＢｉＣＭＯＳ回路の論理振幅が電源電圧
（例えば５Ｖ）にほぼ等しく、しかも立上り／立下り波
形が急峻なため電源線や隣接信号線に雑音電圧を誘起
し、これが微小信号を扱うアナログ部に結合し安定動作
を損なうという問題があった。

【０００６】これらの原因はＢｉＣＭＯＳ ＬＳＩを構
成する多数のＢｉＣＭＯＳ回路の入出力信号が電源電圧
とほぼ同等の大振幅であるからである。これを解決する
ために、内部信号の振幅を下げることが有効である。例
えば、チップ外部からのＥＣＬレベルの入力信号をバイ
ポーラトランジスタのカレントスイッチ回路で受け、
０．８Ｖ〜１．６Ｖ振幅の信号を発生し、この信号でデ
コーダ回路等の大部分の内部回路を動作させることによ
りチップ全体の高速、低雑音動作が期待できる。しか
し、例えばＤＲＡＭ、ＳＲＡＭにおいてメモリセルのワ
ード線を駆動するには大振幅信号が必要となる。よっ
て、デコーダあるいはワードドライバでレベル変換をす
るため、高速で低消費電力のレベル変換回路が必要とな
る。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
め、本発明においては、チップ外部との信号の授受を行
なう入出力回路はバイポーラ、又はＢｉＣＭＯＳ回路で
構成し、このうち入力回路ではＥＣＬ／ＴＴＬレベルの
入力信号を受け、０．８Ｖ〜１．６Ｖ振幅の信号を発生
する。この信号でチップの大部分のＣＭＯＳ回路を低電
圧で動作させることによりチップ全体の高速、低雑音動
作を実現する。ＣＭＯＳ回路の低電圧動作は微細化ＭＯ
Ｓトランジスタの耐圧低下からも必要であり、たとえば
１．５Ｖ以下にとる。しかしＭＯＳメモリのワード線信
号には例えば２Ｖ以上の高振幅信号が必要である。この
低振幅から高振幅へのレベル変換回路として、同一導電
形の第１、第２のＭＯＳトランジスタの各トランジスタ
のソースを第１の電源に接続し、第１のトランジスタの
ゲートとドレイン及び第２のトランジスタのゲートとを
共通に接続したいわゆるカレントミラー構成とし、第１
のトランジスタのドレインと第２の電源との間に第１の
入力信号によって開閉する第１のスイッチを設け、第２
のトランジスタのドレインを出力端子としこの出力端子
と第２の電源との間に第２の入力信号によって開閉する
第２のスイッチを設けることによって、小振幅の第１の
第２の入力信号から大振幅（第１の電源と第２の電源の
電圧差）の出力信号を高速に発生させる。小振幅の第１
と第２の入力信号の発生回路としては、バイポーラトラ
ンジスタを用いたＥＣＬ回路又は低電圧動作ＣＭＯＳ回
路がある。上記第１、第２のスイッチがＭＯＳトランジ
スタで、そのＶＴＨ（しきい値電圧）がＥＣＬ回路の出
力振幅（例えば０．８Ｖ〜１．６Ｖ）よりも小さい場合
には、ＥＣＬ回路の出力で直接駆動することができる。
あるいはこの第１，第２のスイッチも低電圧動作ＣＭＯ
Ｓ回路の出力で駆動することもできる。これらの方式は
微細加工技術が進み、例えばゲート長が０．３μｍでＶ
ＴＨが０．２Ｖともなるとますます重要になってくる。

【０００８】

【作用】上記のようなバイポーラＥＣＬ回路あるいは低
電圧動作ＣＭＯＳ回路とレベル変換回路とを組合せて、
例えばＭＯＳメモリセルアレーの駆動回路のみ大振幅出
力とし、ＬＳＩの他のほとんどの回路を小振幅動作させ
ることにより、高速、低消費電力、低雑音のＬＳＩを実
現できる。

【０００９】

【実施例】以下、本発明を実施例を用いて詳しく説明す
る。

【００１０】図１は、本発明の基本的な実施例を示した
ものである。この図でＥＣＬ／ＴＴＬインタフェースの
入力回路、出力回路はバイポーラ、又はＢｉＣＭＯＳ回
路で構成し外部印加の電源電圧（ＶＣＣ，ＶＥＥ）で動
作させる。内部の論理回路あるいはメモリはＣＭＯＳ回
路で構成し内部電源電圧ＶＣ１，ＶＥ１等で動作させ
る。一方だけをＶＣ１あるいはＶＥ１、他方をＶＥＥあ
るいはＶＣＣで動作させてもよい。この内部回路は入力
回路からの０．８〜１．６Ｖの入力信号を受けて低振幅
で高速に動作する。Ｌ１，Ｌ２は電圧変換回路で、ＶＣ
Ｃより低く、ＶＥＥより高い電圧ＶＣ１，ＶＥ１等をＭ
ＯＳあるいはバイポーラトランジスタを用いて発生す
る。なおＶＣＣより高い電圧やＶＥＥより低い電圧をチ
ャージポンピング回路を用いれば発生することもでき
る。Ｌ１，Ｌ２にバイポーラトランジスタを用いれば電
流供給能力の増大あるいは電圧設定の高精度化に有利で
ある。なお以下に述べる一連の実施例では特に断らない
限り、集積回路はＥＣＬインタフェースで、その外部印
加電圧はＶＣＣ（高電圧電源）＝０，ＶＥＥ（低電圧電
源）＝−４．５Ｖと仮定した。ＥＣＬ採用は着目するＬ
ＳＩの高速化ばかりでなく、システム全体の高速化にも
効果が大きい。なお将来のデバイス微細化によりデバイ
ス耐圧が劣化する場合は外部印加電圧をさらに浅くする
必要がある。本発明は、ＶＥＥ＝−５．２Ｖを中心とす
る従来のＥＣＬ電源電圧からＶＥＥ＝−３Ｖ程度の浅い
電源電圧まで容易に応用できる。

【００１１】また本発明をＴＴＬインターフェースのＬ
ＳＩに適用する場合は、図２の様にＶＥＥ＝０Ｖとし、
ＶＣＣ＝３〜５Ｖと置き換え、さらに入出力回路を変更
するだけでよく、図１の内部回路群はＥＣＬ／ＴＴＬ共
通に使える。

【００１２】図３は図１の内部回路群の信号電圧の外部
印加電源電圧ＶＥＥあるいはＶＣＣに対する依存性を描
いたものである。図３（ａ）（ｂ）（ｃ）（ｄ）は共に
信号電圧はＧＮＤレベル（ＥＣＬではＶＣＣ，ＴＴＬで
はＶＥＥ）を基準とする。そして（ａ）（ｂ）はＥＣＬ
インターフェース、（ｃ）（ｄ）はＴＴＬインターフェ
ースの場合である。この図のように（ａ）（ｂ）（ｃ）
（ｄ）ともに信号振幅（＝Ｈｉｇｈ−Ｌｏｗ）はＶＥＥ
あるいはＶＣＣの変化に対し一定にして内部回路の速度
あるいは動作余裕度が電源電圧で変化しないようにする
ことが望ましい。（ａ）（ｃ）は信号の高・低電圧をＶ
ＣＣ基準で一定とするものであり、通常のバイポーラカ
レントスイッチの出力はこのようになる。（ｂ）（ｄ）
は高・低電圧をＶＥＥ基準で一定とするものである。
（ａ）（ｃ）あるいは（ｂ）（ｄ）のいずれにするかは
図１の電圧変換回路Ｌ１，Ｌ２の構成による。

【００１３】図４はメモリのデコーダ、ワードドライバ
回路を想定した内部回路の実施例である。この図におい
て、Ｅはデコーダで、バイポーラトランジスタの例えば
ＥＣＬ回路で発生させた信号を入力とし、この入力信号
振幅とＭＯＳトランジスタの｜ＶＴＨ｜の差を利用して
動作する。Ｉはレベル変換回路で、カレントミラー構成
をとり小振幅入力信号の論理をとって大振幅信号を発生
する。Ｏはワードドライバで、付加ＣＷを大振幅で駆動
する。ＶＣ１ＶＥ１は内部電源電圧、ＶＥＥは外部印加
の低電源電圧である。本実施例の特長は、Ｅに入力する
小振幅（振幅ＶＣ１−ＶＥ１）の入力信号で論理動作を
行なわせながらＷの大負荷を高振幅（振幅ＶＣ１−ＶＥ
Ｅ）で高速に駆動できることである。なお、特に混乱を
生じない限り以下ａｘ１〜ａｘｎ，ｘｉｊ，ＣＥ，φ
Ｐ、￣φＰ等は端子名と信号名とを兼ねて表しているも
のとし、ＶＣ１，ＶＥ１，ＶＣＣ，ＶＥＥ等は、電源端
子名、電源名、電圧の値を兼ねて表しているものとす
る。

【００１４】図４Ｅにおいて、Ｍ１〜Ｍｎはｐチャネル
形ＭＯＳトランジスタ（以下ｐＭＯＳＴ）で構成した論
理和回路であり、ｎチャネル形ＭＯＳトランジスタ（以
下ｎＭＯＳＴ）ＭＥ１はプリチャージ用にある。ＶＣＣ
＞ＶＣ１＞ＶＥ１＞ＶＥＥとなるように設定し、｜ＶＣ
１−ＶＥ１｜は小さな電圧差、例えば０．８Ｖとする。
ａｘ１〜ａｘｎ，￣ｘｉｊ，φＰ，￣φＰはアドレス入
力信号と、チップを動作させるか否かを決めるチップイ
ネーブル入力信号￣ＣＥ（図４では省略）から発生す
る。ａｘ１〜ａｘｎの信号はその高レベルがＶＣ１であ
り、￣φＰの信号はその低レベルがＶＥ１であり、共に
ＭＯＳＴのソース電圧と一致させている。この回路で
は、ａｘ１〜ａｘｎの論理和を小振幅のままとり、この
結果を￣Ｎ１に出力する。図４のＩでは、ＭＩ４とＭＩ
５とはカレントミラー回路を構成し、ＭＩ３とＭＩ２は
￣ｘｉｊと￣Ｎ１の信号の論理積をとりこのカレントミ
ラー回路を動作させる回路である。なお、ＭＩ３はプリ
チャージ用にある。この回路では、ＭＩ４のゲート幅Ｗ
Ｉ４とＭＩ５のゲート幅ＷＩ５の比をｍ＝ＷＩ５／ＷＩ
４（ｍ＞１）とすると、ＭＩ４に流れる電流のｍ倍の電
流がＭＩ５に流れる。￣Ｘｉｊ，￣Ｎ１，φＰの信号は
小振幅（ＶＣ１−ＶＥ１）でありその高レベルはＶＣ１
である。この回路では、￣ｘｉｊと￣Ｎ１との論理積を
とり、大振幅（ＶＣ１−ＶＥＥ）のＮ２信号にレベル変
換する。図４のＯはＮ２を入力としＷを出力するインバ
ータ回路であり、大きな負荷ＣＷを駆動する。ｐＭＯＳ
Ｔ Ｍｏ３は、雑音による誤動作を防ぐため、出力Ｗか
ら入力Ｎ２へ弱い帰還を掛けている。

【００１５】図５は図４の動作を説明するためのタイミ
ング図である。この図においてチップイネーブル入力信
号￣ＣＥ（図４では省略）が高レベル（例えば−０．８
Ｖ）の時チップ上の回路は待機状態であり、このとき入
力ａｘ１〜ａｘｎ，￣Ｘｉｊ，φＰはすべて高レベル−
２．０Ｖ、φＰは低レベル−２．８Ｖであるとする。こ
のため、Ｅでは、Ｍ１〜Ｍｎがすべてオフ、ＭＥ１がオ
ンしているため￣Ｎ１はＶＥ１と等しい−２．８Ｖとな
っている。Ｉでは、ＭＩ２はオンしているがＭＩ２がオ
フしているためＭＩ４には電流が流れず、よってＭＩ４
とカレントミラー回路を構成するＭＩ５にも電流が流れ
ず、Ｍ′Ｉ３がオンとしているためＮ２は高レベル−
２．０Ｖとなっている。Ｏでは入力Ｎ２が−２．０Ｖで
あるため出力Ｗは低レベル−４．５Ｖとなっている。次
に、チップイネーブル信号￣ＣＥが高レベルから低レベ
ル（例えば−１．６Ｖ）になると、Ｅにおいてプリチャ
ージ信号￣φＰは、−２．０Ｖから−２．８Ｖになり、
ａｘ１〜ａＸｎは外部アドレス入力信号によって各々−
２．０Ｖから−２．８Ｖに変化するか又は−２．０のま
まである。ａｘ１〜ａｘｎのうち少なくとも一つが−
２．０Ｖから−２．０Ｖに変化すると、￣Ｎ１は−２．
８Ｖから−２．０Ｖに変化し（非選択状態)、全てのａ
ｘ１〜ａｘｎが−２．０Ｖのままである場合のみ￣Ｎ１
は−２．８Ｖのままである（選択状態）。Ｉにおいて
は、プリチャージ信号φＰは−２．８Ｖから−２．０Ｖ
に変化するためＭＩ３はオフする。￣Ｘｉｊは外部アド
レス入力信号によって−２．０Ｖから−２．８Ｖに変化
する場合（選択状態）と−２．０Ｖのまま変化しない場
合（非選択状態）とがある。￣Ｎ１が−２．８Ｖのまま
でありかつ￣Ｘｉｊが−２．８Ｖに変化する場合のみ、
ＭＩ１，ＭＩ２両ＭＯＳＴがオンし電流が流れる。ここ
でも入力信号の小振幅（ここでは０．８Ｖ）とＭＯＳＴ
のＶＴＨ（例えば０．２Ｖ）の差を利用して小振幅のま
ま論理積をとっている。ＭＩ２，ＭＩ２に電流が流れる
場合にはＭＩ４のゲート（ドレイン）電圧が上昇し、Ｍ
Ｉ４がオンする。このとき前述のようにＭＩ５のゲート
幅をＭＩ４のゲート幅のｍ倍に設定しておけば、ＭＩ５
にはＭＩ４のｍ倍の電流が流れる。よってＮ２を高速に
ＶＣ１（−２．０Ｖ）からＶＥＥ（−４．５Ｖ）まで放
電することができる。このようにして、０．８Ｖ振幅
（高レベル−２．０Ｖ、低レベル−２．８Ｖ）の入力信
号から２．５Ｖ振幅（高レベル−２．０Ｖ、低レベル−
４．５Ｖ）の出力信号を発生することができる。Ｏで
は、Ｎ２が−２．０Ｖのまま（非選択状態）では出力Ｗ
は−４．５Ｖのまま変化しないが、Ｎ２が−２．０Ｖか
ら−４．５Ｖに変化する（選択状態）と出力Ｗは−４．
５Ｖから−２．０Ｖに変化する。再び￣ＣＥが低レベル
から高レベルになると、入力ａｘ１〜ａｘｎ，￣ｘｉ
ｊ，￣φＰは全て−２．０Ｖとなり、φＰは−２．８Ｖ
となる。ＥではＭ１〜Ｍｎがすべてオフ、ＭＥ１がオン
するため￣Ｎ１が−２．８Ｖとなって次のサイクルに備
え、ＩではＭＩ１がオフしＭＩ３がオンするため、Ｎ２
は−２．０Ｖとなり、このためＯではＷは−４．５Ｖと
なる。

【００１６】以上のようにして、本実施例によれば、Ｅ
で小振幅入力信号の論理をとり、Ｉで大振幅信号にレベ
ル変換し、Ｏで駆動能力を増し大負荷を高速に駆動する
ことができる。

【００１７】なお、本実施例で待機状態のときにａｘ１
〜ａｘｎ，￣ｘｉｊが全て高レベル（又は低レベル）で
ある場合を例にとったのは、ダイナミック形ランダムア
クセスメモリ（ＤＲＡＭ）に適用することを想定したた
めである。周知のようにＤＲＡＭでは待機時に全てのワ
ード線（図１のＷに相当）を非選択状態にしなければな
らない。

【００１８】図６は、図４のＥの部分だけを変形した本
発明の他の実施例である。図４のＥでは入力ａｘ１〜ａ
ｘｎの信号の論理をとるのに並列に接続したｐＭＯＳＴ
で構成したが、本実施例では、これを並列に接続したｎ
ＭＯＳＴＭ１〜Ｍｎで構成した。ＭＰはプリチャージ用
にあり、Ｍ２１，Ｍ２２は出力信号￣Ｎ１を図４のＥと
同じ極性にするためのインバータ回路である。本図の回
路Ｅの出力￣Ｎ１をそのまま図４Ｉに入力する。ａｘ１
〜ａｘｎの低レベルがＶＥ１であり、φＰの信号はその
高レベルがＶＣ１であり、共にＭＯＳＴのソース電圧と
一致させている。ここでＶＣ１，ＶＥ１はチップ内部で
外部印加電源ＶＣＣ，ＶＥＥより発生させた電圧であ
り、ＶＣＣ＞ＶＣ１＞ＶＥ１＞ＶＥＥとなるように設定
し、｜ＶＣ１−ＶＥ１｜は小さな電圧差例えば０．８Ｖ
とする。本実施例の特長は、図４ＥのｐＭＯＳＴ Ｍ１
〜Ｍｎに換えて単位ゲート幅あたりの駆動能力の大きい
ｎＭＯＳＴ Ｍ１〜Ｍｎで論理和回路を構成しその結果
をインバータ回路で反転して出力Ｅ１としたことによ
り、論理和回路をより小さなレイアウト面積で実現で
き、またインバータ回路によりＮ１に大きな負荷が付い
てもこれを高速に駆動できることにある。

【００１９】図７は図６の動作タイミング図である。最
初￣ＣＥが−２．０Ｖであり、φＰは−２．８Ｖ、ａｘ
１〜ａｘｎは全て−２．８Ｖ、このためＭ１〜Ｍｎはオ
フ、ＭＰはオンにしている。これにより、Ｍ０は−２．
０Ｖにプリチャージされ、￣Ｎ１は−２．８Ｖとなって
いる。￣ＣＥが−０．８Ｖから−１．６Ｖに変化する
と、φＰが−２．８Ｖから−２．０Ｖに変化してＭＰは
オフし、ａｘ１〜ａｘｎが外部アドレス入力信号に従っ
て各々−２．８Ｖのまま留まるか又は−２．８Ｖから−
２．０Ｖに変化する。少なくとも一つが−２．８Ｖに変
化すると、Ｎ０は−２．０Ｖから−２．８Ｖに、￣Ｎ１
は−２．８Ｖから−２．０Ｖに変化し（非選択状態）、
全てのａｘ１〜ａｘｎが−２．８Ｖのままである場合の
みＮ０は−２．０Ｖ、￣Ｎ１は−２．８Ｖのままである
（選択状態）。再び￣ＣＥが−１．６Ｖから−０．８Ｖ
に変化すると、ａｘ１〜ａｘｎは全て−１．６Ｖとな
り、φＰも−１．６Ｖとなる。よって、Ｍ１〜Ｍｎはオ
フし、ＭＰはオンするため、Ｎ９は全て−０．８Ｖ、￣
Ｎ１は全て−１．６Ｖとなる。以上により図４Ｅと同じ
出力が得られる。

【００２０】図８は、図４のＥを変形した本発明の他の
実施例である。図４のＥでは入力ａｘ１〜ａｘｎの論理
を並列に接続したｐＭＯＳＴ Ｍ１〜Ｍｎでとったが、
本実施例では、このｐＭＯＳＴ各々をカレントミラー回
路を用いた回路とした。すなわち、図４Ｅでは例えばｐ
ＭＯＳＴ Ｍ１のゲートを直接ａｘ１で駆動して￣Ｎ１
を充電したのに対して、図８ではｐＭＯＳＴ Ｍ１のゲ
ートにｐＭＯＳＴ Ｍ１１及びｎＭＯＳＴ Ｍ２１を接続
して、Ｍ２１に流れる電流（Ｍ１１に流れる電流）をカ
レントミラー回路で増幅して￣Ｎ１を駆動した。前述の
ように、Ｍ１１のゲート幅をＷ１１、Ｍ１のゲート幅を
Ｗ１とすると、Ｍ１にはＭ１１に流れる電流のＷ１／Ｗ
１１倍の電流が流れる。Ｍ２１〜Ｍ２０のソースはチッ
プ内部で発生させた電源ＶＥ２に接続される。ＭＥ１は
プリチャージトランジスタであり、そのソースはチップ
内部で発生させた電源ＶＥ１に接続される。ＶＣ１，Ｖ
Ｅ１，ＶＥ２はチップ内部で外部印加電源ＶＣＣ，ＶＥ
Ｅより発生させた電圧であり、ＶＣＣ＞ＶＣ１＞ＶＥ１
＞ＶＥ２＞ＶＥＥとなるように設定し、｜ＶＣ１−ＶＥ
１｜は小さな電圧差例えば０．８Ｖとする。ＶＥ２の電
圧をＶＥ１の電圧より低く設定する理由は動作時に、Ｍ
１〜Ｍｎをより深くオンさせるためである。Ｎ０１〜Ｎ
０ｎの電圧は、Ｍ１１〜Ｍ１ｎとＭ２１〜Ｍ２ｎとの駆
動能力比で決まるため、Ｍ１１〜Ｍ１ｎのゲート幅を極
端に小さくするか或いはＭ２１〜Ｍ２ｎのゲート幅を極
端に大きくする場合のみＶＥ２とＶＥ１とは一致でき
る。一般にはＮ０１〜Ｎ０ｎの電圧はＶＥ２より高い電
圧になるので、ＶＥ２は低く設定するとよい。また、ａ
ｘ１〜ａｘｎの低レベルはＶＥ２に、￣φＰの低レベル
はＶＥ１に一致させる。本実施例の特長は、論理和をと
るＭ１〜Ｍｎ各々をカレントミラー回路を用いて高速に
動作させたことにある。

【００２１】図９は図８の回路の動作タイミング図であ
る。￣ＣＥとａｘ１〜ａｘｎ，￣φＰとのタイミング関
係は図５と同じであり、詳しい説明は省略する。

【００２２】これにより図４Ｅと同様の出力が得られ、
次段のレベル変換回路Ｉ、駆動回路Ｏは同じ構成で良
い。よって、Ｅで小振幅入力信号の論理を取り、その結
果をＩで大振幅の信号にレベル変換し、Ｏで駆動能力を
増幅して大負荷を駆動する回路を構成することができ
る。

【００２３】図１０は、図４のＥを変形した本発明の他
の実施例である。本実施例では論理和回路をｎＭＯＳＴ
Ｍ１〜Ｍｎで構成しＭ１２，Ｍ１３からなるカレント
ミラー回路で電流増幅し、出力￣Ｎ１を駆動する。ＭＥ
１はプリチャージトランジスタである。内部電源電圧、
信号電圧の設定ならびに動作は図８，図９の実施例と同
様である。図８の実施例との違いは、図８はカレントミ
ラー回路を介して論理和をとっているのにたいして本実
施例では論理和をとった後カレントミラー回路で増幅し
ている点が異なる。本実施例の特長は、カレントミラー
回路を用いて高速な論理和回路を実現するとともに、図
８の実施例と比較して、部品数を少なくできることにあ
る。本実施例は図４Ｅと同じ機能を持ち同じ出力信号を
発生できるため、図４Ｅと同様に次段のレベル変換回路
Ｉ、駆動回路Ｏと接続できる。よって、Ｅで小振幅入力
信号の論理を取り、Ｉで大振幅信号にレベル変換し、Ｏ
で駆動能力を増幅して大負荷を駆動する回路を構成する
ことができる。

【００２４】以上、図１の基本実施例のうち内部回路の
低電圧ＣＭＯＳ回路の具体例として図４から図１０にデ
コーダ、ワードドライバ回路の実施例を説明したが、図
４のＩ，Ｏはデコーダ、ワードドライバ回路以外にも、
通常のドライバ回路として用いることもできる。次にこ
の実施例について述べる。

【００２５】図１１に本発明を通常のドライバとして用
いた一実施例を示す。図１１(ａ)において、Ｍ２はプリ
チャージ用にあり、Ｍ３，Ｍ４はＭ１のゲート入力によ
って動作するカレントミラー回路を形成し、Ｍ５，Ｍ６
は反転出力のためのＣＭＯＳインバータ回路である。入
力ＩＮとプリチャージ信号φＰの高レベルＶＣ１であ
り、これらの信号振幅は例えば０．８Ｖとする。両者は
独立の信号でもよいが、互いに一方のインバータ出力で
あってもよい。本実施例の第１の特長は、例えば０．８
Ｖの如き小振幅入力信号を受けカレントミラー回路でレ
ベル変換を行ない、出力には高レベルがＶＣ１、低レベ
ルがＶＥＥの大振幅信号を発生することである。第２
に、大負荷Ｃｏを駆動するため最終段のＣＭＯＳインバ
ータのＭＯＳゲート幅を大きくせざるをえないが、これ
をカレントミラーを用いることにより高速に駆動できる
ことである。これは、カレントミラーにより大きな電流
をＭ４に流せるためである。図１１(ｂ)は、図１１(ａ)
よりも消費電流を小さくするための実施例である。図１
１(ｂ)では、入力信号が印加されるｐＭＯＳＴ Ｍ１の
ソースと電源ＶＣ１との間にｐＭＯＳＴ Ｍ７が挿入さ
れ、このゲートがインバータの出力ＯＵＴと接続されて
いる。図１１(ａ)では、入力ＩＮが低レベルとなりＭ１
がオンすると、ＶＣ１からＶＥＥへ定常電流が流れる。
Ｍ３のゲート幅を小さく設定すれば、この電流を小さく
抑えることができるが、チップ内で多数の回路が同時に
動作する場合、全体では大きくなってしまう。図１１
(ｂ)の実施例では、ＯＵＴの信号を利用して、この電流
バスを切断し定常電流が流れないようにした。本実施例
によれば、図１１(ａ)の実施例の特長を活かしたままで
消費電流を小さく抑えることができる。

【００２６】図１１(ｂ)の回路の動作を図１２を用いて
説明する。最初φＰは−１．６Ｖ、ＩＮは−０．８Ｖで
あり、Ｍ１はオフし、Ｍ２はオンしているためＰＯは−
０．８Ｖ、ＯＵＴは−３．２Ｖである。Ｍ７はオンして
いる。次にφＰが−１．６Ｖから−０．８Ｖ、Ｉｎが−
０．８Ｖから−１．６Ｖに変化するとＭ２はオフ、Ｍ１
がオンし、カレントミラー回路がオンするためＰＯは高
速に−３．２Ｖまで放電される。これにより、ＯＵＴは
−０．８Ｖまで充電される。Ｍ７はオフするため、もは
やＭ１，Ｍｊに電流は流れない。次に、ＩＮが−１．６
Ｖから−０．８Ｖに、φＰが−０．８Ｖから−１．６Ｖ
に変化するとＭ２はオン、Ｍ１がオフし、ＰＯは再び−
０．８Ｖにプリチャージされ、ＯＵＴは−３．２Ｖに放
電される。これにより、Ｍ７は再びオンする。

【００２７】なお、このカレントミラー回路の入力用Ｍ
ＯＳＴと電源との間にＭＯＳＴを挿入して消費電流を抑
える方法は図８又は図１０の実施例に適用することもで
きる。図８の実施例では、Ｍ１ｉ（ｉ＝１〜ｎ）の各々
のソースとＶＣ１との間にｐＭＯＳＴを挿入してそのゲ
ートをすべてＮ１に接続する。また図１０の実施例では
Ｍ１２のソースとＶＣ１との間にｐＭＯＳＴを挿入して
そのゲートをＮ１に接続する。

【００２８】図１１（ａ）（ｂ）のドライバ実施例とＣ
ＭＯＳ回路とを比較する。図１３は比較のためのＣＭＯ
Ｓ回路を示す。通常のＣＭＯＳ回路では大きな負荷容量
Ｃｏを高速に駆動し、かつＩＮからみた入力容量を小さ
くするためにＣＭＯＳインバータ回路を多段に接続す
る。隣合うインバータ回路のゲート幅比は例えば２．５
とする。等しい入力容量の条件で図１１，図１３の性能
を比較する。図１１の実施例ではＭＯＳ Ｍ３，Ｍ４の
ゲート幅比Ｗ４／Ｗ３をかなり大きく設定し、Ｍ４の電
流を大きく出来るため、カレントミラー回路１段でＣＭ
ＯＳインバータ回路Ｍ５，Ｍ６のゲートを駆動できる。
一方、図１３のＣＭＯＳ回路では通常２．５倍の段間ゲ
ート幅比で構成するため、図１１の実施例と同じ入力容
量、同じ出力駆動能力を持つように構成すると多くの段
数を必要とする。よって、ＣＭＯＳ回路では消費電流が
増大するうえ、ＣＭＯＳインバータ一段の遅延時間をτ
とすると全体の遅延時間は（２ｍ＋１）Ｘτとなり、図
１１の実施例の方が小さな遅延時間となる。また、一般
にＣＭＯＳ回路の入力振幅は電源電圧の差（ＶＣ１−Ｖ
ＥＥ）を要し、これより小さな入力振幅では初段に貫通
電流が流れる。例えば、入力が（ＶＣ１＋ＶＥＥ）／２
を中心とした０．８Ｖ程度の小振幅であるとすると、２
ｍ＋１段後ではＶＣ１，ＶＥＥの大振幅信号にレベル変
換されるが、はじめの数段では貫通電流が流れ、かつ動
作速度も遅い。一方本実施例によれば、例えば図１１
（ａ）では高レベルがＶＣ１である小振幅の入力から一
段でレベル変換を高速に行なうことができる。前述のよ
うに、Ｍ１，Ｍ３に貫通電流が流れるがこれは十分小さ
くすることができ、また図１１（ｂ）のように信号変化
時しか貫通電流が流れないようにすることもできる。

【００２９】図１４に本発明を通常のドライバとして用
いた他の実施例を示す。図１４（ａ）において、Ｍ２は
プリチャージトランジスタであり、Ｍ３，Ｍ４はＭ１の
ゲート入力によって動作するカレントミラー回路を構成
し、Ｍ５，Ｍ６は反転出力のためのＣＭＯＳインバータ
である。本実施例の第１の特長は、例えば０．８Ｖの如
き小振幅入力信号でもカレントミラー回路を用いてレベ
ル変換を行ないＶＣ１−ＶＥＥの出力振幅を発生できる
ことである。第２に、大負荷Ｃｏを駆動するためＣＭＯ
Ｓインバータ回路の入力ゲート容量は大きくなるが、こ
れをカレントミラー回路を用いることによって高速に駆
動できることである。図１４（ｂ）は、図１１（ｂ）と
同様な手段で消費電流を小さくした実施例である。図１
４（ｂ）の実施例では、入力用ｎＭＯＳＴ Ｍ１のソー
スと電源ＶＥＥとの間にｎＭＯＳＴ Ｍ７が挿入され、
このゲートはインバータの出力ＯＵＴと接続されてい
る。図１４（ａ）では、Ｍ１がオンすると、ＶＣ１から
ＶＥＥへの電流バスができてしまう。そこで図１４
（ｂ）の実施例では、ＯＵＴの信号を利用して、この電
流バスを切断した。本実施例によれば、図１４（ａ）の
実施例の特長を活かしたままで消費電流を小さく抑える
ことができる。

【００３０】図１４（ｂ）の回路動作を図１５に示し
た。最初￣φＰは−２．４Ｖ、ＩＮは−３．２Ｖであ
り、Ｍ１はオフし、Ｍ２はオンしているためＰＯは−
３．２Ｖにプリチャージされており、ＯＵＴは−０．８
Ｖである。ＯＵＴが−０．８Ｖであるため（ｂ）のＭ７
はオンしている。次に、￣φＰが−２．４Ｖから−３．
２Ｖに、ＩＮが−３．２Ｖから−２．４Ｖに変化すると
Ｍ２はオフ、Ｍ１がオンし、カレントミラー回路がオン
するためＰＯは高速に−０．８Ｖまで充電される。これ
により、ＯＵＴは−３．２Ｖまで放電される。ＯＵＴが
−３．２Ｖまで放電された時（ｂ）のＭ７はオフしてい
るため、もはやＭ１，Ｍ３に電流は流れない。次に、￣
φＰが−３．２Ｖから−２．４Ｖに、ＩＮが−２．４Ｖ
から−３．２Ｖに変化するとＭ２はオン、Ｍ１がオフし
カレントミラー回路がオフするためＰＯは再び−３．２
Ｖにプリチャージされ、ＯＵＴは−０．８Ｖに充電され
る。これにより、（ｂ）のＭ７は再びオンする。

【００３１】以上のように本発明の図１１及び図１４の
実施例によれば、低振幅入力信号から高速に高振幅出力
信号を発生し、かつ大きな駆動能力を持つ回路を構成で
きる。低振幅入力信号ＩＮ，φＰは互いに図１２あるい
は図１５の関係にある独立の信号でもよいが、互いに一
方は他方のインバータ出力であってもよい。

【００３２】図１６は図１１及び図１４の実施例を論理
回路に適用した実施例である。（ａ）は図１１に対応
し、（ｂ）は図１４に対応する。電源電圧、入力信号電
圧の関係は図１１又は図１４と同様である。（ａ），
（ｂ）共に直列に接続されたＭ１１〜Ｍ１ｎで小振幅入
力信号ＩＮ１〜ＩＮｎの論理をとり、カレントミラー回
路でレベル変換を行なう。本実施例の特長は、小振幅入
力信号の論理をとり、この結果をレベル変換して、出力
を大振幅で高速に駆動することにある。なお、これら直
列に接続したＭＯＳＴ Ｍ１１〜Ｍ１ｎと直列に図１１
（ｂ）あるいは図１４（ｂ）のＭ７と同様にＭＯＳＴを
挿入して消費電流を小さくすることもできる。

【００３３】図１７はカレントミラー回路をバイポーラ
トランジスタを用いて構成した。ＰＯの低レベルはＶＥ
Ｅ＋ＶＢＥになるためＭ４のソース電位はＶＥＥ＋ＶＢ
Ｅに設定する。Ｑ２とＱ１に流れる電流は互いのエミッ
タ面積に比例する。本実施例によれば、バイポーラトラ
ンジスタの高電流駆動能力によってさらに高速にレベル
変換を行なうことができる。

【００３４】図４においてＷを駆動するＯ、及び図１
１，図１４，図１６で出力ＯＵＴを駆動するＣＭＯＳイ
ンバータの動作電圧（ＶＣ１−ＶＥＥ）が３．０Ｖ以上
であれば、これらＣＭＯＳインバータの替わりに例えば
図１８（ａ），（ｂ）のようなＢｉＣＭＯＳドライバが
使える。特に４．０Ｖ以上あれば（ａ）がよい。こうす
ると、ＢｉＣＭＯＳドライバの高電流駆動能力によって
出力をさらに高速に充放電できる。

【００３５】図４，図６，図８，図１０のデコーダ回路
では、入力ａｘ１〜ａｘｎのひとつでも変化すると多数
の非選択回路で￣Ｎ１が変化し、１ヶ又は少数の選択回
路のみで￣Ｎ１が変化しないという構成であった。しか
し、反対に１ヶ又は少数の選択回路のみでＮ１が変化
し、多数の非選択回路において￣Ｎ１が変化しない構成
をとることもできる。このような構成にすると少数の回
路でのみ￣Ｎ１が変化するため全体の消費電流を小さく
できる。以下この例を示す。図１９（ａ）（ｂ）にこの
方法の基本的な実施例を示す。ＰＤはプリデコーダ、Ｄ
ＥＣがデコーダで合わせて図４，図６，図８，図１０の
Ｅの機能を果たす。図４，図６，図８，図１０のＥでは
並列に接続したＭＯＳＴ Ｍ１〜Ｍｎで論理和回路を構
成したのに対し、図１９（ａ）又は（ｂ）のＤＥＣでは
直列に接続したＭＯＳＴ Ｍ１〜Ｍｎで論理積回路を構
成する。電源電圧ＶＣＣ，ＶＥＥ，ＶＣ１，ＶＥ１およ
び入力信号ａｘｄｅ（ｄ＝１〜ｎ，ｅ＝１〜ｋ）の電圧
関係は図５と同様である。プリデコーダＰＤは以下に述
べる理由から必要である。ＭＯＳＴ Ｍ１〜Ｍｎのゲー
トに直接ａｘｄｅ（図４Ｅのａｘ１〜ａｘｎに対応）を
接続する場合を考える。例えば４０９６個の回路のうち
１回路のみを選ぶ場合を考えると１２個のアドレス入力
からデコードしなければならない。￣Ｘｉｊで２個のア
ドレス入力をデコードするにしても、１０個のアドレス
入力からデコードしなければならない。図４Ｅの場合で
はＭＯＳＴ Ｍ１〜Ｍｎを並列に接続するので１０個で
も速度劣化は小さい。しかし図１９（ａ）又は（ｂ）の
ＤＥＣにおいて、ＭＯＳＴ Ｍ１〜Ｍｎは直列接続され
るため、１０個直列では著しく駆動能力が低下してしま
う。低振幅入力ではさらに駆動能力が低下する。そこ
で、図１９（ａ）（ｂ）では、プリデコーダ回路ＰＤを
前段に設け、直列に接続されるＭＯＳＴＭ１〜Ｍｎの数
を減らしている。図１９（ａ）で、ＰＤは複数のＡＮＤ
回路で構成されたプリデコーダ回路、ＤＥＣはプリチャ
ージ回路ＭＰと直列ｎＭＯＳＴＭ１〜Ｍｎで構成したデ
コーダ回路である。プリデコーダ回路の入力ａｘｄｅ
（ｄ＝１〜ｎ，ｅ＝１〜ｋ）、出力Ｎ０１〜Ｎ０ｎの信
号は高レベルがＶＣ１、低レベルがＶＥ１の小振幅信号
である。ａｘｄｅは例えば図５と同様に最初全て低レベ
ルであり、￣ＣＥが高レベルから低レベルへ変化する
と、外部アドレス入力に応じて低レベルのままか或いは
低レベルから高レベルへ変化する。ＰＤではこれらの入
力を受けて、各々で入力の全てが高レベルであった場合
のみ、出力Ｎ０ｉ（ｉ＝１〜ｎ）を高レベルにする。こ
れらＮ０ｉが全て高レベルである場合のみ、出力￣Ｎ１
はＶＥ１まで放電される。よって、ａｘｄｅ（ｄ＝１〜
ｎ，ｅ＝１〜ｋ）が全て高レベルになる場合のみ出力￣
Ｎ１は変化することになる。本実施例では、少数のＮ１
が変化し多数のＮ１が変化しない構成をとることができ
るため、消費電流を低減することができる。本実施例の
特長は、低消費電流、小振幅動作のデコーダ回路を実現
できることである。出力Ｎ１には直接図４の回路Ｉを接
続する。図１９（ｂ）の回路は、ＤＥＣをプリチャージ
ＭＯＳ ＭＥと論理積を取るためのｐＭＯＳＴ Ｍ１〜Ｍ
ｎで構成し、ＰＤをＯＲ回路としたものである。（ａ）
と異なり入力ａｘｄｅは最初全て高レベルであり、￣Ｃ
Ｅが高レベルから低レベルへ変化すると、外部アドレス
入力に応じて高レベルのままか或いは高レベルから低レ
ベルへ変化する。出力Ｎ１にインバータをつけて図３の
回路Ｉに接続することができる。

【００３６】図２０は、図１９のプリデコーダ回路ＰＤ
を具体的に構成した一実施例である。図２０（ａ）が図
１９（ａ）に、図２０（ｂ）が図１９（ｂ）に対応す
る。図２０（ａ）において、プリデコーダ回路ＰＤは、
図１６（ｂ）で最終段のＣＭＯＳインバータを省略しＶ
ＥＥをＶＥ１で置き換えたＡＮＤ回路である。プリチャ
ージ回路Ｍ１Ｃ〜ＭｎＣがオフになり、入力ａｘｄｅが
全て高レベルになった場合のみカレントミラー回路がオ
ンして出力Ｎａ１（ｉ＝１〜ｎ）を充電する。ＤＥＣは
図１９（ａ）のＤＥＣと同じである。本実施例の特長
は、プリデコーダ回路をカレントミラー回路を用いたＡ
ＮＤ回路で構成して高速に動作させたことにある。ま
た、プリデコーダ、デコーダ回路共に少数の選択回路の
みで電流を消費し、多数の非選択回路では電流を消費し
ないので全体の低電流化ができる。

【００３７】図２０（ｂ）のプリデコーダ回路ＰＤは、
図１６（ａ）での最終段のＣＭＯＳインバータを省略し
ＶＥＥをＶＥ１で置き換えたＯＲ回路を用いて構成し
た。プリチャージ回路Ｍ１Ｃ〜ＭｎＣがオフになり、入
力ａｘｄｅが各ＡＮＤ回路で全て低レベルになった場合
のみカレントミラー回路がオンして出力Ｎ０１を放電す
る。ＤＥＣの動作は図２０（ｂ）のＤＥＣと同じであ
る。本実施例の特長は、プリデコーダ回路をカレントミ
ラー回路を用いたＯＲ回路で構成して高速に動作させた
ことにある。

【００３８】本発明の応用は種々考えられるが、とくに
ＭＯＳメモリセルアレーを持つダイナミック形ランダム
アクセスメモリ（ＤＲＡＭ）、スタティック形ランダム
アクセスメモリ（ＳＲＡＭ）、リードオンリメモリ（Ｒ
ＯＭ）等の半導体記憶装置に適用した場合に有効であ
る。なぜなら、これらのメモリではＭＯＳメモリセルを
駆動するために高振幅信号が必要であり、かつこれらの
デコーダ回路を低振幅入力で動作させれば高速化、低雑
音化、低電源電圧の採用等を容易に行なえるからであ
る。以下、本発明をＤＲＡＭに適用した例を中心に述べ
る。

【００３９】図２１はＭＯＳメモリセルアレーを持つ半
導体記憶装置（ＤＲＡＭ，ＳＲＡＭ，ＲＯＭ）のブロッ
ク図である。Ｎ×ＭビットのＭＯＳメモリセルアレー６
と周辺回路群が示されている。図２１において、ＭＯＳ
メモリセルアレー６には、ＮＮ本のワード線ＷとＭ組の
データ線対Ｄ，￣Ｄとが交差配列され、このワード線と
データ線の交点にＮ×Ｍ個のＭＯＳメモリセルＣが配置
されている。アドレスバッファ５Ｘ、５Ｙには各々アド
レス入力Ａｘ１〜Ａｘｎ、Ａｙ１〜Ａｙｎが印加され、
その出力信号がデコーダ・ドライバ回路８Ｘ，８Ｙに伝
達される。必要に応じて５Ｘ，５Ｙには制御回路９から
の信号を印加する。デコーダ・ドライバ回路８Ｘ，８Ｙ
のうち、８Ｘによってワード線が駆動され、８Ｙによっ
て書込み・読出し回路７が駆動されＭＯＳメモリセルＣ
への情報の書込みあるいはＭＯＳメモリセルＣの情報の
読出しを行なう。また、制御回路９は、チップイネーブ
ル信号￣ＣＥ、ライトイネーブル信号￣ＷＥによって前
記デコーダ・ドライバ回路８Ｘ，８Ｙ、書込み・読出し
回路７、入力回路１０、出力回路１１及びアドレスバッ
ファ５Ｘ，５Ｙを制御するための回路である。回路１０
は、入力信号ＤＩＮによって書込み・読出し回路７に入
力する書込み情報信号を発生する入力回路である。出力
回路１１は、前記書込み・読出し回路７により読出され
た情報をＤＯＵＴへ出力するための回路である。なお、
図２１においては、Ｘ系のアドレス入力ＡＸ１〜Ａｘｎ
とＹ系アドレス入力Ａｙ１〜Ａｙｎとを別々の入力端子
より入力しているが、これらの入力端子を共用とし時間
差を設けて入力する方式、いわゆるアドレスマルチ方式
（アドレス多重方式）を採用することもできる。

【００４０】このような半導体記憶装置において、本発
明では大振幅信号が必要なＭＯＳメモリセルＣを直接制
御する周辺回路（デコーダ・ドライバ回路８Ｘ，８Ｙ）
以外の周辺回路の信号振幅を例えば０．８〜１．６Ｖと
することにより高速動作と低雑音動作を両立させる。図
２１の破線で囲んだ入出力回路はバイポーラトランジス
タを含んだカレントスイッチあるいはＢｉＣＭＯＳ回路
で構成する。これにより半導体記憶装置の高速化・低雑
音化を同時に実現できる。また本発明はアナログ・ディ
ジタル共存回路あるいはＡＳＩＣにも広く応用できる。
この半導体記憶装置は上述のように小振幅動作の回路群
（図４のＥに相当）と大振幅動作のＭＯＳメモリセルア
レー駆動回路（図４のＯに相当）から成り、小振幅信号
の回路の高速化・低消費電流化と両者を接続するレベル
変換回路（図４のＩに相当）の高速化・低消費電流化が
必要である。

【００４１】なお本発明を実現するときのチップの断面
構造は、例えば、特開昭６２−１１９９５８号の図７、
図１７〜図２０に開示されたようにすればよい。

【００４２】まず、本発明をＤＲＡＭに適用する際の内
部発生電圧と外部印加電圧の関係について述べる。外部
からチップへは高電源電圧ＶＣＣ（ＥＣＬインタフェー
スでは０Ｖ、ＴＴＬインタフェースでは例えば５Ｖ）お
よび低電源電圧ＶＥＥ（ＥＣＬインターフェイスでは例
えば−４．５Ｖ、ＴＴＬインターフェイスでは０Ｖ）を
印加する。チップ内部ではこれらの電源電圧をもとに様
々な内部電圧を発生する。主要な内部電圧としては、周
辺回路用電圧ＶＬ（周辺回路印加電圧）、基板電圧ＶＢ
Ｂ，データ線電圧（低レベル：ＶＤＬ，高レベル：ＶＤ
Ｈ），データ線プリチャージ電圧ＶＤＨ，ワード線高電
圧ＶＷなどがある。前実施例図で記したＶＣ１，ＶＥ１
等はまとめてＶＬと記す。これらの内部発生電圧の相互
の電圧差は、電圧変換回路が正常に動作しない外部電源
電圧が極めて低い場合を除いて外部電源電圧変化によら
ず一定とすることが回路の安定動作上望ましい。このと
きＥＣＬインタフェースＤＲＡＭでは、図３（ａ）のよ
うに接地電圧であるＶＣＣを基準に内部電圧値を設定
し、ＶＥＥの変化によらず内部電圧値を一定に保つ方法
と、図３（ｂ）のように内部電圧値をＶＥＥ基準で設定
し、ＶＥＥの変化に応じて内部電圧値を変化させる方法
がある。これらの選択は、電圧発生回路の設計容易性、
ＢＣＬからＴＴＬへの変換容易性、等を考慮して行なう
必要がある。後の図２８以降のＤＲＡＭ実施例では図２
３の電圧設定方法を用いる。図２２の電圧設定は図３
（ａ）の考え方でＤＲＡＭ内部電圧を構成したもので、
ワード線電圧ＶＷを最も高いＶＣＣ（＝０Ｖ）とし、こ
れをもとに他の電圧を決めたものである。一方図２３の
電圧設定は図３（ｂ）に相当し、データ線電圧（低レベ
ル）ＶＤＬをＶＥＥに一致させ、これを基準に他の電圧
を決めたものである。図２２，図２３ともに、ＶＢＢは
ＶＤＬ−１Ｖ，ＶＤＨはＶＤＬ＋１．５Ｖ（メモリセル
の蓄積電圧１．５Ｖ）、ＶＷはＶＤＨ＋１Ｖとし、ＶＤ
Ｈは（ＶＤＬ＋ＶＤＨ）／２としている。また、ＶＬは
図２２ではＶＣＣ−１．５Ｖ、図２３ではＶＥＥ＋１．
５Ｖとし、いずれも周辺回路を１．５Ｖの一定振幅で動
作させようとしている。なお、図２２のＶＢＢではＶＢ
Ｂ＝ＶＤＬ−１Ｖとしたが、メモリの周辺回路でＶＥＥ
を直接用いる回路ではこのＶＢＢでは不都合が生じる。
この場合には特開昭６２−１１９９５８号に開示されて
いるようにメモリセルアレーやセンスアンプの基板には
図２２のＶＢＢ、その他の周辺回路の基板にはＶＥＥ又
はこれより低い電圧を分けて印加するのが望ましい。ま
た、図２２，図２３の実線は｜ＶＥＥ｜が６Ｖより大き
い領域でも相互の電圧差を一定に保ちチップ全体の安定
動作を狙ったものであるが、集積回路によってはエージ
ング試験をかけたい場合がある。この時は図２２，図２
３中の破線に示したように、｜ＶＥＥ｜が大きい領域で
データ線振幅や周辺回路動作電圧を増加させれば、チッ
プ内の不良素子の有無を｜ＶＥＥ｜大でも動作試験で判
定することが出来る。なお、図２３に示した内部発生電
圧のＶＥＥ依存性の設定法をＴＴＬインタフェース（Ｖ
ＣＣ＝＋５Ｖ中心，ＶＥＥ＝０Ｖを印加）で用いる場合
は、内部発生電圧はＶＥＥからみて一定電位となる。

【００４３】図２４，図２５は上記周辺回路用電圧ＶＬ
の発生回路例である。このうち図２４回路のＶＬは図２
２の特性になり、図２５回路のＶＬは図２３の特性にな
る。図２４（ａ）ではＶＬ＝−（１＋ＲＳ１／ＲＳ２）
×ＶＢＥとなり、（ｂ）ではＶＬ＝−（１＋ＲＳ１／Ｒ
Ｓ２）×２ＶＢＥとなる。（ａ）（ｂ）ともにＶＥＥ依
存性がない。（ａ）（ｂ）での電流源ＩＳ１は（ｃ）の
ようにバイポーラトランジスタ、ダイオードと抵抗で構
成できる。これらのＶＬはＶＢＥと抵抗比で決まるので
高精度でかつＶＥＥ依存性が小さい特長がある。抵抗比
を変えて２値以上のＶＬをつくりＶＣ１，ＶＥ１あるい
はＶＥ２とし、図４〜図１９のＣＭＯＳ回路に給電すれ
ばこれら回路の出力電圧はＧＮＤから一定レベルとなり
信号振幅も一定となる。図２５（ａ）ではＶＬ＝ＶＥＥ
＋（１＋ＲＳ１／ＲＳ２）×ＶＢＥ、（ｂ）ではＶＬ＝
ＶＥＥ＋（１＋ＲＳ１／ＲＳ２）×２ＶＢＥとなる。
（ａ）（ｂ）での電流源ＩＳ１は（ｃ）のようにバイポ
ーラトランジスタ、ダイオードと抵抗で構成できる。こ
れらのＶＬもＶＢＥと抵抗比で決まるので、ＶＥＥから
一定の電圧を高精度に発生できる。抵抗比を変えて２値
以上のＶＬをつくりＶＣ１，ＶＥ１あるいはＶＥ２と
し、図４〜図１９のＣＭＯＳ回路に給電すればこれら回
路の出力電圧はＶＥＥから一定レベルとなり、信号振幅
も一定となる。

【００４４】さて図２４，図２５のＶＬ発生回路は構成
が簡単でＶＥＥ依存性が小さい反面、温度依存性を持
つ。これはＶＢＥに負の温度依存性（−１．６ｍＶ／
℃）があるからである。電源電圧（ＶＥＥ）依存性、温
度依存性が共に小さいＶＬはバイポーラバンドギャップ
ジェネレータを用いて発生できる。図２６はこのＶＬ発
生回路である。この回路は特願昭６２−１２３７９７に
詳細に開示されたＴＴＬ用回路を図２の方法に従ってＥ
ＣＬ用に変換したものである。ＶＬの値にＥＣＬ入出力
回路用の基準電圧ＶＲ，ＶＣＳも同時につくった。ＶＬ
は図４〜図１９あるいは後に述べる実施例でのＶＣ１，
ＶＣ２として用いるのがよい。ＶＬをＶＥ１としては使
用できない。これは図２６のＶＬは電流供給はできるが
電流吸収ができないからである。ＶＬをこれらＣＭＯＳ
回路のＶＣ１として給電すればこれら回路の出力電圧は
ＶＣ１（Ｈｉｇｈ）あるいはＶＥＥ（Ｌｏｗ）となり、
信号振幅（Ｈｉｇｈ−Ｌｏｗ）はＶＥＥや温度に依存せ
ず一定となる。ＶＲは後の実施例で述べるようにＥＣＬ
入力カレントスイッチの参照電圧に用いる。ＶＣＳは後
の実施例で述べるようにＥＣＬ出力カレントスイッチの
電流源制御電圧に用いる。こうしてＥＣＬ１００Ｋ仕様
を実現できる。さて図２６は定電圧発生回路と電流増幅
回路の動作について説明する。定電圧発生回路はいわゆ
るバンドギャップジェネレータを用いて構成しており、
外部電源電圧ＧＮＤ，ＶＥＥより電圧ＶＲＥＦ，ＶＲ，
ＶＣＳを発生する。本実施例では、出力電圧ＶＲＥＦは
Ｒ４，Ｒ５の比により任意の値に設定できる。電流増幅
回路では上記の電圧ＶＲＥＦと等しい電圧ＶＬを発生す
る。バイポーラによる電流増幅回路を設けたことによ
り、ＶＬからの電流供給能力が大きくなり、かつ負荷電
流が時間と共に高速に変化する場合でも出力電圧ＶＬの
値を精度よくＶＲＥＦと等しく保つことができる。ＶＣ
１，ＶＣ２のように２値以上のＶＬを得たいときがあ
る。このためにはＲ４，Ｒ５比の異なるＶＲＥＦ発生回
路と電流増幅回路を２組以上設ければよい。ＶＢＧ発生
回路は共用できる。電圧ＶＢＧ，ＶＲＥＦ，ＶＲ，ＶＣ
Ｓは以下の様に表わされる。

【００４５】

【数１】 ＶＢＧ≒ＶＢＥ（ＶＢＥ＋ｋＴ・ｌｎγ・Ｒ１／ｑ・Ｒ２） …（ １）

【００４６】

【数２】 ＶＲＥＦ≒ＶＥＥ（ＶＢＧ−ＶＥＥ）・（Ｒ４＋Ｒ５）／Ｒ５＋ＶＢＥ …（２）

【００４７】

【数３】 ＶＲ≒２ＶＢＥ−ｋＴ・ｌｎγ・Ｒ１／ｑ・Ｒ２） …（３）

【００４８】

【数４】 ＶＣＳ≒ＶＥＥ（ＶＢＥ＋ｋＴ・ｌｎγ・Ｒ１／ｑ・Ｒ２） …（４ ） となる。但しｋはボルツマン定数、Ｔは絶対温度、ｑは
電子電荷量、ＶＢＥｉはＱｉのベース・エミッタ間順方
向電圧である。γはＱ４とＱ２のエミッタ電流密度の比
であり、Ｑ４とＱ３のエミッタ面積により調節できる。
簡単化のためＶＢＥ１、ＶＢＥ２、ＶＢＥ５、ＶＢＥ
６、ＶＢＥ７＝ＶＢＥとおいた。実際にはエミッタ電流
密度を等しくとることにより実現できる。よく知られて
いるように、ＶＢＣ−ＶＥＥ、ＶＣＳ−ＶＥＥ、｜ＶＲ
｜がシリコンのバンドギャップ電圧１．２Ｖになると温
度係数がゼロになるのでこの回路はバンドギャップジェ
ネレータと呼ばれる。

【００４９】さて以上の回路を用いると外部電源電圧Ｖ
ＥＥが過大になっても電圧ＶＲＥＦ−ＶＥＥは一定であ
るのでチップ内回路群の微細なＭＯＳＴを破壊から守る
ことができる。その反面有効なエージングテストを実施
するには必ずしも適さないこともある。そこでＲ３とＱ
３を付加して、外部電源電圧ＶＥＥが過大になると電圧
ＶＲＥＦ−ＶＥＥをＶＥＥの下降にともなって上昇する
ようにした。図２６の電流増幅回路はバイポーラトラン
ジスタを用いて出力ＶＬが変動してもＭ３のゲート電圧
にフィードバックをかけＶＬがＶＲＥＦと等しくなるよ
うにしたものである。ФＯＰ，ФＯＰはチップの待機時
と動作時を切り替える信号で、差動アンプの動作電流と
負荷抵抗を連動して切り替えている。これは動作時（Ф
ＯＰ：Ｈｉｇｈ、￣ФＯＰ：Ｌｏｗ）は大電流で高速
に、待機時（ФＯＰ：Ｌｏｗ、￣ФＯＰ：Ｈｉｇｈ）は
小電流に抑えるためである。ここでＭ１、Ｍ２、Ｍ３は
Ｗ／Ｌの大きいｎＭＯＳ、Ｍ４、Ｍ５、Ｍ６はＷ／Ｌの
小さいｎＭＯＳ（Ｌ：ゲート長、Ｗ：ゲート幅）であ
り、Ｒ６は低抵抗、Ｒ７は高抵抗である。

【００５０】以上述べてきた図２６の回路の出力ＶＬ−
ＶＥＥ，ＶＲ，ＶＣＳ−ＶＥＥのＶＥＥ依存性をそれぞ
れ図２７（ａ）（ｂ）（ｃ）に示す。（ａ）ではＶＬと
してＶＣ１，ＶＣ２を示した。ＶＬ−ＶＥＥは通常動作
域（−３Ｖ＞ＶＥＥ＞−６Ｖ）では一定である。ＶＥＥ
＜−６Ｖはエージング域で｜ＶＥＥ｜の増加につれＶＬ
−ＶＥＥは増加する。一方ＶＲ，ＶＣＳ−ＶＥＥはＶＥ
Ｅ＜−３Ｖで一定となる。ＶＥＥ＞−３Ｖではバンドギ
ャップジェネレータが正常に動作しない。また図には示
さないがバンドギャップジェネレータの特長により温度
依存性をほとんどゼロにできる。

【００５１】図２８は、ＤＲＡＭのメモリセルアレーと
続出し・書込み回路を具体的に構成した実施例である。
この図の読出し・書込み方式は以後のＤＲＡＭ実施例の
基本になるものである。図２８は図２１のブロック６，
７に該当するＤＲＡＭ主要部に加え、アドレスバッファ
５ＸやＸデコーダ・ワードドライバ８Ｘを簡単に図示し
た。メモリセルアレーは、良く知られた１トランジス
タ、１キャパシタを用いたダイナミック形メモリセル
で、その他にＭＯＳトランジスタで構成されるプリチャ
ージ回路、センスアンプ、読出し回路、書込み回路より
なる。本構成の特長は読出し回路と書込み回路を分離し
たことである。ワード線Ｗのうち一本が高電位に駆動さ
れると、このワード線と接続されたメモリセルからデー
タ線（Ｄ，￣Ｄの一方）に微小な読出し電圧が現われ
る。これを各データ線対毎にセンスアンプで増幅し、メ
モリセルへ再書き込みを行なう。読出し動作は、これと
並行して読出し回路により行なわれる。読出し回路は、
選択セルから読出されたデータ線の微小電圧信号を電流
信号に変換する差動アンプで、４ヶのＭＯＳＴ ＭＤ
１，ＭＤ２，ＭＳ１，ＭＳ２とで構成される。ＭＤ１，
ＭＤ２のゲートはデータ線と接続され、ＭＳ１，ＭＳ２
のゲートはＹ系駆動回路出力ＹＳＲと接続される。ＹＳ
Ｒが高レベルとなる読出し回路のみ電流が流れ、電流信
号が出力線に現われる。一方書込み回路は、書込みデー
タ入力線ＷＩ，￣ＷＩとデータ線Ｄ，￣Ｄとを接続する
ＭＷ１，ＭＷ２よりなる。なお、メモリセル、センスア
ンプ、Ｄ，Ｄは一つしかこの図には示していないが、例
えば４０９６ワード線×１０２４データ線対で４メガｂ
ｉｔを構成する場合には、Ｄ，Ｄはもちろん１０２４
対、メモリセルは４１９４３０４ヶあり、センスアンプ
はデータ線対毎に設ける。

【００５２】図２８の実施例の読出し、書込み動作を図
２９を用いて説明する。ここでは、ＥＣＬインターフェ
イスを想定して、ＶＣＣ＝０Ｖ、ＶＥＥ＝−４．５Ｖ、
ＶＣ１＝３．０Ｖの場合を例に説明する。また、データ
線振幅は１．５Ｖとし、低レベルを−４．５ＶとＶＥＥ
に一致させ、高レベルは−３．０Ｖとする。ワード線信
号電圧は非選択時は−４．５Ｖ（ＶＥＥ）、選択時は−
２．０Ｖとする。まず、読出しサイクルの動作を説明す
る。最初、￣ＣＥは高レベル−０．８Ｖでありチップは
待機状態である。この時、外部アドレス入力信号Ａｘｋ
に依らずａｘｋ，ａｘｋは高レベル−３．０Ｖに固定さ
れ、ワード線Ｗ１、列選択信号線ＹＳＲｊ，ＹＳＷｊは
全て非選択の低レベルである。この時、￣φＰＣは高レ
ベルでありデータ線Ｄ，Ｄは中間電圧−３．７５Ｖにプ
リチャージされている。出力ＤＯＵＴは、低レベル−
１．６Ｖとなっている。次に、￣ＣＥが高レベル−０．
８Ｖから低レベル−１．６Ｖに変化するとチップは動作
状態になる。￣φＰＣは低レベルになる。その時の外部
アドレス入力信号Ａｘｋ，Ａｘｋによってａｘｋ，ａｘ
ｋ等が変化し、Ｗ１，ＹＳＲｊ（ｉ＝１〜４０９６，ｊ
＝１〜１０２４）のうち一部のものが−４．５Ｖから高
レベルに変化する。Ｗ１が高レベル−２．０Ｖになるこ
とによって、このワード線に接続されるメモリセルのト
ランジスタがオンし、図２９に示すようにデータ線に微
小信号電圧が発生する。これらのデータ線対が接続され
る読出し回路のうちＹＳＲｊが高レベルにあるもののみ
から電流信号が取り出され、出力回路に伝達される。こ
の出力回路が後述するように高感度であれば、ＣＭＯＳ
センスアンプによるデータ線信号の増幅を待たずに、出
力ＤＯＵＴに出力信号を発生する。この読出し動作と並
行して、ＣＭＯＳセンスアンプによって、全データ線の
微小信号電圧は読みだし回路がＹＳＲｊによって選択さ
れるか否かにかかわらず高レベル−３．０Ｖ、低レベル
−４．５Ｖまで差動増幅される。この時、まだＷ１が−
２．０Ｖのままでありメモリセルには読出しと同じ情報
が再書込みされる。なお、読出しサイクルではＷＥは高
レベル−０．８ＶでありＹＳＷｊは低レベルであるの
で、書込み回路は動作しない。￣ＣＥが再び低レベル−
１．６Ｖから高レベル−０．８Ｖに変化すると、Ｗｉ，
ＹＳＲｊは全て低レベル−４．５Ｖとなる。また、Ｄ，
￣Ｄは共に−３．７５Ｖにプリチャージされ、ＤＯＵＴ
も−１．６Ｖとなる。

【００５３】次に、書込みサイクルでは、最初の状態は
読出しサイクルと同じであるが、￣ＷＥは高レベル−
０．８Ｖから低レベル−１．６Ｖに変化する。読出しサ
イクルと同じくＷｉ，ＹＳＲｊがそれぞれ一本のみ高レ
ベルとなるとともにＹＳＷｊが−４．５Ｖから−３．０
Ｖとなり、ＭＷ１，ＭＷ２がオンする。このため、書込
みデータ信号ＷＩ，ＷＩが選択データ線対に伝達され
て、選択メモリセルに情報が書込まれる。なお、非選択
のＹＳＷｊに対応するメモリセルには、ＣＭＯＳセンス
アンプによって最初と同じ情報が再書込みされる。￣Ｃ
Ｅ，￣ＷＥが再び低レベル（−１．６Ｖ）から高レベル
（−０．８Ｖ）に変化すると、全てのメモリセルは非選
択となり書込み回路もオフする。また、プリチャージ回
路が動作を開始しＤ，￣Ｄは共に−３．７５Ｖにプリチ
ャージされる。

【００５４】図２８のデコーダ、ワードドライバ８Ｘに
は図４，図６，図８、図１０を用いることができる。こ
こでは更にＤＲＡＭのデコーダ、ワードドライバに好適
な実施例を述べる。

【００５５】図３０はプリデコーダＰＤでレベル変換を
行なってデコーダはワード線と同じ高振幅（＝ＶＣ１−
ＶＥＥ）で動作させる回路の実施例を示す。ＰＤはカレ
ントミラー回路で構成したプリデコーダ回路であり、Ａ
ＮＤ論理のプリデコードとレベル変換を同時に行なう。
ＤＥＣは、図１９（ａ）のＤＥＣと同じ構成のデコーダ
回路であるが、図１９（ａ）のＶＥ１の替わりにＶＥＥ
を用いている。１個のＤＥＣの出力￣Ｎｘ１で４個のワ
ードドライバを制御する。ＷＤ１〜ＷＤ６は、図３Ｏと
同じ構成のワードドライバである。Ｍｘ１〜Ｍｘ４は、
ＤＥＣの出力￣Ｎｘ１とＷＤ１〜ＷＤ４の入力を接続す
るスイッチの役目をするｎＭＯＳＴである。ａｘｄｅ
（ｄ∞１〜ｎ，ｅ＝１〜ｋ），φＰ，￣φＰは小振幅信
号であり、ｘｉｊはＷの信号振幅と等しい大振幅信号で
ある。これらは外部アドレス信号及び￣ＣＥから発生す
る。本実施例の特長は、小振幅の信号ａｘｄｅからカレ
ントミラー回路を用いて高速にデコードを行ない、大振
幅の信号を発生できることにある。この回路の動作を図
３１を用いて説明する。ここでは、ＶＣ１＝−２．０
Ｖ、ＶＥ１＝−２．８Ｖ、ＶＥＥ＝−４．５Ｖとする。
ＰＤにおいて、最初￣φＰは−３．７Ｖ、ａｘｄｅは全
て−２．８Ｖであり、Ｍ１１〜Ｍ１ｋ，Ｍｎ１〜Ｍｎｋ
はオフし、ＭＣ１〜ＭＣｎはオンしている。このため、
ＮＤ１〜ＮＤｎは−４．５Ｖにプリチャージされてい
る。ＤＥＣにおいては、ＮＤ１〜ＮＤｎが−４．５Ｖの
ためＭ１〜Ｍｎはオフし、φＰが−２．８ＶのためＭＰ
１はオンしている。￣Ｎｘ１は−２．０Ｖにプリチャー
ジされている。Ｍｉｊのゲートに入力する信号ｘｉｊは
−４．５Ｖであり、Ｍｉｊはオフしている。Ｏでは、Ｎ
２は−２．５Ｖになっており、Ｗは−４．５Ｖである。
次に、ＣＥが高レベルから低レベルへ切り替わると、φ
Ｐ，￣φＰは反転しプリチャージ回路はオフし、外部ア
ドレス信号に応じてａｘｄｅは−２．８Ｖのままか或い
は−２．０Ｖとなる。Ｍ１１〜Ｍ１ｋ，Ｍｎ１〜Ｍｎｋ
においてその入力ａｘｄｅが全て−２．０Ｖなった場合
のみカレントミラー回路がオンし、ＮＤｉ（ｉ＝１〜
ｎ）は−０．８Ｖに充電される（選択状態）。全てのＮ
Ｄｉが充電されたときのみ、￣ＮＸ１が放電される（選
択状態）。￣ＮＸ１が放電された状態で、ｘ１１が−
２．０ＶになるとＭＸ１はオンし、Ｎ２１は−４．５Ｖ
に放電され、Ｗ１は−２．０Ｖに充電される（選択状
態）。￣ＣＥが低レベルから高レベルへ切り替わると、
φＰ，￣φＰは再び反転してプリチャージ回路はオン
し、ａｘｄｅは全て−２．８Ｖとなり、ＮＤｉ（ｉ＝１
〜ｎ）は全て−４．５Ｖ、よってＭ１〜Ｍｎはオフし￣
ＮＸ１は−２．０Ｖに再びプリチャージされ、Ｎ２１は
−２．０Ｖ−ＶＴＨ（ＭＸ１）に上昇したあとフィード
バックＭＯＳ ＭＯ３で−２．０Ｖまで上昇する。その
後ｘｉｄも全て−４．５ＶとなりＭｉｊはオフする。こ
れによってＷ１は全て−４．５Ｖの低レベルとなる。

【００５６】図３２は、プリデコーダからの低振幅
（１．５Ｖ）の入力信号Ｎ０１，Ｎ０ｊ，￣Ｎ０ｋとｘ
ｉｊ（ｉ，ｊ＝１，２）をデコードして、高振幅（２．
５Ｖ）のＷｉ（ｉ＝１〜４）を発生する回路である。こ
れら低振幅入力信号は低電圧ＣＭＯＳプリデコーダの出
力あるいは図２０のようなカレントミラー構成のプリデ
コーダＰＤの出力Ｎ０１〜Ｎ０ｎである。図３０と比べ
ｘｉｊの振幅が小さくて済み、またドレイン駆動なので
寄生容量が小さく高速化できる。ＤＥＣでは、Ｎ０ｉ，
Ｎ０ｊ，￣Ｎ０ｋを直列に接続されたｎＭＯＳＴ Ｍ
ｉ，Ｍｊのゲートまたはソースに接続し、Ｎ０１，Ｎ０
ｊ，￣Ｎ０ｋの論理積を取り、この結果でＭＰ１，ＭＰ
２で構成されたカレントミラー回路を動作させる。ＭＰ
３はプリチャージ用であり、そのゲートは￣φＰで制御
する。カレントミラー回路の出力Ｎｘ１はｎＭＯＳＴ
Ｍｘ１〜Ｍｘ４のゲートに接続される。Ｍｘ１〜Ｍｘ４
のドレインは各々ｘｉｊに、ソースは各々Ｎ２ｘ１〜Ｎ
２ｘ４と接続される。ＷＤ１において、Ｎ２ｘ１はＭ
１，Ｍ４で構成されるＣＭＯＳインバータ回路の入力と
なる。このＣＭＯＳインバータ回路でＷ１を駆動する。
Ｍ１はφＰＨで制御されるプリチャージ回路、Ｍ２は誤
動作防止のためにＣＭＯＳインバータ回路の出力Ｗ１か
ら入力Ｎ２ｘに弱い帰還をかける回路である。Ｍ１，Ｍ
２，Ｍ３のソースはワード線用高電圧ＶＣ２と接続さ
れ、Ｍ４のソースはＶＥＥと接続する。

【００５７】図３２の動作を図３３を用いて説明する。
ここでは、ＶＣ２＝−２．０Ｖ，ＶＣ１＝−３．０Ｖ，
ＶＥＥ＝−４．５Ｖの場合を例にとる。まず最初、プリ
デコーダ回路の出力Ｎ０ｉ，Ｎ０ｊは低レベル−４．５
Ｖ、￣Ｎ０ｋは高レベル−３．０Ｖであるためカレント
ミラー回路はオフし、￣φＰは高レベル−３．０Ｖであ
るためカレントミラー回路の出力Ｎｘ１は−４．５Ｖに
プリチャージされており、Ｍｘ１〜Ｍｘ４はオフしてい
る。￣ｘｉｊは全て−３．０Ｖの高レベルである。ま
た、ＷＤ１〜ＷＤ４においてＭ１がオンしているためＮ
２ｘ１〜Ｎ２ｘ４は−２．０Ｖにプリチャージされてい
る。このため、Ｗ１〜Ｗ４は−４．５Ｖとなっている。
次に、￣φＰ，φＰＨが反転しプリチャージ回路はオフ
する。Ｎ０ｉ，Ｎ０ｊが高レベルとなり￣Ｎ０ｋが低レ
ベルとなった場合のみ、Ｍｉ，Ｍｊに電流が流れカレン
トミラー回転がオンする。カレントミラー回路がオンし
てＮｘ１が−３．０Ｖまで充電されかつ￣ｘｉｊが−
４．５Ｖに変化した場合のみＮ２ｘ１〜Ｎ２ｘ４は４．
５Ｖまで放電され、よってＷ１は−２．０Ｖまで充電さ
れる。再び、￣φＰが高レベルに、φＰＨが低レベルに
反転し、またＮ０ｉ，Ｎ０ｊは全て低レベルに、￣Ｎ０
ｋは全て高レベルとなると、カレントミラー回路はオフ
しプリチャージ回路がオンするため、全てのＷ１は−
４．５Ｖとなる。

【００５８】図３４は、図３２のＤＥＣを変更し、論理
積をｐＭＯＳＴで、カレントミラー回路をｎＭＯＳＴで
構成したものである。この特長はｐＭＯＳデコーダ使用
と入力信号電圧を全てＶＣＣ基準としたことである。図
３４のＤＥＣにおいて￣Ｎ０ｉ，￣Ｎ０ｊ，Ｎ０ｋは直
列に接続されたｐＭＯＳＴ Ｍ１，Ｍｊのゲートまたは
ソースに接続され、￣Ｎ０ｉ，￣Ｎ０ｊ，Ｎ０ｋの論理
積をとる。この結果でｎＭＯＳＴ ＭＰ１，ＭＰ２で構
成されたカレントミラー回路を動作させる。ＭＰ３はプ
リチャージ用であり、そのゲートはφＰで制御する。カ
レントミラー回路の出力Ｎ０ｘはＭＣ１，ＭＣ２で構成
したＣＭＯＳインバータ回路に入力する。Ｋの出力ＮＸ
１はｎＭＯＳＴ Ｍｘ１〜Ｍｘ４のゲートに接続する。
ｘｉｊはＭｘ１〜Ｍｘ４のソースに入力する。Ｍｘ１〜
Ｍｘ４のドレインは各々Ｎ２ｘ１〜Ｎ２ｘ４と接続され
る。Ｎ２ｘ１はＷＤ１のＭ５のゲートに接続される。Ｍ
３，Ｍ４はＣＭＯＳインバータ回路を構成し，Ｗ１を駆
動する。Ｍ１はφＰＨで制御されるプリチャージ回路、
Ｍ２は誤動作防止のためにＣＭＯＳインバータ回路の出
力Ｗ１から入力Ｎ２ｘ１に弱い帰還をかける回路であ
る。Ｍ１，Ｍ２，Ｍ３のソースはＶＣＣ（ＧＮＤ）と接
続されＭ４，Ｍ５のソースはＶＥ２と接続する。ワード
線の高レベルはＧＮＤ、低レベルはＶＥ２と等しい。

【００５９】図３５を用いて図３６の動作を説明する。
ここでは、ＶＥ１＝１．５Ｖ，ＶＥ１＝−２．５Ｖ，Ｖ
ＥＥ＝−４５．５Ｖの場合を例にとる。まず最初、プリ
デコーダ回路の出力￣Ｎ０ｉ，￣Ｎ０ｊは高レベル０
Ｖ，Ｎ０ｋは低レベル−１．５Ｖであるためカレントミ
ラー回路はオフし、φＰは低レベル−１．５Ｖであるた
めカレントミラー回路の出力Ｎ０ｋは０Ｖにプリチャー
ジされている。このためＣＭＯＳインバータ回路により
Ｎｘ１は低レベル−１．５Ｖとなっている。よって、Ｍ
Ｘ１〜Ｍｘ４はオフしている。ｘｉｊは全て−２．５Ｖ
である。Ｍ５のゲートは−２．５Ｖとなっており、Ｍ５
はオフしている。また、ＷＤ２においてＭ１がオンして
いるためＮ３ｘ１は０Ｖにプリチャージされているため
Ｎ３ｘ１は０Ｖにプリチャージされている。このため、
Ｗ１は−２．５Ｖとなっている。他のＷＤ２〜ＷＤ４も
全て−２．５Ｖとなっている。次に、φＰ，φＰＨが反
転しプリチャージ回路はオフする。￣Ｎ０ｉ，￣Ｎ０ｊ
が低レベル−１．５Ｖとなり、Ｎ０ｋが高レベル０Ｖと
なった場合のみ、Ｍｉ，Ｍｊに電流が流れカレントミラ
ー回路がオンする。カレントミラー回路がオンしてＮ０
ｘが−１．５Ｖまで放電され、Ｎ１ｘは０Ｖまで充電さ
れる。ここでＮｘ１が０Ｖに充電されかつｘｉｊが０Ｖ
に変化した場合のみＮ２ｘ１は−２．５Ｖから０Ｖとな
り、ＷＤ１のＭ５をオンされる。これにより、Ｎ３ｘ１
は−２．５Ｖまで放電され、よってＷ１は０Ｖまで充電
される。次に再び、φＰ，φＰＨが低レベルになり、Ｎ
０ｉ，Ｎ０ｊは全て高レベルにＮ０ｋは全て低レベルに
なり、ｘｉｊが低レベルになる。このため、カレントミ
ラー回路やＭ５はオフし、プリチャージＭＯＳ Ｍ１が
オンするため、全てのＷｉは再び−２．５Ｖの低レベル
となる。

【００６０】さて、これまでプリデコーダあるいはデコ
ーダにカレントミラー回路を用いてきた。カレントミラ
ーは高速である反面、カレントミラーの起動信号（ａｘ
１〜ａｘｎ，Ｎ０ｉ，Ｎ０ｊ，Ｎ０ｋ，φＰ，φＰ等）
の信号レベルあるいはチップ内電源電圧がばらつくとオ
フであるべきカレントミラーがオンしてしまいワード
線、列選択信号線が多重選択されるおそれがある。この
ような誤動作を避けるためカレントミラーのスイッチ用
ＭＯＳ（例えば図３０のＭ１１〜Ｍ１ｎ，Ｍｎ１〜Ｍｎ
ｋ，ＭＣ１〜ＭＣｎ，図３２と図３４のＭ１，Ｍｊ，Ｍ
Ｐ２）のスレッショルド電圧ＶＴＨを通常のＭＯＳのＶ
ＴＨより大きく設定するのがよい。例えば通常のＭＯＳ
のＶＴＨが０．２Ｖの時、これらを０．４Ｖと大きくす
ればよい。

【００６１】本発明の基本実施例は図１であり必ずしも
プリデコーダあるいはデコーダにカレントミラー回路を
使う必要はない、図３６はカレントミラー回路を使わな
いデコーダ・ワードドライバの構成例である。回路は図
３２と、動作は図３３とほぼ同じである。カレントミラ
ーを用いないので速度はやや遅いが動作はより安定であ
る。これは図３６の入力ＭＯＳ Ｍｉ，Ｍｊが少しオン
してもＩＮＶ１が反転しなければ誤動作は起きないから
である。

【００６２】さて、これまでの説明の中で、アドレスバ
ッファ出力ａｘ１〜ａｘｎは￣ＣＥが高レベル（待機状
態）では、全て高レベル或いは全て低レベルになるとし
た。次にこのようなａｘ１〜ａｘｎを発生するためのア
ドレスバッファ回路の構成方法を図３７〜図４６に示
す。

【００６３】図３７は、￣ＣＥ及びチップ外部アドレス
入力信号Ａｘ１〜Ａｘｎ（代表してＡｘｋと記す）を受
けて上述のａｘ１〜ａｘｎを発生するアドレスバッファ
回路の一実施例である。この回路は上述の待機状態でア
ドレスバッファ出力を高レベルに固定する機能と定めら
れた期間で出力をラッチする機能を有する。Ｑ１とＩＥ
１は外部入力Ａｘｋを受け信号レベルを下げるエミッタ
フォロワ回路である。ＶＲはカレントスイッチの参照電
圧で−２．０Ｖである。Ｑ５，Ｑ６からの２組の差動出
力のうち、ａｘｋ，￣ａｘｋは後段回路への出力信号で
あり、Ｎ２，￣Ｎ２はラッチ用フィードバック信号であ
る。Ｑ７，Ｑ８はラッチ用カレントスイッチ回路であ
る。アドレス入力信号で動作するＱ２，Ｑ３とラッチを
行なうＱ７，Ｑ８の電流切り換えはＭＯＳＴ Ｍ１，Ｍ
２とそのゲート制御信号ＸＬ，￣ＸＬによって行なう。
Ｑ４は￣ＣＥ１が高レベルの時（待機状態）はアドレス
入力の如何に依らず出力ａｘｋ，￣ａｘｋを高レベルに
固定するためのトランジスタである。￣ＣＥ１の高レベ
ルはＡｘｋ′（ＡｘｋよりＶＢＥレベルシフトした信
号）の高レベルより高く、低レベルはＡｘｋ′の高・低
レベルの中間値に設定する。図３７の動作を図３８を用
いて説明する。￣ＣＥが−０．８Ｖの時待機状態であ
り、￣ＸＬは−３．７Ｖ、ＸＬは−４．５Ｖとなってお
り、Ｑ２，Ｑ３，Ｑ４のカレントスイッチ回路が活性化
している。￣ＣＥ１は−１．２Ｖと高いので、アドレス
入力Ａｘｋに依らず、出力ａｘｋ，￣ａｘｋは高レベル
に固定される。次に、￣ＣＥが−０．８Ｖから−１．６
Ｖに切り替わると、￣ＣＥ１が−２．０Ｖとなり、Ａｘ
ｋに応じてａｘｋ，￣ａｘｋおよびＮ２，￣Ｎ２に差動
信号が現われる。このあとＸＬ，￣ＸＬが反転し、Ｑ
７，Ｑ８のカレントスイッチ回路が活性化し、その時の
出力状態を保つ。この状態でＡｘｋが変化しても、出力
ａｘｋ，￣ａｘｋは変化しない。再び、￣ＣＥが−１．
６Ｖから−０．８Ｖに切り替わると￣ＣＥ１が−１．２
Ｖに戻るため、ａｘｋ，￣ａｘｋおよび￣Ｎ２，Ｎ２は
高レベルに固定される。ａｘｋ，ａｘｋの信号振幅はＩ
ＣＳ１×Ｒ１できまり０〜２Ｖ程度に調整できる。

【００６４】次にアドレスバッファの出力にレベル変換
回路をつけＶＥＥ基準の出力信号を発生する実施例を図
３９に示す。この回路待機状態でアドレスバッファ出力
を固定する機能と定められた期間で出力をラッチする機
能を有する。図３７回路と異なる点はレベル変換回路を
つけたこと、ラッチ回路をＭＯＳ差動回路で構成したこ
と、ラッチ回路のＭ１，Ｍ２の共通ソース点に電流源を
設けたこと、待機状態でａｘｋ，￣ａｘｋを低レベルに
固定したことである。次にこれらの効果を説明する。ま
ずレベル変換回路の効果を図４０に示す。カレントスイ
ッチ回路の出力Ｎ１，￣Ｎ１の電位は原理的にＶＣＣか
ら決まる。レベル変換回路の出力あるいはそのインバー
タ出力ａｘｋ，￣ａｘｋは高レベルＶＣ１，低レベルは
ＶＥＥとなる。これはＶＣＣ基準（図３（ａ））からＶ
ＥＥ基準（図３（ｂ））に変換したことになる。後段Ｃ
ＭＯＳ回路に電圧ＶＣ１，ＶＥＥを印加して動作させる
場合に好適な信号レベルである。図３０から図３４に述
べた後段回路の実施例が全て使える。またラッチ回路を
バイポーラでなくＭＯＳ差動回路で構成したことにより
Ｎ１，￣Ｎ１につく寄生容量が減少するのでＡｘｋから
ａｘｋ，￣ａｘｋまでの応答速度を高速化できる。逆に
ラッチ回路の速度は遅くなるがアクセス時間のクリティ
カルパスではないので問題はない。ラッチ回路のＭ１，
Ｍ２の共通ソース点に電流源を設けたことによりＸＬ，
￣ＸＬは差動信号であればよくそのレベル設定が容易に
なる。図４１は図３９回路の動作を説明したものであ
る。待機時はＣＥ２の低レベルによりａｘｋ，￣ａｘｋ
を低レベル固定にする。動作時はＣＥ１が低レベル、￣
ＣＥ２が高レベルになりアドレス入力によりａｘｋ，￣
ａｘｋが変化する。

【００６５】図４２は図３９を更に改良したものであ
る。図３９と異なる点はラッチ用のＭＯＳ差動回路を除
去し後段のＩＮＶ１とＩＮＶ１１，ＩＮＶ２とＩＮＶ２
１で自動ラッチ回路を構成したこと、カレントスイッチ
のコレクタ負荷にクランプ用ダイオードを置いたこと、
電流源ＩＥ１，ＩＣＳ１をＭＯＳトランジスタで具体化
したことである。ＶＧはＶＥＥ基準の定電圧である。動
作の様子は図４１と等しい。ＭＯＳ差動回路の除去によ
りＮ１，￣Ｎ１の寄生容量は更に小さくなる。Ｄ１〜Ｄ
２はバイポーラトランジスタＱ２，Ｑ３の飽和防止用ク
ランプダイオードである。コレクタ低電位はＶＣＣ−２
ＶＢＥにクランプされる。ＩＮＶ１１，ＩＮＶ２１は駆
動能力の小さいＣＭＯＳインバータが望ましい。ＩＮＶ
１，ＩＮＶ２の反転を妨げないからである。破線で囲ん
だＭ１，Ｍ２，Ｍ３は図４２中に示したように１個のＭ
ＯＳ Ｍ１に置き換えてもよい。￣ＸＬが低レベルにな
るとラッチ状態になるとともに電流をゼロにできるので
低電力化できる。ただし多数のアドレスバッファの電流
をＸＬで同時にオン、オフするとチップ内外の電源ノイ
ズが大きくなる欠点がある。

【００６６】以上の図３７，図３９，図４２のアドレス
バッファの制御用パルス￣ＣＥ１，ＣＥ２を発生するた
めの￣ＣＥ入力バッファの構成例を図４３に、その動作
波形を図４４に示す。￣ＣＥ１の信号レベルを出すため
抵抗による０．４Ｖのレベルシフト回路を設けた。ＣＳ
Ｐはスピードアップコンデンサである。ＣＥ２の信号レ
ベルは高レベルがＶＣ１，低レベルがＶＥＥとなる。

【００６７】またこの他のＥＣＬアドレスバッファの構
成例として特開昭６１−１７０９９２の図１６，図３２
に示したようにアドレスバッファのエミッタフォロワ出
力でワイアドオア接続を行ないプリデコーダ動作あるい
は待機時の電圧固定を行なってもよい。

【００６８】また図３７〜図４３は、ＥＣＬインタフェ
ースを例に説明してきたが、本発明はＴＴＬインタフェ
ース構成でも構成でき本発明の特長をそのまま生かせ
る。図４５はＴＴＬインタフェースのアドレスバッファ
回路の実施例で、図４６はその動作説明図である。図４
５において、ＩＮＶ１は外部アドレス入力信号Ａｘｋを
受け、ＶＣＣ，ＧＮＤレベルまで増幅する。ＭＰ１〜Ｍ
Ｐ４，Ｍｎ１〜Ｍｎ４とＩＮＶ２はＸＬ，￣ＸＬで制御
されるラッチ回路、ＮＡＮＤ１，ＮＡＮＤ２はＣＥ１に
よって出力を待機時に高レベルに固定し、動作時に一方
の出力のみ低レベルに変化させる。図４５中に示したよ
うに初段のＩＮＶ１のみ電源電圧ＶＣＣ，ＧＮＤを印加
し、ラッチ回路以降の後段は電圧ＶＣ１，ＧＮＤ印加で
低振幅動作させる。図４６では、ＶＣ１は１．５Ｖ、外
部入力信号￣ＣＥ，ＡｘｋはＴＴＬ入力ワースト条件を
想定し高レベル２．４Ｖ、低レベル０．８Ｖとしてい
る。最初、￣ＣＥが高レベルである時、￣ＸＬは低レベ
ルでありＸＬは高レベルであるため、Ａｘｋの変化によ
ってＮ１も変化する。また、ＣＥ１は低レベルであるた
め、出力ａｘｋ，￣ａｘｋは高レベルに固定される。次
に、￣ＣＥが高レベルから低レベルに変化すると、ＣＥ
１も低レベルから高レベルに変化するため、ａｘｋ，￣
ａｘｋにはＮ１の信号に応じた出力信号が現われる。次
にＸＬ，￣ＸＬは切り替わりＮ１は固定される。￣ＣＥ
が再び低レベルから高レベルに変化すると、ＣＥ１も高
レベルから低レベルに変化するためａｘｋ，￣ａｘｋは
高レベルに固定される。ＸＬ，￣ＸＬは切り替わって、
ラッチが解除され次サイクルに備える。

【００６９】次に、図２０の実施例などに用いる出力回
路の構成例を示す。図４７は、ＥＣＬインタフェース出
力回路の構成例であり、図４８はその動作の説明図であ
る。このバイポーラを主体とした回路は３Ｖ以上の電源
電圧を必要とするのでＶＣＣ，ＶＥＥの電源電圧を印加
することにした。図４７の破線で示すように出力回路は
便宜上３個の回路ブロックＭＡ１，ＭＡ２，ＯＢに分け
られる。ＭＡ１ではメモリセル読出し回路からの出力線
ＲＯ，￣ＲＯを入力とし電流電圧変換回路とバイポーラ
差動増幅回路を経て出力ＣＯ，￣ＣＯを取り出す。Ｒ
Ｏ，￣ＲＯには、データ線の信号電圧に応じた電流信号
が現われる。Ｑ１〜Ｑ４、Ｒ１，Ｒ２，Ｄ１，Ｄ２，Ｉ
１〜Ｉ４の回路ではこの電流信号を電圧信号に変換す
る。Ｑ１，Ｑ２のベースには定電圧ＶＢ（例えば、−
０．８Ｖ）が印加され、ＶＢＥの値が電流量にあまりよ
らないことを利用してＲＯ，￣ＲＯの電圧変換を抑えて
いる。これによって、ＲＯ，￣ＲＯの寄生容量による遅
延を小さくしている。Ｑ５，Ｑ６，Ｍ１は差動増幅回路
であり、これを活性化させるか否かは￣ＣＥ，￣ＷＥと
アドレス入力から発生したφＭＡｊで決定する。例えば
ＭＡ１は各サブアレー毎に設けφＭＡｊによりどのサブ
アレーからの情報を後段に伝えるかを選択する。メモリ
セルのワード線や列選択線を選択したままφＭＡｊだけ
を切り換えることにより、複数のメモリセルからのデー
タを高速で切り換える、いわゆるスタティック動作も可
能である。ＣＯ，￣ＣＯにはやはり電流信号が現われ
る。ブロックＭＡ２ではこれをＭＡ１と同様に電圧信号
に変換しＭＯ，￣ＭＯを取り出す。ＭＡ２内にある破線
で囲んだＱ９，Ｑ１０，Ｍ１はラッチ回路でありメモリ
セルからの読出しデータを保持する。ＤＲＡＭセルの再
書込み動作、あるいはプリチャージ動作の期間でもＤＯ
ＵＴに読出しデータを出し続けることができる。このラ
ッチ回路はブロックＭＡ１内に設けてもよい。この場合
ＳＯ，￣ＳＯがベース入力で、ＲＯ，￣ＲＯがコレクタ
出力となる。この構成にするとＤＲＡＭセルの再書込動
作、あるいはプリチャージ動作の期間でもφＭＡｊだけ
を切り換えることにより、いわゆるスタティック動作も
可能である。ブロックＯＢは出力バッファであり、Ｑ７
のエミッタよりＤＯＵＴを取りだす。￣φＯＥは待機時
または書込みサイクルにおいてＱ１５をオンさせＤＯＵ
Ｔを低レベルに固定するためである。

【００７０】図４８は上記のスタティックカラム動作を
含めた読出し動作説明図である。￣ＣＥ，￣ＯＥ，Ａｘ
ｋ，Ａｙｋ，Ａｚｋは外部入力信号である。このうち￣
ＯＥはアウトプットイネーブル信号で低レベルの時ＤＯ
ＵＴに有効データを出す。Ａｘｋはワード系アドレス信
号群，Ａｙｋは列選択系アドレス信号群，ＡｚｋはφＭ
Ａｊを切り換えるためのアドレス信号群である。￣Ｃ
Ｅ，￣ＯＥがＬｏｗの期間にＡｚｋだけを切り換え、ス
タティックカラム動作を行なう。また￣ＣＥがＨｉｇｈ
のプリチャージ期間になってもＯＥがＬｏｗであればＤ
ＯＵＴに有効データを出す。なお図４７では省略したが
ＲＯ，￣ＲＯ，ＣＯ，￣ＣＯ，ＭＯ，￣ＭＯは寄生容量
が大きいので高速の連続サイクル動作では前サイクルの
履歴でアクセス時間に影響することがある。この場合こ
れらの差動信号ラインにイコライザ用のＭＯＳを設け待
機期間に同電位にするとよい。

【００７１】図４９はＴＴＬインタフェース出力回路を
示す図である。前段のＭＡ１，ＭＡ２の構成は図４７と
同じでよい。ただ電源電圧を図２に従ってＧＮＤ⇒ＶＣ
Ｃ、ＶＥＥ⇒ＧＮＤに置き換えればよい。ＭＡ２の出力
ＭＯ，￣ＭＯはブロックＯＢの構成上、ダイオードのレ
ベルシルトをやめ、また信号振幅を０．８Ｖから１．５
Ｖ程度に増加するのが望ましい。ブロックＯＢは図４７
と異なる。ＯＢではＭＯ，￣ＭＯを入力信号としてカレ
ントミラーＭ３〜Ｍ１３で大振幅に変換して、出力トラ
ンジスタＭ１４，Ｍ１５を駆動している。ＴＴＬでは待
機時または書込みサイクルでは高レベルのφＯＥにより
出力ＤＯＵＴを高インピーダンスにする。待機時または
書込みサイクルではＯＢに貫通電流は流れない。￣φＯ
Ｅの振幅もＶＣＣとするのがよい。図４９には低振幅系
（ＶＣ１，ＧＮＤ動作）からのレベル変換回路も示す。
この回路は図１３のドライバと類似しているがプリチャ
ージ信号をやめ低振幅差動信号φＯＥ，￣φＯＥをカレ
ントミラー制御に用いたものである。簡単に高速のレベ
ル変換ができる。

【００７２】次に高速で占有面積が大きくならないメモ
リセルアレー構成について述べる。図２８ではＮワード
ＸＭデータ線対のメモリセルアレー構成についてデータ
線の分割について言及しなかった。大容量メモリでＭの
数が増大すると、データ線寄生容量が増大しデータ線の
読出し信号電圧が減少し、高速読出し動作或いは安定動
作が不可能になる。そこで特開昭５７−１９８５９２号
にはデータ線を多分割し、データ線寄生容量を減少させ
る方法が提案されている。この方式を図２８にそのまま
適用することができる。すなわち、分割サブアレー毎に
図２８の構成とする。しかし分割された各データ線毎
に、センスアンプ、プリチャージ回路や書込み回路、読
出し回路が必要であるため、チップ面積が増大し、ＤＲ
ＡＭの特長である高集積性を損なうおそれがある。さ
て、図２８、図２９に示したようにＤＲＡＭの高速読出
しのためには、メモリセル読出し直後でセンスアンプ増
幅前の微小なデータ線電圧差を検出し後段の出力回路に
送る必要がある。そこで読出し回路はデータ線に直結し
高速読出しの特長を保ったまま、センスアンプや書込み
回路は２つの分割サブアレーで共用し、チップ面積の増
加を抑えることが考えられる。図５０では左右２組のデ
ータ線対ＤＬ，￣ＤＬ及びＤＲ，￣ＤＲの各組ごとに読
出し回路が設けられ、書き込み回路（ＭＷ１，ＭＷ
２）、データ線ショート回路（ＭＳ１，ＭＳ２，ＭＳ
３）、センスアンプ（ＭＡ１，ＭＡ２，ＭＡ３，ＭＡ
４）は２組のサブアレーで共用し、どちらのデータ線対
とこれらの回路を接続するかはＭＯＳスイッチＭＣＬ
１，ＭＣＬ２またはＭＣＲ１，ＭＣＲ２のオン、オフで
制御する構成とした。ＳＨＲＬ，ＳＨＲＲはこれらのゲ
ート制御信号である。書込み回路及び読出し回路は図２
８に示した書込み回路及び読出し回路と同じ回路であ
る。ＤＬ，￣ＤＬと接続される読出し回路はＹＳＲＬ
で、ＤＲ，￣ＤＲと接続される読みだし回路はＹＳＲＲ
で制御する。ＹＳＲＬ，ＹＳＲＲは￣ＹＳ信号と￣ＡＸ
ＳＬあるいは￣ＡＸＳＲとのＮＯＲ回路から発生する。
書込み回路はＹＳＷ制御し、ＹＳＷは￣ＹＳと￣ＷＣＬ
とのＮＯＲ回路から発生する。本回路の特長は、以下の
通りである。第１に、２組のデータ線対で書込み回路、
センスアンプ、プリチャージ回路を共用することによっ
て素子数を減らすことができ、又レイアウト面積も小さ
くできるということである。第２に、読出し回路の動作
時には、データ線対と書込み回路、センスアンプ、プリ
チャージ回路とを切り離すことができるため、読出し時
のデータ線の寄生容量が減少しデータ線信号電圧の増大
による高速化ができることである。読出し時のデータ線
寄生容量は、センスアンプ、プリチャージ回路、書込み
回路による部分が無くなり約３０％減少する。

【００７３】図５１は左サブアレー読出し、右サブアレ
ー読出し、左サブアレー書込みの連続３サイクル動作を
示す。左サブアレー・右サブアレーの切り換えは￣ＡＸ
ＳＬ及び￣ＡＸＳＲで、読出し・書込みの切り換えは￣
ＷＣＬで行なう。ここでは、ＥＣＬインターフェイスを
想定して、ＶＥＥ＝−４．５Ｖ、ワード線電圧ＶＷ＝−
２．０Ｖ，データ線高電圧ＶＤＨ＝−３．０Ｖ，データ
線低電圧ＶＤＬ＝−４．５Ｖ，プリチャージ電圧ＶＤＨ
＝−３．７５Ｖの場合を例に説明する。左サブアレーワ
ード線ＷＬ，右サブアレーワードＷＲとＳＨＲＬ，ＳＨ
ＲＲおよび￣φＰＣは振幅２．５Ｖ、その他は１．５Ｖ
とする。なお、図５０の回路はサブアレー毎に設けるた
めチップ内で多数あるが、￣ＳＨＲＬ，ＳＨＲＲおよび
￣φＰＣは各々一つの信号線でこれら全てを駆動すると
は限らず、通常はアドレス信号により分割駆動すること
が多い。最初、￣ＣＥが高レベル−０．８Ｖであり、全
ワード線Ｗは低レベル−４．５Ｖ、全列選択信号線￣Ｙ
Ｓは高レベル−３．０Ｖ、ＳＨＲＬおよびＳＨＲＲは共
に高レベル−２．０Ｖ、￣φＰＣは高レベル−２．０Ｖ
である。このため、ＤＬ，￣ＤＬとＤＲ，￣ＤＲは共通
プリチャージ回路でショートされ、−３．７５Ｖとなっ
ている。￣ＣＥが、高レベル−０．８Ｖから低レベル−
１．６Ｖになると、ＳＨＲＬ，ＳＨＲＲおよび￣φＰＣ
はいったん−２．０Ｖから中間電圧−４．０Ｖまで下げ
る。−４．５Ｖまで下げてもよい。この動作はアドレス
によらず、全て同時に動作させるほうがアドレス制御が
いらない分高速である。これにより、データ線対は共用
している書込み回路、センスアンプ、データ線ショート
回路と切り離される。この後たとえば左サブアレー内の
ＷＬが選択され高レベル−２．０Ｖになると、データ線
対ＤＬ，￣ＤＬに微小信号電圧が現われる。ＹＳが選択
され低レベル−４．５Ｖになると、この微小信号電圧は
読出し回路によって直ちに出力回路に伝達される。左右
の読出し回路はＹＳＲＬ，ＹＳＲＲにより一方のみが動
作する。データ線対の微小信号電圧はこの後ＣＭＯＳセ
ンスアンプによって増幅される。この前にＳＨＲＬは−
２．０ＶとなりＤＬ，￣ＤＬがＣＭＯＳセンスアンプと
接続され増幅されるが、ＳＨＲＲは−４．５ＶとなりＣ
ＭＯＳセンスアンプが動作してもＤＲ，￣ＤＲに信号が
伝達されない。左右のサブアレーがいずれも非選択の場
合がある。この時はセンスアンプは非動作である。ＳＨ
ＲＬおよびＳＨＲＲは図５１の破線のように中間レベル
にしたままか、或いは両者を高レベルに戻してもよい。
また、￣φＰＣはＣＭＯＳセンスアンプが動作する前に
はさらに−４．５Ｖまで下げる。左右のサブアレーがい
ずれも非選択の場合、図５１の破線に示すように￣φＰ
Ｃを中間電位に保ち、プリチャージ期間で全ての￣φＰ
Ｃを高電位に戻せばよい。ＤＬ，￣ＤＬの信号はＣＭＯ
Ｓセンスアンプで再書込みに十分な電圧まで増幅され
る。つぎに、￣ＣＥが低レベルから高レベルになると、
Ｗと￣ＹＳは非選択となり、読出し回路とセンスアンプ
もオフする。この後￣φＰＣが高レベル−２．０Ｖとな
って、データ線対はショートされる。また、ＳＨＲＬお
よびＳＨＲＲは再び−２．０Ｖとなり、左右のデータ線
は−３．７５Ｖにプリチャージされる。また、読出し回
路を図５０のような構成にした時、後段には高感度のア
ンプを用いなければこの方式の高速動作を十分に発揮で
きない。高感度のアンプとしては、例えば図４７または
図４９に示した主にバイポーラトランジスタを用いた回
路が好適である。あるいはＣＭＯＳ回路のみで構成する
ことができ、この例としてアイ・エス・エス・シー・シ
ー １９８８、ダイジェスト・オブ・テクニカルペーパ
ーズ、第１７４頁〜第１７５頁（ISSCC 1988, Digest o
f Techinical Papers, pp. 174-175）の図３（Ｆｉｇ．
３）に示された回路があげられる。なお、回路のレイア
ウト配置において、￣ＹＳを発生するＹデコーダ・ドラ
イバを分割したメモリセルアレーの各アブアレー間に設
ける場合は、ＹＳ信号線はデータ線と平行には走らない
ので、￣ＹＳ信号によるデータ線への雑音の誘起は生じ
ない。また、Ｙデコーダ・ドライバを図２８のようにチ
ップ内の１ヶ所に集中して配置する場合には￣ＹＳ信号
は、多数のサブアレーに属する読出し回路、書込み回路
を図５０のように制御する必要がある。この場合、￣Ｙ
Ｓ信号線はメモリセルアレー上を通るので容量カップリ
ングによるデータ線への雑音誘起が問題となる。特に上
記のように増幅前のデータ線微小信号を読出す方式では
問題となる。この問題に対しては、例えばアイ・イー・
ディー・エム １９８８、ダイジェスト・オブ・テキニ
カルペーパーズ、第５９６頁〜第５９９頁（IEDM 1988,
Digest of Technical Papers, pp.596-599）の図１
（Ｆｉｇ．１）のようにデータ線と￣ＹＳ線とを異なる
配線層で形成したり、更にはこれらの間に遮蔽用のプレ
ート層を設けたメモリセルを用いれば解決できる。こう
したメモリセルの配線構成例を以下に示す。ワード線は
ポリシリコンと第一層アルミの複合構造で造り、これら
を数個所でショートする。データ線はポリシリコンワー
ド線の上にシリサイドで造る。その上にポリシリコンま
たはタングステンでメモリセル蓄積容量の共通プレート
層を造る。その上に第１層アルミのワード線を設ける。
更にこの上にワード線と直交しデータ線に平行に第２層
アルミの￣ＹＳ線を設ける。以上によりワード線とデー
タ線の低抵抗化、および￣ＹＳ線とデータ線とのカップ
リング防止を満たしたうえ、後述の図５３，図５４，図
５７のセルアレー構成が可能となる。

【００７４】図５２は読出し回路、書込み回路、プリチ
ャージ回路、センスアンプ全てを左右のサブアレーで共
用し、さらに読出し出力線（ＲＯ，￣ＲＯ）、書込み入
力線（ＷＩ，￣ＷＩ）を共通化したものである。この方
式では読出し回路の動作前にＳＨＲＬ，ＳＨＲＲを制御
する等タイミング数が多くなりやや遅くなるが共通化に
より占有面積を更に小さくできる。ＹＳＲは￣ＹＳ信号
のインバータ出力を用いる。書込み回路はＹＳＷで制御
し、ＹＳＷは￣ＹＳとＷＣＬとの論理回路から発生す
る。この論理回路は図５０のように通常のＮＯＲあるい
はＮＡＮＤ回路を用いてもよいが、ＷＣＬラインの寄生
容量が増加しＷＣＬ信号の遅延時間が増加する。なぜな
らＷＣＬは多数のデータ線対毎にある論理回路を共通に
駆動するからである。ＷＣＬラインの寄生容量を低減す
るための具体的回路構成を図５２中に示した。この回路
はＭＯＳトランジスタのドレイン容量がゲート容量より
小さいことを利用してＷＣＬラインの寄生容量を低減し
た。少数の選択列（ＹＳ：Ｌｏｗ）のみゲート容量が見
える。

【００７５】図５０の読出し回路、書込み回路、プリチ
ャージ回路、センスアンプの共用を複数のメモリサブア
レーで行ったところを描いたのが図５３である。ＣＡ１
〜ＣＡｎはデータ線方向にｎ分割されたメモリサブアレ
ーである。Ｒはデータ線と直結した読出し回路、ＳＡ，
ＰＣ，ＷＡはそれぞれ左右のサブアレーで共用するセン
スアンプ、プリチャージ回路、書込み回路である。左右
のデータ線対ＤＬ，￣ＤＬ，ＤＲ，￣ＤＲとＳＡ，Ｐ
Ｃ，ＷＡとの間には図５２で述べたＭＯＳスイッチがあ
る。Ｙデコーダ・ドライバの出力￣ＹＳは複数のＲ，Ｗ
Ａの部分で図５０で述べた￣ＡＸＳＬ，￣ＡＸＳＲ，￣
ＷＣＬとの論理をとり必要な回路のみを活性化する。こ
の図では１本の￣ＹＳ線は１データ線対だけを制御して
いるが１本のＹＳ線で複数のデータ線対を制御すること
もある。これはメモリセルの寸法が小さくなると面積の
大きいＹデコーダ・ドライバを１データ線対毎に置くこ
とが困難となるからである。この場合１本のＹＳ線で２
組以上のデータ線対に対応する２組以上の読出し回路・
書込み回路を活性化することになるので２組以上の読出
し・書込みデータを出力回路あるいは書込み入力バッフ
ァで１部のアドレス信号を使って絞る必要が生じる。図
５４は１本の￣ＹＳ線で２個のデータ線対を制御するも
のである。更にこの図ではセンスアンプ、プリチャージ
回路、書込み回路は左右のサブアレーで図５３と同様に
共用するが、センスアンプ、プリチャージ回路、書込み
回路を互いにサブアレーの反対側に２データ線対ピッチ
に１組ずつ置いた。これはメモリセルの寸法が更に小さ
くなるとセンスアンプ、プリチャージ回路、書込み回路
さえも１データ線対毎に１組置くことが困難となるから
である。こうするとメモリセルの寸法は回路の複雑なＹ
デコーダ・ドライバ、センスアンプ、プリチャージ回
路、書込み回路の寸法に依存せず、メモリセルとして必
要な蓄積容量や加工技術の限界まで小さくすることが出
来る。またセンスアンプ、プリチャージ回路、書込み回
路はチップの両端を除いて、左右のサブアレーで共用す
るので、図５４の横方向のチップ長は図５３とほとんど
等しい。縦方向のチップ長は図５３よりメモリセルだけ
から決まる程度に小さく出来る。

【００７６】なお、読出し回路、書込み回路、プリチャ
ージ回路、センスアンプの共用方法には、図５０，図５
２の実施例の他に、動作速度と占有面積を加味して幾つ
かの方法がある。例えば読出し回路とプリチャージ回路
は共用せずサブアレー毎に置くこともできる。

【００７７】さらに、以上の実施例はＤＲＡＭでの読出
し回路、書込み回路、プリチャージ回路、センスアンプ
の配置に関するものであるが、これらはＤＲＡＭに限定
されるものではない。例えばプリチャージ回路、センス
アンプの不要なＳＲＡＭを高速化する場合にも図２８，
図５０，図５２のように読出し回路・書込み回路を分離
して設ける場合がある。この場合も図５０に述べたよう
に読出し回路のみをサブアレー毎に設け、書込み回路は
左右のサブアレーで共用することができる。

【００７８】図５０，図５２での列選択信号￣ＹＳを発
生するためのＹデコーダ・ドライバ回路の実施例を図５
５に示す。Ｙデコーダは図３２，図３４に示したＸデコ
ーダと同じである。４列の￣ＹＳ￣ＹＳ１〜￣ＹＳ４は
１個のデコーダとＮＡＮＤ回路を用いた４個のドライバ
から発生する。カレントミラーを用いたデコーダ出力Ｎ
ＶＬが高レベルになり、かつｙ１ｘ〜ｙ２ｚのいずれか
が高レベルになると￣ＹＳ１〜￣ＹＳ４の１個のみが低
レベルの選択状態になる。￣ＹＳ１〜￣ＹＳ４の振幅は
入力信号Ｎ０ｉ，Ｎ０ｓ，￣Ｎ０ｈ，ｙ１１〜ｙ２２，
￣φＰと同じく低振幅（例えば１．５Ｖ）でよい。

【００７９】図５６は図５５と同じ￣ＹＳ信号￣ＹＳ１
〜￣ＹＳ４を発生するための別の例である。回路動作は
図３２，図３４と同様である。但しｙ１１〜ｙ２２を入
力するトランスファトランジスタＭｙ１〜Ｍｙ４をｐＭ
ＯＳで構成した。これは￣ＹＳ１〜￣ＹＳ４の選択、非
選択の極性が図３２，図３４と逆だからである。

【００８０】図５３、図５４はデータ線方向のチップ配
置例であるがＸデコーダ・ワードドライバやアドレスバ
ッファなどを含めた４ＭビットＤＲＡＭのチップ全体の
配置例を図５７に示す。周辺回路はチップの中央に十字
型に置く。ボンディングパッドはチップ中央部に、縦方
向に周辺回路群に埋め込むように配置する。こうしてボ
ンディングパッドから入・出力回路までの配線長を短
く、かつ出来るかぎり等長にする。メモリセルアレーは
４０９６ワードｘ１０２４データ線対にする。データ線
は縦方向に８分割している。１本のデータ線には２５６
個のメモリセルが接続される。ワード線は横方向に４分
割している。１本のワード線には１２８個のメモリセル
が接続される。分割された１個のメモリサブアレーは５
１２ワードｘ２５６データ線対の１２８Ｋビットであ
る。読出し回路（Ｒ）、書込み回路（ＷＡ）、プリチャ
ージ回路（ＰＣ）、センスアンプ（ＳＡ）は上下２個の
メモリサブアレーで図５０および図５３のように共用す
るものとした。図５８は図５７のチップをＬＯＣ（Ｌｅ
ａｄ Ｏｎ Ｃｈｉｐ）パッケージにボンディングした
ところである。このボンディング方法は特開昭６１−２
４１９５９で開示されている。（ａ）は上から見た平面
図、（ｂ）は（ａ）の一点鎖線位置から見た断面図であ
る。ボンディング用ステムがボンディングパッド付近以
外のチップの大部分を上から押さえつけ、左右のステム
上の導体パタンからできるだけ短いワイヤでボンディン
グする。パッケージのピンから入出力回路までの配線長
の和を非常に短くすることが出来るので、配線遅延時間
を低減できる。またインダクタンスも小さくなり、超高
速ＤＲＡＭに好適なパッケージである。さらにステム上
の導体パタンを多層配線構造にすれば、パッケージの電
源用ピンの数や位置に限定されずに電源用ボンディング
パッドを増加できるのでさらに電源配線のインダクタン
スを低減できる。

【００８１】図５９は４ＭビットＥＣＬ ＤＲＡＭのピ
ン構成である。４Ｍワードｘ１ビット構成の場合アドレ
ス入力は２２本ある。Ａ０〜Ａ１１はＸ系アドレスでワ
ード線の切り換え用とし、Ａ１３〜Ａ１５はＹ系アドレ
スでデータ線の切り換え用とし、Ａ１５〜Ａｘ１はＺ系
アドレスで図４７で述べたようにメインアンプの切り換
え用、すなわちスタティックカラム動作を行うためのア
ドレス入力とする。￣ＯＥはアウトプットイネーブル信
号でその役割は図４７、図４８の説明で述べた。￣ＲＥ
Ｆはリフレッシュ制御信号で、これまでの実施例では述
べなかったが、通常のＡ０〜Ａ１１を切り換えてのリフ
レッシュ動作でなくチップ内部のアドレスカウンタから
発生するアドレス信号で自動リフレッシュを行うための
制御信号である。電源ピンとしては正側ＶＣＣ，負側Ｖ
ＥＥに加えて基準電圧発生回路用に揺れの少ない電圧を
供給するため専用のピンＶＣＣＲ，負側ＶＥＥＲを割り
当てることが望ましい。このＶＣＣＲ，ＶＥＥＲを図２
６に述べた基準電圧発生回路に供給すれば更に安定な電
圧を発生できる。

【００８２】

【発明の効果】以上、本発明を用いればチップ内の大部
分の回路を低振幅で動作させ、ＭＯＳメモリセルはレベ
ル変換回路で高振幅に変換した信号で駆動するので、高
速・低雑音・低消費電力の半導体装置を実現できる。本
発明の応用例のひとつは超高速のＥＣＬインタフェース
ＢｉＣＭＯＳ ＤＲＡＭである。その性能は例えば４Ｍ
ビットでアクセス時間５ｎｓ、サイクル時間１０ｎｓで
ある。この様な超高速ＤＲＡＭではＸ系アドレスとＹ系
アドレスを同一ピンに多重化するのは実装技術上難し
く、Ｘ系とＹ系を別ピンとするアドレスノンマルチ方式
（非アドレス多重方式）が望ましい。しかしパッケージ
のピン数を減らし実装密度を高めたい時には高速性がや
や犠牲になるが通常ＤＲＡＭと同様のアドレスマルチ方
式（アドレス多重方式）が好適である。この場合もＥＣ
ＬインタフェースであればＴＴＬに比べ信号間のタイミ
ング調整が精密に行えるのでチップ設計と実装設計の両
面からより高速性能を達成できる。これに対し４Ｍビッ
トをＣＭＯＳだけで造るとＥＣＬインタフェースは不可
能でＴＴＬでアクセス時間５０ｎｓ、サイクル時間１２
０ｎｓ程度が限界である。この様な超高速性能の由来は
バイポーラ入・出力回路と微細化ＣＭＯＳと高速アレー
構成による。すなわち入・出力回路をバイポーラカレン
トスイッチでつくり、その出力をレベル変換せず直接Ｃ
ＭＯＳプリデコーダ、デコーダを動作させるので論理段
数を低減できる。またデコーダとレベル変換回路をカレ
ントミラーで一体化し入力の電圧変化を高感度に検出し
ワード線の高振幅信号を発生する。更にメモリセルアレ
ーはスタティックワードドライバ、データ線微小信号の
直接センス、多分割メモリセルアレー等、を用いる。こ
れらによりＳＲＡＭ並みのアクセス時間を達成できる。
この超高速ＤＲＡＭのリフレッシュ仕様は例えば８１９
２サイクル／１６ｍｓにする。従来のＣＭＯＳ ４ビッ
トＤＲＡＭは１０２４サイクル／１６ｍｓである。ユー
ザからみたリフレッシュによる速度損失は両者でほぼ同
じである。これはリフレッシュサイクル数が８倍でもサ
イクル時間を一桁以上小さくできるので、４Ｍビットリ
フレッシュ所要時間がほぼ等しくなるからである。この
ように超高速ＤＲＡＭでリフレッシュサイクル数を多く
する目的は、同時駆動ＣＭＯＳセンスアンプの数を減ら
し、データ線充放電にともなう電源雑音や消費電流の増
加（サイクル時間に反比例）を抑えることにある。リフ
レッシュサイクル数を８Ｋ〜１６Ｋサイクルに増しても
よい。またＥＣＬ仕様としては電源電圧、温度依存性が
小さいモトローラ社１００Ｋ仕様（ＶＥＥ＝−４．５Ｖ
使用）がよいが電源電圧、温度依存性がやや大きいモト
ローラ社１０Ｋ仕様（ＶＥＥ＝−５．２Ｖ使用）も入出
力回路用基準電圧発生回路を変更するだけで容易に実現
できる。この１０Ｋ仕様のときもチップ内は電源電圧、
温度依存性の小さい電圧で動作させることができる。さ
らに｜ＶＥＥ｜がより小さい特殊な仕様の時も本発明の
回路構成はそのまま利用できる。バイポーラトランジス
タ使用の利点は入出力回路や読出し回路の高速化の他
に、内部電圧発生回路の高精度化がある。周知のように
バイポーラのＶＥＥはばらつきが小さいので高精度な内
部電圧を発生できる。特にバンドギャップジェネレータ
を用いると電源電圧、温度依存性がほとんどゼロの電圧
を発生することができる。

【００８３】もちろん本発明と微細ＢｉＣＭＯＳデバイ
スとを組合せれば、ＥＣＬインタフェースばかりでな
く、ＴＴＬインタフェースのＢｉＣＭＯＳＤＲＡＭも設
計できる。

【００８４】また本発明で述べられたデコーダ、ワード
ドライバやメモリセルアレー方式と微細ＣＭＯＳデバイ
スとを組合せると、バイポーラトランジスタを使わない
場合にもかなり高速のＴＴＬインタフェースＤＲＡＭを
実現できる。この場合チップ内の定電圧発生回路として
は、例えばアイ・イー・イー・ジャーナル・オブ・ソリ
ッド−ステート・サーキッツの１９８８年１０月号１１
２８頁〜１１３２頁（IEEE Journal of Solid-State Ci
rcuits, Vol.23, No.5, October 1988, pp.1128-1132）
に記載された回路を用いればよい。

【図面の簡単な説明】

【図１】本発明の基本実施例を示す図。

【図２】ＥＣＬ／ＴＴＬの電源電圧印加を示す図。

【図３】チップ内部信号電圧の電源電圧依存性の２つの
設定法を示す図。

【図４】本発明の内部回路の第１の実施例を示す図。

【図５】図４の動作を説明する図。

【図６】図４Ｅの他の実施例を示す図。

【図７】図６の動作を説明する図。

【図８】図４Ｅの他の実施例を示す図。

【図９】図８の動作を説明する図。

【図１０】図４Ｅの他の実施例を示す図。

【図１１】本発明の内部回路の第２の実施例を示す図。

【図１２】図１１の動作を説明する図。

【図１３】従来のＣＭＯＳ多段インバータを示す図。

【図１４】本発明の内部回路の第３の実施例を示す図。

【図１５】図１４の動作を説明する図。

【図１６】図１１及び図１４を多入力とした実施例を示
す図。

【図１７】図１１におけるカレントミラー回路をバイポ
ーラで構成した実施例を示す図。

【図１８】図４Ｏの他の構成を示す図。

【図１９】図１ＥのかわりにプリデコーダＰＤとデコー
ダＤＥＣを用いる場合を説明する図。

【図２０】図１９を具体的に構成した実施例を示す図。

【図２１】半導体記憶装置のブロック図。

【図２２】ＤＲＡＭの内部電圧と外部電源電圧の関係の
２つの設定法を示す図。

【図２３】ＤＲＡＭの内部電圧と外部電源電圧の関係の
２つの設定法を示す図。

【図２４】内部電圧発生回路の具体的構成例。

【図２５】内部電圧発生回路の具体的構成例。

【図２６】内部電圧発生回路の具体的構成例。

【図２７】図２６回路の発生電圧の電源電圧依存性のグ
ラフ図。

【図２８】本発明を用いてＤＲＡＭを構成した実施例。

【図２９】図２８の読出し、書込み動作を説明する図。

【図３０】ＤＲＡＭのデコーダとドライバの構成を示す
図。

【図３１】図３０の動作を説明する図。

【図３２】ＤＲＡＭのデコーダとドライバの他の構成を
示す図。

【図３３】図３２の動作を説明する図。

【図３４】ＤＲＡＭのデコーダとドライバの他の構成を
示す図。

【図３５】図３４の動作を説明する図。

【図３６】ＤＲＡＭのデコーダとドライバの他の構成を
示す図。

【図３７】ＥＣＬインタフェースのアドレスバッファを
示す図。

【図３８】図３７の動作を説明する図。

【図３９】ＥＣＬインタフェースの他のアドレスバッフ
ァを示す図。

【図４０】図３９のレベル変換を説明する図。

【図４１】図３９の動作を説明する図。

【図４２】ＥＣＬインタフェースの他のアドレスバッフ
ァを示す図。

【図４３】アドレス入力バッファ制御信号を発生するた
めのＥＣＬインタフェースのＣＥ入力バッファの構成
図。

【図４４】図４３の動作を説明する図。

【図４５】ＴＴＬインタフェースのアドレスバッファを
示す図。

【図４６】図４５の動作を説明する図。

【図４７】出力回路を示す図。

【図４８】図４７の動作を説明する図。

【図４９】ＴＴＬインタフェースの出力回路を示す図。

【図５０】ＤＲＡＭのセンスアンプ、書込み回路、プリ
チャージ回路を２サブアレーで共用した回路図。

【図５１】図５０の動作を説明する図。

【図５２】ＤＲＡＭのセンスアンプ、読出し回路、書込
み回路、プリチャージ回路を２サブアレーで共用した回
路図。

【図５３】図５０回路のチップ配置図。

【図５４】図５０回路の別のチップ配置図。

【図５５】Ｙデコーダ・ドライバの実施例。

【図５６】Ｙデコーダ・ドライバの実施例。

【図５７】ＤＲＡＭの全体チップ配置図。

【図５８】図５７チップをボンディングした側面図。

【図５９】４ＭビットＤＲＡＭのピン構成図。

【符号の説明】

Ｌ１，Ｌ２…電圧変換回路、Ｅ…デコーダ回路、Ｉ…レ
ベル変換回路、Ｏ…駆動回路、ＰＤ…プリデコーダ、Ｄ
ＥＣ…デコーダ、ＶＣＣ…外部印加正側電源電圧、ＶＥ
Ｅ…外部印加負側電源電圧、ＶＣ１，ＶＣ２，ＶＥ１，
ＶＥ２…内部発生電圧、ＶＲ…ＥＣＬ入力カレントスイ
ッチ参照電圧、ＶＣＳ…ＥＣＬカレントスイッチ電流源
制御電圧、ＶＬ…メモリ周辺回路用電圧ＶＣ１，ＶＣ
２，ＶＥ１，ＶＥ２等の総称、Ｗ…ワード線、ＹＳ…列
選択信号線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/10 ６８１Ｆ 21/8242 Ｈ０３Ｋ 19/00 １０１Ａ // Ｈ０３Ｋ 19/0175 (72)発明者 伊藤 清男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (8)

【特許請求の範囲】
1. 【請求項１】情報を蓄積するメモリセルと、 該メモリセルに接続されるワード線と、 該ワード線に接続されるＸデコーダ・ドライバ回路と、 上記メモリセルに接続されるデータ線と、 該データ線に接続される書込み・読み出し回路と、 該書込み・読み出し回路に接続されるＹデコーダ・ドラ
   イバ回路と、 第１の基準電圧を形成し、該第１の基準電圧と装置外部
   から与えられる電源電圧から該第１の基準電圧と同じ第
   １の電圧を出力する第１の回路と、 上記第１の基準電圧と異なる第２の基準電圧を形成し、
   該第２の基準電圧と上記電源電圧から該第２の基準電圧
   と同じ第２の電圧を出力する第２の回路と、 を有する半導体記憶装置。
2. 【請求項２】上記第１の電圧は上記Ｘデコーダ・ドライ
   バ回路およびＹデコーダ・ドライバ回路のうち少なくと
   も１つに与えられ、上記第２の電圧はＸデコーダ・ドラ
   イバ回路およびＹデコーダ・ドライバ回路以外のいずれ
   かの回路に与えられることを特徴とする請求項１記載の
   半導体記憶装置。
3. 【請求項３】上記第１の電圧及び第２の電圧は上記電源
   電圧より絶対値が小さいことを特徴とする請求項１また
   は２記載の半導体記憶装置。
4. 【請求項４】情報を蓄積するメモリセルと、 該メモリセルに接続されるワード線と、 該ワード線に接続されるＸデコーダ・ドライバ回路と、 上記メモリセルに接続されるデータ線と、 該データ線に接続される書込み・読み出し回路と、 該書込み・読み出し回路に接続されるＹデコーダ・ドラ
   イバ回路と、 を有し、 ワード線電圧の最大値ＶＷ＞データ線電圧の最大値ＶＤ
   Ｈ＞データ線電圧の最小値ＶＤＬ＞基板電圧ＶＢＢであ
   ることを特徴とする半導体記憶装置。
5. 【請求項５】情報を蓄積するメモリセルと、 該メモリセルに接続されるワード線と、 該ワード線に接続されるＸデコーダ・ドライバ回路と、 上記メモリセルに接続されるデータ線と、 該データ線に接続されるＹデコーダ・ドライバ回路と、 上記Ｘデコーダ・ドライバ回路およびＹデコーダ・ドラ
   イバ回路に接続される周辺回路を有し、 上記Ｘデコーダ・ドライバ回路およびＹデコーダ・ドラ
   イバ回路で用いられる電圧の値が、上記周辺回路で用い
   られる電圧の値と異なることを特徴とする半導体記憶装
   置。
6. 【請求項６】同一導電形の第１と第２の電界効果形トラ
   ンジスタの各トランジスタのソースが第１の電源に接続
   され、第１のトランジスタのゲートとドレイン及び第２
   のトランジスタのゲートとが共通に接続された端子と第
   ２の電源との間に第１の入力信号によって開閉する第１
   のスイッチが設けられ、第２のトランジスタのドレイン
   が出力端子と接続されこの出力端子と第２の電源との間
   に第２の入力信号によって開閉する第２のスイッチが設
   けられたことを特徴とする半導体装置。
7. 【請求項７】複数の同一導電形の電界効果形トランジス
   タの各ゲートが各々異なった入力端子と接続され、各ソ
   ースは共に請求項２記載の第２の電源と接続され、各ド
   レインは共通に請求項２記載の第１の入力端子に接続さ
   れ、この請求項２記載の出力端子に相補形電界効果形ト
   ランジスタ或いは相補形電界効果形トランジスタとバイ
   ポーラトランジスタで構成されかつ上記第１と第２の電
   源を用いるインバータが接続された半導体装置におい
   て、上記複数の同一導電形の電界効果形トランジスタの
   各ゲートに接続される入力端子に加えられる入力信号の
   信号振幅が上記インバータの出力端子に発生する信号振
   幅よりも小さいことを特徴とする半導体装置。
8. 【請求項８】情報を蓄積するメモリセルと、 該メモリセルに接続されるワード線と、 該ワード線に接続されるＸデコーダ・ドライバ回路と、 上記メモリセルに接続されるデータ線と、 該データ線に接続される書込み・読み出し回路と、 該書込み・読み出し回路に接続されるＹデコーダ・ドラ
   イバ回路と、 を有し、 ワード線電圧の最大値と最小値の間に、データ線電圧の
   最大値と最小値が位置するように設定されている半導体
   記憶装置。