JP2001153925A - 入力バッファ回路 - Google Patents
入力バッファ回路Info
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Abstract
(57)【要約】
【課題】高精度、多機能ＬＳＩをテストするためには、
実使用上では用いないテスト専用ピン、いわゆる空きピ
ンが設けられる場合が多く、ピン数増大の原因にもなっ
ていた。 【解決手段】入力バッファ１０が導出される外部端子２
にカレントミラー回路のような簡単な回路を追加するこ
とにより、通常のデジタル入力ピンと、テスト用電流源
の接続ピンを兼用することが出来る。また、通常使用時
にはテスト用回路４へ余分な電流が流れることがなく、
逆にテスト用回路４への電流供給時には通常内部回路３
への入力信号は固定されるため、誤動作を防ぐことが出
来る。更に、通常使用時とテスト使用時の切り替えは外
部端子２への入力のみに依存しており、切り替えのため
の特別な入力信号や別の端子を必要としない効果もあ
る。
実使用上では用いないテスト専用ピン、いわゆる空きピ
ンが設けられる場合が多く、ピン数増大の原因にもなっ
ていた。 【解決手段】入力バッファ１０が導出される外部端子２
にカレントミラー回路のような簡単な回路を追加するこ
とにより、通常のデジタル入力ピンと、テスト用電流源
の接続ピンを兼用することが出来る。また、通常使用時
にはテスト用回路４へ余分な電流が流れることがなく、
逆にテスト用回路４への電流供給時には通常内部回路３
への入力信号は固定されるため、誤動作を防ぐことが出
来る。更に、通常使用時とテスト使用時の切り替えは外
部端子２への入力のみに依存しており、切り替えのため
の特別な入力信号や別の端子を必要としない効果もあ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、多数の外部接続用
端子を必要とする高精度、多機能ＬＳＩの入力信号端子
部の回路設計に関し、特に、内部回路と共にテスト用回
路を有する半導体集積回路の入力バッファ回路に関する
ものである。
端子を必要とする高精度、多機能ＬＳＩの入力信号端子
部の回路設計に関し、特に、内部回路と共にテスト用回
路を有する半導体集積回路の入力バッファ回路に関する
ものである。
【０００２】
【従来の技術】近年、ＬＳＩの多機能化、高集積化に伴
い、各ＬＳＩのピン数は増加傾向にある。しかし、コス
ト効率、小型化を考える上では、必要最小限のピン数に
留めておくことが望ましい。
い、各ＬＳＩのピン数は増加傾向にある。しかし、コス
ト効率、小型化を考える上では、必要最小限のピン数に
留めておくことが望ましい。
【０００３】
【発明が解決しようとする課題】しかしながら、現状
は、高精度、多機能ＬＳＩをテストするためには、実使
用上では用いないテスト専用ピンが設定される場合が多
く、ピン数増大の原因にもなっている。
は、高精度、多機能ＬＳＩをテストするためには、実使
用上では用いないテスト専用ピンが設定される場合が多
く、ピン数増大の原因にもなっている。
【０００４】本発明の主な目的は、高精度、多機能ＬＳ
Ｉを設計するにあたって電流源接続をするようなテスト
入力端子を必要とする場合、余分な端子を増やさず、ピ
ン数の増加を防ぐ方法を提供することにある。
Ｉを設計するにあたって電流源接続をするようなテスト
入力端子を必要とする場合、余分な端子を増やさず、ピ
ン数の増加を防ぐ方法を提供することにある。
【０００５】
【課題を解決するための手段】本発明の入力バッファ回
路は、内部回路及びテスト用回路を含み、かつ、少なく
とも前記内部回路に対応する外部端子を有する半導体集
積回路を用意し、前記半導体集積回路には、前記外部端
子から前記内部回路にデジタル信号を入力するために前
記外部端子と前記内部回路との間に挿入される入力バッ
ファ回路が含まれており、前記外部端子に入力デジタル
信号が印加されるときは、前記入力バッファ回路が前記
内部回路に前記入力デジタル信号に応じたデジタル信号
を入力し、前記外部端子に前記テスト用回路に対するテ
スト電流を流すときは、前記入力バッファ回路の出力は
デジタル信号レベルのうちのいずれか一方の信号レベル
にクランプされ、かつ、前記テスト電流は前記半導体集
積回路内にあって前記外部端子に接続されたカレントミ
ラー回路を駆動して前記テスト用回路に前記テスト電流
に概略等しい電流を流すことを特徴とし、前記入力バッ
ファ回路は、第１の適用形態として、一種類の入力バッ
ファにより構成され、前記一種類の入力バッファは、前
記カレントミラー回路のミラー源側を構成するＰチャネ
ルＭＯＳトランジスタと接続されており、前記入力バッ
ファの入力側に前記ＰチャネルＭＯＳトランジスタのソ
ースが接続され、前記入力バッファの出力側に前記Ｐチ
ャネルＭＯＳトランジスタのゲートが接続され、第２の
適用形態として、二種類の入力バッファにより構成さ
れ、前記二種類の入力バッファは、高スレッショルド入
力バッファ及び低スレッショルド入力バッファからな
り、前記高スレッショルド入力バッファ及び前記低スレ
ッショルド入力バッファは共に前記外部端子に接続さ
れ、前記低スレッショルド入力バッファの出力は前記内
部回路に接続され、前記高スレッショルド入力バッファ
は前記カレントミラー回路のミラー源側を構成するＰチ
ャネルＭＯＳトランジスタと接続されており、前記高ス
レッショルド入力バッファの入力側に前記ＰチャネルＭ
ＯＳトランジスタのソースが接続され、前記高スレッシ
ョルド入力バッファの出力側に前記ＰチャネルＭＯＳト
ランジスタのゲートが接続される、というものである。
路は、内部回路及びテスト用回路を含み、かつ、少なく
とも前記内部回路に対応する外部端子を有する半導体集
積回路を用意し、前記半導体集積回路には、前記外部端
子から前記内部回路にデジタル信号を入力するために前
記外部端子と前記内部回路との間に挿入される入力バッ
ファ回路が含まれており、前記外部端子に入力デジタル
信号が印加されるときは、前記入力バッファ回路が前記
内部回路に前記入力デジタル信号に応じたデジタル信号
を入力し、前記外部端子に前記テスト用回路に対するテ
スト電流を流すときは、前記入力バッファ回路の出力は
デジタル信号レベルのうちのいずれか一方の信号レベル
にクランプされ、かつ、前記テスト電流は前記半導体集
積回路内にあって前記外部端子に接続されたカレントミ
ラー回路を駆動して前記テスト用回路に前記テスト電流
に概略等しい電流を流すことを特徴とし、前記入力バッ
ファ回路は、第１の適用形態として、一種類の入力バッ
ファにより構成され、前記一種類の入力バッファは、前
記カレントミラー回路のミラー源側を構成するＰチャネ
ルＭＯＳトランジスタと接続されており、前記入力バッ
ファの入力側に前記ＰチャネルＭＯＳトランジスタのソ
ースが接続され、前記入力バッファの出力側に前記Ｐチ
ャネルＭＯＳトランジスタのゲートが接続され、第２の
適用形態として、二種類の入力バッファにより構成さ
れ、前記二種類の入力バッファは、高スレッショルド入
力バッファ及び低スレッショルド入力バッファからな
り、前記高スレッショルド入力バッファ及び前記低スレ
ッショルド入力バッファは共に前記外部端子に接続さ
れ、前記低スレッショルド入力バッファの出力は前記内
部回路に接続され、前記高スレッショルド入力バッファ
は前記カレントミラー回路のミラー源側を構成するＰチ
ャネルＭＯＳトランジスタと接続されており、前記高ス
レッショルド入力バッファの入力側に前記ＰチャネルＭ
ＯＳトランジスタのソースが接続され、前記高スレッシ
ョルド入力バッファの出力側に前記ＰチャネルＭＯＳト
ランジスタのゲートが接続される、というものである。
【０００６】又、以上の入力バッファ回路において、前
記カレントミラー回路は、前記ＰチャネルＭＯＳトラン
ジスタと、前記ＰチャネルＭＯＳトランジスタのドレイ
ンに接続されるダイオードと、前記ダイオードのカソー
ドに直列接続されるコレクタ・ベースショートの第１Ｎ
ＰＮバイポーラトランジスタと、前記第１ＮＰＮバイポ
ーラトランジスタとベース・エミッタを共通とする第２
ＮＰＮバイポーラトランジスタとを含んで構成されてお
り、前記第２ＮＰＮバイポーラトランジスタのコレクタ
側が前記テスト用回路に接続される。
記カレントミラー回路は、前記ＰチャネルＭＯＳトラン
ジスタと、前記ＰチャネルＭＯＳトランジスタのドレイ
ンに接続されるダイオードと、前記ダイオードのカソー
ドに直列接続されるコレクタ・ベースショートの第１Ｎ
ＰＮバイポーラトランジスタと、前記第１ＮＰＮバイポ
ーラトランジスタとベース・エミッタを共通とする第２
ＮＰＮバイポーラトランジスタとを含んで構成されてお
り、前記第２ＮＰＮバイポーラトランジスタのコレクタ
側が前記テスト用回路に接続される。
【０００７】
【発明の実施の形態】発明の実施形態を説明する前に、
本発明の特徴について簡記しておく。
本発明の特徴について簡記しておく。
【０００８】本発明の特徴は、半導体集積回路に使用す
る入力バッファ部において、適当なＰチャネルＭＯＳト
ランジスタ、ダイオード、更にバイポーラトランジスタ
で構成されるカレントミラー回路からなる回路を配置す
ることにより、通常のデジタル入力バッファを有する入
力ピンとテスト用電流供給ピンを兼用させ、使用するピ
ン数を削減可能とするものである。
る入力バッファ部において、適当なＰチャネルＭＯＳト
ランジスタ、ダイオード、更にバイポーラトランジスタ
で構成されるカレントミラー回路からなる回路を配置す
ることにより、通常のデジタル入力バッファを有する入
力ピンとテスト用電流供給ピンを兼用させ、使用するピ
ン数を削減可能とするものである。
【０００９】図１に、本発明による通常の入力バッファ
にＰチャネルＭＯＳトランジスタと２段のダイオード及
びカレントミラー回路を付け加えた回路図を示す。
にＰチャネルＭＯＳトランジスタと２段のダイオード及
びカレントミラー回路を付け加えた回路図を示す。
【００１０】この入力バッファ回路構成によれば、図２
のように、入力バッファ１０を介して内部回路３にデジ
タル信号を入力する通常の動作モードに加え、これと同
一のピンに外部の電流源を接続した場合、図３のよう
に、ＰチャネルＭＯＳトランジスタ１１及びダイオード
１２、１３を介して、カレントミラー回路に電流が印加
され、テスト用回路４に電流を供給することができる。
のように、入力バッファ１０を介して内部回路３にデジ
タル信号を入力する通常の動作モードに加え、これと同
一のピンに外部の電流源を接続した場合、図３のよう
に、ＰチャネルＭＯＳトランジスタ１１及びダイオード
１２、１３を介して、カレントミラー回路に電流が印加
され、テスト用回路４に電流を供給することができる。
【００１１】図３に示す電流源接続時には、外部接続さ
れた外部端子２から入力バッファ１０を介して内部回路
３にはＬレベル信号が安定して入力されるため誤動作を
起こすことはない。また、図２に示す通常動作時には、
入力バッファ１０に外部端子２からＬ／Ｈレベル信号の
入力を行うので、テスト用回路４を動作させる様な電流
が流れることはない。
れた外部端子２から入力バッファ１０を介して内部回路
３にはＬレベル信号が安定して入力されるため誤動作を
起こすことはない。また、図２に示す通常動作時には、
入力バッファ１０に外部端子２からＬ／Ｈレベル信号の
入力を行うので、テスト用回路４を動作させる様な電流
が流れることはない。
【００１２】従って、ピン数を増やすことなくデジタル
入力ピンをテスト回路用電流供給ピンとして兼用するこ
とができるという効果が得られる。
入力ピンをテスト回路用電流供給ピンとして兼用するこ
とができるという効果が得られる。
【００１３】次に、本発明の第１の実施形態について図
１〜３を参照して、さらに詳細に説明する。図１は、第
１の実施形態の入力バッファ回路１と外部端子２、内部
回路３、テスト用回路４との接続関係を示している。
１〜３を参照して、さらに詳細に説明する。図１は、第
１の実施形態の入力バッファ回路１と外部端子２、内部
回路３、テスト用回路４との接続関係を示している。
【００１４】図２に示すように、通常動作時には、入力
バッファ１０は外部端子２からのＬ／Ｈ信号を受け、内
部回路３に同相信号を入力する。また、外部端子２には
ＰチャネルＭＯＳトランジスタ１１のソースも接続され
ており、そのドレイン側からダイオード１２、１３を介
して、エミッタが共通に接地５に接続されたバイポーラ
トランジスタ１４、１５で形成されるカレントミラー回
路へと繋がっている。
バッファ１０は外部端子２からのＬ／Ｈ信号を受け、内
部回路３に同相信号を入力する。また、外部端子２には
ＰチャネルＭＯＳトランジスタ１１のソースも接続され
ており、そのドレイン側からダイオード１２、１３を介
して、エミッタが共通に接地５に接続されたバイポーラ
トランジスタ１４、１５で形成されるカレントミラー回
路へと繋がっている。
【００１５】図３に示すように、外部端子２に電流源電
源８に電流テスト用の電流源７が接続された場合、入力
電流はこのＰチャネルＭＯＳトランジスタ１１，ダイオ
ード１２、１３を通って、トランジスタ１４及び１５が
駆動され、テスト用回路４に電流が供給される。
源８に電流テスト用の電流源７が接続された場合、入力
電流はこのＰチャネルＭＯＳトランジスタ１１，ダイオ
ード１２、１３を通って、トランジスタ１４及び１５が
駆動され、テスト用回路４に電流が供給される。
【００１６】以下、本実施形態の動作につき説明する。
図２は、外部端子２へ通常使用時のＬ／Ｈ信号を入力す
る場合、回路電源６３に接続されたＰチャネルＭＯＳト
ランジスタ６１及びＮチャネルＭＯＳトランジスタ６２
で構成するＣＭＯＳと入力回路内バッファ６０からなる
外部入力回路６を接続したときの例である。
図２は、外部端子２へ通常使用時のＬ／Ｈ信号を入力す
る場合、回路電源６３に接続されたＰチャネルＭＯＳト
ランジスタ６１及びＮチャネルＭＯＳトランジスタ６２
で構成するＣＭＯＳと入力回路内バッファ６０からなる
外部入力回路６を接続したときの例である。
【００１７】外部入力回路６からのＬ／Ｈ信号によるＰ
チャネルＭＯＳトランジスタ１１への電流の流入はほと
んど無く、テスト用回路４に電流は供給されない。従っ
てＬ／Ｈの信号は、入力バッファ１０を通して、内部回
路３にだけ入力される。
チャネルＭＯＳトランジスタ１１への電流の流入はほと
んど無く、テスト用回路４に電流は供給されない。従っ
てＬ／Ｈの信号は、入力バッファ１０を通して、内部回
路３にだけ入力される。
【００１８】一方、図３は外部端子２に外部の電流源７
を接続した場合の例である。
を接続した場合の例である。
【００１９】外部端子２から印加された電流は、Ｐチャ
ネルＭＯＳトランジスタ１１のソース／ドレイン間、ダ
イオード１２、１３及びバイポーラトランジスタ１４の
コレクタ／エミッタ間を流れる。この時、バイポーラト
ランジスタ１４、１５はカレントミラー回路を形成して
いることから、１５のコレクタ／エミッタ間にもほぼ同
じ電流が流れることとなり、テスト用回路４にこの電流
が供給される。
ネルＭＯＳトランジスタ１１のソース／ドレイン間、ダ
イオード１２、１３及びバイポーラトランジスタ１４の
コレクタ／エミッタ間を流れる。この時、バイポーラト
ランジスタ１４、１５はカレントミラー回路を形成して
いることから、１５のコレクタ／エミッタ間にもほぼ同
じ電流が流れることとなり、テスト用回路４にこの電流
が供給される。
【００２０】この時、ＰチャネルＭＯＳトランジスタ１
１のゲートは低電位となり、内部回路３への入力はＬレ
ベルに固定される。尚、ダイオード１２、１３はＰチャ
ネルＭＯＳトランジスタ１１を非飽和領域で動作させる
上で、そのドレイン電位を一定レベル以上とするための
働きがある。
１のゲートは低電位となり、内部回路３への入力はＬレ
ベルに固定される。尚、ダイオード１２、１３はＰチャ
ネルＭＯＳトランジスタ１１を非飽和領域で動作させる
上で、そのドレイン電位を一定レベル以上とするための
働きがある。
【００２１】本発明を使用すれば、カレントミラー回路
のような簡単な回路を追加することにより、通常のデジ
タル入力ピンと、テスト用電流源の接続ピンを兼用する
ことが出来る。また、通常使用時にはテスト用回路へ余
分な電流が流れることがなく、逆にテスト回路への電流
供給時には通常内部回路への入力信号は固定されるた
め、誤動作を防ぐことが出来る。更に、通常使用時とテ
スト使用時の切り替えは外部端子への入力のみに依存し
ており、切り替えのための特別な入力信号や別の端子を
必要としない効果もある。
のような簡単な回路を追加することにより、通常のデジ
タル入力ピンと、テスト用電流源の接続ピンを兼用する
ことが出来る。また、通常使用時にはテスト用回路へ余
分な電流が流れることがなく、逆にテスト回路への電流
供給時には通常内部回路への入力信号は固定されるた
め、誤動作を防ぐことが出来る。更に、通常使用時とテ
スト使用時の切り替えは外部端子への入力のみに依存し
ており、切り替えのための特別な入力信号や別の端子を
必要としない効果もある。
【００２２】次に、本発明の第２の実施形態について図
４を参照して説明する。図４は、スレッショルド電圧の
異なる２種類の入力バッファを有する入力バッファ回路
２１を用いることによって、電流源を接続するテスト時
の内部回路２３への入力をＨレベルに固定できる例であ
る。
４を参照して説明する。図４は、スレッショルド電圧の
異なる２種類の入力バッファを有する入力バッファ回路
２１を用いることによって、電流源を接続するテスト時
の内部回路２３への入力をＨレベルに固定できる例であ
る。
【００２３】図４において、入力バッファ３０のスレッ
ショルド電圧Ｖth30は、入力バッファ４０のスレッショ
ルド電圧Ｖth40よりも低くなる様に設定する。これは入
力バッファ３０及び４０を形成する内部トランジスタの
ディメンジョン比を適当に選択することにより可能であ
る。
ショルド電圧Ｖth30は、入力バッファ４０のスレッショ
ルド電圧Ｖth40よりも低くなる様に設定する。これは入
力バッファ３０及び４０を形成する内部トランジスタの
ディメンジョン比を適当に選択することにより可能であ
る。
【００２４】電流源電源２８に繋がる電流源２７を外部
端子２２に接続した場合、外部端子に印加される電圧Ｖ
22が、Ｖth30＜Ｖ22＜Ｖth40の関係が成立する電圧であ
るとすると、入力バッファ４０の出力は（この場合、Ｐ
チャネルＭＯＳトランジスタ３１のゲート以外には接続
されないとする）ＬレベルでＰチャネルＭＯＳトランジ
スタ３１のソース／ドレイン間に電流が流れ、ダイオー
ド３２、３３、バイポーラトランジスタ３４、３５を通
してテスト用回路２４に電流を流すことができる。この
時、入力バッファ３０の出力はＨレベルで固定となる。
このように、本実施形態では、電流源接続時の内部回路
への入力をＨレベル固定にするという効果が得られる。
端子２２に接続した場合、外部端子に印加される電圧Ｖ
22が、Ｖth30＜Ｖ22＜Ｖth40の関係が成立する電圧であ
るとすると、入力バッファ４０の出力は（この場合、Ｐ
チャネルＭＯＳトランジスタ３１のゲート以外には接続
されないとする）ＬレベルでＰチャネルＭＯＳトランジ
スタ３１のソース／ドレイン間に電流が流れ、ダイオー
ド３２、３３、バイポーラトランジスタ３４、３５を通
してテスト用回路２４に電流を流すことができる。この
時、入力バッファ３０の出力はＨレベルで固定となる。
このように、本実施形態では、電流源接続時の内部回路
への入力をＨレベル固定にするという効果が得られる。
【００２５】
【発明の効果】以上説明したように、本発明の入力バッ
ファ回路構成によれば、入力バッファが導出される外部
端子にカレントミラー回路のような簡単な回路を追加す
ることにより、通常のデジタル入力ピンと、テスト用電
流源の接続ピンを兼用することが出来る。また、通常使
用時にはテスト用回路へ余分な電流が流れることがな
く、逆にテスト用回路への電流供給時には通常内部回路
への入力信号は固定されるため、誤動作を防ぐことが出
来る。更に、通常使用時とテスト使用時の切り替えは外
部端子への入力のみに依存しており、切り替えのための
特別な入力信号や別の端子を必要としない効果もある。
ファ回路構成によれば、入力バッファが導出される外部
端子にカレントミラー回路のような簡単な回路を追加す
ることにより、通常のデジタル入力ピンと、テスト用電
流源の接続ピンを兼用することが出来る。また、通常使
用時にはテスト用回路へ余分な電流が流れることがな
く、逆にテスト用回路への電流供給時には通常内部回路
への入力信号は固定されるため、誤動作を防ぐことが出
来る。更に、通常使用時とテスト使用時の切り替えは外
部端子への入力のみに依存しており、切り替えのための
特別な入力信号や別の端子を必要としない効果もある。
【図１】本発明の第１の実施形態による入力バッファ回
路を示すブロック図である。
路を示すブロック図である。
【図２】本発明の第１の実施形態の通常動作時の接続状
態を示すブロック図である。
態を示すブロック図である。
【図３】本発明の第１の実施形態のテスト用回路への電
流供給時の接続状態を示すブロック図である。
流供給時の接続状態を示すブロック図である。
【図４】本発明の第２の実施形態のテスト用回路への電
流供給時の接続状態を示すブロック図である。
流供給時の接続状態を示すブロック図である。
１、２１ 入力バッファ回路 ２、２２ 外部端子 ３、２３ 内部回路 ４、２４ テスト用回路 ５、２５ 接地 ６ 外部入力回路 ７、２７ 電流源 ８、２８ 電流源電源 １０、３０、４０ 入力バッファ １１、３１、６１ ＰチャネルＭＯＳトランジスタ １２、１３、３２、３３ ダイオード １４、１５、３４、３５ バイポーラトランジスタ ６０ 入力回路内バッファ ６２ ＮチャネルＭＯＳトランジスタ ６３ 回路電源
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA00 AB02 AH07 AK11 AK14 AK15 AL00 5F038 BE01 BH04 BH05 BH06 BH07 BH19 DF01 DT02 EZ20 5J056 AA01 BB53 BB60 CC02 DD02 DD13 DD35 DD37 DD55 EE07 FF08
Claims (6)
- 【請求項１】 内部回路及びテスト用回路を含み、か
つ、少なくとも前記内部回路に対応する外部端子を有す
る半導体集積回路を用意し、前記半導体集積回路には、
前記外部端子から前記内部回路にデジタル信号を入力す
るために前記外部端子と前記内部回路との間に挿入され
る入力バッファ回路が含まれており、前記外部端子に入
力デジタル信号が印加されるときは、前記入力バッファ
回路が前記内部回路に前記入力デジタル信号に応じたデ
ジタル信号を入力し、前記外部端子に前記テスト用回路
に対するテスト電流を流すときは、前記入力バッファ回
路の出力はデジタル信号レベルのうちのいずれか一方の
信号レベルにクランプされ、かつ、前記テスト電流は前
記半導体集積回路内にあって前記外部端子に接続された
カレントミラー回路を駆動して前記テスト用回路に前記
テスト電流に概略等しい電流を流すことを特徴とする入
力バッファ回路。 - 【請求項２】 前記入力バッファ回路は、一種類の入力
バッファにより構成される請求項１記載の入力バッファ
回路。 - 【請求項３】 前記一種類の入力バッファは、前記カレ
ントミラー回路のミラー源側を構成するＰチャネルＭＯ
Ｓトランジスタと接続されており、前記入力バッファの
入力側に前記ＰチャネルＭＯＳトランジスタのソースが
接続され、前記入力バッファの出力側に前記Ｐチャネル
ＭＯＳトランジスタのゲートが接続される請求項２記載
の入力バッファ回路。 - 【請求項４】 前記入力バッファ回路は、二種類の入力
バッファにより構成され、前記二種類の入力バッファ
は、高スレッショルド入力バッファ及び低スレッショル
ド入力バッファからなる請求項１記載の入力バッファ回
路。 - 【請求項５】 前記高スレッショルド入力バッファ及び
前記低スレッショルド入力バッファは共に前記外部端子
に接続され、前記低スレッショルド入力バッファの出力
は前記内部回路に接続され、前記高スレッショルド入力
バッファは前記カレントミラー回路のミラー源側を構成
するＰチャネルＭＯＳトランジスタと接続されており、
前記高スレッショルド入力バッファの入力側に前記Ｐチ
ャネルＭＯＳトランジスタのソースが接続され、前記高
スレッショルド入力バッファの出力側に前記Ｐチャネル
ＭＯＳトランジスタのゲートが接続される請求項４記載
の入力バッファ回路。 - 【請求項６】 前記カレントミラー回路は、前記Ｐチャ
ネルＭＯＳトランジスタと、前記ＰチャネルＭＯＳトラ
ンジスタのドレインに接続されるダイオードと、前記ダ
イオードのカソードに直列接続されるコレクタ・ベース
ショートの第１ＮＰＮバイポーラトランジスタと、前記
第１ＮＰＮバイポーラトランジスタとベース・エミッタ
を共通とする第２ＮＰＮバイポーラトランジスタとを含
んで構成されており、前記第２ＮＰＮバイポーラトラン
ジスタのコレクタ側が前記テスト用回路に接続される請
求項３又は５記載の入力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33403599A JP3413445B2 (ja) | 1999-11-25 | 1999-11-25 | 入力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33403599A JP3413445B2 (ja) | 1999-11-25 | 1999-11-25 | 入力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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1999
- 1999-11-25 JP JP33403599A patent/JP3413445B2/ja not_active Expired - Fee Related
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