JPH0795045A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- 239000004065 semiconductor Substances 0.000 title description 3
- 239000003990 capacitor Substances 0.000 claims description 3
- 239000002131 composite material Substances 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 11
- 230000003071 parasitic effect Effects 0.000 description 11
- 238000000034 method Methods 0.000 description 10
- 230000007423 decrease Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 239000000758 substrate Substances 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000002427 irreversible effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
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Abstract
(57)【要約】
【目的】 BiCMOSゲート回路において、使用する
MOSトランジスタのゲート幅を小さくし集積度の向上
と消費電力の低減を計り、また、同時に低電源電圧にお
いても高速動作を可能にする事である。 【構成】 プッシュプル回路を構成するバイポーラトラ
ンジスタ6のベース・エミッタ間にNPNトランジスタ
10、抵抗12、13、必要に応じて追加した容量14
からなるベース電位クランプ回路を挿入する。抵抗11
によって決まる微小な電流を活性領域で動作するバイポ
ーラトランジスタ10に流す事により、バイポーラトラ
ンジスタ6、10のベース電位がいわゆるVF 付近にク
ランプされる。また、抵抗12、容量14により、ベー
ス電位クランプ回路のインピーダンスはバイポーラトラ
ンジスタ6のベースのインピーダンスより十分大きい。
従ってNチャンネルMOSトランジスタ8、9のドレイ
ン電流は極めて微小で良いため低電源電圧時においても
MOSトランジスタのゲート幅を小さくしてなおかつ高
速で動作する。
MOSトランジスタのゲート幅を小さくし集積度の向上
と消費電力の低減を計り、また、同時に低電源電圧にお
いても高速動作を可能にする事である。 【構成】 プッシュプル回路を構成するバイポーラトラ
ンジスタ6のベース・エミッタ間にNPNトランジスタ
10、抵抗12、13、必要に応じて追加した容量14
からなるベース電位クランプ回路を挿入する。抵抗11
によって決まる微小な電流を活性領域で動作するバイポ
ーラトランジスタ10に流す事により、バイポーラトラ
ンジスタ6、10のベース電位がいわゆるVF 付近にク
ランプされる。また、抵抗12、容量14により、ベー
ス電位クランプ回路のインピーダンスはバイポーラトラ
ンジスタ6のベースのインピーダンスより十分大きい。
従ってNチャンネルMOSトランジスタ8、9のドレイ
ン電流は極めて微小で良いため低電源電圧時においても
MOSトランジスタのゲート幅を小さくしてなおかつ高
速で動作する。
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にバイポーラトランジスタとMOSトランジスタ
を同一半導体基板上に集積するいわゆるBiCMOS技
術を用いた論理回路に関する。
し、特にバイポーラトランジスタとMOSトランジスタ
を同一半導体基板上に集積するいわゆるBiCMOS技
術を用いた論理回路に関する。
【0002】
【従来の技術】図7に従来のBiCMOS論理ゲートで
インバーターを構成した回路図を示す。従来のBiCM
OSインバーター回路は2個のバイポーラトランジスタ
を出力端子に接続するが、第一のバイポーラトランジス
タ17のコレクタを高電位側電源線(以下VC C と記
す)3に、エミッタを出力端子2に、ベースを第一のベ
ース駆動回路23に接続、第二のバイポーラトランジス
タ18のコレクタを出力端子2、エミッタを低電位側電
源線4(以下GNDと記す)に、ベースを第二のベース
駆動回路24に接続していた。第一のベース駆動回路2
3においては、PチャンネルMOSトランジスタ19の
ソースをVC C 3に、ゲートを入力端子1に、ドレイン
を第一のバイポーラトランジスタ17のベースに接続
し、Nチャンネルトランジスタ20のドレインを第一の
バイポーラトランジスタ17のベースに、ソースをGN
D4に、ゲートを入力端子1に接続していた。第二のベ
ース駆動回路24においては、Nチャンネルトランジス
タ21のドレインを出力端子2に、ソースを第二のバイ
ポーラトランジスタ18のベースに、ゲートを入力端子
1に、抵抗22を第二のバイポーラトランジスタ18の
ベースとGND4の間に接続していた。
インバーターを構成した回路図を示す。従来のBiCM
OSインバーター回路は2個のバイポーラトランジスタ
を出力端子に接続するが、第一のバイポーラトランジス
タ17のコレクタを高電位側電源線(以下VC C と記
す)3に、エミッタを出力端子2に、ベースを第一のベ
ース駆動回路23に接続、第二のバイポーラトランジス
タ18のコレクタを出力端子2、エミッタを低電位側電
源線4(以下GNDと記す)に、ベースを第二のベース
駆動回路24に接続していた。第一のベース駆動回路2
3においては、PチャンネルMOSトランジスタ19の
ソースをVC C 3に、ゲートを入力端子1に、ドレイン
を第一のバイポーラトランジスタ17のベースに接続
し、Nチャンネルトランジスタ20のドレインを第一の
バイポーラトランジスタ17のベースに、ソースをGN
D4に、ゲートを入力端子1に接続していた。第二のベ
ース駆動回路24においては、Nチャンネルトランジス
タ21のドレインを出力端子2に、ソースを第二のバイ
ポーラトランジスタ18のベースに、ゲートを入力端子
1に、抵抗22を第二のバイポーラトランジスタ18の
ベースとGND4の間に接続していた。
【0003】次に、この従来にBiCMOSインバータ
ー回路の動作を説明する。まず、入力端子1の電位がハ
イレベルからローレベルへ遷移する過程を説明する。入
力端子1の電位がハイレベルからローレベルへ遷移する
と、第一のベース駆動回路23のPチャンネルMOSト
ランジスタ19がオンへ、NチャンネルMOSトランジ
スタ20がオフに移行する事により、第一のバイポーラ
トランジスタ17のベース寄生容量が充電され、第一の
バイポーラトランジスタ17のベース電位がVF に等し
くなると第一のバイポーラトランジスタ17がオンす
る。従って、出力端子2の電位は第一のバイポーラトラ
ンジスタ17のベースの電位よりVF だけ低い電位を保
って上昇する。同時に第二のベース駆動回路24のNチ
ャンネルMOSトランジスタ21がオフし、第二のバイ
ポーラトランジスタ18のベース電流供給を絶ち、ま
た、第二のバイポーラトランジスタ18のベースに蓄積
された電荷は抵抗22によって、GNDに放電されるた
め、バイポーラトランジスタ18はオフする。従って、
出力端子はローレベルからハイレベルへ移行する。出力
端子2の電位がVC C からVF 分低いレベルまで上昇す
ると第一のバイポーラトランジスタ17がオフし、それ
以上出力端子2の負荷容量を充電する事はないから、ハ
イレベルはVC C −VF に等しい。また、第二のバイポ
ーラトランジスタ18のベースの電位は、最終的に抵抗
22でGNDレベルまで低下する。
ー回路の動作を説明する。まず、入力端子1の電位がハ
イレベルからローレベルへ遷移する過程を説明する。入
力端子1の電位がハイレベルからローレベルへ遷移する
と、第一のベース駆動回路23のPチャンネルMOSト
ランジスタ19がオンへ、NチャンネルMOSトランジ
スタ20がオフに移行する事により、第一のバイポーラ
トランジスタ17のベース寄生容量が充電され、第一の
バイポーラトランジスタ17のベース電位がVF に等し
くなると第一のバイポーラトランジスタ17がオンす
る。従って、出力端子2の電位は第一のバイポーラトラ
ンジスタ17のベースの電位よりVF だけ低い電位を保
って上昇する。同時に第二のベース駆動回路24のNチ
ャンネルMOSトランジスタ21がオフし、第二のバイ
ポーラトランジスタ18のベース電流供給を絶ち、ま
た、第二のバイポーラトランジスタ18のベースに蓄積
された電荷は抵抗22によって、GNDに放電されるた
め、バイポーラトランジスタ18はオフする。従って、
出力端子はローレベルからハイレベルへ移行する。出力
端子2の電位がVC C からVF 分低いレベルまで上昇す
ると第一のバイポーラトランジスタ17がオフし、それ
以上出力端子2の負荷容量を充電する事はないから、ハ
イレベルはVC C −VF に等しい。また、第二のバイポ
ーラトランジスタ18のベースの電位は、最終的に抵抗
22でGNDレベルまで低下する。
【0004】次に、入力端子1の電位がローレベルから
ハイレベルへ遷移する過程を説明する。入力端子1の電
位がローレベルからハイレベルへ遷移すると、第一のベ
ース駆動回路23のPチャンネルMOSトランジスタ1
9がオフへ、NチャンネルMOSトランジスタ20がオ
ンに移行する事により、出力端子2の電位は第一のバイ
ポーラトランジスタ17のベースの電位よりVF だけ低
い電位を保って下降する。最終的に第一のバイポーラト
ランジスタ17のベース電流が遮断され、第一のバイポ
ーラトランジスタ17がオフする。同時に第二のベース
駆動回路24のNチャンネルMOSトランジスタ21が
オンし、第二のバイポーラトランジスタ18のベース寄
生容量を充電しベース電位がVF まで上昇すると、第二
のバイポーラトランジスタ18がオンするので、出力端
子2の負荷は急速に放電される。従って、出力端子はハ
イレベルからローレベルへ移行する。この際、Nチャン
ネルMOSトランジスタ21のゲート・ソース間にはV
C C −VF と等しい最大電圧しか印加されない。さて、
VF はシリコン材料、エミッタサイズによって決まる電
圧値で電源電圧の依存しない一定値だから、電源電圧が
低下すると、NチャンネルMOSトランジスタ21に印
加されるゲート・ソース間電圧は急激に小さくなる。さ
らに、NチャンネルMOSトランジスタ21のソース電
位がバックゲート電位より高い事による基板効果でしき
い値電圧VT が増加しているため、NチャンネルMOS
トランジスタ21のドレイン電流は急激に低下し、出力
立ち下がり時間が大幅な劣化する。よって第二のバイポ
ーラトランジスタ18のベース寄生容量を十分速く充電
するためには、NチャンネルMOSトランジスタ21の
ゲート幅を大きく設計して十分な電流を確保する必要が
あるが、これは同時にゲート回路の入力容量の増加、集
積度の低下を招く。第一のバイポーラトランジスタ17
のベース電位は、最終的に第一のベース駆動回路23の
Nチャンネルトランジスタ20によってGNDレベルま
で低下する。第一、第二のベース駆動回路23、24は
ここに説明したように回路形式のみならず、様々な回路
形式が提案されている。
ハイレベルへ遷移する過程を説明する。入力端子1の電
位がローレベルからハイレベルへ遷移すると、第一のベ
ース駆動回路23のPチャンネルMOSトランジスタ1
9がオフへ、NチャンネルMOSトランジスタ20がオ
ンに移行する事により、出力端子2の電位は第一のバイ
ポーラトランジスタ17のベースの電位よりVF だけ低
い電位を保って下降する。最終的に第一のバイポーラト
ランジスタ17のベース電流が遮断され、第一のバイポ
ーラトランジスタ17がオフする。同時に第二のベース
駆動回路24のNチャンネルMOSトランジスタ21が
オンし、第二のバイポーラトランジスタ18のベース寄
生容量を充電しベース電位がVF まで上昇すると、第二
のバイポーラトランジスタ18がオンするので、出力端
子2の負荷は急速に放電される。従って、出力端子はハ
イレベルからローレベルへ移行する。この際、Nチャン
ネルMOSトランジスタ21のゲート・ソース間にはV
C C −VF と等しい最大電圧しか印加されない。さて、
VF はシリコン材料、エミッタサイズによって決まる電
圧値で電源電圧の依存しない一定値だから、電源電圧が
低下すると、NチャンネルMOSトランジスタ21に印
加されるゲート・ソース間電圧は急激に小さくなる。さ
らに、NチャンネルMOSトランジスタ21のソース電
位がバックゲート電位より高い事による基板効果でしき
い値電圧VT が増加しているため、NチャンネルMOS
トランジスタ21のドレイン電流は急激に低下し、出力
立ち下がり時間が大幅な劣化する。よって第二のバイポ
ーラトランジスタ18のベース寄生容量を十分速く充電
するためには、NチャンネルMOSトランジスタ21の
ゲート幅を大きく設計して十分な電流を確保する必要が
あるが、これは同時にゲート回路の入力容量の増加、集
積度の低下を招く。第一のバイポーラトランジスタ17
のベース電位は、最終的に第一のベース駆動回路23の
Nチャンネルトランジスタ20によってGNDレベルま
で低下する。第一、第二のベース駆動回路23、24は
ここに説明したように回路形式のみならず、様々な回路
形式が提案されている。
【0005】次に、この従来のBiCMOSゲート回路
の消費電力について説明する。この従来のBiCMOS
ゲート回路の消費電力は、バイポーラトランジスタによ
る負荷充放電電流で発生する電力と、ゲート回路内部で
使用するトランジスタの寄生容量を充放電する電力に分
けられる。さらに、ゲート回路内部で発生する電力は、
バイポーラトランジスタの各寄生容量によるものと、M
OSトランジスタの寄生容量によるものが存在するが、
MOSトランジスタの寄生容量はゲート幅にほぼ比例す
るので消費電力もゲート幅に比例する。図8にCMOS
インバーターの消費電力のゲート幅依存性を示すグラフ
を示す。これは同一サイズのインバーターを鎖状に接続
したインバーターチェン回路で測定したものである。負
荷容量は、そのゲート回路の使用状態によって決定され
る外部条件であるので、この従来のBiCMOSゲート
回路の消費電力は、ゲート回路内のトランジスタのゲー
ト幅に大きく依存するものであるといえる。
の消費電力について説明する。この従来のBiCMOS
ゲート回路の消費電力は、バイポーラトランジスタによ
る負荷充放電電流で発生する電力と、ゲート回路内部で
使用するトランジスタの寄生容量を充放電する電力に分
けられる。さらに、ゲート回路内部で発生する電力は、
バイポーラトランジスタの各寄生容量によるものと、M
OSトランジスタの寄生容量によるものが存在するが、
MOSトランジスタの寄生容量はゲート幅にほぼ比例す
るので消費電力もゲート幅に比例する。図8にCMOS
インバーターの消費電力のゲート幅依存性を示すグラフ
を示す。これは同一サイズのインバーターを鎖状に接続
したインバーターチェン回路で測定したものである。負
荷容量は、そのゲート回路の使用状態によって決定され
る外部条件であるので、この従来のBiCMOSゲート
回路の消費電力は、ゲート回路内のトランジスタのゲー
ト幅に大きく依存するものであるといえる。
【0006】
【発明が解決しようとする課題】この従来のBiCMO
S論理ゲート回路では、出力端子に接続された出力プル
アップ用バイポーラトランジスタと出力プルダウン用バ
イポーラトランジスタのそれぞれをオンさせる際、それ
ぞれのベース電位はGNDレベルまで低下している。従
ってベース電位をVF レベルまで上昇させるためベース
寄生容量を充電する必要があり、この充電時間を小さく
するためにはベースドライブ用MOSトランジスタのゲ
ート幅を大きくし設計して電流を十分大きくとらなけれ
ばならず、集積度を上げる事ができなかった。
S論理ゲート回路では、出力端子に接続された出力プル
アップ用バイポーラトランジスタと出力プルダウン用バ
イポーラトランジスタのそれぞれをオンさせる際、それ
ぞれのベース電位はGNDレベルまで低下している。従
ってベース電位をVF レベルまで上昇させるためベース
寄生容量を充電する必要があり、この充電時間を小さく
するためにはベースドライブ用MOSトランジスタのゲ
ート幅を大きくし設計して電流を十分大きくとらなけれ
ばならず、集積度を上げる事ができなかった。
【0007】またゲート幅が大きいので、論理ゲート中
のMOSトランジスタにおける自己の拡散容量を充放電
する消費電力を小さくできなかった。低電源電圧使用時
にこの傾向が特に強くなり、動作速度と集積度、消費電
力を両立できないという欠点があった。
のMOSトランジスタにおける自己の拡散容量を充放電
する消費電力を小さくできなかった。低電源電圧使用時
にこの傾向が特に強くなり、動作速度と集積度、消費電
力を両立できないという欠点があった。
【0008】
【課題を解決するための手段】本発明のBiCMOS論
理ゲート回路は、バイポーラトランジスタを2個トーテ
ンポール接続した出力駆動部と、そのバイポーラトラン
ジスタのベースを駆動する、MOSトランジスタ及び必
要に応じて抵抗を追加して構成されるベース駆動回路、
および、バイポーラトランジスタのベース電位がGND
レベルまで落ちないようにするクランプ回路により構成
される。さらにそのベースクランプ回路は定常的、過渡
的な電流制限能力を持っている。
理ゲート回路は、バイポーラトランジスタを2個トーテ
ンポール接続した出力駆動部と、そのバイポーラトラン
ジスタのベースを駆動する、MOSトランジスタ及び必
要に応じて抵抗を追加して構成されるベース駆動回路、
および、バイポーラトランジスタのベース電位がGND
レベルまで落ちないようにするクランプ回路により構成
される。さらにそのベースクランプ回路は定常的、過渡
的な電流制限能力を持っている。
【0009】
【実施例】次に本発明について図面を参照して説明す
る。図1は本発明の一実施例のインバーターを示す回路
図である。第一のNPNバイポーラトランジスタ5のコ
レクタをVC C 3に、エミッタを出力端子2に、ベース
をPチャンネルトランジスタ7のドレイン及び、第一の
NチャンネルMOSトランジスタ8のドレインに接続、
第二のNPNバイポーラトランジスタ6のコレクタを出
力端子2に、エミッタをGND4に、ベースを第一のN
チャンネルMOSトランジスタ8のソースに接続してい
る。第二のNチャンネルトランジスタ9のドレインを出
力端子2に、ソースを第二のバイポーラトランジスタ6
のベースに接続している。PチャンネルMOSトランジ
スタ7のゲート、第一のNチャンネルトランジスタ8の
ゲート、第二のNチャンネルトランジスタ9のゲートが
入力端子1に接続されている。さらに、ベース電位クラ
ンプ回路を構成する第一の抵抗11をVC C 3と第二の
バイポーラトランジスタ6のベース間に、第二の抵抗1
2を第三のバイポーラトランジスタ10のベースと第二
のバイポーラトランジスタ6のベースの間に接続、第三
の抵抗13を第二のバイポーラトランジスタ6のベース
と、第三のバイポーラトランジスタ10のコレクタの間
に接続している。さらに、容量素子14を第三のバイポ
ーラトランジスタ10のベースとGND4の間に接続し
ている。次に本発明の第一の実施例のインバーターの動
作を説明する。
る。図1は本発明の一実施例のインバーターを示す回路
図である。第一のNPNバイポーラトランジスタ5のコ
レクタをVC C 3に、エミッタを出力端子2に、ベース
をPチャンネルトランジスタ7のドレイン及び、第一の
NチャンネルMOSトランジスタ8のドレインに接続、
第二のNPNバイポーラトランジスタ6のコレクタを出
力端子2に、エミッタをGND4に、ベースを第一のN
チャンネルMOSトランジスタ8のソースに接続してい
る。第二のNチャンネルトランジスタ9のドレインを出
力端子2に、ソースを第二のバイポーラトランジスタ6
のベースに接続している。PチャンネルMOSトランジ
スタ7のゲート、第一のNチャンネルトランジスタ8の
ゲート、第二のNチャンネルトランジスタ9のゲートが
入力端子1に接続されている。さらに、ベース電位クラ
ンプ回路を構成する第一の抵抗11をVC C 3と第二の
バイポーラトランジスタ6のベース間に、第二の抵抗1
2を第三のバイポーラトランジスタ10のベースと第二
のバイポーラトランジスタ6のベースの間に接続、第三
の抵抗13を第二のバイポーラトランジスタ6のベース
と、第三のバイポーラトランジスタ10のコレクタの間
に接続している。さらに、容量素子14を第三のバイポ
ーラトランジスタ10のベースとGND4の間に接続し
ている。次に本発明の第一の実施例のインバーターの動
作を説明する。
【0010】まず、入力レベルがローレベルからハイレ
ベルに移行する場合を考える。Pチャンネルトランジス
タ7、第一のNチャンネルトランジスタ8で構成される
インバーターの出力電位、すなわち第一のバイポーラト
ランジスタ5のベース電位がVC C レベルより下降す
る。これにより、出力端子のレベルがベース電位からV
F 下がったレベルを維持して下降する。同時に第一のN
チャンネルトランジスタ8が第二のバイポーラトランジ
スタ6のベース電流を供給して第二のバイポーラトラン
ジスタ6をオンさせる。第二のバイポーラトランジスタ
6のベース電位は後述するクランプ回路によってベース
・エミッタ順方向電圧(以下VF と記す)に固定されて
いるので、第一のNチャンネルトランジスタ8のドレイ
ン電流は第二のバイポーラトランジスタ6のベース寄生
容量を充電する必要がなく、そのまま第二のバイポーラ
トランジスタ6のベース電流として供給される。従って
第二のバイポーラトランジスタ6はすぐオンする。第一
のバイポーラトランジスタ5のベース電位は、後に説明
するクランプ回路によってVF レベル以下には低下しな
い。出力端子2に接続される負荷容量が大きい時には,
第一のNチャンネルトランジスタ8による第二のバイポ
ーラトランジスタ6へのベース電流供給が不足するため
第二のバイポーラトランジスタ6で十分負荷容量に蓄積
した電荷を引き抜けない。第二のNチャンネルトランジ
スタ9は、出力がローレベルになるまで第二のバイポー
ラトランジスタ6のベース電流供給を保証する。また、
出力端子2のローレベルがVF レベル以下に低下する事
が防止されるので、第二のバイポーラトランジスタ6は
そのベース・コレクタ接合が順方向にバイアスされる事
がないので飽和しない。それとともに第二のNチャンネ
ルトランジスタは第一のバイポーラトランジスタ5のリ
ーク電流、出力端子に接続された配線に乗ったノイズ等
による出力レベルの不可逆な上昇(誤動作)を防止して
いる。前述の様に第二のバイポーラトランジスタ6のベ
ース電位がVF レベルにクランプされている事により、
ベース寄生容量の充電が不必要であるため、第一にNチ
ャンネルトランジスタ8、第二のNチャンネルトランジ
スタ9のゲート幅は非常に小さくても良い。従来BiC
MOSゲート回路では、電源電圧が5Vであっても、第
二のNチャンネルMOSトランジスタ21に10ミクロ
ン以上のゲート幅を必要とし、電源電圧の低下に伴って
必要なゲート幅が拡大する一方であった。すなわちゲー
ト長とゲート幅の比を1:10程度以下にすると動作速
度が大きく劣化してしまう。これに対し、本発明では
2.5V電源においても第二のチャンネルMOSトラン
ジスタ9のゲート幅は1ミクロンで良く、すなわちゲー
ト長とゲート幅の比を1:2.5と小さくしても動作速
度の劣化がなく、集積度の向上、消費電力の低減が計れ
る。またゲート幅1μmというのは設計可能な最小寸法
であり、本発明ではここまで微細化しても動作速度の劣
化がない。また、電源電圧が低下した場合にも第一、第
二のNチャンネルトランジスタのオン電流低下による遅
延時間の劣化を最小限にくい止める事ができる。以上の
動作により。出力端子ノードはハイレベル(VC C −V
F )からローレベル(VF )まで下降する。
ベルに移行する場合を考える。Pチャンネルトランジス
タ7、第一のNチャンネルトランジスタ8で構成される
インバーターの出力電位、すなわち第一のバイポーラト
ランジスタ5のベース電位がVC C レベルより下降す
る。これにより、出力端子のレベルがベース電位からV
F 下がったレベルを維持して下降する。同時に第一のN
チャンネルトランジスタ8が第二のバイポーラトランジ
スタ6のベース電流を供給して第二のバイポーラトラン
ジスタ6をオンさせる。第二のバイポーラトランジスタ
6のベース電位は後述するクランプ回路によってベース
・エミッタ順方向電圧(以下VF と記す)に固定されて
いるので、第一のNチャンネルトランジスタ8のドレイ
ン電流は第二のバイポーラトランジスタ6のベース寄生
容量を充電する必要がなく、そのまま第二のバイポーラ
トランジスタ6のベース電流として供給される。従って
第二のバイポーラトランジスタ6はすぐオンする。第一
のバイポーラトランジスタ5のベース電位は、後に説明
するクランプ回路によってVF レベル以下には低下しな
い。出力端子2に接続される負荷容量が大きい時には,
第一のNチャンネルトランジスタ8による第二のバイポ
ーラトランジスタ6へのベース電流供給が不足するため
第二のバイポーラトランジスタ6で十分負荷容量に蓄積
した電荷を引き抜けない。第二のNチャンネルトランジ
スタ9は、出力がローレベルになるまで第二のバイポー
ラトランジスタ6のベース電流供給を保証する。また、
出力端子2のローレベルがVF レベル以下に低下する事
が防止されるので、第二のバイポーラトランジスタ6は
そのベース・コレクタ接合が順方向にバイアスされる事
がないので飽和しない。それとともに第二のNチャンネ
ルトランジスタは第一のバイポーラトランジスタ5のリ
ーク電流、出力端子に接続された配線に乗ったノイズ等
による出力レベルの不可逆な上昇(誤動作)を防止して
いる。前述の様に第二のバイポーラトランジスタ6のベ
ース電位がVF レベルにクランプされている事により、
ベース寄生容量の充電が不必要であるため、第一にNチ
ャンネルトランジスタ8、第二のNチャンネルトランジ
スタ9のゲート幅は非常に小さくても良い。従来BiC
MOSゲート回路では、電源電圧が5Vであっても、第
二のNチャンネルMOSトランジスタ21に10ミクロ
ン以上のゲート幅を必要とし、電源電圧の低下に伴って
必要なゲート幅が拡大する一方であった。すなわちゲー
ト長とゲート幅の比を1:10程度以下にすると動作速
度が大きく劣化してしまう。これに対し、本発明では
2.5V電源においても第二のチャンネルMOSトラン
ジスタ9のゲート幅は1ミクロンで良く、すなわちゲー
ト長とゲート幅の比を1:2.5と小さくしても動作速
度の劣化がなく、集積度の向上、消費電力の低減が計れ
る。またゲート幅1μmというのは設計可能な最小寸法
であり、本発明ではここまで微細化しても動作速度の劣
化がない。また、電源電圧が低下した場合にも第一、第
二のNチャンネルトランジスタのオン電流低下による遅
延時間の劣化を最小限にくい止める事ができる。以上の
動作により。出力端子ノードはハイレベル(VC C −V
F )からローレベル(VF )まで下降する。
【0011】次に、入力レベルがハイレベルからローレ
ベルに移行する過程を説明する。Pチャンネルトランジ
スタ7、第一のNチャンネルトランジスタ8で構成され
るインバーターの出力電位、すなわち第一のバイポーラ
トランジスタ5のベース電位が上昇する。これにより、
出力端子2のレベルがベース電位からVF 下がったレベ
ルを維持してベース電位の上昇速度と同じ速度で上昇す
る。この上昇速度は。出力端子2に接続される負荷容量
と、第一のバイポーラトランジスタ5のエミッタ電流で
決定される。このエミッタ電流は、バイポーラトランジ
スタの高注入効果によって制限される最大値を持つ。第
一のバイポーラトランジスタ5がオンするのと同時に第
一のNチャンネルトランジスタ8、第二のNチャンネル
トランジスタ9がオフし、第二のバイポーラトランジス
タ6のベース電流が絶たれる事によって、第二のバイポ
ーラトランジスタ6がオフする。第二のバイポーラトラ
ンジスタ6のベース電位がクランプ回路によってVF レ
ベルに固定されている。前述の様に第二のバイポーラト
ランジスタ6は飽和していないので、ベース電位をVF
レベルより下げ、強制的に過剰電荷を放電する必要はな
い。さて、第一のバイポーラトランジスタ5を駆動する
PチャンネルMOSトランジスタ7のゲート・ソース間
電圧の最大値は入力信号の低レベルが低電位側電源電圧
に等しいとすれば電源電圧に等しい。また、Pチャンネ
ルMOSトランジスタ7のソース端子と基板電位は共に
VC C レベルであるから基板効果によるVT の増大もな
いから、電源電圧の低下により急激にPチャンネルMO
Sトランジスタ7のドレイン電流が減少する事はない。
近年のMOSトランジスタの相互コンダクタンス増加、
拡散容量低減、バイポーラトランジスタのベース寄生容
量低減等の性能改善によって、前述の様にエミッタ電流
の大きさで制限される出力立ち上がり速度に追随させる
PチャンネルMOSトランジスタ7、NチャンネルMO
Sトランジスタ8のゲート幅は小さくて良い。
ベルに移行する過程を説明する。Pチャンネルトランジ
スタ7、第一のNチャンネルトランジスタ8で構成され
るインバーターの出力電位、すなわち第一のバイポーラ
トランジスタ5のベース電位が上昇する。これにより、
出力端子2のレベルがベース電位からVF 下がったレベ
ルを維持してベース電位の上昇速度と同じ速度で上昇す
る。この上昇速度は。出力端子2に接続される負荷容量
と、第一のバイポーラトランジスタ5のエミッタ電流で
決定される。このエミッタ電流は、バイポーラトランジ
スタの高注入効果によって制限される最大値を持つ。第
一のバイポーラトランジスタ5がオンするのと同時に第
一のNチャンネルトランジスタ8、第二のNチャンネル
トランジスタ9がオフし、第二のバイポーラトランジス
タ6のベース電流が絶たれる事によって、第二のバイポ
ーラトランジスタ6がオフする。第二のバイポーラトラ
ンジスタ6のベース電位がクランプ回路によってVF レ
ベルに固定されている。前述の様に第二のバイポーラト
ランジスタ6は飽和していないので、ベース電位をVF
レベルより下げ、強制的に過剰電荷を放電する必要はな
い。さて、第一のバイポーラトランジスタ5を駆動する
PチャンネルMOSトランジスタ7のゲート・ソース間
電圧の最大値は入力信号の低レベルが低電位側電源電圧
に等しいとすれば電源電圧に等しい。また、Pチャンネ
ルMOSトランジスタ7のソース端子と基板電位は共に
VC C レベルであるから基板効果によるVT の増大もな
いから、電源電圧の低下により急激にPチャンネルMO
Sトランジスタ7のドレイン電流が減少する事はない。
近年のMOSトランジスタの相互コンダクタンス増加、
拡散容量低減、バイポーラトランジスタのベース寄生容
量低減等の性能改善によって、前述の様にエミッタ電流
の大きさで制限される出力立ち上がり速度に追随させる
PチャンネルMOSトランジスタ7、NチャンネルMO
Sトランジスタ8のゲート幅は小さくて良い。
【0012】次にクランプ回路の動作を説明する。ま
ず、クランプ電位を安定に設定するという第一の作用に
ついて説明する。定常時に第三のバイポーラトランジス
タ10に流れる電流は第一の抵抗11によって決まる。
その電流値は100μA以下に設定する。この時第三の
バイポーラトランジスタ10のベース電流は数μAであ
るから、第二の抵抗(数kΩ程度以下)12による電圧
降下はmVオーダーと無視できる。従って第二のバイポ
ーラトランジスタ6のベース電位は第三のバイポーラト
ランジスタ10のベース電位と等しい。また、第一のN
チャンネルトランジスタ8がオンする事により、オフ状
態にある第一のバイポーラトランジスタ5のベース電位
も、第三のバイポーラトランジスタ10のベース電位と
等しくクランプされる。この時オフ状態にある第一のバ
イポーラトランジスタ5、および定常状態にある第二の
バイポーラトランジスタ6に流れる電流は第三のバイポ
ーラトランジスタ10と等しい100μA以下の小さな
電流である。VF の温度特性、製造バラツキは、第一の
バイポーラトランジスタ5、第二のバイポーラトランジ
スタ6、第三のバイポーラトランジスタ10にほぼ同じ
大きさのトランジスタを用いる事により補償され、しか
もその変動は100mV以下であるから、第一のバイポ
ーラトランジスタ5の定常状態、第二のバイポーラトラ
ンジスタ6のオフ時の電流バラツキは第一の抵抗11の
製造バラツキ、温度特性にのみ依存し、100μA±3
0%以内と十分小さく抑える事が可能である。これによ
り第二のバイポーラトランジスタ6のオフ状態を、安定
してオン移行ぎりぎりのオフ状態にする事が可能にな
る。
ず、クランプ電位を安定に設定するという第一の作用に
ついて説明する。定常時に第三のバイポーラトランジス
タ10に流れる電流は第一の抵抗11によって決まる。
その電流値は100μA以下に設定する。この時第三の
バイポーラトランジスタ10のベース電流は数μAであ
るから、第二の抵抗(数kΩ程度以下)12による電圧
降下はmVオーダーと無視できる。従って第二のバイポ
ーラトランジスタ6のベース電位は第三のバイポーラト
ランジスタ10のベース電位と等しい。また、第一のN
チャンネルトランジスタ8がオンする事により、オフ状
態にある第一のバイポーラトランジスタ5のベース電位
も、第三のバイポーラトランジスタ10のベース電位と
等しくクランプされる。この時オフ状態にある第一のバ
イポーラトランジスタ5、および定常状態にある第二の
バイポーラトランジスタ6に流れる電流は第三のバイポ
ーラトランジスタ10と等しい100μA以下の小さな
電流である。VF の温度特性、製造バラツキは、第一の
バイポーラトランジスタ5、第二のバイポーラトランジ
スタ6、第三のバイポーラトランジスタ10にほぼ同じ
大きさのトランジスタを用いる事により補償され、しか
もその変動は100mV以下であるから、第一のバイポ
ーラトランジスタ5の定常状態、第二のバイポーラトラ
ンジスタ6のオフ時の電流バラツキは第一の抵抗11の
製造バラツキ、温度特性にのみ依存し、100μA±3
0%以内と十分小さく抑える事が可能である。これによ
り第二のバイポーラトランジスタ6のオフ状態を、安定
してオン移行ぎりぎりのオフ状態にする事が可能にな
る。
【0013】次に第二のバイポーラトランジスタ6のベ
ース電流を確保するため、クランプ回路自身に流れる電
流を制限するという第二の作用について説明する。第一
のNチャンネルトランジスタ8、第二のNチャンネルト
ランジスタ9がオンするとそのオン電流は第三のバイポ
ーラトランジスタ10、第二のバイポーラトランジスタ
6に分流するが、容量素子14を第三のバイポーラトラ
ンジスタ10のベースエミッタ間に接続することによっ
て、等価的に第三のバイポーラトランジスタ10のfT
(過渡応答時間)を下げ、第一のNチャンネルトランジ
スタ8、第二のNチャンネルトランジスタ9の電流がク
ランプ回路に流れ込まず、第三のバイポーラトランジス
タ6のベースに供給される事を助ける。容量素子14に
よる第三のバイポーラトランジスタ10の応答遅延だけ
では不十分な場合、すなわち、負荷が非常に重い場合等
や、負荷容量が予測できない場合に、第二の抵抗12、
第三の抵抗13が、継続的に第二のバイポーラトランジ
スタ10の電流を制限する。すなわち、キャパジタ1
4、抵抗12、13はクランプ回路のインピーダンスを
第二のバイポーラトランジスタ6のベースのインピーダ
ンスより大きくして第一のNチャンネルMOSトランジ
スタ8、第二のNチャンネルMOSトランジスタ9の電
流を効果的に第二のバイポーラトランジスタ6のベース
に供給している。必要に応じてキャパシタ14、抵抗1
2、13のうち、1または複数を組み合わせて使用す
る。第一、第二、第三の抵抗11、12、13に抵抗値
は負荷条件その他に応じて0〜数十kΩの範囲で調整す
る。
ース電流を確保するため、クランプ回路自身に流れる電
流を制限するという第二の作用について説明する。第一
のNチャンネルトランジスタ8、第二のNチャンネルト
ランジスタ9がオンするとそのオン電流は第三のバイポ
ーラトランジスタ10、第二のバイポーラトランジスタ
6に分流するが、容量素子14を第三のバイポーラトラ
ンジスタ10のベースエミッタ間に接続することによっ
て、等価的に第三のバイポーラトランジスタ10のfT
(過渡応答時間)を下げ、第一のNチャンネルトランジ
スタ8、第二のNチャンネルトランジスタ9の電流がク
ランプ回路に流れ込まず、第三のバイポーラトランジス
タ6のベースに供給される事を助ける。容量素子14に
よる第三のバイポーラトランジスタ10の応答遅延だけ
では不十分な場合、すなわち、負荷が非常に重い場合等
や、負荷容量が予測できない場合に、第二の抵抗12、
第三の抵抗13が、継続的に第二のバイポーラトランジ
スタ10の電流を制限する。すなわち、キャパジタ1
4、抵抗12、13はクランプ回路のインピーダンスを
第二のバイポーラトランジスタ6のベースのインピーダ
ンスより大きくして第一のNチャンネルMOSトランジ
スタ8、第二のNチャンネルMOSトランジスタ9の電
流を効果的に第二のバイポーラトランジスタ6のベース
に供給している。必要に応じてキャパシタ14、抵抗1
2、13のうち、1または複数を組み合わせて使用す
る。第一、第二、第三の抵抗11、12、13に抵抗値
は負荷条件その他に応じて0〜数十kΩの範囲で調整す
る。
【0014】図2(a)〜(e)に種々のクランプ回路
を示す。(a)は図1に用いたものである。(b)は
(a)の回路からベースと電圧クランプすべき端子30
(クランプ端子)の間にある抵抗12を取り除き短絡し
た例である。(c)は(a)の回路から容量を省略した
もである。(d)は(c)からさらにベースとクランプ
端子の間にある抵抗12を取り除いた例である。(e)
は(a)の回路からコレクタとクランプ端子30の間の
抵抗13を省略したもである。要はバイポーラトランジ
スタのベース側かコレクタ側かどちらかに抵抗が入って
いればクランプ端子から見たインピーダンスは増加する
ので、回路の他の条件に応じて抵抗、容量をどこにどの
程度入れるか適宜決めれば良い。
を示す。(a)は図1に用いたものである。(b)は
(a)の回路からベースと電圧クランプすべき端子30
(クランプ端子)の間にある抵抗12を取り除き短絡し
た例である。(c)は(a)の回路から容量を省略した
もである。(d)は(c)からさらにベースとクランプ
端子の間にある抵抗12を取り除いた例である。(e)
は(a)の回路からコレクタとクランプ端子30の間の
抵抗13を省略したもである。要はバイポーラトランジ
スタのベース側かコレクタ側かどちらかに抵抗が入って
いればクランプ端子から見たインピーダンスは増加する
ので、回路の他の条件に応じて抵抗、容量をどこにどの
程度入れるか適宜決めれば良い。
【0015】図3に本発明の第一の実施例のBiCMO
S回路の動作速度の電源依存性を、従来のBiCMOS
回路の場合と併せて示す。
S回路の動作速度の電源依存性を、従来のBiCMOS
回路の場合と併せて示す。
【0016】本発明のBiCMOS回路においては、P
チャンネルMOSトランジスタ7のゲート長を0.5ミ
クロン、ゲート幅を3ミクロンに、第一のNチャンネル
MOSトランジスタ8、第二のNチャンネルMOSトラ
ンジスタ9のゲート長を共に0.4ミクロン、ゲート幅
を共に1ミクロンに設定している。また、従来のBiC
MOS回路においても各MOSトランジスタのゲート
長、ゲート幅を本発明と同様に設定して同一の入力ファ
ンイン容量(13.7pF)における比較をしている。
負荷容量として1pFを付加した。本発明においては出
力立ち下がり時間を広い電源電圧範囲において従来の1
/2以下にする事を可能にしており、また、動作電圧の
下限も従来に比較して1V以上低減している。
チャンネルMOSトランジスタ7のゲート長を0.5ミ
クロン、ゲート幅を3ミクロンに、第一のNチャンネル
MOSトランジスタ8、第二のNチャンネルMOSトラ
ンジスタ9のゲート長を共に0.4ミクロン、ゲート幅
を共に1ミクロンに設定している。また、従来のBiC
MOS回路においても各MOSトランジスタのゲート
長、ゲート幅を本発明と同様に設定して同一の入力ファ
ンイン容量(13.7pF)における比較をしている。
負荷容量として1pFを付加した。本発明においては出
力立ち下がり時間を広い電源電圧範囲において従来の1
/2以下にする事を可能にしており、また、動作電圧の
下限も従来に比較して1V以上低減している。
【0017】図三は本発明の第二の実施例を示す回路図
である。第一のバイポーラトランジスタ5のコレクタを
Vc c 3に、エミッタを出力端子2に、ベースをPチャ
ンネルトランジスタ7のドレイン及び、第一のNチャン
ネルトランジスタ8のドレインに接続、第二のバイポー
ラトランジスタ6のコレクタを出力端子2に、エミッタ
をGND4に、ベースを第一のNチャンネルトランジス
タ8のソースに接続しいる。第二のNチャンネルトラン
ジスタ9のドレインを出力端子2に、ソースを第二のバ
イポーラトランジスタ6にベースに接続している。Pチ
ャンネルトランジスタ7のゲート、第一のNチャンネル
トランジスタ8のゲート、第二のNチャンネルトランジ
スタ9のゲートが入力端子1に接続されている。さら
に、ベース電位クランプ回路を構成する抵抗15とダイ
オード16が直列に第二のバイポーラトランジスタ6の
ベースと低電位側電源4の間に接続されている。抵抗1
5の抵抗値を適当に選択することで、ベース電位クラン
プ回路にインピーダンスを,第二のバイポーラトランジ
スタ6のベース端子のインピーダンスより大きくでき
る。よって、本発明の第二の実施例の動作、および効果
は第一の実施例と同様である。本実施例の回路は、第二
のバイポーラトランジスタ6のベース・エミッタ接合に
リークがある場合などに第二のバイポーラトランジスタ
6のベース電位が除々に低下し、安定度、歩留まりの点
で第一の実施例に劣るが、回路が単純なため、集積度に
勝るという長所がある。
である。第一のバイポーラトランジスタ5のコレクタを
Vc c 3に、エミッタを出力端子2に、ベースをPチャ
ンネルトランジスタ7のドレイン及び、第一のNチャン
ネルトランジスタ8のドレインに接続、第二のバイポー
ラトランジスタ6のコレクタを出力端子2に、エミッタ
をGND4に、ベースを第一のNチャンネルトランジス
タ8のソースに接続しいる。第二のNチャンネルトラン
ジスタ9のドレインを出力端子2に、ソースを第二のバ
イポーラトランジスタ6にベースに接続している。Pチ
ャンネルトランジスタ7のゲート、第一のNチャンネル
トランジスタ8のゲート、第二のNチャンネルトランジ
スタ9のゲートが入力端子1に接続されている。さら
に、ベース電位クランプ回路を構成する抵抗15とダイ
オード16が直列に第二のバイポーラトランジスタ6の
ベースと低電位側電源4の間に接続されている。抵抗1
5の抵抗値を適当に選択することで、ベース電位クラン
プ回路にインピーダンスを,第二のバイポーラトランジ
スタ6のベース端子のインピーダンスより大きくでき
る。よって、本発明の第二の実施例の動作、および効果
は第一の実施例と同様である。本実施例の回路は、第二
のバイポーラトランジスタ6のベース・エミッタ接合に
リークがある場合などに第二のバイポーラトランジスタ
6のベース電位が除々に低下し、安定度、歩留まりの点
で第一の実施例に劣るが、回路が単純なため、集積度に
勝るという長所がある。
【0018】本発明のBiCMOSゲート回路に動作原
理をインバーター論理について説明したが、さらに複雑
な論理を構成する事も従来通り可能である。例えば複数
のPチャンネルMOSトランジスタを並列に、複数のN
チャンネルMOSトランジスタを直列に接続したNAN
Dゲートや、複数のPチャンネルMOSトランジスタを
直列に、複数のNチャンネルMOSトランジスタを並列
に接続したNORゲートや、フリップフロップ等に適用
する事ができる。図5に2入力NAND、図6にフリッ
プフロップを構成する回路例を掲げる。
理をインバーター論理について説明したが、さらに複雑
な論理を構成する事も従来通り可能である。例えば複数
のPチャンネルMOSトランジスタを並列に、複数のN
チャンネルMOSトランジスタを直列に接続したNAN
Dゲートや、複数のPチャンネルMOSトランジスタを
直列に、複数のNチャンネルMOSトランジスタを並列
に接続したNORゲートや、フリップフロップ等に適用
する事ができる。図5に2入力NAND、図6にフリッ
プフロップを構成する回路例を掲げる。
【0019】また、本発明の要旨を逸脱しない範囲で他
のBiCMOS回路に適用する事ができる。例えば、N
PNトランジスタの代わりにPNPトランジスタを使用
したりする事が可能である。また、前述の実施例ではク
ランプ回路はすべて第二のバイポーラトランジスタ6側
とのみ設けているが、第一のバイポーラトランジスタ側
にも設けてよい。
のBiCMOS回路に適用する事ができる。例えば、N
PNトランジスタの代わりにPNPトランジスタを使用
したりする事が可能である。また、前述の実施例ではク
ランプ回路はすべて第二のバイポーラトランジスタ6側
とのみ設けているが、第一のバイポーラトランジスタ側
にも設けてよい。
【0020】さらに、特開平3−295314号公報
「Bi−CMOS論理回路」や、IEDM92、pp.
393〜396、”What Can Replace
BiCMOS at Lower Supply V
oltage Regime?”においてダイオードに
よるベース電位クランプ回路を付加したBiCMOS論
理回路技術が開示されているが、ダイオードのインピー
ダンスはバイポーラトランジスタのベース端子のインピ
ーダンスに比較して極端に低いため、ベースを駆動する
MOSトランジスタの電流の大部分がダイオードに流れ
込んでしまい、本発明のような効果は得られない。
「Bi−CMOS論理回路」や、IEDM92、pp.
393〜396、”What Can Replace
BiCMOS at Lower Supply V
oltage Regime?”においてダイオードに
よるベース電位クランプ回路を付加したBiCMOS論
理回路技術が開示されているが、ダイオードのインピー
ダンスはバイポーラトランジスタのベース端子のインピ
ーダンスに比較して極端に低いため、ベースを駆動する
MOSトランジスタの電流の大部分がダイオードに流れ
込んでしまい、本発明のような効果は得られない。
【0021】
【発明の効果】以上説明したように本発明では、出力端
子を挟んでトーテムポール接続された2ケのバイポーラ
トランジスタのベース電位をベースエミッタ間順方向電
圧付近に固定し、しかもその電位固定回路自身に流れる
電流を制限する手段を備えたベース電位固体回路を備え
る事によって、高速化、低電圧化が可能になり、また、
負荷駆動電流を確保しながらバイポーラトランジスタの
ベースを駆動するMOSトランジスタのゲート幅を小さ
く設定する事が可能になるため、集積度が向上すると共
に消費電力が削減されるという効果を有する。
子を挟んでトーテムポール接続された2ケのバイポーラ
トランジスタのベース電位をベースエミッタ間順方向電
圧付近に固定し、しかもその電位固定回路自身に流れる
電流を制限する手段を備えたベース電位固体回路を備え
る事によって、高速化、低電圧化が可能になり、また、
負荷駆動電流を確保しながらバイポーラトランジスタの
ベースを駆動するMOSトランジスタのゲート幅を小さ
く設定する事が可能になるため、集積度が向上すると共
に消費電力が削減されるという効果を有する。
【図1】本発明の一実施例のBiCMOSゲート回路の
回路図である。
回路図である。
【図2】本発明で用いる種々のクランプ回路を示す図で
ある。
ある。
【図3】動作速度の電源電圧依存性を示す図である。
【図4】本発明の他の実施例のBiCMOSゲート回路
の回路図である。
の回路図である。
【図5】本発明のBiCMOSゲートで2入力NAND
を構成した回路図である。
を構成した回路図である。
【図6】本発明のBiCMOSゲートでフリップフロッ
プを構成した回路図である。
プを構成した回路図である。
【図7】従来のBiCMOSゲート回路の回路図であ
る。
る。
【図8】CMOSインバーターの消費電力のゲート幅依
存性を示す図である。
存性を示す図である。
1 入力端子 2 出力端子 3 高電位側電源(VCC) 4 低電位側電源(GND) 5、17 第一のバイポーラトランジスタ 6、18 第二のバイポーラトランジスタ 7 PチャンネルMOSトランジスタ 8 第一のNチャンネルMOSトランジスタ 9 第二のNチャンネルMOSトランジスタ 10 第三のバイポーラトランジスタ 11 第一の抵抗 12 第二の抵抗 13 第三の抵抗 14 容量 15 抵抗 16 ダイオード 19 PチャンネルMOSトランジスタ 20、21 NチャンネルMOSトランジスタ 22 抵抗 23 第一のベースクランプ回路 24 第二のベースクランプ回路 30 電位クランプすべき端子
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成6年12月20日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】請求項5
【補正方法】変更
【補正内容】
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】請求項7
【補正方法】変更
【補正内容】
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】請求項8
【補正方法】変更
【補正内容】
Claims (17)
- 【請求項1】 2つのバイポーラトランジスタを、第一
のバイポーラトランジスタのコレクタを高電位側電源
に、エミッタを出力端子に、第二のバイポーラトランジ
スタのコレクタを出力端子に、エミッタを低電位側電源
に接続したプッシュプル型バッファと、第一及び第二の
バイポーラトランジスタのベースを駆動する複数のMO
SトランジスタとからなるBiCMOS論理回路におい
て、第一、第二のバイポーラトランジスタのうち少なく
とも片方のベース電位を、低電位側電源電圧からベース
・エミッタ間順方向電圧付近だけ上昇した電位以下に低
下させないベース電位固定回路を少なくとも1個有し、
しかも、第1、第二のバイポーラトランジスタのベース
端子・エミッタ端子間におけるベース電位固定回路中の
電流経路のインピーダンスが第一、第二のNPNトラン
ジスタのベース端子の入力インピーダンスよりも高い事
を特徴としたBiCMOS論理回路。 - 【請求項2】 プッシュプル型バッファを構成するバイ
ポーラトランジスタのベース電位を、低電位側電源電圧
からベース・エミッタ間順方向電圧付近だけ上昇した電
位以下に低下させないベース電位クランプ回路を1個有
し、第二のバイポーラトランジスタのベースにこのベー
ス電位クランプ回路を直接接続、第一のバイポーラトラ
ンジスタのベースには、ベースを駆動するMOSトラン
ジスタを介して接続し、このMOSトランジスタのゲー
ト信号によって、第一のバイポーラトランジスタのベー
スとの電気的接続、切り放しを行う事を特徴とした請求
項1のBiCMOS論理回路。 - 【請求項3】 第一及び第二のバイポーラトランジスタ
のベースを駆動するMOSトランジスタが設計可能な最
小サイズである事を特徴とする請求項1または2のBi
CMOS論理回路。 - 【請求項4】 第一及び第二のバイポーラトランジスタ
のベースを駆動するMOSトランジスタのゲート幅対ゲ
ート長の比がすべて10:1以下である事を特徴とする
請求項1または2のBiCMOS論理回路。 - 【請求項5】 第一の端子を高電位側電源線に、第二の
端子を電圧クランプすべき端子に接続した第一の抵抗素
子と、第一の端子を出力端子に、第二の端子を該バイポ
ーラトランジスタのベースに接続した第二の抵抗素子
と、第一の端子を前記クランプすべき端子に、第二の端
子をバイポーラトランジスタのコレクタに接続した第三
の抵抗素子と、第一の端子を該バイポーラトランジスタ
のベースに、第二の端子を低電位側電源線に接続した容
量素子と、エミッタを低電位側電源線に接続した該バイ
ポーラトランジスタを備えるバイポーラトランジスタベ
ース電位固定回路。 - 【請求項6】 第一の端子を高電位側電源線に、第二の
端子を電圧クランプすべき端子に接続した第一の抵抗素
子と、第一の端子を前記クランプすべき端子に、第二の
端子を該バイポーラトランジスタのコレクタに接続した
第二の抵抗素子と、第一の端子を該バイポーラトランジ
スタのベースに、第二の端子を低電位側電源線に接続し
た容量素子と、エミッタを低電位側電源線に接続した該
バイポーラトランジスタから構成される、このバイポー
ラトランジスタのベースと前記クランプすべき端子を短
絡したバイポーラトランジスタべース電位固定回路。 - 【請求項7】 第一の端子を高電位側電源線に、第二の
端子を電圧クランプすべき端子に接続した第一の抵抗素
子と、第一の端子を出力端子に、第二の端子を該バイポ
ーラトランジスタのベースに接続した第二の抵抗素子
と、第一の端子を前記クランプすべき端子に、第二の端
子をバイポーラトランジスタのコレクタに接続した第三
の抵抗素子と、エミッタを低電位側電源線に接続した該
バイポーラトランジスタから構成されるバイポーラトラ
ンジスタベース電位固定回路。 - 【請求項8】 第一の端子を高電位側電源線に、第二の
端子を電圧クランプすべき端子に接続した第一の抵抗素
子と、第一の端子を前記クランプすべき端子に、第二の
端子をバイポーラトランジスタのコレクタに接続した第
二の抵抗素子と、エミッタを低電位側電源線に接続した
該バイポーラトランジスタから構成される前記クランプ
すべき端子とベースが短絡されているバイポーラトラン
ジスタベース電位固定回路。 - 【請求項9】 第一の端子を高電位側電源線に、第二の
端子を電圧クランプすべき端子に接続した第一の抵抗素
子と、第一の端子を前記クランプすべき端子に、第二の
端子をバイポーラトランジスタののベースに接続した第
二の抵抗素子と、第一の端子を該バイポーラトランジス
タのベースに、第二の端子を低電位側電源線に接続した
容量素子と、エミッタを低電位側電源線に接続した該バ
イポーラトランジスタを備えるこのバイポーラトランジ
スタのコレクタが前記クランプすべき端子に接続したバ
イポーラトランジスタベース電位固定回路。 - 【請求項10】 請求項5の回路をバイポーラトランジ
スタベース電位固定回路として使用した請求項1、2、
3または4のBiCMOS論理回路。 - 【請求項11】 請求項6の回路をバイポーラトランジ
スタベース電位固定回路として使用した請求項1、2、
3または4のBiCMOS論理回路。 - 【請求項12】 請求項7の回路をバイポーラトランジ
スタベース電位固定回路として使用した請求項1、2、
3または4のBiCMOS論理回路。 - 【請求項13】 請求項8の回路をバイポーラトランジ
スタベース電位固定回路として使用した請求項1または
2または3または4のバイポーラCMOS複合回路。 - 【請求項14】 第一の端子を電位クランプすべき出力
端子に、第二の端子をダイオードのアノードに接続した
抵抗端子と、カソードを低電位側電源に接続した該ダイ
オードからなるバイポーラトランジスタベース電位固定
回路。 - 【請求項15】 アノードを電位クランプすべき端子
に、カソードを抵抗素子の第一の端子に接続したダイオ
ードと、第二の端子を低電位側電源に接続した該抵抗素
子から構成されたバイポーラトランジスタベース電位固
定回路。 - 【請求項16】 請求項14の回路をバイポーラトラン
ジスタベース電位固定回路として使用した請求項1、
2、3、または4のBiCMOS論理回路。 - 【請求項17】 請求項15の回路をバイポーラトラン
ジスタベース電位固定回路として使用した請求項1、
2、3、または4のBiCMOS論理回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5237620A JP2699823B2 (ja) | 1993-09-24 | 1993-09-24 | 半導体集積回路 |
KR1019940024060A KR0165986B1 (ko) | 1993-09-24 | 1994-09-24 | BiCMOS 논리 회로 |
DE69429409T DE69429409T2 (de) | 1993-09-24 | 1994-09-26 | BICMOS-Logikschaltung |
EP94115119A EP0645890B1 (en) | 1993-09-24 | 1994-09-26 | BiCMOS logic circuit |
US08/312,396 US5670893A (en) | 1993-09-24 | 1994-09-26 | BiCMOS logic circuit with bipolar base clamping |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5237620A JP2699823B2 (ja) | 1993-09-24 | 1993-09-24 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0795045A true JPH0795045A (ja) | 1995-04-07 |
JP2699823B2 JP2699823B2 (ja) | 1998-01-19 |
Family
ID=17018024
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5237620A Expired - Lifetime JP2699823B2 (ja) | 1993-09-24 | 1993-09-24 | 半導体集積回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5670893A (ja) |
EP (1) | EP0645890B1 (ja) |
JP (1) | JP2699823B2 (ja) |
KR (1) | KR0165986B1 (ja) |
DE (1) | DE69429409T2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5559451A (en) * | 1994-09-08 | 1996-09-24 | Nec Corporation | Bicmos push-pull type logic apparatus with voltage clamp circuit and clamp releasing circuit |
US6037637A (en) * | 1995-03-30 | 2000-03-14 | Nec Corporation | BiCMOS logical integrated circuit |
WO2013061676A1 (ja) | 2011-10-28 | 2013-05-02 | 浜松ホトニクス株式会社 | X線分光検出装置 |
WO2024014150A1 (ja) * | 2022-07-11 | 2024-01-18 | 株式会社村田製作所 | クランプ回路及び増幅器 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2904128B2 (ja) * | 1996-06-28 | 1999-06-14 | 日本電気株式会社 | 出力回路 |
US20050169121A1 (en) * | 1997-07-09 | 2005-08-04 | Keller Peter J. | Optical storage device |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59149426A (ja) * | 1983-02-16 | 1984-08-27 | Hitachi Ltd | 半導体集積回路装置 |
JPH03268609A (ja) * | 1990-03-19 | 1991-11-29 | Nec Corp | BiCMOS論理回路 |
JPH04104612A (ja) * | 1990-08-24 | 1992-04-07 | Hitachi Ltd | 半導体集積回路 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1238204A (ja) * | 1967-12-21 | 1971-07-07 | ||
US3641368A (en) * | 1970-08-10 | 1972-02-08 | Rca Corp | Logic circuit which turns on and off rapidly |
JPS58120322A (ja) * | 1982-01-12 | 1983-07-18 | Nec Corp | 飽和形論理回路 |
JPH0783252B2 (ja) * | 1982-07-12 | 1995-09-06 | 株式会社日立製作所 | 半導体集積回路装置 |
US4616146A (en) * | 1984-09-04 | 1986-10-07 | Motorola, Inc. | BI-CMOS driver circuit |
US4598213A (en) * | 1984-09-24 | 1986-07-01 | Motorola, Inc. | Bipolar transient driver |
US4825108A (en) * | 1987-06-15 | 1989-04-25 | North American Philips Corporation, Signetics Division | Voltage translator with restricted output voltage swing |
JP2550138B2 (ja) * | 1988-03-18 | 1996-11-06 | 株式会社日立製作所 | バイポーラトランジスタと電界効果トランジスタとを有する半導体集積回路装置 |
JPH02153624A (ja) * | 1988-12-05 | 1990-06-13 | Mitsubishi Electric Corp | インバータ回路 |
DE3941840A1 (de) * | 1989-03-21 | 1991-01-24 | Fraunhofer Ges Forschung | Schaltung |
US4970414A (en) * | 1989-07-07 | 1990-11-13 | Silicon Connections Corporation | TTL-level-output interface circuit |
US5107141A (en) * | 1989-11-01 | 1992-04-21 | Hitachi, Ltd. | BiCMOS logic circuit using 0.5 micron technology and having an operating potential difference of less than 4 volts |
US4999523A (en) * | 1989-12-05 | 1991-03-12 | Hewlett-Packard Company | BICMOS logic gate with higher pull-up voltage |
JPH03195120A (ja) * | 1989-12-22 | 1991-08-26 | Sharp Corp | 半導体出力回路 |
JPH03295314A (ja) * | 1990-04-13 | 1991-12-26 | Hitachi Ltd | Bi―CMOS論理回路 |
JPH0440014A (ja) * | 1990-06-05 | 1992-02-10 | Mitsubishi Electric Corp | 論理回路装置 |
JPH0461419A (ja) * | 1990-06-29 | 1992-02-27 | Nec Corp | Ecl回路 |
US5343092A (en) * | 1992-04-27 | 1994-08-30 | International Business Machines Corporation | Self-biased feedback-controlled active pull-down signal switching |
-
1993
- 1993-09-24 JP JP5237620A patent/JP2699823B2/ja not_active Expired - Lifetime
-
1994
- 1994-09-24 KR KR1019940024060A patent/KR0165986B1/ko not_active IP Right Cessation
- 1994-09-26 DE DE69429409T patent/DE69429409T2/de not_active Expired - Fee Related
- 1994-09-26 EP EP94115119A patent/EP0645890B1/en not_active Expired - Lifetime
- 1994-09-26 US US08/312,396 patent/US5670893A/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59149426A (ja) * | 1983-02-16 | 1984-08-27 | Hitachi Ltd | 半導体集積回路装置 |
JPH03268609A (ja) * | 1990-03-19 | 1991-11-29 | Nec Corp | BiCMOS論理回路 |
JPH04104612A (ja) * | 1990-08-24 | 1992-04-07 | Hitachi Ltd | 半導体集積回路 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5559451A (en) * | 1994-09-08 | 1996-09-24 | Nec Corporation | Bicmos push-pull type logic apparatus with voltage clamp circuit and clamp releasing circuit |
US6037637A (en) * | 1995-03-30 | 2000-03-14 | Nec Corporation | BiCMOS logical integrated circuit |
WO2013061676A1 (ja) | 2011-10-28 | 2013-05-02 | 浜松ホトニクス株式会社 | X線分光検出装置 |
WO2024014150A1 (ja) * | 2022-07-11 | 2024-01-18 | 株式会社村田製作所 | クランプ回路及び増幅器 |
Also Published As
Publication number | Publication date |
---|---|
EP0645890A3 (en) | 1996-01-17 |
EP0645890B1 (en) | 2001-12-12 |
JP2699823B2 (ja) | 1998-01-19 |
EP0645890A2 (en) | 1995-03-29 |
KR950010062A (ko) | 1995-04-26 |
DE69429409T2 (de) | 2002-08-01 |
DE69429409D1 (de) | 2002-01-24 |
KR0165986B1 (ko) | 1998-12-15 |
US5670893A (en) | 1997-09-23 |
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