JPH0795045A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0795045A JPH0795045A JP5237620A JP23762093A JPH0795045A JP H0795045 A JPH0795045 A JP H0795045A JP 5237620 A JP5237620 A JP 5237620A JP 23762093 A JP23762093 A JP 23762093A JP H0795045 A JPH0795045 A JP H0795045A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
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- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
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Abstract
(57)【要約】
【目的】 ＢｉＣＭＯＳゲート回路において、使用する
ＭＯＳトランジスタのゲート幅を小さくし集積度の向上
と消費電力の低減を計り、また、同時に低電源電圧にお
いても高速動作を可能にする事である。 【構成】 プッシュプル回路を構成するバイポーラトラ
ンジスタ６のベース・エミッタ間にＮＰＮトランジスタ
１０、抵抗１２、１３、必要に応じて追加した容量１４
からなるベース電位クランプ回路を挿入する。抵抗１１
によって決まる微小な電流を活性領域で動作するバイポ
ーラトランジスタ１０に流す事により、バイポーラトラ
ンジスタ６、１０のベース電位がいわゆるＶF 付近にク
ランプされる。また、抵抗１２、容量１４により、ベー
ス電位クランプ回路のインピーダンスはバイポーラトラ
ンジスタ６のベースのインピーダンスより十分大きい。
従ってＮチャンネルＭＯＳトランジスタ８、９のドレイ
ン電流は極めて微小で良いため低電源電圧時においても
ＭＯＳトランジスタのゲート幅を小さくしてなおかつ高
速で動作する。
ＭＯＳトランジスタのゲート幅を小さくし集積度の向上
と消費電力の低減を計り、また、同時に低電源電圧にお
いても高速動作を可能にする事である。 【構成】 プッシュプル回路を構成するバイポーラトラ
ンジスタ６のベース・エミッタ間にＮＰＮトランジスタ
１０、抵抗１２、１３、必要に応じて追加した容量１４
からなるベース電位クランプ回路を挿入する。抵抗１１
によって決まる微小な電流を活性領域で動作するバイポ
ーラトランジスタ１０に流す事により、バイポーラトラ
ンジスタ６、１０のベース電位がいわゆるＶF 付近にク
ランプされる。また、抵抗１２、容量１４により、ベー
ス電位クランプ回路のインピーダンスはバイポーラトラ
ンジスタ６のベースのインピーダンスより十分大きい。
従ってＮチャンネルＭＯＳトランジスタ８、９のドレイ
ン電流は極めて微小で良いため低電源電圧時においても
ＭＯＳトランジスタのゲート幅を小さくしてなおかつ高
速で動作する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にバイポーラトランジスタとＭＯＳトランジスタ
を同一半導体基板上に集積するいわゆるＢｉＣＭＯＳ技
術を用いた論理回路に関する。
し、特にバイポーラトランジスタとＭＯＳトランジスタ
を同一半導体基板上に集積するいわゆるＢｉＣＭＯＳ技
術を用いた論理回路に関する。
【０００２】
【従来の技術】図７に従来のＢｉＣＭＯＳ論理ゲートで
インバーターを構成した回路図を示す。従来のＢｉＣＭ
ＯＳインバーター回路は２個のバイポーラトランジスタ
を出力端子に接続するが、第一のバイポーラトランジス
タ１７のコレクタを高電位側電源線（以下ＶC C と記
す）３に、エミッタを出力端子２に、ベースを第一のベ
ース駆動回路２３に接続、第二のバイポーラトランジス
タ１８のコレクタを出力端子２、エミッタを低電位側電
源線４（以下ＧＮＤと記す）に、ベースを第二のベース
駆動回路２４に接続していた。第一のベース駆動回路２
３においては、ＰチャンネルＭＯＳトランジスタ１９の
ソースをＶC C ３に、ゲートを入力端子１に、ドレイン
を第一のバイポーラトランジスタ１７のベースに接続
し、Ｎチャンネルトランジスタ２０のドレインを第一の
バイポーラトランジスタ１７のベースに、ソースをＧＮ
Ｄ４に、ゲートを入力端子１に接続していた。第二のベ
ース駆動回路２４においては、Ｎチャンネルトランジス
タ２１のドレインを出力端子２に、ソースを第二のバイ
ポーラトランジスタ１８のベースに、ゲートを入力端子
１に、抵抗２２を第二のバイポーラトランジスタ１８の
ベースとＧＮＤ４の間に接続していた。
インバーターを構成した回路図を示す。従来のＢｉＣＭ
ＯＳインバーター回路は２個のバイポーラトランジスタ
を出力端子に接続するが、第一のバイポーラトランジス
タ１７のコレクタを高電位側電源線（以下ＶC C と記
す）３に、エミッタを出力端子２に、ベースを第一のベ
ース駆動回路２３に接続、第二のバイポーラトランジス
タ１８のコレクタを出力端子２、エミッタを低電位側電
源線４（以下ＧＮＤと記す）に、ベースを第二のベース
駆動回路２４に接続していた。第一のベース駆動回路２
３においては、ＰチャンネルＭＯＳトランジスタ１９の
ソースをＶC C ３に、ゲートを入力端子１に、ドレイン
を第一のバイポーラトランジスタ１７のベースに接続
し、Ｎチャンネルトランジスタ２０のドレインを第一の
バイポーラトランジスタ１７のベースに、ソースをＧＮ
Ｄ４に、ゲートを入力端子１に接続していた。第二のベ
ース駆動回路２４においては、Ｎチャンネルトランジス
タ２１のドレインを出力端子２に、ソースを第二のバイ
ポーラトランジスタ１８のベースに、ゲートを入力端子
１に、抵抗２２を第二のバイポーラトランジスタ１８の
ベースとＧＮＤ４の間に接続していた。
【０００３】次に、この従来にＢｉＣＭＯＳインバータ
ー回路の動作を説明する。まず、入力端子１の電位がハ
イレベルからローレベルへ遷移する過程を説明する。入
力端子１の電位がハイレベルからローレベルへ遷移する
と、第一のベース駆動回路２３のＰチャンネルＭＯＳト
ランジスタ１９がオンへ、ＮチャンネルＭＯＳトランジ
スタ２０がオフに移行する事により、第一のバイポーラ
トランジスタ１７のベース寄生容量が充電され、第一の
バイポーラトランジスタ１７のベース電位がＶF に等し
くなると第一のバイポーラトランジスタ１７がオンす
る。従って、出力端子２の電位は第一のバイポーラトラ
ンジスタ１７のベースの電位よりＶF だけ低い電位を保
って上昇する。同時に第二のベース駆動回路２４のＮチ
ャンネルＭＯＳトランジスタ２１がオフし、第二のバイ
ポーラトランジスタ１８のベース電流供給を絶ち、ま
た、第二のバイポーラトランジスタ１８のベースに蓄積
された電荷は抵抗２２によって、ＧＮＤに放電されるた
め、バイポーラトランジスタ１８はオフする。従って、
出力端子はローレベルからハイレベルへ移行する。出力
端子２の電位がＶC C からＶF 分低いレベルまで上昇す
ると第一のバイポーラトランジスタ１７がオフし、それ
以上出力端子２の負荷容量を充電する事はないから、ハ
イレベルはＶC C −ＶF に等しい。また、第二のバイポ
ーラトランジスタ１８のベースの電位は、最終的に抵抗
２２でＧＮＤレベルまで低下する。
ー回路の動作を説明する。まず、入力端子１の電位がハ
イレベルからローレベルへ遷移する過程を説明する。入
力端子１の電位がハイレベルからローレベルへ遷移する
と、第一のベース駆動回路２３のＰチャンネルＭＯＳト
ランジスタ１９がオンへ、ＮチャンネルＭＯＳトランジ
スタ２０がオフに移行する事により、第一のバイポーラ
トランジスタ１７のベース寄生容量が充電され、第一の
バイポーラトランジスタ１７のベース電位がＶF に等し
くなると第一のバイポーラトランジスタ１７がオンす
る。従って、出力端子２の電位は第一のバイポーラトラ
ンジスタ１７のベースの電位よりＶF だけ低い電位を保
って上昇する。同時に第二のベース駆動回路２４のＮチ
ャンネルＭＯＳトランジスタ２１がオフし、第二のバイ
ポーラトランジスタ１８のベース電流供給を絶ち、ま
た、第二のバイポーラトランジスタ１８のベースに蓄積
された電荷は抵抗２２によって、ＧＮＤに放電されるた
め、バイポーラトランジスタ１８はオフする。従って、
出力端子はローレベルからハイレベルへ移行する。出力
端子２の電位がＶC C からＶF 分低いレベルまで上昇す
ると第一のバイポーラトランジスタ１７がオフし、それ
以上出力端子２の負荷容量を充電する事はないから、ハ
イレベルはＶC C −ＶF に等しい。また、第二のバイポ
ーラトランジスタ１８のベースの電位は、最終的に抵抗
２２でＧＮＤレベルまで低下する。
【０００４】次に、入力端子１の電位がローレベルから
ハイレベルへ遷移する過程を説明する。入力端子１の電
位がローレベルからハイレベルへ遷移すると、第一のベ
ース駆動回路２３のＰチャンネルＭＯＳトランジスタ１
９がオフへ、ＮチャンネルＭＯＳトランジスタ２０がオ
ンに移行する事により、出力端子２の電位は第一のバイ
ポーラトランジスタ１７のベースの電位よりＶF だけ低
い電位を保って下降する。最終的に第一のバイポーラト
ランジスタ１７のベース電流が遮断され、第一のバイポ
ーラトランジスタ１７がオフする。同時に第二のベース
駆動回路２４のＮチャンネルＭＯＳトランジスタ２１が
オンし、第二のバイポーラトランジスタ１８のベース寄
生容量を充電しベース電位がＶF まで上昇すると、第二
のバイポーラトランジスタ１８がオンするので、出力端
子２の負荷は急速に放電される。従って、出力端子はハ
イレベルからローレベルへ移行する。この際、Ｎチャン
ネルＭＯＳトランジスタ２１のゲート・ソース間にはＶ
C C −ＶF と等しい最大電圧しか印加されない。さて、
ＶF はシリコン材料、エミッタサイズによって決まる電
圧値で電源電圧の依存しない一定値だから、電源電圧が
低下すると、ＮチャンネルＭＯＳトランジスタ２１に印
加されるゲート・ソース間電圧は急激に小さくなる。さ
らに、ＮチャンネルＭＯＳトランジスタ２１のソース電
位がバックゲート電位より高い事による基板効果でしき
い値電圧ＶT が増加しているため、ＮチャンネルＭＯＳ
トランジスタ２１のドレイン電流は急激に低下し、出力
立ち下がり時間が大幅な劣化する。よって第二のバイポ
ーラトランジスタ１８のベース寄生容量を十分速く充電
するためには、ＮチャンネルＭＯＳトランジスタ２１の
ゲート幅を大きく設計して十分な電流を確保する必要が
あるが、これは同時にゲート回路の入力容量の増加、集
積度の低下を招く。第一のバイポーラトランジスタ１７
のベース電位は、最終的に第一のベース駆動回路２３の
Ｎチャンネルトランジスタ２０によってＧＮＤレベルま
で低下する。第一、第二のベース駆動回路２３、２４は
ここに説明したように回路形式のみならず、様々な回路
形式が提案されている。
ハイレベルへ遷移する過程を説明する。入力端子１の電
位がローレベルからハイレベルへ遷移すると、第一のベ
ース駆動回路２３のＰチャンネルＭＯＳトランジスタ１
９がオフへ、ＮチャンネルＭＯＳトランジスタ２０がオ
ンに移行する事により、出力端子２の電位は第一のバイ
ポーラトランジスタ１７のベースの電位よりＶF だけ低
い電位を保って下降する。最終的に第一のバイポーラト
ランジスタ１７のベース電流が遮断され、第一のバイポ
ーラトランジスタ１７がオフする。同時に第二のベース
駆動回路２４のＮチャンネルＭＯＳトランジスタ２１が
オンし、第二のバイポーラトランジスタ１８のベース寄
生容量を充電しベース電位がＶF まで上昇すると、第二
のバイポーラトランジスタ１８がオンするので、出力端
子２の負荷は急速に放電される。従って、出力端子はハ
イレベルからローレベルへ移行する。この際、Ｎチャン
ネルＭＯＳトランジスタ２１のゲート・ソース間にはＶ
C C −ＶF と等しい最大電圧しか印加されない。さて、
ＶF はシリコン材料、エミッタサイズによって決まる電
圧値で電源電圧の依存しない一定値だから、電源電圧が
低下すると、ＮチャンネルＭＯＳトランジスタ２１に印
加されるゲート・ソース間電圧は急激に小さくなる。さ
らに、ＮチャンネルＭＯＳトランジスタ２１のソース電
位がバックゲート電位より高い事による基板効果でしき
い値電圧ＶT が増加しているため、ＮチャンネルＭＯＳ
トランジスタ２１のドレイン電流は急激に低下し、出力
立ち下がり時間が大幅な劣化する。よって第二のバイポ
ーラトランジスタ１８のベース寄生容量を十分速く充電
するためには、ＮチャンネルＭＯＳトランジスタ２１の
ゲート幅を大きく設計して十分な電流を確保する必要が
あるが、これは同時にゲート回路の入力容量の増加、集
積度の低下を招く。第一のバイポーラトランジスタ１７
のベース電位は、最終的に第一のベース駆動回路２３の
Ｎチャンネルトランジスタ２０によってＧＮＤレベルま
で低下する。第一、第二のベース駆動回路２３、２４は
ここに説明したように回路形式のみならず、様々な回路
形式が提案されている。
【０００５】次に、この従来のＢｉＣＭＯＳゲート回路
の消費電力について説明する。この従来のＢｉＣＭＯＳ
ゲート回路の消費電力は、バイポーラトランジスタによ
る負荷充放電電流で発生する電力と、ゲート回路内部で
使用するトランジスタの寄生容量を充放電する電力に分
けられる。さらに、ゲート回路内部で発生する電力は、
バイポーラトランジスタの各寄生容量によるものと、Ｍ
ＯＳトランジスタの寄生容量によるものが存在するが、
ＭＯＳトランジスタの寄生容量はゲート幅にほぼ比例す
るので消費電力もゲート幅に比例する。図８にＣＭＯＳ
インバーターの消費電力のゲート幅依存性を示すグラフ
を示す。これは同一サイズのインバーターを鎖状に接続
したインバーターチェン回路で測定したものである。負
荷容量は、そのゲート回路の使用状態によって決定され
る外部条件であるので、この従来のＢｉＣＭＯＳゲート
回路の消費電力は、ゲート回路内のトランジスタのゲー
ト幅に大きく依存するものであるといえる。
の消費電力について説明する。この従来のＢｉＣＭＯＳ
ゲート回路の消費電力は、バイポーラトランジスタによ
る負荷充放電電流で発生する電力と、ゲート回路内部で
使用するトランジスタの寄生容量を充放電する電力に分
けられる。さらに、ゲート回路内部で発生する電力は、
バイポーラトランジスタの各寄生容量によるものと、Ｍ
ＯＳトランジスタの寄生容量によるものが存在するが、
ＭＯＳトランジスタの寄生容量はゲート幅にほぼ比例す
るので消費電力もゲート幅に比例する。図８にＣＭＯＳ
インバーターの消費電力のゲート幅依存性を示すグラフ
を示す。これは同一サイズのインバーターを鎖状に接続
したインバーターチェン回路で測定したものである。負
荷容量は、そのゲート回路の使用状態によって決定され
る外部条件であるので、この従来のＢｉＣＭＯＳゲート
回路の消費電力は、ゲート回路内のトランジスタのゲー
ト幅に大きく依存するものであるといえる。
【０００６】
【発明が解決しようとする課題】この従来のＢｉＣＭＯ
Ｓ論理ゲート回路では、出力端子に接続された出力プル
アップ用バイポーラトランジスタと出力プルダウン用バ
イポーラトランジスタのそれぞれをオンさせる際、それ
ぞれのベース電位はＧＮＤレベルまで低下している。従
ってベース電位をＶF レベルまで上昇させるためベース
寄生容量を充電する必要があり、この充電時間を小さく
するためにはベースドライブ用ＭＯＳトランジスタのゲ
ート幅を大きくし設計して電流を十分大きくとらなけれ
ばならず、集積度を上げる事ができなかった。
Ｓ論理ゲート回路では、出力端子に接続された出力プル
アップ用バイポーラトランジスタと出力プルダウン用バ
イポーラトランジスタのそれぞれをオンさせる際、それ
ぞれのベース電位はＧＮＤレベルまで低下している。従
ってベース電位をＶF レベルまで上昇させるためベース
寄生容量を充電する必要があり、この充電時間を小さく
するためにはベースドライブ用ＭＯＳトランジスタのゲ
ート幅を大きくし設計して電流を十分大きくとらなけれ
ばならず、集積度を上げる事ができなかった。
【０００７】またゲート幅が大きいので、論理ゲート中
のＭＯＳトランジスタにおける自己の拡散容量を充放電
する消費電力を小さくできなかった。低電源電圧使用時
にこの傾向が特に強くなり、動作速度と集積度、消費電
力を両立できないという欠点があった。
のＭＯＳトランジスタにおける自己の拡散容量を充放電
する消費電力を小さくできなかった。低電源電圧使用時
にこの傾向が特に強くなり、動作速度と集積度、消費電
力を両立できないという欠点があった。
【０００８】
【課題を解決するための手段】本発明のＢｉＣＭＯＳ論
理ゲート回路は、バイポーラトランジスタを２個トーテ
ンポール接続した出力駆動部と、そのバイポーラトラン
ジスタのベースを駆動する、ＭＯＳトランジスタ及び必
要に応じて抵抗を追加して構成されるベース駆動回路、
および、バイポーラトランジスタのベース電位がＧＮＤ
レベルまで落ちないようにするクランプ回路により構成
される。さらにそのベースクランプ回路は定常的、過渡
的な電流制限能力を持っている。
理ゲート回路は、バイポーラトランジスタを２個トーテ
ンポール接続した出力駆動部と、そのバイポーラトラン
ジスタのベースを駆動する、ＭＯＳトランジスタ及び必
要に応じて抵抗を追加して構成されるベース駆動回路、
および、バイポーラトランジスタのベース電位がＧＮＤ
レベルまで落ちないようにするクランプ回路により構成
される。さらにそのベースクランプ回路は定常的、過渡
的な電流制限能力を持っている。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のインバーターを示す回路
図である。第一のＮＰＮバイポーラトランジスタ５のコ
レクタをＶC C ３に、エミッタを出力端子２に、ベース
をＰチャンネルトランジスタ７のドレイン及び、第一の
ＮチャンネルＭＯＳトランジスタ８のドレインに接続、
第二のＮＰＮバイポーラトランジスタ６のコレクタを出
力端子２に、エミッタをＧＮＤ４に、ベースを第一のＮ
チャンネルＭＯＳトランジスタ８のソースに接続してい
る。第二のＮチャンネルトランジスタ９のドレインを出
力端子２に、ソースを第二のバイポーラトランジスタ６
のベースに接続している。ＰチャンネルＭＯＳトランジ
スタ７のゲート、第一のＮチャンネルトランジスタ８の
ゲート、第二のＮチャンネルトランジスタ９のゲートが
入力端子１に接続されている。さらに、ベース電位クラ
ンプ回路を構成する第一の抵抗１１をＶC C ３と第二の
バイポーラトランジスタ６のベース間に、第二の抵抗１
２を第三のバイポーラトランジスタ１０のベースと第二
のバイポーラトランジスタ６のベースの間に接続、第三
の抵抗１３を第二のバイポーラトランジスタ６のベース
と、第三のバイポーラトランジスタ１０のコレクタの間
に接続している。さらに、容量素子１４を第三のバイポ
ーラトランジスタ１０のベースとＧＮＤ４の間に接続し
ている。次に本発明の第一の実施例のインバーターの動
作を説明する。
る。図１は本発明の一実施例のインバーターを示す回路
図である。第一のＮＰＮバイポーラトランジスタ５のコ
レクタをＶC C ３に、エミッタを出力端子２に、ベース
をＰチャンネルトランジスタ７のドレイン及び、第一の
ＮチャンネルＭＯＳトランジスタ８のドレインに接続、
第二のＮＰＮバイポーラトランジスタ６のコレクタを出
力端子２に、エミッタをＧＮＤ４に、ベースを第一のＮ
チャンネルＭＯＳトランジスタ８のソースに接続してい
る。第二のＮチャンネルトランジスタ９のドレインを出
力端子２に、ソースを第二のバイポーラトランジスタ６
のベースに接続している。ＰチャンネルＭＯＳトランジ
スタ７のゲート、第一のＮチャンネルトランジスタ８の
ゲート、第二のＮチャンネルトランジスタ９のゲートが
入力端子１に接続されている。さらに、ベース電位クラ
ンプ回路を構成する第一の抵抗１１をＶC C ３と第二の
バイポーラトランジスタ６のベース間に、第二の抵抗１
２を第三のバイポーラトランジスタ１０のベースと第二
のバイポーラトランジスタ６のベースの間に接続、第三
の抵抗１３を第二のバイポーラトランジスタ６のベース
と、第三のバイポーラトランジスタ１０のコレクタの間
に接続している。さらに、容量素子１４を第三のバイポ
ーラトランジスタ１０のベースとＧＮＤ４の間に接続し
ている。次に本発明の第一の実施例のインバーターの動
作を説明する。
【００１０】まず、入力レベルがローレベルからハイレ
ベルに移行する場合を考える。Ｐチャンネルトランジス
タ７、第一のＮチャンネルトランジスタ８で構成される
インバーターの出力電位、すなわち第一のバイポーラト
ランジスタ５のベース電位がＶC C レベルより下降す
る。これにより、出力端子のレベルがベース電位からＶ
F 下がったレベルを維持して下降する。同時に第一のＮ
チャンネルトランジスタ８が第二のバイポーラトランジ
スタ６のベース電流を供給して第二のバイポーラトラン
ジスタ６をオンさせる。第二のバイポーラトランジスタ
６のベース電位は後述するクランプ回路によってベース
・エミッタ順方向電圧（以下ＶF と記す）に固定されて
いるので、第一のＮチャンネルトランジスタ８のドレイ
ン電流は第二のバイポーラトランジスタ６のベース寄生
容量を充電する必要がなく、そのまま第二のバイポーラ
トランジスタ６のベース電流として供給される。従って
第二のバイポーラトランジスタ６はすぐオンする。第一
のバイポーラトランジスタ５のベース電位は、後に説明
するクランプ回路によってＶF レベル以下には低下しな
い。出力端子２に接続される負荷容量が大きい時には，
第一のＮチャンネルトランジスタ８による第二のバイポ
ーラトランジスタ６へのベース電流供給が不足するため
第二のバイポーラトランジスタ６で十分負荷容量に蓄積
した電荷を引き抜けない。第二のＮチャンネルトランジ
スタ９は、出力がローレベルになるまで第二のバイポー
ラトランジスタ６のベース電流供給を保証する。また、
出力端子２のローレベルがＶF レベル以下に低下する事
が防止されるので、第二のバイポーラトランジスタ６は
そのベース・コレクタ接合が順方向にバイアスされる事
がないので飽和しない。それとともに第二のＮチャンネ
ルトランジスタは第一のバイポーラトランジスタ５のリ
ーク電流、出力端子に接続された配線に乗ったノイズ等
による出力レベルの不可逆な上昇（誤動作）を防止して
いる。前述の様に第二のバイポーラトランジスタ６のベ
ース電位がＶF レベルにクランプされている事により、
ベース寄生容量の充電が不必要であるため、第一にＮチ
ャンネルトランジスタ８、第二のＮチャンネルトランジ
スタ９のゲート幅は非常に小さくても良い。従来ＢｉＣ
ＭＯＳゲート回路では、電源電圧が５Ｖであっても、第
二のＮチャンネルＭＯＳトランジスタ２１に１０ミクロ
ン以上のゲート幅を必要とし、電源電圧の低下に伴って
必要なゲート幅が拡大する一方であった。すなわちゲー
ト長とゲート幅の比を１：１０程度以下にすると動作速
度が大きく劣化してしまう。これに対し、本発明では
２．５Ｖ電源においても第二のチャンネルＭＯＳトラン
ジスタ９のゲート幅は１ミクロンで良く、すなわちゲー
ト長とゲート幅の比を１：２．５と小さくしても動作速
度の劣化がなく、集積度の向上、消費電力の低減が計れ
る。またゲート幅１μｍというのは設計可能な最小寸法
であり、本発明ではここまで微細化しても動作速度の劣
化がない。また、電源電圧が低下した場合にも第一、第
二のＮチャンネルトランジスタのオン電流低下による遅
延時間の劣化を最小限にくい止める事ができる。以上の
動作により。出力端子ノードはハイレベル（ＶC C −Ｖ
F ）からローレベル（ＶF ）まで下降する。
ベルに移行する場合を考える。Ｐチャンネルトランジス
タ７、第一のＮチャンネルトランジスタ８で構成される
インバーターの出力電位、すなわち第一のバイポーラト
ランジスタ５のベース電位がＶC C レベルより下降す
る。これにより、出力端子のレベルがベース電位からＶ
F 下がったレベルを維持して下降する。同時に第一のＮ
チャンネルトランジスタ８が第二のバイポーラトランジ
スタ６のベース電流を供給して第二のバイポーラトラン
ジスタ６をオンさせる。第二のバイポーラトランジスタ
６のベース電位は後述するクランプ回路によってベース
・エミッタ順方向電圧（以下ＶF と記す）に固定されて
いるので、第一のＮチャンネルトランジスタ８のドレイ
ン電流は第二のバイポーラトランジスタ６のベース寄生
容量を充電する必要がなく、そのまま第二のバイポーラ
トランジスタ６のベース電流として供給される。従って
第二のバイポーラトランジスタ６はすぐオンする。第一
のバイポーラトランジスタ５のベース電位は、後に説明
するクランプ回路によってＶF レベル以下には低下しな
い。出力端子２に接続される負荷容量が大きい時には，
第一のＮチャンネルトランジスタ８による第二のバイポ
ーラトランジスタ６へのベース電流供給が不足するため
第二のバイポーラトランジスタ６で十分負荷容量に蓄積
した電荷を引き抜けない。第二のＮチャンネルトランジ
スタ９は、出力がローレベルになるまで第二のバイポー
ラトランジスタ６のベース電流供給を保証する。また、
出力端子２のローレベルがＶF レベル以下に低下する事
が防止されるので、第二のバイポーラトランジスタ６は
そのベース・コレクタ接合が順方向にバイアスされる事
がないので飽和しない。それとともに第二のＮチャンネ
ルトランジスタは第一のバイポーラトランジスタ５のリ
ーク電流、出力端子に接続された配線に乗ったノイズ等
による出力レベルの不可逆な上昇（誤動作）を防止して
いる。前述の様に第二のバイポーラトランジスタ６のベ
ース電位がＶF レベルにクランプされている事により、
ベース寄生容量の充電が不必要であるため、第一にＮチ
ャンネルトランジスタ８、第二のＮチャンネルトランジ
スタ９のゲート幅は非常に小さくても良い。従来ＢｉＣ
ＭＯＳゲート回路では、電源電圧が５Ｖであっても、第
二のＮチャンネルＭＯＳトランジスタ２１に１０ミクロ
ン以上のゲート幅を必要とし、電源電圧の低下に伴って
必要なゲート幅が拡大する一方であった。すなわちゲー
ト長とゲート幅の比を１：１０程度以下にすると動作速
度が大きく劣化してしまう。これに対し、本発明では
２．５Ｖ電源においても第二のチャンネルＭＯＳトラン
ジスタ９のゲート幅は１ミクロンで良く、すなわちゲー
ト長とゲート幅の比を１：２．５と小さくしても動作速
度の劣化がなく、集積度の向上、消費電力の低減が計れ
る。またゲート幅１μｍというのは設計可能な最小寸法
であり、本発明ではここまで微細化しても動作速度の劣
化がない。また、電源電圧が低下した場合にも第一、第
二のＮチャンネルトランジスタのオン電流低下による遅
延時間の劣化を最小限にくい止める事ができる。以上の
動作により。出力端子ノードはハイレベル（ＶC C −Ｖ
F ）からローレベル（ＶF ）まで下降する。
【００１１】次に、入力レベルがハイレベルからローレ
ベルに移行する過程を説明する。Ｐチャンネルトランジ
スタ７、第一のＮチャンネルトランジスタ８で構成され
るインバーターの出力電位、すなわち第一のバイポーラ
トランジスタ５のベース電位が上昇する。これにより、
出力端子２のレベルがベース電位からＶF 下がったレベ
ルを維持してベース電位の上昇速度と同じ速度で上昇す
る。この上昇速度は。出力端子２に接続される負荷容量
と、第一のバイポーラトランジスタ５のエミッタ電流で
決定される。このエミッタ電流は、バイポーラトランジ
スタの高注入効果によって制限される最大値を持つ。第
一のバイポーラトランジスタ５がオンするのと同時に第
一のＮチャンネルトランジスタ８、第二のＮチャンネル
トランジスタ９がオフし、第二のバイポーラトランジス
タ６のベース電流が絶たれる事によって、第二のバイポ
ーラトランジスタ６がオフする。第二のバイポーラトラ
ンジスタ６のベース電位がクランプ回路によってＶF レ
ベルに固定されている。前述の様に第二のバイポーラト
ランジスタ６は飽和していないので、ベース電位をＶF
レベルより下げ、強制的に過剰電荷を放電する必要はな
い。さて、第一のバイポーラトランジスタ５を駆動する
ＰチャンネルＭＯＳトランジスタ７のゲート・ソース間
電圧の最大値は入力信号の低レベルが低電位側電源電圧
に等しいとすれば電源電圧に等しい。また、Ｐチャンネ
ルＭＯＳトランジスタ７のソース端子と基板電位は共に
ＶC C レベルであるから基板効果によるＶT の増大もな
いから、電源電圧の低下により急激にＰチャンネルＭＯ
Ｓトランジスタ７のドレイン電流が減少する事はない。
近年のＭＯＳトランジスタの相互コンダクタンス増加、
拡散容量低減、バイポーラトランジスタのベース寄生容
量低減等の性能改善によって、前述の様にエミッタ電流
の大きさで制限される出力立ち上がり速度に追随させる
ＰチャンネルＭＯＳトランジスタ７、ＮチャンネルＭＯ
Ｓトランジスタ８のゲート幅は小さくて良い。
ベルに移行する過程を説明する。Ｐチャンネルトランジ
スタ７、第一のＮチャンネルトランジスタ８で構成され
るインバーターの出力電位、すなわち第一のバイポーラ
トランジスタ５のベース電位が上昇する。これにより、
出力端子２のレベルがベース電位からＶF 下がったレベ
ルを維持してベース電位の上昇速度と同じ速度で上昇す
る。この上昇速度は。出力端子２に接続される負荷容量
と、第一のバイポーラトランジスタ５のエミッタ電流で
決定される。このエミッタ電流は、バイポーラトランジ
スタの高注入効果によって制限される最大値を持つ。第
一のバイポーラトランジスタ５がオンするのと同時に第
一のＮチャンネルトランジスタ８、第二のＮチャンネル
トランジスタ９がオフし、第二のバイポーラトランジス
タ６のベース電流が絶たれる事によって、第二のバイポ
ーラトランジスタ６がオフする。第二のバイポーラトラ
ンジスタ６のベース電位がクランプ回路によってＶF レ
ベルに固定されている。前述の様に第二のバイポーラト
ランジスタ６は飽和していないので、ベース電位をＶF
レベルより下げ、強制的に過剰電荷を放電する必要はな
い。さて、第一のバイポーラトランジスタ５を駆動する
ＰチャンネルＭＯＳトランジスタ７のゲート・ソース間
電圧の最大値は入力信号の低レベルが低電位側電源電圧
に等しいとすれば電源電圧に等しい。また、Ｐチャンネ
ルＭＯＳトランジスタ７のソース端子と基板電位は共に
ＶC C レベルであるから基板効果によるＶT の増大もな
いから、電源電圧の低下により急激にＰチャンネルＭＯ
Ｓトランジスタ７のドレイン電流が減少する事はない。
近年のＭＯＳトランジスタの相互コンダクタンス増加、
拡散容量低減、バイポーラトランジスタのベース寄生容
量低減等の性能改善によって、前述の様にエミッタ電流
の大きさで制限される出力立ち上がり速度に追随させる
ＰチャンネルＭＯＳトランジスタ７、ＮチャンネルＭＯ
Ｓトランジスタ８のゲート幅は小さくて良い。
【００１２】次にクランプ回路の動作を説明する。ま
ず、クランプ電位を安定に設定するという第一の作用に
ついて説明する。定常時に第三のバイポーラトランジス
タ１０に流れる電流は第一の抵抗１１によって決まる。
その電流値は１００μＡ以下に設定する。この時第三の
バイポーラトランジスタ１０のベース電流は数μＡであ
るから、第二の抵抗（数ｋΩ程度以下）１２による電圧
降下はｍＶオーダーと無視できる。従って第二のバイポ
ーラトランジスタ６のベース電位は第三のバイポーラト
ランジスタ１０のベース電位と等しい。また、第一のＮ
チャンネルトランジスタ８がオンする事により、オフ状
態にある第一のバイポーラトランジスタ５のベース電位
も、第三のバイポーラトランジスタ１０のベース電位と
等しくクランプされる。この時オフ状態にある第一のバ
イポーラトランジスタ５、および定常状態にある第二の
バイポーラトランジスタ６に流れる電流は第三のバイポ
ーラトランジスタ１０と等しい１００μＡ以下の小さな
電流である。ＶF の温度特性、製造バラツキは、第一の
バイポーラトランジスタ５、第二のバイポーラトランジ
スタ６、第三のバイポーラトランジスタ１０にほぼ同じ
大きさのトランジスタを用いる事により補償され、しか
もその変動は１００ｍＶ以下であるから、第一のバイポ
ーラトランジスタ５の定常状態、第二のバイポーラトラ
ンジスタ６のオフ時の電流バラツキは第一の抵抗１１の
製造バラツキ、温度特性にのみ依存し、１００μＡ±３
０％以内と十分小さく抑える事が可能である。これによ
り第二のバイポーラトランジスタ６のオフ状態を、安定
してオン移行ぎりぎりのオフ状態にする事が可能にな
る。
ず、クランプ電位を安定に設定するという第一の作用に
ついて説明する。定常時に第三のバイポーラトランジス
タ１０に流れる電流は第一の抵抗１１によって決まる。
その電流値は１００μＡ以下に設定する。この時第三の
バイポーラトランジスタ１０のベース電流は数μＡであ
るから、第二の抵抗（数ｋΩ程度以下）１２による電圧
降下はｍＶオーダーと無視できる。従って第二のバイポ
ーラトランジスタ６のベース電位は第三のバイポーラト
ランジスタ１０のベース電位と等しい。また、第一のＮ
チャンネルトランジスタ８がオンする事により、オフ状
態にある第一のバイポーラトランジスタ５のベース電位
も、第三のバイポーラトランジスタ１０のベース電位と
等しくクランプされる。この時オフ状態にある第一のバ
イポーラトランジスタ５、および定常状態にある第二の
バイポーラトランジスタ６に流れる電流は第三のバイポ
ーラトランジスタ１０と等しい１００μＡ以下の小さな
電流である。ＶF の温度特性、製造バラツキは、第一の
バイポーラトランジスタ５、第二のバイポーラトランジ
スタ６、第三のバイポーラトランジスタ１０にほぼ同じ
大きさのトランジスタを用いる事により補償され、しか
もその変動は１００ｍＶ以下であるから、第一のバイポ
ーラトランジスタ５の定常状態、第二のバイポーラトラ
ンジスタ６のオフ時の電流バラツキは第一の抵抗１１の
製造バラツキ、温度特性にのみ依存し、１００μＡ±３
０％以内と十分小さく抑える事が可能である。これによ
り第二のバイポーラトランジスタ６のオフ状態を、安定
してオン移行ぎりぎりのオフ状態にする事が可能にな
る。
【００１３】次に第二のバイポーラトランジスタ６のベ
ース電流を確保するため、クランプ回路自身に流れる電
流を制限するという第二の作用について説明する。第一
のＮチャンネルトランジスタ８、第二のＮチャンネルト
ランジスタ９がオンするとそのオン電流は第三のバイポ
ーラトランジスタ１０、第二のバイポーラトランジスタ
６に分流するが、容量素子１４を第三のバイポーラトラ
ンジスタ１０のベースエミッタ間に接続することによっ
て、等価的に第三のバイポーラトランジスタ１０のｆＴ
（過渡応答時間）を下げ、第一のＮチャンネルトランジ
スタ８、第二のＮチャンネルトランジスタ９の電流がク
ランプ回路に流れ込まず、第三のバイポーラトランジス
タ６のベースに供給される事を助ける。容量素子１４に
よる第三のバイポーラトランジスタ１０の応答遅延だけ
では不十分な場合、すなわち、負荷が非常に重い場合等
や、負荷容量が予測できない場合に、第二の抵抗１２、
第三の抵抗１３が、継続的に第二のバイポーラトランジ
スタ１０の電流を制限する。すなわち、キャパジタ１
４、抵抗１２、１３はクランプ回路のインピーダンスを
第二のバイポーラトランジスタ６のベースのインピーダ
ンスより大きくして第一のＮチャンネルＭＯＳトランジ
スタ８、第二のＮチャンネルＭＯＳトランジスタ９の電
流を効果的に第二のバイポーラトランジスタ６のベース
に供給している。必要に応じてキャパシタ１４、抵抗１
２、１３のうち、１または複数を組み合わせて使用す
る。第一、第二、第三の抵抗１１、１２、１３に抵抗値
は負荷条件その他に応じて０〜数十ｋΩの範囲で調整す
る。
ース電流を確保するため、クランプ回路自身に流れる電
流を制限するという第二の作用について説明する。第一
のＮチャンネルトランジスタ８、第二のＮチャンネルト
ランジスタ９がオンするとそのオン電流は第三のバイポ
ーラトランジスタ１０、第二のバイポーラトランジスタ
６に分流するが、容量素子１４を第三のバイポーラトラ
ンジスタ１０のベースエミッタ間に接続することによっ
て、等価的に第三のバイポーラトランジスタ１０のｆＴ
（過渡応答時間）を下げ、第一のＮチャンネルトランジ
スタ８、第二のＮチャンネルトランジスタ９の電流がク
ランプ回路に流れ込まず、第三のバイポーラトランジス
タ６のベースに供給される事を助ける。容量素子１４に
よる第三のバイポーラトランジスタ１０の応答遅延だけ
では不十分な場合、すなわち、負荷が非常に重い場合等
や、負荷容量が予測できない場合に、第二の抵抗１２、
第三の抵抗１３が、継続的に第二のバイポーラトランジ
スタ１０の電流を制限する。すなわち、キャパジタ１
４、抵抗１２、１３はクランプ回路のインピーダンスを
第二のバイポーラトランジスタ６のベースのインピーダ
ンスより大きくして第一のＮチャンネルＭＯＳトランジ
スタ８、第二のＮチャンネルＭＯＳトランジスタ９の電
流を効果的に第二のバイポーラトランジスタ６のベース
に供給している。必要に応じてキャパシタ１４、抵抗１
２、１３のうち、１または複数を組み合わせて使用す
る。第一、第二、第三の抵抗１１、１２、１３に抵抗値
は負荷条件その他に応じて０〜数十ｋΩの範囲で調整す
る。
【００１４】図２（ａ）〜（ｅ）に種々のクランプ回路
を示す。（ａ）は図１に用いたものである。（ｂ）は
（ａ）の回路からベースと電圧クランプすべき端子３０
（クランプ端子）の間にある抵抗１２を取り除き短絡し
た例である。（ｃ）は（ａ）の回路から容量を省略した
もである。（ｄ）は（ｃ）からさらにベースとクランプ
端子の間にある抵抗１２を取り除いた例である。（ｅ）
は（ａ）の回路からコレクタとクランプ端子３０の間の
抵抗１３を省略したもである。要はバイポーラトランジ
スタのベース側かコレクタ側かどちらかに抵抗が入って
いればクランプ端子から見たインピーダンスは増加する
ので、回路の他の条件に応じて抵抗、容量をどこにどの
程度入れるか適宜決めれば良い。
を示す。（ａ）は図１に用いたものである。（ｂ）は
（ａ）の回路からベースと電圧クランプすべき端子３０
（クランプ端子）の間にある抵抗１２を取り除き短絡し
た例である。（ｃ）は（ａ）の回路から容量を省略した
もである。（ｄ）は（ｃ）からさらにベースとクランプ
端子の間にある抵抗１２を取り除いた例である。（ｅ）
は（ａ）の回路からコレクタとクランプ端子３０の間の
抵抗１３を省略したもである。要はバイポーラトランジ
スタのベース側かコレクタ側かどちらかに抵抗が入って
いればクランプ端子から見たインピーダンスは増加する
ので、回路の他の条件に応じて抵抗、容量をどこにどの
程度入れるか適宜決めれば良い。
【００１５】図３に本発明の第一の実施例のＢｉＣＭＯ
Ｓ回路の動作速度の電源依存性を、従来のＢｉＣＭＯＳ
回路の場合と併せて示す。
Ｓ回路の動作速度の電源依存性を、従来のＢｉＣＭＯＳ
回路の場合と併せて示す。
【００１６】本発明のＢｉＣＭＯＳ回路においては、Ｐ
チャンネルＭＯＳトランジスタ７のゲート長を０．５ミ
クロン、ゲート幅を３ミクロンに、第一のＮチャンネル
ＭＯＳトランジスタ８、第二のＮチャンネルＭＯＳトラ
ンジスタ９のゲート長を共に０．４ミクロン、ゲート幅
を共に１ミクロンに設定している。また、従来のＢｉＣ
ＭＯＳ回路においても各ＭＯＳトランジスタのゲート
長、ゲート幅を本発明と同様に設定して同一の入力ファ
ンイン容量（１３．７ｐＦ）における比較をしている。
負荷容量として１ｐＦを付加した。本発明においては出
力立ち下がり時間を広い電源電圧範囲において従来の１
／２以下にする事を可能にしており、また、動作電圧の
下限も従来に比較して１Ｖ以上低減している。
チャンネルＭＯＳトランジスタ７のゲート長を０．５ミ
クロン、ゲート幅を３ミクロンに、第一のＮチャンネル
ＭＯＳトランジスタ８、第二のＮチャンネルＭＯＳトラ
ンジスタ９のゲート長を共に０．４ミクロン、ゲート幅
を共に１ミクロンに設定している。また、従来のＢｉＣ
ＭＯＳ回路においても各ＭＯＳトランジスタのゲート
長、ゲート幅を本発明と同様に設定して同一の入力ファ
ンイン容量（１３．７ｐＦ）における比較をしている。
負荷容量として１ｐＦを付加した。本発明においては出
力立ち下がり時間を広い電源電圧範囲において従来の１
／２以下にする事を可能にしており、また、動作電圧の
下限も従来に比較して１Ｖ以上低減している。
【００１７】図三は本発明の第二の実施例を示す回路図
である。第一のバイポーラトランジスタ５のコレクタを
Ｖc c ３に、エミッタを出力端子２に、ベースをＰチャ
ンネルトランジスタ７のドレイン及び、第一のＮチャン
ネルトランジスタ８のドレインに接続、第二のバイポー
ラトランジスタ６のコレクタを出力端子２に、エミッタ
をＧＮＤ４に、ベースを第一のＮチャンネルトランジス
タ８のソースに接続しいる。第二のＮチャンネルトラン
ジスタ９のドレインを出力端子２に、ソースを第二のバ
イポーラトランジスタ６にベースに接続している。Ｐチ
ャンネルトランジスタ７のゲート、第一のＮチャンネル
トランジスタ８のゲート、第二のＮチャンネルトランジ
スタ９のゲートが入力端子１に接続されている。さら
に、ベース電位クランプ回路を構成する抵抗１５とダイ
オード１６が直列に第二のバイポーラトランジスタ６の
ベースと低電位側電源４の間に接続されている。抵抗１
５の抵抗値を適当に選択することで、ベース電位クラン
プ回路にインピーダンスを，第二のバイポーラトランジ
スタ６のベース端子のインピーダンスより大きくでき
る。よって、本発明の第二の実施例の動作、および効果
は第一の実施例と同様である。本実施例の回路は、第二
のバイポーラトランジスタ６のベース・エミッタ接合に
リークがある場合などに第二のバイポーラトランジスタ
６のベース電位が除々に低下し、安定度、歩留まりの点
で第一の実施例に劣るが、回路が単純なため、集積度に
勝るという長所がある。
である。第一のバイポーラトランジスタ５のコレクタを
Ｖc c ３に、エミッタを出力端子２に、ベースをＰチャ
ンネルトランジスタ７のドレイン及び、第一のＮチャン
ネルトランジスタ８のドレインに接続、第二のバイポー
ラトランジスタ６のコレクタを出力端子２に、エミッタ
をＧＮＤ４に、ベースを第一のＮチャンネルトランジス
タ８のソースに接続しいる。第二のＮチャンネルトラン
ジスタ９のドレインを出力端子２に、ソースを第二のバ
イポーラトランジスタ６にベースに接続している。Ｐチ
ャンネルトランジスタ７のゲート、第一のＮチャンネル
トランジスタ８のゲート、第二のＮチャンネルトランジ
スタ９のゲートが入力端子１に接続されている。さら
に、ベース電位クランプ回路を構成する抵抗１５とダイ
オード１６が直列に第二のバイポーラトランジスタ６の
ベースと低電位側電源４の間に接続されている。抵抗１
５の抵抗値を適当に選択することで、ベース電位クラン
プ回路にインピーダンスを，第二のバイポーラトランジ
スタ６のベース端子のインピーダンスより大きくでき
る。よって、本発明の第二の実施例の動作、および効果
は第一の実施例と同様である。本実施例の回路は、第二
のバイポーラトランジスタ６のベース・エミッタ接合に
リークがある場合などに第二のバイポーラトランジスタ
６のベース電位が除々に低下し、安定度、歩留まりの点
で第一の実施例に劣るが、回路が単純なため、集積度に
勝るという長所がある。
【００１８】本発明のＢｉＣＭＯＳゲート回路に動作原
理をインバーター論理について説明したが、さらに複雑
な論理を構成する事も従来通り可能である。例えば複数
のＰチャンネルＭＯＳトランジスタを並列に、複数のＮ
チャンネルＭＯＳトランジスタを直列に接続したＮＡＮ
Ｄゲートや、複数のＰチャンネルＭＯＳトランジスタを
直列に、複数のＮチャンネルＭＯＳトランジスタを並列
に接続したＮＯＲゲートや、フリップフロップ等に適用
する事ができる。図５に２入力ＮＡＮＤ、図６にフリッ
プフロップを構成する回路例を掲げる。
理をインバーター論理について説明したが、さらに複雑
な論理を構成する事も従来通り可能である。例えば複数
のＰチャンネルＭＯＳトランジスタを並列に、複数のＮ
チャンネルＭＯＳトランジスタを直列に接続したＮＡＮ
Ｄゲートや、複数のＰチャンネルＭＯＳトランジスタを
直列に、複数のＮチャンネルＭＯＳトランジスタを並列
に接続したＮＯＲゲートや、フリップフロップ等に適用
する事ができる。図５に２入力ＮＡＮＤ、図６にフリッ
プフロップを構成する回路例を掲げる。
【００１９】また、本発明の要旨を逸脱しない範囲で他
のＢｉＣＭＯＳ回路に適用する事ができる。例えば、Ｎ
ＰＮトランジスタの代わりにＰＮＰトランジスタを使用
したりする事が可能である。また、前述の実施例ではク
ランプ回路はすべて第二のバイポーラトランジスタ６側
とのみ設けているが、第一のバイポーラトランジスタ側
にも設けてよい。
のＢｉＣＭＯＳ回路に適用する事ができる。例えば、Ｎ
ＰＮトランジスタの代わりにＰＮＰトランジスタを使用
したりする事が可能である。また、前述の実施例ではク
ランプ回路はすべて第二のバイポーラトランジスタ６側
とのみ設けているが、第一のバイポーラトランジスタ側
にも設けてよい。
【００２０】さらに、特開平３−２９５３１４号公報
「Ｂｉ−ＣＭＯＳ論理回路」や、ＩＥＤＭ９２、ｐｐ．
３９３〜３９６、”Ｗｈａｔ Ｃａｎ Ｒｅｐｌａｃｅ
ＢｉＣＭＯＳ ａｔ Ｌｏｗｅｒ Ｓｕｐｐｌｙ Ｖ
ｏｌｔａｇｅ Ｒｅｇｉｍｅ？”においてダイオードに
よるベース電位クランプ回路を付加したＢｉＣＭＯＳ論
理回路技術が開示されているが、ダイオードのインピー
ダンスはバイポーラトランジスタのベース端子のインピ
ーダンスに比較して極端に低いため、ベースを駆動する
ＭＯＳトランジスタの電流の大部分がダイオードに流れ
込んでしまい、本発明のような効果は得られない。
「Ｂｉ−ＣＭＯＳ論理回路」や、ＩＥＤＭ９２、ｐｐ．
３９３〜３９６、”Ｗｈａｔ Ｃａｎ Ｒｅｐｌａｃｅ
ＢｉＣＭＯＳ ａｔ Ｌｏｗｅｒ Ｓｕｐｐｌｙ Ｖ
ｏｌｔａｇｅ Ｒｅｇｉｍｅ？”においてダイオードに
よるベース電位クランプ回路を付加したＢｉＣＭＯＳ論
理回路技術が開示されているが、ダイオードのインピー
ダンスはバイポーラトランジスタのベース端子のインピ
ーダンスに比較して極端に低いため、ベースを駆動する
ＭＯＳトランジスタの電流の大部分がダイオードに流れ
込んでしまい、本発明のような効果は得られない。
【００２１】
【発明の効果】以上説明したように本発明では、出力端
子を挟んでトーテムポール接続された２ケのバイポーラ
トランジスタのベース電位をベースエミッタ間順方向電
圧付近に固定し、しかもその電位固定回路自身に流れる
電流を制限する手段を備えたベース電位固体回路を備え
る事によって、高速化、低電圧化が可能になり、また、
負荷駆動電流を確保しながらバイポーラトランジスタの
ベースを駆動するＭＯＳトランジスタのゲート幅を小さ
く設定する事が可能になるため、集積度が向上すると共
に消費電力が削減されるという効果を有する。
子を挟んでトーテムポール接続された２ケのバイポーラ
トランジスタのベース電位をベースエミッタ間順方向電
圧付近に固定し、しかもその電位固定回路自身に流れる
電流を制限する手段を備えたベース電位固体回路を備え
る事によって、高速化、低電圧化が可能になり、また、
負荷駆動電流を確保しながらバイポーラトランジスタの
ベースを駆動するＭＯＳトランジスタのゲート幅を小さ
く設定する事が可能になるため、集積度が向上すると共
に消費電力が削減されるという効果を有する。
【図１】本発明の一実施例のＢｉＣＭＯＳゲート回路の
回路図である。
回路図である。
【図２】本発明で用いる種々のクランプ回路を示す図で
ある。
ある。
【図３】動作速度の電源電圧依存性を示す図である。
【図４】本発明の他の実施例のＢｉＣＭＯＳゲート回路
の回路図である。
の回路図である。
【図５】本発明のＢｉＣＭＯＳゲートで２入力ＮＡＮＤ
を構成した回路図である。
を構成した回路図である。
【図６】本発明のＢｉＣＭＯＳゲートでフリップフロッ
プを構成した回路図である。
プを構成した回路図である。
【図７】従来のＢｉＣＭＯＳゲート回路の回路図であ
る。
る。
【図８】ＣＭＯＳインバーターの消費電力のゲート幅依
存性を示す図である。
存性を示す図である。
１ 入力端子 ２ 出力端子 ３ 高電位側電源（ＶＣＣ） ４ 低電位側電源（ＧＮＤ） ５、１７ 第一のバイポーラトランジスタ ６、１８ 第二のバイポーラトランジスタ ７ ＰチャンネルＭＯＳトランジスタ ８ 第一のＮチャンネルＭＯＳトランジスタ ９ 第二のＮチャンネルＭＯＳトランジスタ １０ 第三のバイポーラトランジスタ １１ 第一の抵抗 １２ 第二の抵抗 １３ 第三の抵抗 １４ 容量 １５ 抵抗 １６ ダイオード １９ ＰチャンネルＭＯＳトランジスタ ２０、２１ ＮチャンネルＭＯＳトランジスタ ２２ 抵抗 ２３ 第一のベースクランプ回路 ２４ 第二のベースクランプ回路 ３０ 電位クランプすべき端子
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１２月２０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項５
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項７
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項８
【補正方法】変更
【補正内容】
Claims (17)
- 【請求項１】 ２つのバイポーラトランジスタを、第一
のバイポーラトランジスタのコレクタを高電位側電源
に、エミッタを出力端子に、第二のバイポーラトランジ
スタのコレクタを出力端子に、エミッタを低電位側電源
に接続したプッシュプル型バッファと、第一及び第二の
バイポーラトランジスタのベースを駆動する複数のＭＯ
ＳトランジスタとからなるＢｉＣＭＯＳ論理回路におい
て、第一、第二のバイポーラトランジスタのうち少なく
とも片方のベース電位を、低電位側電源電圧からベース
・エミッタ間順方向電圧付近だけ上昇した電位以下に低
下させないベース電位固定回路を少なくとも１個有し、
しかも、第１、第二のバイポーラトランジスタのベース
端子・エミッタ端子間におけるベース電位固定回路中の
電流経路のインピーダンスが第一、第二のＮＰＮトラン
ジスタのベース端子の入力インピーダンスよりも高い事
を特徴としたＢｉＣＭＯＳ論理回路。 - 【請求項２】 プッシュプル型バッファを構成するバイ
ポーラトランジスタのベース電位を、低電位側電源電圧
からベース・エミッタ間順方向電圧付近だけ上昇した電
位以下に低下させないベース電位クランプ回路を１個有
し、第二のバイポーラトランジスタのベースにこのベー
ス電位クランプ回路を直接接続、第一のバイポーラトラ
ンジスタのベースには、ベースを駆動するＭＯＳトラン
ジスタを介して接続し、このＭＯＳトランジスタのゲー
ト信号によって、第一のバイポーラトランジスタのベー
スとの電気的接続、切り放しを行う事を特徴とした請求
項１のＢｉＣＭＯＳ論理回路。 - 【請求項３】 第一及び第二のバイポーラトランジスタ
のベースを駆動するＭＯＳトランジスタが設計可能な最
小サイズである事を特徴とする請求項１または２のＢｉ
ＣＭＯＳ論理回路。 - 【請求項４】 第一及び第二のバイポーラトランジスタ
のベースを駆動するＭＯＳトランジスタのゲート幅対ゲ
ート長の比がすべて１０：１以下である事を特徴とする
請求項１または２のＢｉＣＭＯＳ論理回路。 - 【請求項５】 第一の端子を高電位側電源線に、第二の
端子を電圧クランプすべき端子に接続した第一の抵抗素
子と、第一の端子を出力端子に、第二の端子を該バイポ
ーラトランジスタのベースに接続した第二の抵抗素子
と、第一の端子を前記クランプすべき端子に、第二の端
子をバイポーラトランジスタのコレクタに接続した第三
の抵抗素子と、第一の端子を該バイポーラトランジスタ
のベースに、第二の端子を低電位側電源線に接続した容
量素子と、エミッタを低電位側電源線に接続した該バイ
ポーラトランジスタを備えるバイポーラトランジスタベ
ース電位固定回路。 - 【請求項６】 第一の端子を高電位側電源線に、第二の
端子を電圧クランプすべき端子に接続した第一の抵抗素
子と、第一の端子を前記クランプすべき端子に、第二の
端子を該バイポーラトランジスタのコレクタに接続した
第二の抵抗素子と、第一の端子を該バイポーラトランジ
スタのベースに、第二の端子を低電位側電源線に接続し
た容量素子と、エミッタを低電位側電源線に接続した該
バイポーラトランジスタから構成される、このバイポー
ラトランジスタのベースと前記クランプすべき端子を短
絡したバイポーラトランジスタべース電位固定回路。 - 【請求項７】 第一の端子を高電位側電源線に、第二の
端子を電圧クランプすべき端子に接続した第一の抵抗素
子と、第一の端子を出力端子に、第二の端子を該バイポ
ーラトランジスタのベースに接続した第二の抵抗素子
と、第一の端子を前記クランプすべき端子に、第二の端
子をバイポーラトランジスタのコレクタに接続した第三
の抵抗素子と、エミッタを低電位側電源線に接続した該
バイポーラトランジスタから構成されるバイポーラトラ
ンジスタベース電位固定回路。 - 【請求項８】 第一の端子を高電位側電源線に、第二の
端子を電圧クランプすべき端子に接続した第一の抵抗素
子と、第一の端子を前記クランプすべき端子に、第二の
端子をバイポーラトランジスタのコレクタに接続した第
二の抵抗素子と、エミッタを低電位側電源線に接続した
該バイポーラトランジスタから構成される前記クランプ
すべき端子とベースが短絡されているバイポーラトラン
ジスタベース電位固定回路。 - 【請求項９】 第一の端子を高電位側電源線に、第二の
端子を電圧クランプすべき端子に接続した第一の抵抗素
子と、第一の端子を前記クランプすべき端子に、第二の
端子をバイポーラトランジスタののベースに接続した第
二の抵抗素子と、第一の端子を該バイポーラトランジス
タのベースに、第二の端子を低電位側電源線に接続した
容量素子と、エミッタを低電位側電源線に接続した該バ
イポーラトランジスタを備えるこのバイポーラトランジ
スタのコレクタが前記クランプすべき端子に接続したバ
イポーラトランジスタベース電位固定回路。 - 【請求項１０】 請求項５の回路をバイポーラトランジ
スタベース電位固定回路として使用した請求項１、２、
３または４のＢｉＣＭＯＳ論理回路。 - 【請求項１１】 請求項６の回路をバイポーラトランジ
スタベース電位固定回路として使用した請求項１、２、
３または４のＢｉＣＭＯＳ論理回路。 - 【請求項１２】 請求項７の回路をバイポーラトランジ
スタベース電位固定回路として使用した請求項１、２、
３または４のＢｉＣＭＯＳ論理回路。 - 【請求項１３】 請求項８の回路をバイポーラトランジ
スタベース電位固定回路として使用した請求項１または
２または３または４のバイポーラＣＭＯＳ複合回路。 - 【請求項１４】 第一の端子を電位クランプすべき出力
端子に、第二の端子をダイオードのアノードに接続した
抵抗端子と、カソードを低電位側電源に接続した該ダイ
オードからなるバイポーラトランジスタベース電位固定
回路。 - 【請求項１５】 アノードを電位クランプすべき端子
に、カソードを抵抗素子の第一の端子に接続したダイオ
ードと、第二の端子を低電位側電源に接続した該抵抗素
子から構成されたバイポーラトランジスタベース電位固
定回路。 - 【請求項１６】 請求項１４の回路をバイポーラトラン
ジスタベース電位固定回路として使用した請求項１、
２、３、または４のＢｉＣＭＯＳ論理回路。 - 【請求項１７】 請求項１５の回路をバイポーラトラン
ジスタベース電位固定回路として使用した請求項１、
２、３、または４のＢｉＣＭＯＳ論理回路。
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