JPH01129610A - Cmos装置用入力回路 - Google Patents
Cmos装置用入力回路Info
- Publication number
- JPH01129610A JPH01129610A JP63233843A JP23384388A JPH01129610A JP H01129610 A JPH01129610 A JP H01129610A JP 63233843 A JP63233843 A JP 63233843A JP 23384388 A JP23384388 A JP 23384388A JP H01129610 A JPH01129610 A JP H01129610A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- voltage
- circuit
- collector
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
A、産業上の利用分野
本発明は、広く電界効果トランジスタ(FET)素子の
入力回路に関するものであり、特にエミッタ結合論理回
路(EC:L)の入力信号を受け、この入力信号に応答
して、相補型金属酸化膜半導体(CMO3)装置に適し
た出力信号を発生する入力回路に関するものである。
入力回路に関するものであり、特にエミッタ結合論理回
路(EC:L)の入力信号を受け、この入力信号に応答
して、相補型金属酸化膜半導体(CMO3)装置に適し
た出力信号を発生する入力回路に関するものである。
B、従来技術
高速回路、特に高性能ランダムアクセスメモリ(RAM
)の設計では、速度と過渡電流を考慮し、入力電圧信号
の振幅を抑えることが重要である。
)の設計では、速度と過渡電流を考慮し、入力電圧信号
の振幅を抑えることが重要である。
現在は、トランジスタ・トランジスタ論理(TTL)入
力回路をCMO5集積回路と組み合わせ(1nterf
ace)この集積回路に入力信号を送るのがもっとも一
般的である。しかしTTL回路は入力信号の振幅が比較
的大きく、CMO3回路の演算速度が低下するのは避け
られない。CMO5集積回路の演算速度を上げる試みの
なかから、入力信号振幅が比較的小さいエミッタ結合論
理(E、CL)入力回路をCMO3集積回路と組み合わ
せるという案が出ている。ECL入力回路とCMOS装
置を結び付ける人カフ回路はいくつか知られている。
力回路をCMO5集積回路と組み合わせ(1nterf
ace)この集積回路に入力信号を送るのがもっとも一
般的である。しかしTTL回路は入力信号の振幅が比較
的大きく、CMO3回路の演算速度が低下するのは避け
られない。CMO5集積回路の演算速度を上げる試みの
なかから、入力信号振幅が比較的小さいエミッタ結合論
理(E、CL)入力回路をCMO3集積回路と組み合わ
せるという案が出ている。ECL入力回路とCMOS装
置を結び付ける人カフ回路はいくつか知られている。
このようなECL入力回路の例を第5図に示す。
入力回路1は、デツプ上の基板電源(5ubstrat
esupply)を持つ標準FET回路に、ECL入力
との整合性をもたせるよう開発されたものである。
esupply)を持つ標準FET回路に、ECL入力
との整合性をもたせるよう開発されたものである。
この回路でE CL、入力信号の電圧振幅は±0.4■
である。入力回路1には、MOSトランジスタ2.4、
および空乏型(depletionl M OS )ラ
ンジスタ8から成る電流源6がある。MO3I−ランジ
スタ8はトランジスタ2.4に接続され、負電圧電源(
−■)にも接続されている。トランジスタ2.4は両方
とも、電流源6と標準FET回路間に接続している。ト
ランジスタ4のゲート電極はO■などの基準電圧Vre
fに接続され、トランジスタ2のゲート電極はECL入
力信号信号nに接続されている6 入力回路lは、ECL入力信号用のものであるが、MO
3I−ランジスタ2.4でオーバドライブが不足するた
め、動作レベルは比較的低い。この低動作レベルは概し
て、エミッタ結合論理はバイポーラ技術の変形(var
iant)という事実に起因し、このようなものとして
、MO3I−ランジスタとともにではなく、バイポーラ
トランジスタとともに動作するよう設計している。具体
的には、電圧範囲が比較的狭いE CL入力信号(たと
えば−〇、4から+〇、4V)は、高速論理演算に大き
な電圧振幅を要するMO3I−ランジスタとは両立しな
い。その結果、MO3I−ランジスタ2.4は、動作性
能を高めるに充分なオーバドライブを欠くことになる。
である。入力回路1には、MOSトランジスタ2.4、
および空乏型(depletionl M OS )ラ
ンジスタ8から成る電流源6がある。MO3I−ランジ
スタ8はトランジスタ2.4に接続され、負電圧電源(
−■)にも接続されている。トランジスタ2.4は両方
とも、電流源6と標準FET回路間に接続している。ト
ランジスタ4のゲート電極はO■などの基準電圧Vre
fに接続され、トランジスタ2のゲート電極はECL入
力信号信号nに接続されている6 入力回路lは、ECL入力信号用のものであるが、MO
3I−ランジスタ2.4でオーバドライブが不足するた
め、動作レベルは比較的低い。この低動作レベルは概し
て、エミッタ結合論理はバイポーラ技術の変形(var
iant)という事実に起因し、このようなものとして
、MO3I−ランジスタとともにではなく、バイポーラ
トランジスタとともに動作するよう設計している。具体
的には、電圧範囲が比較的狭いE CL入力信号(たと
えば−〇、4から+〇、4V)は、高速論理演算に大き
な電圧振幅を要するMO3I−ランジスタとは両立しな
い。その結果、MO3I−ランジスタ2.4は、動作性
能を高めるに充分なオーバドライブを欠くことになる。
ECL入力回路のもう1つの例は米国特許第44371
71号に開示されている。このE CI−入力回路には
ECLとMO3とをつなぐバッファ(ECL−to−M
O3bufferlがあり、これがECL入力信号なC
,MOS装置に適した信号に変換する。ECL−MOS
バッファは、比較器(差動増幅器)を含み、ここでEC
L入力信号を受け、この信号を基準電位と比較する。比
較の結果はレベルシフタ段へ送られ、比較により得られ
た信号のレベルがシフトされる。レベルシフタは電流ミ
ラー段につながれてシフト後の信号が増幅され、これに
より増幅信号はMO5装置に適した信号となっている。
71号に開示されている。このE CI−入力回路には
ECLとMO3とをつなぐバッファ(ECL−to−M
O3bufferlがあり、これがECL入力信号なC
,MOS装置に適した信号に変換する。ECL−MOS
バッファは、比較器(差動増幅器)を含み、ここでEC
L入力信号を受け、この信号を基準電位と比較する。比
較の結果はレベルシフタ段へ送られ、比較により得られ
た信号のレベルがシフトされる。レベルシフタは電流ミ
ラー段につながれてシフト後の信号が増幅され、これに
より増幅信号はMO5装置に適した信号となっている。
また、前記米国特許は、MO3装置で使用するE CL
入力回路を開示しており、電流ミラー段を用い、入力信
号を増幅することによってオーバドライブを実現してい
るが、回路にはいくつか不利な点がある。特に、数段の
複雑な回路を要しくバイアス、比較、シフト、ミラーの
各段など)、実装には不都合な負電圧源が必要になる。
入力回路を開示しており、電流ミラー段を用い、入力信
号を増幅することによってオーバドライブを実現してい
るが、回路にはいくつか不利な点がある。特に、数段の
複雑な回路を要しくバイアス、比較、シフト、ミラーの
各段など)、実装には不都合な負電圧源が必要になる。
同米国特許はまた、バイポーラトランジスタについても
開示しているが、これは、基準電位を設けるようMOS
メモリ集積回路と同時に形成される。
開示しているが、これは、基準電位を設けるようMOS
メモリ集積回路と同時に形成される。
本発明の入力回路は、ECLが通常のバイポーラ技術の
変形であり、CMO5装置特有の構成要素によって、C
MO3装置と同じ基板上にバイポーラトランジスタを同
時に集積化して形成するのが可能になるという事実を利
用している。
変形であり、CMO5装置特有の構成要素によって、C
MO3装置と同じ基板上にバイポーラトランジスタを同
時に集積化して形成するのが可能になるという事実を利
用している。
CMO5装置中にバイポーラ技術を取り入れた回路の例
を以下に示す。 ゛ 1973年5月発行のT B MTechnicalD
isclosure Bulletin第15巻第12
号、3755〜3756頁で、H,L、カルク=(Ka
lter)は、高速バイポーラ論理回路と高密度FET
メモリを、共通の半導体チップ上に集積する回路を開示
した。この回路には、バイポーラ論理回路、論理レベル
からFETレベルへの変換部、およびpチャネルFET
回路がある。バイポーラ論理回路には、エミッタを定電
流源に、コレクタを論理入力端子とnpnトランジスタ
のベースの両方に接続したpnpトランジスタを持つ第
1電流スイツチがある。第2電流スイツチは、別の論理
入力との整合をとり、npn トランジスタのコレクタ
につないでいる。変換器にはpnpトランジスタがあり
、そのコレクタはnpnトランジスタのベースに接続し
ている。npnトランジスタのエミッタは電位−10V
につながれている。FET回路のFETは2個で、うち
1個のFETのソースは出力端子に、ドレインとゲート
はそれぞれ電位−10Vに接続されている。
を以下に示す。 ゛ 1973年5月発行のT B MTechnicalD
isclosure Bulletin第15巻第12
号、3755〜3756頁で、H,L、カルク=(Ka
lter)は、高速バイポーラ論理回路と高密度FET
メモリを、共通の半導体チップ上に集積する回路を開示
した。この回路には、バイポーラ論理回路、論理レベル
からFETレベルへの変換部、およびpチャネルFET
回路がある。バイポーラ論理回路には、エミッタを定電
流源に、コレクタを論理入力端子とnpnトランジスタ
のベースの両方に接続したpnpトランジスタを持つ第
1電流スイツチがある。第2電流スイツチは、別の論理
入力との整合をとり、npn トランジスタのコレクタ
につないでいる。変換器にはpnpトランジスタがあり
、そのコレクタはnpnトランジスタのベースに接続し
ている。npnトランジスタのエミッタは電位−10V
につながれている。FET回路のFETは2個で、うち
1個のFETのソースは出力端子に、ドレインとゲート
はそれぞれ電位−10Vに接続されている。
米国特許第4264941号は、絶縁ゲートFE Tを
持つ集積回路(IC)の保護回路を開示している。保護
回路には、エミッタを入力信号につないだバイポーラ入
力トランジスタ2個、およびnチャネル素子1個とnチ
ャネル素子1個から成るCMOSインバータがある。バ
イポーラトランジスタはそれぞれ、入力端子と電源端子
間を低インピーダンス経路とし、MOS)ランジスタの
ゲート酸化膜を破壊から保護している。
持つ集積回路(IC)の保護回路を開示している。保護
回路には、エミッタを入力信号につないだバイポーラ入
力トランジスタ2個、およびnチャネル素子1個とnチ
ャネル素子1個から成るCMOSインバータがある。バ
イポーラトランジスタはそれぞれ、入力端子と電源端子
間を低インピーダンス経路とし、MOS)ランジスタの
ゲート酸化膜を破壊から保護している。
米国特許第4048649号は、同一チップ上に形成し
たバイポーラとユニポーラの能動素子を高密度で混成し
た半導体構成を開示している。
たバイポーラとユニポーラの能動素子を高密度で混成し
た半導体構成を開示している。
従来技術のECL入力回路に伴う問題(動作性能レベル
が低いこと、負電圧が必要なこと、回路構造が複雑にな
ることなど)から明らかなように、CMO5集積回路に
適したECL入力回路の高性能化に対する要請は絶えな
い。さらに、負電圧電源を必要とせず、構造と動作が比
較的単純なECL入力が求められている。
が低いこと、負電圧が必要なこと、回路構造が複雑にな
ることなど)から明らかなように、CMO5集積回路に
適したECL入力回路の高性能化に対する要請は絶えな
い。さらに、負電圧電源を必要とせず、構造と動作が比
較的単純なECL入力が求められている。
C9発明が解決しようとする問題点
以上述べたことから、本発明の目的はCMOS装置に適
した信号を生成でき、性能を更に高めたECL入力回路
を提供することである。
した信号を生成でき、性能を更に高めたECL入力回路
を提供することである。
本発明のもう1つの目的は、負電圧電源を必要としない
、CMO3装置用のE CL入力回路を提供することで
ある。
、CMO3装置用のE CL入力回路を提供することで
ある。
本発明のさらにもう1つの目的、構造と動作が比較的簡
単な、CMO3回路のECl−入力回路を提供すること
である。
単な、CMO3回路のECl−入力回路を提供すること
である。
D0問題点を解決するための手段
本発明のこれらの目的および他の目的は、ECL入力信
号を受け、この入力信号に応答してCMO8装置に適し
た信号を発生する入力回路により達成される。この入力
回路は、エミッタ領域がECL入力信号を受信し、コレ
クタ領域は一方の電流源に、ベース領域は他方の電流源
に接続されたバイポーラトランジスタを有する。この入
力回路はまた、CMO5装置に適した信号を出力するた
め、前記バイポーラトランジスタのコレクタ領域に接続
された出力回路を含む。
号を受け、この入力信号に応答してCMO8装置に適し
た信号を発生する入力回路により達成される。この入力
回路は、エミッタ領域がECL入力信号を受信し、コレ
クタ領域は一方の電流源に、ベース領域は他方の電流源
に接続されたバイポーラトランジスタを有する。この入
力回路はまた、CMO5装置に適した信号を出力するた
め、前記バイポーラトランジスタのコレクタ領域に接続
された出力回路を含む。
E、実施例
第1図は本発明の第1実施例のECL入力回路を示す。
E CL入力回路」0には、バイポーラnpr+トラン
ジスタ12、nチャネルMO5I−ランジスタ14と1
6、出力回路18、および順バイアスが約0,7vのダ
イオード2o、22.24.26がある。ICダイオー
ド20.22.24および26は、コレクタをベースに
接続したバイポーラトランジスタから構成しつる。
ジスタ12、nチャネルMO5I−ランジスタ14と1
6、出力回路18、および順バイアスが約0,7vのダ
イオード2o、22.24.26がある。ICダイオー
ド20.22.24および26は、コレクタをベースに
接続したバイポーラトランジスタから構成しつる。
バイポーラnpn トランジスタ12は、ECL入力信
号信号nに対しては入力トランジスタとして動作する。
号信号nに対しては入力トランジスタとして動作する。
CMO3集積回路の多くは、例えば、ベース用の深いイ
オン注入(P型)を1つ追加することにより、バイポー
ラトランジスタを付加できるため、回路IOは1つの半
導体基板上に容易に形成できる。バイポーラトランジス
タ1′2は、ベース−エミッタ間電圧Vbeが約0.7
Vで動作し、約0.6vの電圧Vbeでカットオフ状態
となり、約0.7〜0.8vの電圧Vbeで飽和状態と
なる。バイポーラトランジスタ12のエミッタ領域は、
電圧範囲が−0,4Vから+0.4Vの間のECL入力
信号信号nを受信する。バイポーラトランジスタ12の
ベース領域は、ダイオード22を通してMO5I−ラン
ジスタ16のソース領域に、コレクタ領域は、ダイオー
ド20を通してMO5I−ランジスタ16のソース領域
に接続されている。タイオード20と22は、それぞれ
の陰極をトランジスタ12のコレクタ領域とベース領域
に接続されているが、この構成は一般に1ベーカークラ
ンプ」と呼ばれる(1969年2月のIEEE固体回路
ジャーナル(IEEEJournal of 5oli
d−3tate (:1rcuits)第5G−4巻第
1号、3〜12頁、 Yutaka Hayashi他
による論文を参照)。「ベーカークランプ」は、コレク
タ電圧がベース電圧以下に下がらないよう、コレクタ電
圧を固定するダイオードによってトランジスタ12の飽
和を防ぐものであり、これについては回路10の動作に
関して以下で説明する。
オン注入(P型)を1つ追加することにより、バイポー
ラトランジスタを付加できるため、回路IOは1つの半
導体基板上に容易に形成できる。バイポーラトランジス
タ1′2は、ベース−エミッタ間電圧Vbeが約0.7
Vで動作し、約0.6vの電圧Vbeでカットオフ状態
となり、約0.7〜0.8vの電圧Vbeで飽和状態と
なる。バイポーラトランジスタ12のエミッタ領域は、
電圧範囲が−0,4Vから+0.4Vの間のECL入力
信号信号nを受信する。バイポーラトランジスタ12の
ベース領域は、ダイオード22を通してMO5I−ラン
ジスタ16のソース領域に、コレクタ領域は、ダイオー
ド20を通してMO5I−ランジスタ16のソース領域
に接続されている。タイオード20と22は、それぞれ
の陰極をトランジスタ12のコレクタ領域とベース領域
に接続されているが、この構成は一般に1ベーカークラ
ンプ」と呼ばれる(1969年2月のIEEE固体回路
ジャーナル(IEEEJournal of 5oli
d−3tate (:1rcuits)第5G−4巻第
1号、3〜12頁、 Yutaka Hayashi他
による論文を参照)。「ベーカークランプ」は、コレク
タ電圧がベース電圧以下に下がらないよう、コレクタ電
圧を固定するダイオードによってトランジスタ12の飽
和を防ぐものであり、これについては回路10の動作に
関して以下で説明する。
入力回路10のnチャネルMOSトランジスタ14と1
6はそれぞれ、ドレイン領域を5vなどの電源端子Vd
dに接続し、ゲート電極は1検出」(sense’l電
圧Vsを受けるようになっている。
6はそれぞれ、ドレイン領域を5vなどの電源端子Vd
dに接続し、ゲート電極は1検出」(sense’l電
圧Vsを受けるようになっている。
さらに、MOSトランジスタ14..16はそれぞれが
約50μAの小電流源のように動作する大きさである。
約50μAの小電流源のように動作する大きさである。
MO3I−ランジスタ14のソース領域は、バイポーラ
トランジスタ12のコレクタに接続し、MO3I−ラン
ジスタ16のソース領域は、ダイオード24と26を介
して接地されている。
トランジスタ12のコレクタに接続し、MO3I−ラン
ジスタ16のソース領域は、ダイオード24と26を介
して接地されている。
ダイオード24.26それぞれの順バイアス電圧Vfは
約0.7Vであるため、MOSトランジスタ16は、ダ
イオード24.26とともにノードBで約+1.4■と
いう2つ分のダイオード基準電圧に相当する電位を示す
。MO3I−ランジスタ■4.16は両方ともそのゲー
ト領域に印加される電圧Vsに応じて動作する。活性状
態即ち検出モードでは(ECL人力が「検出コされると
きなど)、電圧Vsは高く(たとえばVdd)、nチャ
ネルトランジスタの14.16は両方とも、そのドレイ
ンからソースへ電流を通し、2電流源となる。あるいは
、入力回路10が非動作状態即ち待機モードの場合には
(ECL人力が1−検出コされないときなど)、電圧V
sは低く (たとえばOV)、nチャネルトランジスタ
14.16は両方ともoffとなる。具体的には、MO
5I−ランジスタ14と16のゲート電圧が約2vのし
きい電圧vthより下がるとき、トランジスタ14.1
6のソース・ドレイン間チャネルに電流は流れない。あ
るいはまた、ゲート電圧がvthより充分高いときは、
n形キャリアがソースからトレインへ流れる(正電流が
トレインからソースへ流れるのに相当)、このように、
検出電圧Vsが約2■を越えるとき、nチャネルMO3
I−ランジスタ14.16はそれぞれ小電流源のように
動作する。
約0.7Vであるため、MOSトランジスタ16は、ダ
イオード24.26とともにノードBで約+1.4■と
いう2つ分のダイオード基準電圧に相当する電位を示す
。MO3I−ランジスタ■4.16は両方ともそのゲー
ト領域に印加される電圧Vsに応じて動作する。活性状
態即ち検出モードでは(ECL人力が「検出コされると
きなど)、電圧Vsは高く(たとえばVdd)、nチャ
ネルトランジスタの14.16は両方とも、そのドレイ
ンからソースへ電流を通し、2電流源となる。あるいは
、入力回路10が非動作状態即ち待機モードの場合には
(ECL人力が1−検出コされないときなど)、電圧V
sは低く (たとえばOV)、nチャネルトランジスタ
14.16は両方ともoffとなる。具体的には、MO
5I−ランジスタ14と16のゲート電圧が約2vのし
きい電圧vthより下がるとき、トランジスタ14.1
6のソース・ドレイン間チャネルに電流は流れない。あ
るいはまた、ゲート電圧がvthより充分高いときは、
n形キャリアがソースからトレインへ流れる(正電流が
トレインからソースへ流れるのに相当)、このように、
検出電圧Vsが約2■を越えるとき、nチャネルMO3
I−ランジスタ14.16はそれぞれ小電流源のように
動作する。
第1図において出力回路18は、CMO3人力レベルに
対してVddまたは0■の出力信号vOutを供給する
。出力回路18には、pチャネルMO5I−ランジスタ
28が含まれ、そのドレインは負荷抵抗30を介して接
地され、そのソース領域は電源端子Vddに接続されて
いる。トランジスタ28のゲート電極は、ノードAでト
ランジスタ12のコレクタ領域につながる。MO5I−
ランジスタ28は、0N10FFモードのスイッチと同
じように動作する。ONモードでは(ノードAは約3V
より下)、電源端子Vddは負荷抵抗30に接続し、こ
の抵抗30両端の出力電圧信号VoutはほぼVddと
なる。OFFモードで(ノードAは約3vより上)、ト
ランジスタ28はそのチャネルを開路とするため、抵抗
30両端の出力電圧信号Voutは0■になる。
対してVddまたは0■の出力信号vOutを供給する
。出力回路18には、pチャネルMO5I−ランジスタ
28が含まれ、そのドレインは負荷抵抗30を介して接
地され、そのソース領域は電源端子Vddに接続されて
いる。トランジスタ28のゲート電極は、ノードAでト
ランジスタ12のコレクタ領域につながる。MO5I−
ランジスタ28は、0N10FFモードのスイッチと同
じように動作する。ONモードでは(ノードAは約3V
より下)、電源端子Vddは負荷抵抗30に接続し、こ
の抵抗30両端の出力電圧信号VoutはほぼVddと
なる。OFFモードで(ノードAは約3vより上)、ト
ランジスタ28はそのチャネルを開路とするため、抵抗
30両端の出力電圧信号Voutは0■になる。
入力回路10の動作については、第2A図〜第2D図の
波形図とあわせて以下に詳述する。
波形図とあわせて以下に詳述する。
上で示した通り、入力回路lOが待機モード即ち非動作
状態では、MOI−ランジスタ14.16の各ゲート電
極に加わる電圧はOvである。この待機モードで、ノー
ドAとBは(それぞれトランジスタ12のコレクタ領域
と、トランジスタ16のソース領域に接続されている。
状態では、MOI−ランジスタ14.16の各ゲート電
極に加わる電圧はOvである。この待機モードで、ノー
ドAとBは(それぞれトランジスタ12のコレクタ領域
と、トランジスタ16のソース領域に接続されている。
)、MOSトランジスタ14と16のコレクタ電流が流
れないため、浮遊状態になる。ECL入力信号信号nを
「検出」するよう、回路10を活性状態もしくは動作モ
ードにするためには、MO8I−ランジスタ14.16
の各ゲートに高レベル電圧Vs(約5V)を印加し、そ
の各チャネルを電流が流れるようにする。
れないため、浮遊状態になる。ECL入力信号信号nを
「検出」するよう、回路10を活性状態もしくは動作モ
ードにするためには、MO8I−ランジスタ14.16
の各ゲートに高レベル電圧Vs(約5V)を印加し、そ
の各チャネルを電流が流れるようにする。
第2A図〜第2D図は、回路10のECL入力信号信号
n、ノードA、Bの電圧、および出力電圧V o u
tを表す波形図を示す。第2A図〜第2D図、および第
4A図〜第4D図の波形図で、電圧値は、作図上の理由
から近似値を示している。・また、電圧の立上り時間、
立下り時間は、特に回路を構成するため選択する素子に
依存する。
n、ノードA、Bの電圧、および出力電圧V o u
tを表す波形図を示す。第2A図〜第2D図、および第
4A図〜第4D図の波形図で、電圧値は、作図上の理由
から近似値を示している。・また、電圧の立上り時間、
立下り時間は、特に回路を構成するため選択する素子に
依存する。
時刻toで、ECL入力信号信号n(第2A図)は低レ
ベルの一〇、4vである。このとき、トランジスタ12
はON、ダイオード20.22には順バイアスがかかる
。ノードBの電圧は1゜Ov、ノードAの電圧は0.3
vであるのは、トランジスタ12の電圧Vbeが0.T
Vで、ダイオード20.22それぞれの順バイアスが0
.7Vであるためである。MO3I−ランジスタ28は
、ノードAの電圧が3v以下のため、ONとなり、これ
によって抵抗30両端の出力電圧Voutは約Vddま
たは5■になる。
ベルの一〇、4vである。このとき、トランジスタ12
はON、ダイオード20.22には順バイアスがかかる
。ノードBの電圧は1゜Ov、ノードAの電圧は0.3
vであるのは、トランジスタ12の電圧Vbeが0.T
Vで、ダイオード20.22それぞれの順バイアスが0
.7Vであるためである。MO3I−ランジスタ28は
、ノードAの電圧が3v以下のため、ONとなり、これ
によって抵抗30両端の出力電圧Voutは約Vddま
たは5■になる。
時刻t1では、第2A図の入力信号Einは約Ov以上
を示しており、トランジスタ12はOFF、ダイオード
20.22には逆バイアスがかかり、ダイオード24と
26には順バイアスがかかる。これはノードB(第2B
図)が、約1,4Vという2つ分のダイオード降下電圧
と同じになるからである。このとき、トランジスタ12
のコレクタまたはダイオード20か22を通って電流は
流れず、ノードAはMOSトランジスタ14を介して、
およそ5■の電源電圧Vddにまで引き上げられる。こ
れにより第2C図は、時刻t1においてノードへの電圧
が5vのほうへ上昇しているのを示している。
を示しており、トランジスタ12はOFF、ダイオード
20.22には逆バイアスがかかり、ダイオード24と
26には順バイアスがかかる。これはノードB(第2B
図)が、約1,4Vという2つ分のダイオード降下電圧
と同じになるからである。このとき、トランジスタ12
のコレクタまたはダイオード20か22を通って電流は
流れず、ノードAはMOSトランジスタ14を介して、
およそ5■の電源電圧Vddにまで引き上げられる。こ
れにより第2C図は、時刻t1においてノードへの電圧
が5vのほうへ上昇しているのを示している。
上述のように、pチャネルMO3FE7 28(このゲ
ートはノードAに接続されている。)は、入力回路10
の出力電圧Voutを制御する。ノードAが約3■まで
上がると、トランジス夕28は、そのチャネルに電流は
流れず、OFFになる。その結果、負荷抵抗30両端の
出力電圧V o u tは、第2D図に示すように接地
電位即ちOvに下がる。
ートはノードAに接続されている。)は、入力回路10
の出力電圧Voutを制御する。ノードAが約3■まで
上がると、トランジス夕28は、そのチャネルに電流は
流れず、OFFになる。その結果、負荷抵抗30両端の
出力電圧V o u tは、第2D図に示すように接地
電位即ちOvに下がる。
ECL入力信号信号nがその高レベル人力である+0.
4vに上界すると(第2A図ではL2からt3までの時
間)、ノードAはM OS トランジスタ14を通して
、第2C図に示すように電源電位Vdd (5V)にま
で引き上げられる。その結果、トランジスタ28はOF
Fのままとなり、出力電圧Voutは、第2D図に示す
ように、Ovにとどまる。トランジスタ12はOFFで
タイオード20.22それぞれに逆バイアスがかかるた
め、ノードBにおいて1.4■という2つ分のダイオー
ド降下電圧源ができる(第2B図)。
4vに上界すると(第2A図ではL2からt3までの時
間)、ノードAはM OS トランジスタ14を通して
、第2C図に示すように電源電位Vdd (5V)にま
で引き上げられる。その結果、トランジスタ28はOF
Fのままとなり、出力電圧Voutは、第2D図に示す
ように、Ovにとどまる。トランジスタ12はOFFで
タイオード20.22それぞれに逆バイアスがかかるた
め、ノードBにおいて1.4■という2つ分のダイオー
ド降下電圧源ができる(第2B図)。
次に時刻t4では、ECL入力信号信号nは約Ovに下
がり、トランジスタ12はONとなる。
がり、トランジスタ12はONとなる。
このときそのベース・エミッタ間電圧Vbeは0.7v
になり、ダイオード22は順バイアス状態となる。これ
により電流は、ダイオード22を通ってトランジスタ1
2のベースに流れる。電流は時刻t4でトランジスタ1
2のベースに流れるが、トランジスタ12のコレクタに
は少し遅れて電流が流れる。かなりの量の電流がトラン
ジスタ12のコレクタを流れ始めるとき、ノードAの電
圧は、電流源14からの電流■1がトランジスタ12の
コレクタを流れる電流によってここで相殺されるため(
counterbalancedl降下し始める。
になり、ダイオード22は順バイアス状態となる。これ
により電流は、ダイオード22を通ってトランジスタ1
2のベースに流れる。電流は時刻t4でトランジスタ1
2のベースに流れるが、トランジスタ12のコレクタに
は少し遅れて電流が流れる。かなりの量の電流がトラン
ジスタ12のコレクタを流れ始めるとき、ノードAの電
圧は、電流源14からの電流■1がトランジスタ12の
コレクタを流れる電流によってここで相殺されるため(
counterbalancedl降下し始める。
ノードAの電圧が約3Vより下に下がると、pチャネル
MOSトランジスタ28はONになり、これにより電源
電圧Vddは負荷抵抗30に接続される。その結果、抵
抗30両端の出力電圧Voutは、第2D図に示すよう
に、およそVdd即ち5vとなる。
MOSトランジスタ28はONになり、これにより電源
電圧Vddは負荷抵抗30に接続される。その結果、抵
抗30両端の出力電圧Voutは、第2D図に示すよう
に、およそVdd即ち5vとなる。
ノードAの電圧は約0.7vまで降下し続けるため、ダ
イオード20には順バイアスがかかる。
イオード20には順バイアスがかかる。
その結果、初めはダイオード24と26を通ってノード
Bから流れていた電流は、ダイオード20を通って逆行
する。ノードBからダイオード20を通るこの電流の逆
行により、トランジスタ12のコレクタ電圧は完全に「
固定」され、ベース電圧より下に下がらなくなる。これ
によってトランジスタ12の飽和が避けられる。特にE
inは時刻t5で低レベルの−0,4vにまで丁がるた
め、トランジスタ12のベース電圧は、ノードBの電圧
が約1.Ovに下がるとき、約0.3Vまで降下する。
Bから流れていた電流は、ダイオード20を通って逆行
する。ノードBからダイオード20を通るこの電流の逆
行により、トランジスタ12のコレクタ電圧は完全に「
固定」され、ベース電圧より下に下がらなくなる。これ
によってトランジスタ12の飽和が避けられる。特にE
inは時刻t5で低レベルの−0,4vにまで丁がるた
め、トランジスタ12のベース電圧は、ノードBの電圧
が約1.Ovに下がるとき、約0.3Vまで降下する。
トランジスタ12のコレクタ(ノードA)で、電圧は時
刻t5で0..3Vに「固定」され、これにより、トラ
ンジスタ12のコレクタ電圧は、トランジスタ12のベ
ース電圧(0,3V)より下には下がらなくなる。その
結果、トランジスタ12の飽和は起こらない。
刻t5で0..3Vに「固定」され、これにより、トラ
ンジスタ12のコレクタ電圧は、トランジスタ12のベ
ース電圧(0,3V)より下には下がらなくなる。その
結果、トランジスタ12の飽和は起こらない。
第3図は、本発明の第2実施例を示す。ECL入力回路
32には、2つの電流源14.16、CMOSインバー
タ38につながれた出力端子37、および3個のnpn
バイポーラトランジスタ40.42.44が備えられて
いる。
32には、2つの電流源14.16、CMOSインバー
タ38につながれた出力端子37、および3個のnpn
バイポーラトランジスタ40.42.44が備えられて
いる。
バイポーラnpnトランジスタ40は、ECL入力トラ
ンジスタとして動作し、そのエミッタはECL入力信号
信号nを受信するようになってぃる。入力トランジスタ
40は、そのベースがバイポーラトランジスタ42.4
4のコレクタにノードB でつながれ、そのコレクタが
ノードA′でトランジスタ42のエミッタおよび電流源
14に接続されている。トランジスタ44はICダイオ
ードとして9線され、そのコレクタとベースは]・ラン
シスタ42のコレクタにノードB′で接続され、そのエ
ミッタは接地されている。トランジスタ42のベースは
、電流源16を介して電源端子Vddに接続されている
。
ンジスタとして動作し、そのエミッタはECL入力信号
信号nを受信するようになってぃる。入力トランジスタ
40は、そのベースがバイポーラトランジスタ42.4
4のコレクタにノードB でつながれ、そのコレクタが
ノードA′でトランジスタ42のエミッタおよび電流源
14に接続されている。トランジスタ44はICダイオ
ードとして9線され、そのコレクタとベースは]・ラン
シスタ42のコレクタにノードB′で接続され、そのエ
ミッタは接地されている。トランジスタ42のベースは
、電流源16を介して電源端子Vddに接続されている
。
CMOSインバータ回路47には、nチャネルトランジ
スタ46とnチャネルトランジスタ48がそれぞれ1個
づつ備えられている。このpヂャネル素子の電源端子は
電源端子Vddに接続され、nヂャネル素子の電源端子
は接地されている。インバータ回路47の2つの電圧出
力レベルはノード37が高レベルなら、0■、ノード3
゛7が低レベルならVddである。
スタ46とnチャネルトランジスタ48がそれぞれ1個
づつ備えられている。このpヂャネル素子の電源端子は
電源端子Vddに接続され、nヂャネル素子の電源端子
は接地されている。インバータ回路47の2つの電圧出
力レベルはノード37が高レベルなら、0■、ノード3
゛7が低レベルならVddである。
以下に、第3図のECL入力回路32の動作を、第4A
図〜第4D図の波形図とあわせて説明する。
図〜第4D図の波形図とあわせて説明する。
第3図の入力回路32は、入力回路1oの実施例とほぼ
同じように動作する。第4A図〜第4D図は、入力回路
32へのECL入力信号信号n。
同じように動作する。第4A図〜第4D図は、入力回路
32へのECL入力信号信号n。
ノード八′、B′における対応電圧、および入力回路3
2の出力電圧V o u tを示す。時刻to。
2の出力電圧V o u tを示す。時刻to。
で、ECL入力信号信号nは、その低レベル入力信号が
一〇、4Vである。このとき、トランジスタ40はo’
N、ベース電圧は約0.3V()−ドB 〕、ベース・
エミッタ間電圧Vbeは約0゜7V(ノードB ′−E
i n=0−7V)である。
一〇、4Vである。このとき、トランジスタ40はo’
N、ベース電圧は約0.3V()−ドB 〕、ベース・
エミッタ間電圧Vbeは約0゜7V(ノードB ′−E
i n=0−7V)である。
時刻100では、ノード八′での電圧は0.3V(図4
0)、ダイオード44は非導通状態である。これはノー
ドB′での電圧が0.3vで、ダイオード44の順バイ
アス電圧Vfが0.7vになるためである。
0)、ダイオード44は非導通状態である。これはノー
ドB′での電圧が0.3vで、ダイオード44の順バイ
アス電圧Vfが0.7vになるためである。
時刻to1では1入力信号Einは約0■より上に上が
り(図4A)、これによりバイポーラトランジスタ40
は、そのベース・エミッタ間電圧Vbeが0.6V以下
のためカットオフ状態となる。トランジスタ42のベー
スの電圧が約1.4から約1,5vであるため、ダイオ
ードのように動作し、これによってトランジスタ42の
エミッタ接合部に逆バイアスがかかり、トランジスタ4
2のコレクタ接合部は順バイアス状態となる。ノードB
′の電圧が0.7v、ダイオード44の順バイアス電圧
Vfが0.7Vのためトランジスタ44の順バイアス状
態になる。トランジスタ40はOFFであり、トランジ
スタ42のエミッタ接合部は逆バイアス状態のため、電
流源14からの電流■1にはノード八′で、トランジス
タ40のコレクタまたはトランジスタ42のエミッタか
らの相殺電流はないに れによりノード八′は電流源14を通じてVddに引き
上げられる。その結果、ノードA′の出力(第4C図)
はVdd即ち5vになる。
り(図4A)、これによりバイポーラトランジスタ40
は、そのベース・エミッタ間電圧Vbeが0.6V以下
のためカットオフ状態となる。トランジスタ42のベー
スの電圧が約1.4から約1,5vであるため、ダイオ
ードのように動作し、これによってトランジスタ42の
エミッタ接合部に逆バイアスがかかり、トランジスタ4
2のコレクタ接合部は順バイアス状態となる。ノードB
′の電圧が0.7v、ダイオード44の順バイアス電圧
Vfが0.7Vのためトランジスタ44の順バイアス状
態になる。トランジスタ40はOFFであり、トランジ
スタ42のエミッタ接合部は逆バイアス状態のため、電
流源14からの電流■1にはノード八′で、トランジス
タ40のコレクタまたはトランジスタ42のエミッタか
らの相殺電流はないに れによりノード八′は電流源14を通じてVddに引き
上げられる。その結果、ノードA′の出力(第4C図)
はVdd即ち5vになる。
時刻tlOからto2までの時刻でECL入力信号信号
nは高レベルの+0.4■に上がる。Einが+〇、4
vのため、ノードB′は+0.7Vのままであり、この
とき、ダイオード44と、トランジスタ42のコレクタ
接合によってできるダイオ一ドのそれぞれに順バイアス
がかかる。ノードA゛は、電流源14を通じて電圧5v
に引っばられたままであり、これはトランジスタ40と
エミッタ接合の逆バイアス状態が続くからである。
nは高レベルの+0.4■に上がる。Einが+〇、4
vのため、ノードB′は+0.7Vのままであり、この
とき、ダイオード44と、トランジスタ42のコレクタ
接合によってできるダイオ一ドのそれぞれに順バイアス
がかかる。ノードA゛は、電流源14を通じて電圧5v
に引っばられたままであり、これはトランジスタ40と
エミッタ接合の逆バイアス状態が続くからである。
ECL入力信号信号nは、時刻t04で約Ovより下に
下がり、トランジスタ40のVbeが0.7V、ベース
電圧も0.7V (ノー)’B′)、エミッタ電圧は接
地電位であ゛るため、トランジスタ40はONとなる。
下がり、トランジスタ40のVbeが0.7V、ベース
電圧も0.7V (ノー)’B′)、エミッタ電圧は接
地電位であ゛るため、トランジスタ40はONとなる。
Einは負の方向へ下がり続け、ノードA′の電圧は下
がり始める。これはトランジスタ40のコレクタからの
相殺電流が電流■1を上回るからである。ノード八′で
の電圧が約0.7vにまで下がると、トランジスタ42
は、そのエミッタ接合部に順バイアスがかかるためON
になる6トランジスタ42がONになると、ノードB′
の電圧は0,7vより下に下がり゛始め、これにより逆
バイアス状態のダイオード44を流れる電流は、初めダ
イオード44を流れていたため、トランジスタ42を介
して向きを変える6電流がトランジスタ42を介してノ
ードB′から逆行するとき5ノード八′の電圧は、約0
.3Vの電圧で同定状態になり(第4C図、時刻105
)、このときEinはその低レベル−〇−4Vに達し、
ノードB′は0.3vに下がる。その結果、トランジス
タ40は飽和しないまま残る。これはそのコレクタ電圧
(ノードA’)がベース電圧(ノードB′)より下に下
がらないためである。
がり始める。これはトランジスタ40のコレクタからの
相殺電流が電流■1を上回るからである。ノード八′で
の電圧が約0.7vにまで下がると、トランジスタ42
は、そのエミッタ接合部に順バイアスがかかるためON
になる6トランジスタ42がONになると、ノードB′
の電圧は0,7vより下に下がり゛始め、これにより逆
バイアス状態のダイオード44を流れる電流は、初めダ
イオード44を流れていたため、トランジスタ42を介
して向きを変える6電流がトランジスタ42を介してノ
ードB′から逆行するとき5ノード八′の電圧は、約0
.3Vの電圧で同定状態になり(第4C図、時刻105
)、このときEinはその低レベル−〇−4Vに達し、
ノードB′は0.3vに下がる。その結果、トランジス
タ40は飽和しないまま残る。これはそのコレクタ電圧
(ノードA’)がベース電圧(ノードB′)より下に下
がらないためである。
第4D図はCMOSインバータ47の出力電圧を示す。
結論として、第1図と第3図の回路では、ECL入力信
号に応じた出力レベルはCMO5回路に対してVddも
しくはOvである。両回路にかかる入力端子振幅の合計
はわずかO−SVのため(−0,4,Vから+〇、4V
(7)範囲)、回路は比較的高速にCMO8対応信号を
供給できる。本発明の回路■0と32により、入力トラ
ンジスタ12.40は、βが1から無限大までの広い範
囲にわたって動作し、飽和に至らない。たとえば、β=
1=Ic/Ib=50150のとき、エミッタの電流は
、Ie=Ib+Icなので100UAとなる。一方、β
=無限大のとき、Ibはゼロ、Icは100LLAとな
る。トランジスタ12または40のコレクタ抵抗が1に
Ωもあれば、コレクタの最大電圧降下は(lkΩX0.
1.mA)=0.1vとなり、トランジスタの飽和に要
する値をかなり下回る。さらに、入力信号Einが接地
電位より下がるとき(たとえば−〇−4V)、 トラ
ンジスタ12と40のベース電圧およびコレクタ電圧は
+0.3vになるため、集積回路にラッチアップは起こ
らない。最後に、回路10.32は両方とも接地電位よ
り高い電位で動作し、これにより基板(5ubstra
telバイアスを必要としなくなり、両回路に必要なの
は、動作モードでは約50μAの電流源2個だけであり
、よって最小の消費電力ですむ。
号に応じた出力レベルはCMO5回路に対してVddも
しくはOvである。両回路にかかる入力端子振幅の合計
はわずかO−SVのため(−0,4,Vから+〇、4V
(7)範囲)、回路は比較的高速にCMO8対応信号を
供給できる。本発明の回路■0と32により、入力トラ
ンジスタ12.40は、βが1から無限大までの広い範
囲にわたって動作し、飽和に至らない。たとえば、β=
1=Ic/Ib=50150のとき、エミッタの電流は
、Ie=Ib+Icなので100UAとなる。一方、β
=無限大のとき、Ibはゼロ、Icは100LLAとな
る。トランジスタ12または40のコレクタ抵抗が1に
Ωもあれば、コレクタの最大電圧降下は(lkΩX0.
1.mA)=0.1vとなり、トランジスタの飽和に要
する値をかなり下回る。さらに、入力信号Einが接地
電位より下がるとき(たとえば−〇−4V)、 トラ
ンジスタ12と40のベース電圧およびコレクタ電圧は
+0.3vになるため、集積回路にラッチアップは起こ
らない。最後に、回路10.32は両方とも接地電位よ
り高い電位で動作し、これにより基板(5ubstra
telバイアスを必要としなくなり、両回路に必要なの
は、動作モードでは約50μAの電流源2個だけであり
、よって最小の消費電力ですむ。
回路32のCMOSインバータ47は、回路10の実施
例でも使用でき、CMO3人カレベルを設定する回路1
0の出力回路18に取って代わる。
例でも使用でき、CMO3人カレベルを設定する回路1
0の出力回路18に取って代わる。
第1図は、本発明によるCMO3用入力回路の第1実施
例を示す回路図である。 第2A図〜第2D図は、第1実施例の回路から選択した
互いに異なるノードの電圧を示す波形図である。 第3図は本発明による第2実施例を示す回路図である。 第4A〜第4D図は第2実施例の回路から選択した互い
に異なるノードの電圧を示す波形図である。 第5図は従来技術のECL入カ入路回路す回路図である
。 出願人 インターナショナル・ビジネスマシーンズ・
コーポレーション 代理人 弁理士 山 本 仁 朗(外1名) J$、N ド 彼
例を示す回路図である。 第2A図〜第2D図は、第1実施例の回路から選択した
互いに異なるノードの電圧を示す波形図である。 第3図は本発明による第2実施例を示す回路図である。 第4A〜第4D図は第2実施例の回路から選択した互い
に異なるノードの電圧を示す波形図である。 第5図は従来技術のECL入カ入路回路す回路図である
。 出願人 インターナショナル・ビジネスマシーンズ・
コーポレーション 代理人 弁理士 山 本 仁 朗(外1名) J$、N ド 彼
Claims (1)
- 【特許請求の範囲】 ECL入力信号を受信し、前記入力信号に応答してCM
OS装置に適した出力信号を発生する入力回路であって
、 前記入力信号を受信するエミッタを有するバイポーラ・
トランジスタと、 前記バイポーラ・トランジスタのコレクタに接続された
第1の電流源手段と、 前記バイポーラ・トランジスタのベース及びコレクタに
接続された第2の電流源手段と、 前記バイポーラ・トランジスタのコレクタに接続され、
前記出力信号を供給するための出力回路手段と、 を有するCMOS装置用入力回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US114973 | 1987-10-30 | ||
US07/114,973 US4857766A (en) | 1987-10-30 | 1987-10-30 | BiMos input circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01129610A true JPH01129610A (ja) | 1989-05-22 |
Family
ID=22358592
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63233843A Pending JPH01129610A (ja) | 1987-10-30 | 1988-09-20 | Cmos装置用入力回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4857766A (ja) |
EP (1) | EP0313746A3 (ja) |
JP (1) | JPH01129610A (ja) |
CA (1) | CA1285622C (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6691576B1 (en) | 1999-08-04 | 2004-02-17 | Asahi Engineering Co., Ltd. | Thickness measuring device for cylindrical tank bottom plate |
US9010187B2 (en) | 2008-04-17 | 2015-04-21 | Airbus Operations Limited | Scanner |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5075578A (en) * | 1991-01-16 | 1991-12-24 | National Semiconductor Corporation | Input buffer regenerative latch |
GB2360405A (en) * | 2000-03-14 | 2001-09-19 | Sharp Kk | A common-gate level-shifter exhibiting a high input impedance when disabled |
CN101841247B (zh) * | 2009-11-20 | 2013-01-23 | Bcd半导体制造有限公司 | 一种开关电源的基极驱动电路 |
US9502992B2 (en) * | 2012-06-01 | 2016-11-22 | Coriant Operations, Inc. | Diode substitute with low drop and minimal loading |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62230222A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 入力回路 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3739238A (en) * | 1969-09-24 | 1973-06-12 | Tokyo Shibaura Electric Co | Semiconductor device with a field effect transistor |
US3827034A (en) * | 1972-09-14 | 1974-07-30 | Ferranti Ltd | Semiconductor information storage devices |
DE2363577A1 (de) * | 1973-12-20 | 1975-06-26 | Siemens Ag | Kombination aus einem bipolaren transistor und einem mos-feldeffekttransistor |
US3955269A (en) * | 1975-06-19 | 1976-05-11 | International Business Machines Corporation | Fabricating high performance integrated bipolar and complementary field effect transistors |
US4048649A (en) * | 1976-02-06 | 1977-09-13 | Transitron Electronic Corporation | Superintegrated v-groove isolated bipolar and vmos transistors |
US4085417A (en) * | 1976-12-27 | 1978-04-18 | National Semiconductor Corporation | JFET switch circuit and structure |
GB1579419A (en) * | 1977-06-15 | 1980-11-19 | Seiko Instr & Electronics | Static induction transistor logic semi-conductor devices and integrated injection logic semi-conductor devices |
US4314267A (en) * | 1978-06-13 | 1982-02-02 | Ibm Corporation | Dense high performance JFET compatible with NPN transistor formation and merged BIFET |
US4264941A (en) * | 1979-02-14 | 1981-04-28 | National Semiconductor Corporation | Protective circuit for insulated gate field effect transistor integrated circuits |
JPS5615068A (en) * | 1979-07-18 | 1981-02-13 | Matsushita Electric Ind Co Ltd | Semiconductor device and manufacture thereof |
US4529894A (en) * | 1981-06-15 | 1985-07-16 | Ibm Corporation | Means for enhancing logic circuit performance |
US4437171A (en) * | 1982-01-07 | 1984-03-13 | Intel Corporation | ECL Compatible CMOS memory |
-
1987
- 1987-10-30 US US07/114,973 patent/US4857766A/en not_active Expired - Fee Related
-
1988
- 1988-08-18 EP EP88113399A patent/EP0313746A3/en not_active Withdrawn
- 1988-09-20 JP JP63233843A patent/JPH01129610A/ja active Pending
- 1988-10-27 CA CA000581536A patent/CA1285622C/en not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62230222A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 入力回路 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6691576B1 (en) | 1999-08-04 | 2004-02-17 | Asahi Engineering Co., Ltd. | Thickness measuring device for cylindrical tank bottom plate |
US9010187B2 (en) | 2008-04-17 | 2015-04-21 | Airbus Operations Limited | Scanner |
Also Published As
Publication number | Publication date |
---|---|
US4857766A (en) | 1989-08-15 |
EP0313746A3 (en) | 1990-05-16 |
CA1285622C (en) | 1991-07-02 |
EP0313746A2 (en) | 1989-05-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4847522A (en) | CMOS amplifier/driver stage with output disable feature | |
US4274014A (en) | Switched current source for current limiting complementary symmetry inverter | |
EP0231062A1 (en) | Level conversion circuit | |
JPH02290327A (ja) | デジタル・インタフェース回路、デジタル入力回路及びデジタル変換回路 | |
JPH02179028A (ja) | 論理レベル変換回路 | |
KR910006696B1 (ko) | 출력 인터페이스회로 | |
US5317214A (en) | Interface circuit having differential signal common mode shifting means | |
US4939478A (en) | Asymmetrical differential amplifier as level converter | |
JPH02222216A (ja) | BiCMOSドライバ回路 | |
JPH0220017B2 (ja) | ||
JPH03231455A (ja) | 半導体集積回路 | |
US5371421A (en) | Low power BiMOS amplifier and ECL-CMOS level converter | |
US4546327A (en) | Analog signal power amplifier circuit | |
US4602207A (en) | Temperature and power supply stable current source | |
US4810903A (en) | BICMOS driver circuit including submicron on chip voltage source | |
JPH01129610A (ja) | Cmos装置用入力回路 | |
EP0326996A2 (en) | Semiconductor integrated circuit including an effective signal level conversion circuit | |
US5097153A (en) | TTL compatible BICMOS input circuit | |
JPH02181514A (ja) | 集積化デジタル増幅器およびこれを備える集積回路 | |
US5166638A (en) | Differential amplifier having output stage quickly brought into inactive condition by a control signal | |
JPH05315937A (ja) | Cmos/eclレベル変換回路 | |
KR930000482B1 (ko) | 고속 저전력 전류-제어 논리 시스템 | |
JPH0263318A (ja) | Mosからeclへのレベル変換回路 | |
JP2753247B2 (ja) | 半導体集積回路装置 | |
JP2963192B2 (ja) | レベル変換回路 |