JPS5987698A - シフトレジスタ - Google Patents
シフトレジスタInfo
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- JPS5987698A JPS5987698A JP57197108A JP19710882A JPS5987698A JP S5987698 A JPS5987698 A JP S5987698A JP 57197108 A JP57197108 A JP 57197108A JP 19710882 A JP19710882 A JP 19710882A JP S5987698 A JPS5987698 A JP S5987698A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１１発明の技術分野〕
この発明は、ＣＭＯ８論理回路に係り、特にスタティッ
ク形のシフトレジスタに関する。
ク形のシフトレジスタに関する。
従来、スタティック形のシストレジスタは第１図に示す
ように構成されている。図において、１１１〜１１４は
信号線上に縦続接続されたｌ・ランスファゲート、１２
１〜１２４ｕインバ一タ回路、φ、５Ｉｌ−Ｌ制御信号
、ＩＮは入力信号、Ａ、−Ａ３は信号入力端であり、例
えば２個のトランスファゲート１１＋＋１１２ と２個
のインバータ回路１２ｔ＋Ｊ２２ とで１つのラッチ回
路が構成される。上記のような構成において、制御信号
（クロック信号）φが論理ＩＩ Ｏ”、 ” ｉ ”を
周期的に繰り返すことにより、信−り入力端Ａ、に供給
された入力信号ＩＮの電圧（論理パ０′″）はＡ２．Ａ
３へと順次伝搬して行く。
ように構成されている。図において、１１１〜１１４は
信号線上に縦続接続されたｌ・ランスファゲート、１２
１〜１２４ｕインバ一タ回路、φ、５Ｉｌ−Ｌ制御信号
、ＩＮは入力信号、Ａ、−Ａ３は信号入力端であり、例
えば２個のトランスファゲート１１＋＋１１２ と２個
のインバータ回路１２ｔ＋Ｊ２２ とで１つのラッチ回
路が構成される。上記のような構成において、制御信号
（クロック信号）φが論理ＩＩ Ｏ”、 ” ｉ ”を
周期的に繰り返すことにより、信−り入力端Ａ、に供給
された入力信号ＩＮの電圧（論理パ０′″）はＡ２．Ａ
３へと順次伝搬して行く。
例えば、第２図のタイミングチャートに示すように入力
端Ａ１に入力信号ＩＮが供給されると、クロック信号φ
によってトランスファゲート１１４．１１２が閉じてい
る時は、インバータ回路１２１．１２２を介してトラン
スファゲート１１１と１１□との接続点に」二記信号Ｉ
Ｎが供給される。そして、トランスファゲート１１１゜
１１２が開くと、上記インバータ回路１２２の出力はト
ランスファゲート１１１を介してインバータ回路１２１
に帰還されてラッチされるととも援、インバータ回路１
２３ ＋ １２４を介してトランスファゲート１１３
．１１４の接続点に供給される。次にトランスフアゲ−
Ｆｌｌｌ ＊１１２が閉じると（この時トランスファゲ
ート１１３＋１１４は開く）上記信号がトランスファゲ
ート１１３を介してインバータ回路１１３に帰還されて
ラッチされる。上述した動作を順次繰り返すことにより
、信号入力端ＡＩから供給された入力信−ＱＩＮがＡ２
、Ａ３へと順次転送される。
端Ａ１に入力信号ＩＮが供給されると、クロック信号φ
によってトランスファゲート１１４．１１２が閉じてい
る時は、インバータ回路１２１．１２２を介してトラン
スファゲート１１１と１１□との接続点に」二記信号Ｉ
Ｎが供給される。そして、トランスファゲート１１１゜
１１２が開くと、上記インバータ回路１２２の出力はト
ランスファゲート１１１を介してインバータ回路１２１
に帰還されてラッチされるととも援、インバータ回路１
２３ ＋ １２４を介してトランスファゲート１１３
．１１４の接続点に供給される。次にトランスフアゲ−
Ｆｌｌｌ ＊１１２が閉じると（この時トランスファゲ
ート１１３＋１１４は開く）上記信号がトランスファゲ
ート１１３を介してインバータ回路１１３に帰還されて
ラッチされる。上述した動作を順次繰り返すことにより
、信号入力端ＡＩから供給された入力信−ＱＩＮがＡ２
、Ａ３へと順次転送される。
ところで、近年ＣＭＯ８論理回路においては、高集積化
および動作速度の高速化が強く望まれており、上述した
シフトレジスタにおいてモ同様な要求がなされている。
および動作速度の高速化が強く望まれており、上述した
シフトレジスタにおいてモ同様な要求がなされている。
しかし、上記のような構成では、ノリーン面積が比較的
大きく、また各ラッチ回路毎に３段のダートを通るので
入力信号ＩＮの転送時間が遅く、消費電力も多い欠点が
ある。
大きく、また各ラッチ回路毎に３段のダートを通るので
入力信号ＩＮの転送時間が遅く、消費電力も多い欠点が
ある。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、・クターン面槓を小さくでき
、信号の転送時間が早く、かつ低消費′電力なシフトレ
ジスタを提供することである。
その目的とするところは、・クターン面槓を小さくでき
、信号の転送時間が早く、かつ低消費′電力なシフトレ
ジスタを提供することである。
すなわち、この発明においては、一端が電源に接続され
入力信号で導通制御されるＮチャンネル形のデプリーシ
ョン形相１ ＭＯＳ ＦＥＴ ＋７） （Ｉｈ 端と信
号入力端間にＰチャンネル形のエンハンスメント形相２
ＭＯＳ ＦＥＴを接続して制御信号で導通制御する。
入力信号で導通制御されるＮチャンネル形のデプリーシ
ョン形相１ ＭＯＳ ＦＥＴ ＋７） （Ｉｈ 端と信
号入力端間にＰチャンネル形のエンハンスメント形相２
ＭＯＳ ＦＥＴを接続して制御信号で導通制御する。
まだ、一端が接地され入力信号で導通制御されるＰチャ
ンネル形のデプリーション形相３ ＭＯＳ ＦＥＴの他
端と信号入力端間にＮチャンネル形ノエンハンスメン）
形相４ ＭＯＳ ＦＥＴを接続して制御信号の反転信
号で導通制御する。
ンネル形のデプリーション形相３ ＭＯＳ ＦＥＴの他
端と信号入力端間にＮチャンネル形ノエンハンスメン）
形相４ ＭＯＳ ＦＥＴを接続して制御信号の反転信
号で導通制御する。
さらに、第１．第２ ＭＯＳ ＰＥＴの接続点と信号入
力端間に、制御信号で導通制御されるＰチャンネル形の
エンハンスメント形相５ ＭＯＳ ＦＥ’ｌ’を接続す
るとともに、第３．第４ ＭＯＳ ＦＥＴの接続点と信
号入力端間に上記制御信号の反転信号で導通制御される
Ｎチャンネル形のエンハンスメント形相６ ＭＯＳ Ｆ
ＥＴを接続してセルフラッチ回路を構成する。そして、
上記セルフラッチ回路を縦続接続して各転送ダートに状
態保持機能を持たせたシフトレジスタを構成したもので
ある。
力端間に、制御信号で導通制御されるＰチャンネル形の
エンハンスメント形相５ ＭＯＳ ＦＥ’ｌ’を接続す
るとともに、第３．第４ ＭＯＳ ＦＥＴの接続点と信
号入力端間に上記制御信号の反転信号で導通制御される
Ｎチャンネル形のエンハンスメント形相６ ＭＯＳ Ｆ
ＥＴを接続してセルフラッチ回路を構成する。そして、
上記セルフラッチ回路を縦続接続して各転送ダートに状
態保持機能を持たせたシフトレジスタを構成したもので
ある。
以下、この発明の一実施例について図面を参照して説明
する。第３図はその構成を示すもので、一端が第１の電
位供給源（電源ｖｃｅ）に接続され入力信号ＩＮで導通
制御されるデシリ−ジョン形の第１導１ｂ゛、形（Ｎチ
ャンネル形）第１ＭＯ８ＦＥＴ Ｑ １の他端と信号入
力端Ａ１間に１エンハンスメント形で第２導電形（Ｐチ
ャンネル形）の第２ ＭＯＳ ＦＥＴ Ｑ ｚを接続し
て制御信号Ｔで導通制御する。また、一端が第２の電位
供給源ｖｓｓ（接地点）に接続され入力信号ＩＮで導通
制御されるデシリージョン形でＰチャンネル形の第３
ＭＯＳ ＦＥＴ Ｑ ａの他端と入力端Ａ１間にエンハ
ンスメント形でＮチャンネル形の第４ＭＯ８ＦＥ１’
Ｑ 、を接続して上記制御信号■の反転信号φで導通制
御する。さらに、第１．第２ＭＯ８ＦＥＴ Ｑ＋ 、
Ｑ２の接続虚と出力端Ａ２ （次段の入力端）間に制
御信号■で導通制御されるエンハンスメント形でＰチャ
ンネル形の第５Δｉｏｓ ＦＥＴ Ｑ ６を接続すると
ともに、第３．第４Ｎｉｓｓ ＦＥＴ Ｑ ａ 、
Ｑ ４の接続点と出力端Ａ２間に反転信号φで導通制御
されるエンハンスメント形でＮチャンネル形の第６ Ｍ
ＯＳ ＦＥＴ Ｑ ６を接続してセルフラッチ回路を構
成する。イーして、上記セルフラッチ回路を縦続接続し
て各転送ｒ−ト毎に状態保持機能を有するシフトレジス
タを構成する。
する。第３図はその構成を示すもので、一端が第１の電
位供給源（電源ｖｃｅ）に接続され入力信号ＩＮで導通
制御されるデシリ−ジョン形の第１導１ｂ゛、形（Ｎチ
ャンネル形）第１ＭＯ８ＦＥＴ Ｑ １の他端と信号入
力端Ａ１間に１エンハンスメント形で第２導電形（Ｐチ
ャンネル形）の第２ ＭＯＳ ＦＥＴ Ｑ ｚを接続し
て制御信号Ｔで導通制御する。また、一端が第２の電位
供給源ｖｓｓ（接地点）に接続され入力信号ＩＮで導通
制御されるデシリージョン形でＰチャンネル形の第３
ＭＯＳ ＦＥＴ Ｑ ａの他端と入力端Ａ１間にエンハ
ンスメント形でＮチャンネル形の第４ＭＯ８ＦＥ１’
Ｑ 、を接続して上記制御信号■の反転信号φで導通制
御する。さらに、第１．第２ＭＯ８ＦＥＴ Ｑ＋ 、
Ｑ２の接続虚と出力端Ａ２ （次段の入力端）間に制
御信号■で導通制御されるエンハンスメント形でＰチャ
ンネル形の第５Δｉｏｓ ＦＥＴ Ｑ ６を接続すると
ともに、第３．第４Ｎｉｓｓ ＦＥＴ Ｑ ａ 、
Ｑ ４の接続点と出力端Ａ２間に反転信号φで導通制御
されるエンハンスメント形でＮチャンネル形の第６ Ｍ
ＯＳ ＦＥＴ Ｑ ６を接続してセルフラッチ回路を構
成する。イーして、上記セルフラッチ回路を縦続接続し
て各転送ｒ−ト毎に状態保持機能を有するシフトレジス
タを構成する。
上記の様な構成におい゛Ｃ動作を説明する。今、入力端
Ａｌ＝″１”レベル Ａ 、 ＝Ｈｏ ｒルベルで、制
御信号φが１１０ ｕから°ｔｘｊｌに変化したとする
。この時、デシリージョン形でＰチャンネル形のＭＯＳ
ＦＥＴ Ｑ ｓのソース電圧ｖＸ１は、ＭＯＳ Ｆ’
ＥＴ Ｑ ３ Ｏしきい値電圧をＶＴＩＩＰＤとすると
１− Ｖｘｌ＞ Ｖｃｃ −ＶＴＨＰＤ Ｊ テある。
Ａｌ＝″１”レベル Ａ 、 ＝Ｈｏ ｒルベルで、制
御信号φが１１０ ｕから°ｔｘｊｌに変化したとする
。この時、デシリージョン形でＰチャンネル形のＭＯＳ
ＦＥＴ Ｑ ｓのソース電圧ｖＸ１は、ＭＯＳ Ｆ’
ＥＴ Ｑ ３ Ｏしきい値電圧をＶＴＩＩＰＤとすると
１− Ｖｘｌ＞ Ｖｃｃ −ＶＴＨＰＤ Ｊ テある。
従ってＮチャンネル形ＭＯ８ＦＥＴ Ｑ ４ ノしきい
値電圧ＶＴｆ（Ｎが下式（１）を満たずならば、ＭＯＳ
ＦＥＴ Ｑ ３ ｒ Ｑ ４によって構成された直
列回路は遮断される。
値電圧ＶＴｆ（Ｎが下式（１）を満たずならば、ＭＯＳ
ＦＥＴ Ｑ ３ ｒ Ｑ ４によって構成された直
列回路は遮断される。
Ｖｔｙｎｉ） ＶＴＨＰＤ −・” −（１）一
方、デフ０リージヨン形でＮチャンネル形のＭＯＳ Ｆ
Ｅ’ｒ Ｑ ｔおよびＰチャンネル形ＭＯ８ＦＥＴ Ｑ
２は；＃逆状態となるので、入力端Ａ１は論理゛１″レ
ベルが保持される。すなわち、Δ１０８ ＦＥＴ Ｑ’
ｔ〜Ｑ４から成る直列回路にょっでラッチ回路（メ峯
り回路−）が構成される。１だ、この時ＭＯ８ＦＥＴ
Ｑｓ 、Ｑ６ も同時に導通しており、出力端（次段
の入ツバ７Ａｉ ） Ａ ２にはＡ１の入力信号ＩＮが
転送される。
方、デフ０リージヨン形でＮチャンネル形のＭＯＳ Ｆ
Ｅ’ｒ Ｑ ｔおよびＰチャンネル形ＭＯ８ＦＥＴ Ｑ
２は；＃逆状態となるので、入力端Ａ１は論理゛１″レ
ベルが保持される。すなわち、Δ１０８ ＦＥＴ Ｑ’
ｔ〜Ｑ４から成る直列回路にょっでラッチ回路（メ峯
り回路−）が構成される。１だ、この時ＭＯ８ＦＥＴ
Ｑｓ 、Ｑ６ も同時に導通しており、出力端（次段
の入ツバ７Ａｉ ） Ａ ２にはＡ１の入力信号ＩＮが
転送される。
次に、入力端Ａ、 ：＝＝ ＩＩ ｏ ″レベル、Ａ２
＝°°１”レベルで制御信号φが０”から１″に変化し
たとする。この時、Ｍｏ８ ＦＥＴ Ｑ １のソース’
亀圧Ｖｙ １は、Ｍｏ８ ＦＥＴ Ｑ ｔのしきい値電
圧をＶＴＲＮＤとすれば、ｒ Ｖｙｌ ＜ ＶＴＨＮＤ
Ｊ ｆある。
＝°°１”レベルで制御信号φが０”から１″に変化し
たとする。この時、Ｍｏ８ ＦＥＴ Ｑ １のソース’
亀圧Ｖｙ １は、Ｍｏ８ ＦＥＴ Ｑ ｔのしきい値電
圧をＶＴＲＮＤとすれば、ｒ Ｖｙｌ ＜ ＶＴＨＮＤ
Ｊ ｆある。
Ｍｏ８ ＦＥＴ Ｑ ２ ノしきい値電圧ＶＴＨＰが下
式（２）の関係式ヲｄｈ タセｉＪ：、Ｍｏ８ ＦＥＴ
Ｑｔ 、 Ｑ２によって構成された直列回路は遮断
される。
式（２）の関係式ヲｄｈ タセｉＪ：、Ｍｏ８ ＦＥＴ
Ｑｔ 、 Ｑ２によって構成された直列回路は遮断
される。
ＶＴＨＰ ＜ ＶＴＨＮＤ ・−−（２）この時、
Ｍｏ８ ＦＥＴ Ｑｓ 、 Ｑ４は導通しており、入
力端ＡＩは論理°′０”レベルに保持され、出力端（次
段の入力端子）Ａ２には、Ｍｏ８Ｆ、ＥＴＱ３゜Ｑ６を
介して入力端Ａｌと同じ電圧が得られる。
Ｍｏ８ ＦＥＴ Ｑｓ 、 Ｑ４は導通しており、入
力端ＡＩは論理°′０”レベルに保持され、出力端（次
段の入力端子）Ａ２には、Ｍｏ８Ｆ、ＥＴＱ３゜Ｑ６を
介して入力端Ａｌと同じ電圧が得られる。
以上の様に、この発明による回路は信号の転送保持を効
率よく行なえる。そして、素子数も従来回路より少々く
（約３／４）構成が比較的チーｉ単であるのでパターン
化した場合に面積を小さくできる。また、特性的には１
段当りのダート数が少ない（約１／３）ので転送速度が
速く、かつ低消費電力化できる。
率よく行なえる。そして、素子数も従来回路より少々く
（約３／４）構成が比較的チーｉ単であるのでパターン
化した場合に面積を小さくできる。また、特性的には１
段当りのダート数が少ない（約１／３）ので転送速度が
速く、かつ低消費電力化できる。
第４図は、この発明の他の実施例を示すもので、上記第
３図におけるＭｏ８ ＦＥＴ Ｑｔ 、 Ｑｓのバッ
クゲート（基板端子）をそれぞれのゲート電極（信号入
力端）に接続したものである。図において、第３図と同
一構成部は同じ符号を伺してその説明は省略する。この
ような構成によれ１．、 ＸＭｏ５Ｆｈ’ｒ Ｑ １
＋ Ｑ ３はそれぞれ横形のバイポーラＮＰＮ ）ラ
ンジスタおよびＰＮＰ ）ランジスタ構成となるため電
流供給能力が増大し、動作速度とリーク電流の特性をさ
らに改善できる。
３図におけるＭｏ８ ＦＥＴ Ｑｔ 、 Ｑｓのバッ
クゲート（基板端子）をそれぞれのゲート電極（信号入
力端）に接続したものである。図において、第３図と同
一構成部は同じ符号を伺してその説明は省略する。この
ような構成によれ１．、 ＸＭｏ５Ｆｈ’ｒ Ｑ １
＋ Ｑ ３はそれぞれ横形のバイポーラＮＰＮ ）ラ
ンジスタおよびＰＮＰ ）ランジスタ構成となるため電
流供給能力が増大し、動作速度とリーク電流の特性をさ
らに改善できる。
例えば、入力端Ａ！が論理“°１″レベルの場合、Ｍｏ
８ ＦＥＴ Ｑ Ｉ側の基板電位は電源電圧ＶＣＣレペ
／ ルとなり、このＭＵＳ ＦＥＴ Ｑ 、のしきい値電圧
は低下する。一方、Ｍｏ８ ＦＥＴ Ｑ ３の基板電位
もＶＣＣレベルとなるので、Ｍｏ８ ＦＥＴ Ｑ ｓの
しきい値電圧も低くなり、深く遮断される。
８ ＦＥＴ Ｑ Ｉ側の基板電位は電源電圧ＶＣＣレペ
／ ルとなり、このＭＵＳ ＦＥＴ Ｑ 、のしきい値電圧
は低下する。一方、Ｍｏ８ ＦＥＴ Ｑ ３の基板電位
もＶＣＣレベルとなるので、Ｍｏ８ ＦＥＴ Ｑ ｓの
しきい値電圧も低くなり、深く遮断される。
第５図は、さらにこの発明の他の実施例を示すもので、
上記第３図の回路におけるＭｏ８ ＦＥＴＱｓ 、Ｑ
ｓに代えてＭｏ８ ＦＥＴ Ｑ２ 、Ｑ４の接続点と
出力端（次段の入力端）Ａ２間に制御信号φで制御され
転送回路として働くエンハンスメント形でＮチャンネル
形のＭｏ８ ＦＥＴ Ｑ 、を設けたものである。この
ような構成によれば回路を構成する素子数をＪ！に低減
できる。
上記第３図の回路におけるＭｏ８ ＦＥＴＱｓ 、Ｑ
ｓに代えてＭｏ８ ＦＥＴ Ｑ２ 、Ｑ４の接続点と
出力端（次段の入力端）Ａ２間に制御信号φで制御され
転送回路として働くエンハンスメント形でＮチャンネル
形のＭｏ８ ＦＥＴ Ｑ 、を設けたものである。この
ような構成によれば回路を構成する素子数をＪ！に低減
できる。
なお、上記転送回路はＮチャンネル形のＭ０８ＦＥ１’
で構成したが、Ｐチャンネル形のＭｏ８ ＦＥＴで構成
して制御信号７で導通制御しても良く、棟だ、Ｎチャン
ネル形のＭｏ８ ＦＥＴとＰチャンネル形のＭｏ８ Ｆ
ＥＴとを並列接続したトランスファケ゛−トで構成して
も良い。
で構成したが、Ｐチャンネル形のＭｏ８ ＦＥＴで構成
して制御信号７で導通制御しても良く、棟だ、Ｎチャン
ネル形のＭｏ８ ＦＥＴとＰチャンネル形のＭｏ８ Ｆ
ＥＴとを並列接続したトランスファケ゛−トで構成して
も良い。
以上説明したようにこの発明によれば、パターン面積を
小さくでき、信号の転送時間が早く、かつ低消費電力な
シフトレジスタが得られる。
小さくでき、信号の転送時間が早く、かつ低消費電力な
シフトレジスタが得られる。
産１図は従来のシフトレジスタを示す回路図、第２図は
上記第１図の回路の動作を曲、明するためのタイミング
チャート、第３図はこの発明の一実施例に係るシフトレ
ジスタを示す回路図、第４図および第５図はそれぞれこ
の発明の他の実施例を示す回路図である。 ＶＣＣ・・・第１の電１位供給源、ＩＮ・・・入力信号
、Ｑｌ−Ｑｙ・・・Ｍｏ８ＦＥＴ、Ａ、、Ａ２ 、Ａ３
・・・信号入力端、Ｖ８Ｂ・・・第２の電位供給源、φ
、■・・・制御信号。 出願人代理人 弁理士 鈴 江 武 彦！ 第１図 第２図 第３図 第５図
上記第１図の回路の動作を曲、明するためのタイミング
チャート、第３図はこの発明の一実施例に係るシフトレ
ジスタを示す回路図、第４図および第５図はそれぞれこ
の発明の他の実施例を示す回路図である。 ＶＣＣ・・・第１の電１位供給源、ＩＮ・・・入力信号
、Ｑｌ−Ｑｙ・・・Ｍｏ８ＦＥＴ、Ａ、、Ａ２ 、Ａ３
・・・信号入力端、Ｖ８Ｂ・・・第２の電位供給源、φ
、■・・・制御信号。 出願人代理人 弁理士 鈴 江 武 彦！ 第１図 第２図 第３図 第５図
Claims (9)
- （１）一端が第１の電位供給源に接続され信号入力端に
入力される入力信号で導通制御される第１導市形のデプ
リーション形相１ ＭＯＳ ＦＥＴと、この第１ ＭＯ
Ｓ ＦＥＴの他端と信号入力端間に接続され制御信号で
導通制御される第２導電形のエンハンスメント形第２
ＭＯＳ ＦＥＴと、一端が第２の電７位供給源に接続さ
れ入力信号で導通制御される第２導電形のデグリーショ
ン形相３ ＭＯＳ ＦＥＴと、この第３ ＭＯＳ ＦＥ
Ｔの他端と信号入力端間に接続され上記制御信号の反転
信号で導通制御される第１導電形のエンハクスメント形
第４ ＭＯＳＦＥＴと、上記第１．第２ ＭＯＳ ＦＥ
Ｔの接続点と信号出力端間に接続され制御信号で導通制
御される第２導１４Ｉ、形のエンハンスメント形第５
ＭＯＳ ＦＥＴと、上記第３．第４ ＭＯＳ ＦＥＴの
接続点と信号出力端間に接続され上記制御信号の反転信
号で導通制御される第１導重、形のエンハンスメント形
第５ ＭＯＳ ＦＥＴとから成るセルフラッチ回路を縦
続接続して構成したことを特徴とするシフトレジスタ。 - （２）上記セルフラッチ回路を構成する第２゜第５ Ｍ
ＯＳ ＦＥＴおよび第４．第６ ＭＯＳ ＦＥＴに供給
される制御信号およびその反転信号はそれぞれ、隣接す
るセルフラッチ回路間で互いに逆相の関係にあることを
特徴とする特許請求の範囲第１項記載のシフトレジスタ
。 - （３）上記第１ ＭＯＳ ＦＥＴのしきい値電圧は第２
ＭＯ８ＦＥＴのしきい値電圧より高く、第３ ＭＯＳ
ｌｉ’ＥＴのしきい値電圧は第４ ＭＯＳ ＦＥＴのし
きい値市、圧よシ低い関係を満たすことを特徴とする特
許請求の範囲第１項または第２項記載のシフトレジスタ
。 - （４）上記第１．第３ ＭＯＳ ＦＥＴの基板端子を信
号入力端に接続したことを特徴とする特許請求の範囲第
１項ないし第３項のいずれかのシフトレジスタ。 - （５）一端が第１の電位供給源に接続され信号入力端に
入力される入力信号で導通制御される第１導霜１形のデ
グリーション形相１ ＭＯＳ ＦＥＴと、この第１ Ｍ
ＯＳ ＦＥＴの他端と信号入力端間に接続され制御信号
で導通制御される第２導電形のエンハンスメント形相２
ＭＯＳＦＥＴと、一端が第２の電位供給源に接続され
入力信号で導通制御される第２導電形のデシリージョン
形相３ ＭＯＳ ＦＩＧＴと、この第３ ＭＯＳ ＦＥ
Ｔの他端と信号入力端間に接続され上記制御信号の反転
信号で導通制御される第１導電形のエンハンスメント形
相４ ＭＯＳＦＥＴと、上記第２．第４ ＭＯＳ ＦＥ
Ｔの接続点と信号出力端間に配設され制御信号あるいは
その反転信号で導通制御される転送回路とから成るセル
フラッチ回路を縦続接続して構成したことを特徴とする
シストレジスタ。 - （６）上記セルフラッチ回路を構成する第２゜第４ Ｍ
ＯＳ ＦＥＴおよび転送回路に供給される制御信号ある
いはその反転信号はそれぞれ、隣接するセルフラッチ回
路間で互いに逆相の関係にあることを特徴とする特許請
求の範囲第５項記載のシストレジスタ。 - （７）上記第１ ＭＯＳ ＦＥＴのしきい値箱゛１圧は
第２ＭＯ８ＦＥＴのしきい値電圧より高く、第３１−動
Ｓ ＦＥＴのしきい値電圧は第４ ＭＯＳ ＦＥＴのし
きい値電圧より低い関係を満たすと七を特徴とする特許
Ｈ／Ｊ求の範囲第５項または第６項記載のシフトレジス
タ。 - （８）上記第１．第３ ＭＯＳ ＦＥＴの基板端子を信
号入力端に接続したことを特徴とする特許請求の範囲第
５項ないし第７項のいずれかのシフトレジスタ。 - （９）上記転送回路は、エンハンスメント形のＭＯＳ
ＰＥＴから成ることを特徴とする特許請求の範囲第５項
ないし第８項のいずれかのシフトレジスタ。 ０（） 上記転送回路は、Ｎチャンネル形のｈｑｏＢ
ＦＥＴとＰチャンネル形のＭＯＳ ＦＥＴとを並列接続
しそれぞれのダートに逆相の制御信号を印加したトラン
スファゲートから成ることを特徴とする特許請求の範囲
第５珀ないし第８項のいずれかのシフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197108A JPS5987698A (ja) | 1982-11-10 | 1982-11-10 | シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197108A JPS5987698A (ja) | 1982-11-10 | 1982-11-10 | シフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5987698A true JPS5987698A (ja) | 1984-05-21 |
| JPS6236314B2 JPS6236314B2 (ja) | 1987-08-06 |
Family
ID=16368859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57197108A Granted JPS5987698A (ja) | 1982-11-10 | 1982-11-10 | シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5987698A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0242572A2 (en) * | 1986-03-27 | 1987-10-28 | Kabushiki Kaisha Toshiba | Delay circuit of a variable delay time |
-
1982
- 1982-11-10 JP JP57197108A patent/JPS5987698A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0242572A2 (en) * | 1986-03-27 | 1987-10-28 | Kabushiki Kaisha Toshiba | Delay circuit of a variable delay time |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6236314B2 (ja) | 1987-08-06 |
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