JPH03158018A - 入力回路 - Google Patents
入力回路Info
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- JPH03158018A JPH03158018A JP1298018A JP29801889A JPH03158018A JP H03158018 A JPH03158018 A JP H03158018A JP 1298018 A JP1298018 A JP 1298018A JP 29801889 A JP29801889 A JP 29801889A JP H03158018 A JPH03158018 A JP H03158018A
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- 230000005669 field effect Effects 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 102220045411 rs587782084 Human genes 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- Mathematical Physics (AREA)
- Electronic Switches (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入力回路に関し、特にバイポーラ・０ＭＯ８混
成構造を有する高速入力回路に関する。
成構造を有する高速入力回路に関する。
従来、半導体メモリ等の集積回路の入力回路、特に高速
動作が要求さｈる入力回路としては種々の回路構成が提
案されている。
動作が要求さｈる入力回路としては種々の回路構成が提
案されている。
第４図に従来の入力回路の一例を示す０本従来例はＴＴ
Ｌレベルの入力信号Ａ４をＭＯＳ）ランジスタＰ ４１
１ Ｎ４１よりなるインバーターでＭＯＳレベルまで増
幅し、その信号をバイポーラ・ＣＭＯ８混成回路で増幅
し、正論理の出力信号Ａ、′逆論理の出力信号に７を得
るものである。ここで、ＴＴＬレベルの入力信号は０，
４ｖ〜２．４ｖの振幅で、ＭＯＳレベルはＯｖ〜５．Ｏ
ｖの振幅である。ＭＯＳ）ランジスタＰｔ＋＋Ｎ４１で
構成されるインバーターは、通常Ｎｉｌの相互フンダク
タンスｇｍをＰＩ３のｇｍよりかなり大きく取らねばな
らない。これは入力信号Ａ、がハイ電位、すなわち２．
４Ｖの時でもＰチャネルトランジスタＰ４１はオフには
ならないし、一方ＮチャネルトランジスタＮ４１もゲー
ト電位が２．４ｖとＭＯＳレベルより低いため十分な電
流が流れない状態であり、この状態でＭＯＳ）ランジス
タＰ４１１ Ｎ４１の共通節点の電位は、次段のＭＯＳ
インバーターＰ４□、Ｎ、２およびＰ４２およびＰｓ４
ｐＮｉｓには低電位と検知できる様、十分接地電位近く
の値が得られなければならないからである。
Ｌレベルの入力信号Ａ４をＭＯＳ）ランジスタＰ ４１
１ Ｎ４１よりなるインバーターでＭＯＳレベルまで増
幅し、その信号をバイポーラ・ＣＭＯ８混成回路で増幅
し、正論理の出力信号Ａ、′逆論理の出力信号に７を得
るものである。ここで、ＴＴＬレベルの入力信号は０，
４ｖ〜２．４ｖの振幅で、ＭＯＳレベルはＯｖ〜５．Ｏ
ｖの振幅である。ＭＯＳ）ランジスタＰｔ＋＋Ｎ４１で
構成されるインバーターは、通常Ｎｉｌの相互フンダク
タンスｇｍをＰＩ３のｇｍよりかなり大きく取らねばな
らない。これは入力信号Ａ、がハイ電位、すなわち２．
４Ｖの時でもＰチャネルトランジスタＰ４１はオフには
ならないし、一方ＮチャネルトランジスタＮ４１もゲー
ト電位が２．４ｖとＭＯＳレベルより低いため十分な電
流が流れない状態であり、この状態でＭＯＳ）ランジス
タＰ４１１ Ｎ４１の共通節点の電位は、次段のＭＯＳ
インバーターＰ４□、Ｎ、２およびＰ４２およびＰｓ４
ｐＮｉｓには低電位と検知できる様、十分接地電位近く
の値が得られなければならないからである。
次に第５図を参照して、第４図の入力回路の動作を説明
する。入力信号Ａ４が低（Ｌ ｏ ｗ）レベル（０，４
Ｖ）から高（Ｈｉｇｈ）レベル（２，４Ｖ） ヘと変化
すると初段インバータＰ４１ｚ Ｎ４１の出力は、Ｈｉ
ｇｈレベル（５，ＯＶ）から、ＬＯＷＬ／ベル（ＯＶ）
へと変化する。この初段インバータＰ４１１ＮＮの出力
Ｌｏｗレベルを次段のインバータＰ、２． Ｎ４２およ
びＰ４４＃Ｎ４１が受は取り、バイポーラトランジスタ
Ｑ４１およびＱａａのベースには、Ｈｉｇｈレベルが入
力される。一方、ＮチャネルトランジスタＮ４３および
Ｎ４１のゲート入力にはＬｏｗレベルが印加されるため
、こｈらのトランジスタＮ４３およびＮ、。は非導通状
態となる。そのため、バイポーラトランジスタＱ４１Ｐ
Ｑ４２間の節点およびＱ ａｓ 、 Ｑ ａｓ間の節
点には共にＨｉｇｈレベルが供給され、圧力信号Ａ ４
’にはＨｉ ｇ ｈレベルが現われる。また出力信号
Ｘ７には、上述と同様の回路構成がさらに一段形成され
ているため、Ｌｏｗレベルが現われることとなる。入力
信号Ａ４がＨｉ ｇｈレベルからＬｏｗレベルへと変化
すると、初段インバータＰ、、、Ｎ４．の出力は、Ｈｊ
ｇｈレベルとなり、次段のインバータおよび次々段のイ
ンバータを介して、出力信号Ａ ｇ ’にはＬｏｗレヘ
ルカ、出力信号に７にはＨｉｇｈレベルが現われる。
する。入力信号Ａ４が低（Ｌ ｏ ｗ）レベル（０，４
Ｖ）から高（Ｈｉｇｈ）レベル（２，４Ｖ） ヘと変化
すると初段インバータＰ４１ｚ Ｎ４１の出力は、Ｈｉ
ｇｈレベル（５，ＯＶ）から、ＬＯＷＬ／ベル（ＯＶ）
へと変化する。この初段インバータＰ４１１ＮＮの出力
Ｌｏｗレベルを次段のインバータＰ、２． Ｎ４２およ
びＰ４４＃Ｎ４１が受は取り、バイポーラトランジスタ
Ｑ４１およびＱａａのベースには、Ｈｉｇｈレベルが入
力される。一方、ＮチャネルトランジスタＮ４３および
Ｎ４１のゲート入力にはＬｏｗレベルが印加されるため
、こｈらのトランジスタＮ４３およびＮ、。は非導通状
態となる。そのため、バイポーラトランジスタＱ４１Ｐ
Ｑ４２間の節点およびＱ ａｓ 、 Ｑ ａｓ間の節
点には共にＨｉｇｈレベルが供給され、圧力信号Ａ ４
’にはＨｉ ｇ ｈレベルが現われる。また出力信号
Ｘ７には、上述と同様の回路構成がさらに一段形成され
ているため、Ｌｏｗレベルが現われることとなる。入力
信号Ａ４がＨｉ ｇｈレベルからＬｏｗレベルへと変化
すると、初段インバータＰ、、、Ｎ４．の出力は、Ｈｊ
ｇｈレベルとなり、次段のインバータおよび次々段のイ
ンバータを介して、出力信号Ａ ｇ ’にはＬｏｗレヘ
ルカ、出力信号に７にはＨｉｇｈレベルが現われる。
上述した従来の入力回路は、設計時にトランジスタＰ４
１とトランジスタＮ、１０間に十分な大きさの比を設定
しなければならないが、高速回路動作を図るためにトラ
ンジスタＰ４１の大きさを大きくしようとした場合、同
時にＮ ４１の大きさも一定の比で大きくしなければな
らない。そのため、トランジスタＮ４１のソース、ドレ
インの拡散層容量が大きくなってしまい、トランジスタ
Ｐ４＋で充電しようとする場合、遅延時間が大きくなり
高速動作を阻害する要因として働く。また、入力端子か
ら見た場合の入力ゲート容量も増大してしまうため、あ
る程度の大きさに制限せざるを得ない、このため次段に
さらにＭＯＳインバーターを設置し、さらに信号の増幅
をした後バイポーラトランジスタに接続して駆動能力を
向上させるという様にＭＯ５Ｓインバーターの段数を増
やさざるを得す、集積化を図りつつ１、高速回路動作を
実現する上での障害となっていた。
１とトランジスタＮ、１０間に十分な大きさの比を設定
しなければならないが、高速回路動作を図るためにトラ
ンジスタＰ４１の大きさを大きくしようとした場合、同
時にＮ ４１の大きさも一定の比で大きくしなければな
らない。そのため、トランジスタＮ４１のソース、ドレ
インの拡散層容量が大きくなってしまい、トランジスタ
Ｐ４＋で充電しようとする場合、遅延時間が大きくなり
高速動作を阻害する要因として働く。また、入力端子か
ら見た場合の入力ゲート容量も増大してしまうため、あ
る程度の大きさに制限せざるを得ない、このため次段に
さらにＭＯＳインバーターを設置し、さらに信号の増幅
をした後バイポーラトランジスタに接続して駆動能力を
向上させるという様にＭＯ５Ｓインバーターの段数を増
やさざるを得す、集積化を図りつつ１、高速回路動作を
実現する上での障害となっていた。
本発明の目的は、上述した欠点を軽減し、素子数が少な
く集積化に適し、かつ高速回路動作が可能な入力回路を
提供するものである。
く集積化に適し、かつ高速回路動作が可能な入力回路を
提供するものである。
本発明の入力回路は、入力端子にゲートが接続され、電
源電位（Ｖｃｃ）端子と第１の節点との間に接続された
Ｐチャネル型電界効果トランジスタと、第２の節点にベ
ースが接続され、第１の節点と接地電位（ＧＮＤ）端子
との間に接続されたＮＰＮｆｆｉバイポーラトランジス
タと、入力端子にゲートが接続され、第１および第２の
節点との間に接続されたＮチャネル型電界効果トランジ
スタと、第１の節点にゲートが接続され、第２の節点と
接地電位端子との間に接続されたＮチャネル型電界効果
トランジスタと、第１の節点に接続された第１の出力端
子と、電源電位端子と接地電位端子間に形成されたイン
バータ回路を介して、第１の節点に接続された第２の出
力端子とを有する。
源電位（Ｖｃｃ）端子と第１の節点との間に接続された
Ｐチャネル型電界効果トランジスタと、第２の節点にベ
ースが接続され、第１の節点と接地電位（ＧＮＤ）端子
との間に接続されたＮＰＮｆｆｉバイポーラトランジス
タと、入力端子にゲートが接続され、第１および第２の
節点との間に接続されたＮチャネル型電界効果トランジ
スタと、第１の節点にゲートが接続され、第２の節点と
接地電位端子との間に接続されたＮチャネル型電界効果
トランジスタと、第１の節点に接続された第１の出力端
子と、電源電位端子と接地電位端子間に形成されたイン
バータ回路を介して、第１の節点に接続された第２の出
力端子とを有する。
このような回路構成により、入力端子にＬｏｗレベル信
号が印加されると、Ｐチャネル型電界効果トランジスタ
を導通状態とすると共にバイポーラトランジスタを非導
通状態とし、第１の出力端子には、入力信号とは逆相の
Ｈｉｇｈレベルの信号が、第２の出力端子には、正相の
Ｌｏｗレベルの信号が供給される。また、入力端子にＨ
ｉ ｇｈレベル信号が印加されると、Ｐチャネル型電界
効果トランジスタを非導通状態とすると共に、バイポー
ラトランジスタを導通状態とし、第１の出力端子には、
逆相のＬｏｗレベルの信号が、第２の出力端子には、正
相のＨｉ ｇｈレベルの信号が供給される。
号が印加されると、Ｐチャネル型電界効果トランジスタ
を導通状態とすると共にバイポーラトランジスタを非導
通状態とし、第１の出力端子には、入力信号とは逆相の
Ｈｉｇｈレベルの信号が、第２の出力端子には、正相の
Ｌｏｗレベルの信号が供給される。また、入力端子にＨ
ｉ ｇｈレベル信号が印加されると、Ｐチャネル型電界
効果トランジスタを非導通状態とすると共に、バイポー
ラトランジスタを導通状態とし、第１の出力端子には、
逆相のＬｏｗレベルの信号が、第２の出力端子には、正
相のＨｉ ｇｈレベルの信号が供給される。
次に本発明について図面を参照して説明する。
本発明の第一の実施例を第１図に示す０本実施例は前述
の従来例の入力回路の初段のインバーターを構成するＮ
チャネルトランジスタＮ２１のかわりにバイポーラトラ
ンジスタＱｌ＋を設置し−たものである。
の従来例の入力回路の初段のインバーターを構成するＮ
チャネルトランジスタＮ２１のかわりにバイポーラトラ
ンジスタＱｌ＋を設置し−たものである。
すなわち、入力信号Ａ、をゲート入力とするＰチャネル
トランジスタＰ＋＋が、電源電位（Ｖｃｃ）端子と節点
Ｎ１個に接続され節点Ｎ１と接地電位（ＧＮＤ）端子間
にそれぞれコレクタおよびエミッタが接続されたバイポ
ーラトランジスタＱｌｌが設けられる。また、このバイ
ポーラトランジスタＱ＋＋のベースは節点Ｎ２に接続さ
れ、この節点Ｎ２と節点１０間には、入力信号Ａ、をゲ
ート入力とするＮチャネルトランジスタＮｉｌが、節庶
Ｎ２とＧＮＤ端子間には、節点１のゲートが接続された
ＮチャネルトランジスタＮ１２が設けられている。
トランジスタＰ＋＋が、電源電位（Ｖｃｃ）端子と節点
Ｎ１個に接続され節点Ｎ１と接地電位（ＧＮＤ）端子間
にそれぞれコレクタおよびエミッタが接続されたバイポ
ーラトランジスタＱｌｌが設けられる。また、このバイ
ポーラトランジスタＱ＋＋のベースは節点Ｎ２に接続さ
れ、この節点Ｎ２と節点１０間には、入力信号Ａ、をゲ
ート入力とするＮチャネルトランジスタＮｉｌが、節庶
Ｎ２とＧＮＤ端子間には、節点１のゲートが接続された
ＮチャネルトランジスタＮ１２が設けられている。
さらに節点Ｎ１は出力端子に接続され、逆相の出力信号
Ｘ７を出力する。この節点Ｎ１は、トランジスタＰｌ！
およびＮｔＳからなるインバータを介して、正相の出力
信号Ａ Ｉ’を出力する端子にも接続されている。
Ｘ７を出力する。この節点Ｎ１は、トランジスタＰｌ！
およびＮｔＳからなるインバータを介して、正相の出力
信号Ａ Ｉ’を出力する端子にも接続されている。
次に第２図を参照して、本実施例の動作について説明す
る。
る。
入力信号Ａ、がＬｏｗレベルのとき、Ｐチャネルトラン
ジスタｐＨは、導通状態、ＮチャネルトランジスタＮｉ
ｌは非導通状態となっており、節点ＮｌにはＨｉｇｈレ
ベルが供給される。そのため、Ｎチャネルトランジスタ
Ｎｕは導通状態となり、バイポーラトランジスタＱｌｌ
を、非導通状態とする。
ジスタｐＨは、導通状態、ＮチャネルトランジスタＮｉ
ｌは非導通状態となっており、節点ＮｌにはＨｉｇｈレ
ベルが供給される。そのため、Ｎチャネルトランジスタ
Ｎｕは導通状態となり、バイポーラトランジスタＱｌｌ
を、非導通状態とする。
よって節点Ｎ１の信号、すなわち出力信号Ｘ７にはＨｉ
ｇｈレベルが保持され、出力信号Ａ Ｘ’は逆相のＬｏ
ｗレベルとなる。
ｇｈレベルが保持され、出力信号Ａ Ｘ’は逆相のＬｏ
ｗレベルとなる。
次に入力信号Ａ１がＬｏｗレベルからＨｉｇｈレベルへ
と変化すると、ＰチャネルトランジスタｐＨは非導通状
態、ＮチャネルトランジスタＮｉｌは導通状態となり、
節点Ｎ１がＮチャネルトランジスタＮ１２のしきい値レ
ベル以上の間は、トランジスタＮ１□を導通状態とする
と共にバイポーラトランジスタＱｌｌを導通状態とする
。そのため節点ＮｌのＨｉｇｈレベルを急速にＬｏｗレ
ベルへと変化し、その後、ＮチャネルトランジスタＮＩ
２が非導通状態となるが、バイポーラトランジスタ（ｌ
ｔｉは、Ｍ点ＮｌがＬｏｗレベルになるまで導通状態が
保持される。このようにして、出力信号Ｘ〒）まＬｏｗ
レベルとなり、出力信号ＡＩ’は逆相のＨｉｇｈレベル
となる。
と変化すると、ＰチャネルトランジスタｐＨは非導通状
態、ＮチャネルトランジスタＮｉｌは導通状態となり、
節点Ｎ１がＮチャネルトランジスタＮ１２のしきい値レ
ベル以上の間は、トランジスタＮ１□を導通状態とする
と共にバイポーラトランジスタＱｌｌを導通状態とする
。そのため節点ＮｌのＨｉｇｈレベルを急速にＬｏｗレ
ベルへと変化し、その後、ＮチャネルトランジスタＮＩ
２が非導通状態となるが、バイポーラトランジスタ（ｌ
ｔｉは、Ｍ点ＮｌがＬｏｗレベルになるまで導通状態が
保持される。このようにして、出力信号Ｘ〒）まＬｏｗ
レベルとなり、出力信号ＡＩ’は逆相のＨｉｇｈレベル
となる。
さらに、入力信号Ａ１がＨｉ ｇ ｈレベルからＬｏｗ
レベルへと変化すると、再びＰチャネルトランジスタｐ
Ｈは導通状態、ＮチャネルトランジスタＮｉｌは非導通
状態となるため、ＮチャネルトランジスタＮｉｌは導通
状態、バイポーラトランジスタＱＨは非導通状態となり
、出力信号Ｘ７はＨｉｇｈレベル、ＡＩ’は逆相のＩ、
ｏｗレベルとなる。
レベルへと変化すると、再びＰチャネルトランジスタｐ
Ｈは導通状態、ＮチャネルトランジスタＮｉｌは非導通
状態となるため、ＮチャネルトランジスタＮｉｌは導通
状態、バイポーラトランジスタＱＨは非導通状態となり
、出力信号Ｘ７はＨｉｇｈレベル、ＡＩ’は逆相のＩ、
ｏｗレベルとなる。
本発明の構成においては、バイポーラトランジスタがＭ
ＯＳ）ランジスタに比較して大容量の負荷を駆動する能
力が高いという性質を利用している。つまり、比較的小
さなトランジスタで大電流を流す能力があるため、高速
化のためにＰチャネルトランジスタｐＨを大きくしても
バイポーラトランジスタＱ、を極端に大きくせずにすみ
、フレフタ容量の増大を抑制できる。また入力端子から
はＭＯＳ）ランジスタを介してパイボーラトランジスタ
Ｑ１１のベースに接続する構成にしており、入力容量の
増大も抑制できる構造となっている。
ＯＳ）ランジスタに比較して大容量の負荷を駆動する能
力が高いという性質を利用している。つまり、比較的小
さなトランジスタで大電流を流す能力があるため、高速
化のためにＰチャネルトランジスタｐＨを大きくしても
バイポーラトランジスタＱ、を極端に大きくせずにすみ
、フレフタ容量の増大を抑制できる。また入力端子から
はＭＯＳ）ランジスタを介してパイボーラトランジスタ
Ｑ１１のベースに接続する構成にしており、入力容量の
増大も抑制できる構造となっている。
例えば、第４図の従来の実施例において、ＭＯＳトラン
ジスタＰ４１のチャネル幅をＷ＝２０μｍとし、ＭＯＳ
）ランジスタＮ４１は約５倍のｗ＝ｉｏ。
ジスタＰ４１のチャネル幅をＷ＝２０μｍとし、ＭＯＳ
）ランジスタＮ４１は約５倍のｗ＝ｉｏ。
μｍで構成する場合を考える。この場合、ＭＯＳトラン
ジスタＮｉｌの拡散層容量は約０．２ｐＦとなる。この
チャネル幅ｗ＝ ｉ ｏ ｏμｍのＭＯＳ）ランジスタ
と同等の能力を有するバイポーラトランジスタは、大き
さ（Ｅ）＝６μｍ程度となり、上記拡散層容量に相当す
るコレクタ容量は約半分の０．１２Ｆで実現できる。従
って、この入力初段部での遅延時間を小さくする事が出
来る。
ジスタＮｉｌの拡散層容量は約０．２ｐＦとなる。この
チャネル幅ｗ＝ ｉ ｏ ｏμｍのＭＯＳ）ランジスタ
と同等の能力を有するバイポーラトランジスタは、大き
さ（Ｅ）＝６μｍ程度となり、上記拡散層容量に相当す
るコレクタ容量は約半分の０．１２Ｆで実現できる。従
って、この入力初段部での遅延時間を小さくする事が出
来る。
また、バイポーラトランジスタのベースには、比較的小
さなＭＯＳ）ランジスタを介して信号を加える形にしで
あるので、入力端子から見たインピーダンスも高く、入
力端子容量も少ない。
さなＭＯＳ）ランジスタを介して信号を加える形にしで
あるので、入力端子から見たインピーダンスも高く、入
力端子容量も少ない。
本発明の第２の実施例を第３図に示す。この実施例は前
述の第１の実施例にＭＯＳ）ランジスタＰ３３７ Ｐ３
４を付は加えた形となっており、チップ選択信号Ｃ８の
有無により、ＭＯＳ）ランジスタＰ、工とバイポーラト
ランジスタＱ３１を通して流れる電流をカットする事が
でき、消費電流を制限出来る様になっている。
述の第１の実施例にＭＯＳ）ランジスタＰ３３７ Ｐ３
４を付は加えた形となっており、チップ選択信号Ｃ８の
有無により、ＭＯＳ）ランジスタＰ、工とバイポーラト
ランジスタＱ３１を通して流れる電流をカットする事が
でき、消費電流を制限出来る様になっている。
以上説明したように本発明は入力初段にバイポーラトラ
ンジスタとＭＯＳ）ランジスタで構成されるインバータ
ーを用いる事により、Ｐチャネル型のＭＯＳ）ランジス
タｐＨの大きさに比べて数倍の大きさのＮチャネル型の
ＭＯＳトランジスタを下段に使用する必要がなく、比較
的小さなバイポーラトランジスタで所望の駆動能動を実
現できる。初段部での信号遅延時間を短縮出来、また入
力端子から見た入力端子容量の増大も抑制できる効果が
ある。
ンジスタとＭＯＳ）ランジスタで構成されるインバータ
ーを用いる事により、Ｐチャネル型のＭＯＳ）ランジス
タｐＨの大きさに比べて数倍の大きさのＮチャネル型の
ＭＯＳトランジスタを下段に使用する必要がなく、比較
的小さなバイポーラトランジスタで所望の駆動能動を実
現できる。初段部での信号遅延時間を短縮出来、また入
力端子から見た入力端子容量の増大も抑制できる効果が
ある。
第１図は、本発明の第１の実施例の入力回路を示す回路
図、第２図は、第１の実施例の動作を示す波形図、第３
図は、第２の実施例の入力回路を示す回路図、第４図は
、従来の入力回路を示す回路図、第５図は、従来例の動
作を示す波形図である。 ｐＨ＋ Ｐ１２Ｔ Ｐ３１〜ＰＨｒ Ｐ４１〜Ｐ
４４・・・・・・ＰチャネルＭＯＳトランジスタ、Ｎｌ
ｌ〜Ｎ１．。 Ｎ３１〜Ｎ５４ｔＮｓ＋〜Ｐ、。・・・・・・Ｎチャネ
ルＭＯＳ）ランジスタ、Ｑｌｌ、 Ｑｌｌ１ Ｑ４１〜
Ｑ１．・・・・・・ＮＰＮ型バイポーラトランジスタ、
Ａｌ、 Ａ３． Ａｓ・・・・・・入力信号、Ａ＋’、
Ａｌ 、Ａｓ’、Ａｓ 、Ａ４’、Ａ４ ・”・・出力
信号、て１−・・・・・・チップ選択信号。
図、第２図は、第１の実施例の動作を示す波形図、第３
図は、第２の実施例の入力回路を示す回路図、第４図は
、従来の入力回路を示す回路図、第５図は、従来例の動
作を示す波形図である。 ｐＨ＋ Ｐ１２Ｔ Ｐ３１〜ＰＨｒ Ｐ４１〜Ｐ
４４・・・・・・ＰチャネルＭＯＳトランジスタ、Ｎｌ
ｌ〜Ｎ１．。 Ｎ３１〜Ｎ５４ｔＮｓ＋〜Ｐ、。・・・・・・Ｎチャネ
ルＭＯＳ）ランジスタ、Ｑｌｌ、 Ｑｌｌ１ Ｑ４１〜
Ｑ１．・・・・・・ＮＰＮ型バイポーラトランジスタ、
Ａｌ、 Ａ３． Ａｓ・・・・・・入力信号、Ａ＋’、
Ａｌ 、Ａｓ’、Ａｓ 、Ａ４’、Ａ４ ・”・・出力
信号、て１−・・・・・・チップ選択信号。
Claims (1)
- 入力端子にゲートが接続され、第１の電源電位端子と第
１の節点との間に接続された第１の電界効果トランジス
タと、第２の節点にベースが接続され、前記第１の節点
と第２の電源電位端子との間に接続されたバイポーラト
ランジスタと、前記入力端子にゲートが接続され、前記
第１および第２の節点の間に接続された第２の電界効果
トランジスタと、前記第１の節点のゲートが接続され、
前記第２の節点と前記第２の電源電位端子との間に接続
された第３の電界効果トランジスタと、前記第１の節点
に接続された第１の出力端子と、前記第１および第２の
電源電位端子の間に形成されたインバータ回路を介して
前記第１の節点に接続された第２の出力端子とを具備し
、前記入力端子への第１の信号の印加により前記第１の
電界効果トランジスタを導通状態とすると共に前記バイ
ポーラトランジスタを非導通状態とし、前記第１の出力
端子には前記第１の信号と逆相の信号が、前記第２の出
力端子には前記第１の信号と同相の信号が出力され、前
記入力端子への第２の信号の印加により前記第１の電界
効果トランジスタを非導通状態とすると共に前記バイポ
ーラトランジスタを導通状態とし、前記第１の出力端子
には前記第２の信号と逆相の信号が、前記第２の出力端
子には前記第２の信号と同相の信号が出力されることを
特徴とする入力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1298018A JPH03158018A (ja) | 1989-11-15 | 1989-11-15 | 入力回路 |
| US07/613,039 US5132569A (en) | 1989-11-15 | 1990-11-15 | High speed Bi-COMS input circuit fabricated from a small number of circuit components |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1298018A JPH03158018A (ja) | 1989-11-15 | 1989-11-15 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03158018A true JPH03158018A (ja) | 1991-07-08 |
Family
ID=17854056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1298018A Pending JPH03158018A (ja) | 1989-11-15 | 1989-11-15 | 入力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5132569A (ja) |
| JP (1) | JPH03158018A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5650741A (en) * | 1993-05-27 | 1997-07-22 | Fujitsu Limited | Power line connection circuit and power line switch IC for the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5223745A (en) * | 1991-12-06 | 1993-06-29 | National Semiconductor Corporation | Power down miller killer circuit |
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| US5552724A (en) * | 1993-09-17 | 1996-09-03 | Texas Instruments Incorporated | Power-down reference circuit for ECL gate circuitry |
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| US6035266A (en) * | 1997-04-16 | 2000-03-07 | A.L. Air Data, Inc. | Lamp monitoring and control system and method |
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| US7598773B2 (en) * | 2007-10-29 | 2009-10-06 | Itt Manufacturing Enterprises, Inc. | Radiation hardened logic circuits |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3688222T2 (de) * | 1985-07-22 | 1993-11-04 | Hitachi Ltd | Halbleitereinrichtung mit bipolarem transistor und isolierschicht-feldeffekttransistor. |
| JPS6342216A (ja) * | 1986-08-08 | 1988-02-23 | Hitachi Ltd | バイポ−ラトランジスタと電界効果トランジスタとを含む複合回路 |
| JPH07120727B2 (ja) * | 1987-03-27 | 1995-12-20 | 株式会社東芝 | ＢｉＭＯＳ論理回路 |
| JPH07120937B2 (ja) * | 1988-11-08 | 1995-12-20 | 日本電気株式会社 | インバータ回路 |
| US4933574A (en) * | 1989-01-30 | 1990-06-12 | Integrated Device Technology, Inc. | BiCMOS output driver |
-
1989
- 1989-11-15 JP JP1298018A patent/JPH03158018A/ja active Pending
-
1990
- 1990-11-15 US US07/613,039 patent/US5132569A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5650741A (en) * | 1993-05-27 | 1997-07-22 | Fujitsu Limited | Power line connection circuit and power line switch IC for the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US5132569A (en) | 1992-07-21 |
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