JPS6070817A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS6070817A JPS6070817A JP58178008A JP17800883A JPS6070817A JP S6070817 A JPS6070817 A JP S6070817A JP 58178008 A JP58178008 A JP 58178008A JP 17800883 A JP17800883 A JP 17800883A JP S6070817 A JPS6070817 A JP S6070817A
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- JP
- Japan
- Prior art keywords
- signal
- reset
- circuit
- switch
- transistor
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＣＭＯ８回路で構成されたフリップ・フロップ
のような論理回路に関し、特にデータラッチ用クロック
に対してセット又はリセット等の非同期強制入力信号の
優先が保証されるよ５に、された論理回路に関する。
のような論理回路に関し、特にデータラッチ用クロック
に対してセット又はリセット等の非同期強制入力信号の
優先が保証されるよ５に、された論理回路に関する。
従来のＣＭＯＳ（相補型ＭＯ８）論理回路のフリップ・
フロップは１例えば、第１ ［Ｊ！ａ＋のようにフリッ
プ・フロップ回路内で論理的にセット又はリセット機能
をクロック入力に対し保証するタイプと、第１図１ａｌ
の様にトラ／スフアゲート３な用いて回路を簡略化した
タイプとがある。第１図１ａｌ ′７）回路は素子数が
多いため大規模集積回路には適していない。一方、第１
図１ａｌの回路は素子数が少な（大規模集積回路には適
しているが、レベルトリガのためセント又はリセット信
号をクロック信号と同期させて排反を保証しなければ、
七ノド又はリセット時に図中ｉ、又は１２の様な貫通電
流が流れる経路が形成されて、ノード■の電位が不安定
になり、フリップ・フロップの正常な論理動作が期待で
きない。また貫通電流１１．＋２が流れ続げろと素子の
信頼性にも影響が出て（る。一方。
フロップは１例えば、第１ ［Ｊ！ａ＋のようにフリッ
プ・フロップ回路内で論理的にセット又はリセット機能
をクロック入力に対し保証するタイプと、第１図１ａｌ
の様にトラ／スフアゲート３な用いて回路を簡略化した
タイプとがある。第１図１ａｌ ′７）回路は素子数が
多いため大規模集積回路には適していない。一方、第１
図１ａｌの回路は素子数が少な（大規模集積回路には適
しているが、レベルトリガのためセント又はリセット信
号をクロック信号と同期させて排反を保証しなければ、
七ノド又はリセット時に図中ｉ、又は１２の様な貫通電
流が流れる経路が形成されて、ノード■の電位が不安定
になり、フリップ・フロップの正常な論理動作が期待で
きない。また貫通電流１１．＋２が流れ続げろと素子の
信頼性にも影響が出て（る。一方。
セット・リセット信号をクロック信号に同期させて排反
を保証しようとすると、そのための論理設計が煩雑圧な
りかつ全体Ｏ性能が悪くなるという不具合が生じる。
を保証しようとすると、そのための論理設計が煩雑圧な
りかつ全体Ｏ性能が悪くなるという不具合が生じる。
本発明は、第１図山）のようなトラ／スフアゲートを用
いた論理回路において貫通ｍ流１．又はＩ２を防止でき
るよ５１Ｃした回路を提供し、トランスファゲートを用
いたフリノプッロップのセット又はリセット信号をクロ
ック信号に対して優先保証すること柾目的とする。
いた論理回路において貫通ｍ流１．又はＩ２を防止でき
るよ５１Ｃした回路を提供し、トランスファゲートを用
いたフリノプッロップのセット又はリセット信号をクロ
ック信号に対して優先保証すること柾目的とする。
ところで、第１図１８１の回路構成にあっては、貫通電
流ｉ、及び１．を防止できれば１回路素子数が少なく、
大規模集積回路に適したフリップ・フロップになるとい
う利点がある。一方、貫通電流ｉ。
流ｉ、及び１．を防止できれば１回路素子数が少なく、
大規模集積回路に適したフリップ・フロップになるとい
う利点がある。一方、貫通電流ｉ。
（ｉ、）は毎ット（リセット）信号とクロック信号が同
時に印加されかりデータ信号が”Ｌ″（“Ｈ“）レベル
の場合に発生する。従って、貫通電流１１（＋２）を防
止するには、セント（リセット）信号によって貫通電流
の流れる経路を切断するようなスイッチを設けてやれば
良い。
時に印加されかりデータ信号が”Ｌ″（“Ｈ“）レベル
の場合に発生する。従って、貫通電流１１（＋２）を防
止するには、セント（リセット）信号によって貫通電流
の流れる経路を切断するようなスイッチを設けてやれば
良い。
本発明は、このような着眼点よりなされたものである。
以下、本発明の一実施例を第２図に基づいて説明する。
第１図（ｂｌの回路において流される貫通電流’ＩＩＩ
！を防止するために、こり実施例では、セット用のＮチ
ャンネル型ＭＯＳトラ／ジスタＴ およびリセット用の
Ｐチャ／ネル型ＩＶ１０Ｓ）う／ジスタＴｒ８とペアに
、Ｐ型のスイッチＭＯ８）う７ジスタＴｒ２およびＮ型
のスイッチＭＯＳトランジスタＴｒ４がそれぞれ設けら
れている。このＭＯ８＋・ランジスタＴ およびＴｒ４
は、それぞれデータ人２ 力用ＭＯ８）う／ラスタ４および５と電源電圧ＶＤ謎た
は接地電位との間に直列接続されている。
！を防止するために、こり実施例では、セット用のＮチ
ャンネル型ＭＯＳトラ／ジスタＴ およびリセット用の
Ｐチャ／ネル型ＩＶ１０Ｓ）う／ジスタＴｒ８とペアに
、Ｐ型のスイッチＭＯ８）う７ジスタＴｒ２およびＮ型
のスイッチＭＯＳトランジスタＴｒ４がそれぞれ設けら
れている。このＭＯ８＋・ランジスタＴ およびＴｒ４
は、それぞれデータ人２ 力用ＭＯ８）う／ラスタ４および５と電源電圧ＶＤ謎た
は接地電位との間に直列接続されている。
そして、このＭＯＳ）う／ジスタＴｒ２およびＴｒ４は
、セント信号とリセット信号例より、上記ＭＯＳトラン
ジスタＴｒｌ、Ｔｒ１１と相補的にオン、オフされるよ
うにされている。
、セント信号とリセット信号例より、上記ＭＯＳトラン
ジスタＴｒｌ、Ｔｒ１１と相補的にオン、オフされるよ
うにされている。
そのため、第１図１８１の回路で貫通電流’Ｉ＋’２が
流されていた経路が、スイッチＭＯ８）ランジスタＴｒ
２”Ｔ４によ−て切断されるようになる。
流されていた経路が、スイッチＭＯ８）ランジスタＴｒ
２”Ｔ４によ−て切断されるようになる。
これによって、本実施例の回路では貫通電流が防止され
、クロック信号の状態にかかわらず、ノード■′は安定
に”Ｌ ”レベルまたは”Ｈ′″レベルになり、セット
およびリセット動作が保証される。
、クロック信号の状態にかかわらず、ノード■′は安定
に”Ｌ ”レベルまたは”Ｈ′″レベルになり、セット
およびリセット動作が保証される。
なお１通常のデータ入力の場合には、セット信号がＬ”
レベルにされ、リセット信号が”Ｈ１１レベルにされる
ため、ＭＯＳ）ランジスタＴｒ２およびＴｒ４はオン状
態にされる。これによって、データ入力用のトランジス
タ４および５は、電源と接地にそれぞれ接続されるので
データ入力の際問題はない。このように、トランジスタ
Ｔｒ２およびＴｒ４を追加することにより、セット信号
およびリセット信号をクロック信号に対して優先保証す
ることができる。
レベルにされ、リセット信号が”Ｈ１１レベルにされる
ため、ＭＯＳ）ランジスタＴｒ２およびＴｒ４はオン状
態にされる。これによって、データ入力用のトランジス
タ４および５は、電源と接地にそれぞれ接続されるので
データ入力の際問題はない。このように、トランジスタ
Ｔｒ２およびＴｒ４を追加することにより、セット信号
およびリセット信号をクロック信号に対して優先保証す
ることができる。
なお１図において、Ｉａ〜ＩＣはＣＭＯＳインバータ、
２はラッチ帰還用ＣＭＱＳインバータである。
２はラッチ帰還用ＣＭＱＳインバータである。
以上説明したように本発明によれば、第１図１８１の回
路で流れていた貫通電流ｉ１．＋２を防止できるので、
フリップ・フロップの回路動作を安定に保証できる。よ
ってフリップ・フロップの入力信号であるセント信号や
リセット信号のクロック信号に対する優先保証がフリッ
プ・フロップの回路内で行なえる。また、セット、リセ
ットが優先保証されるためクロック信号に対してセット
信号およびリセット信号が非同期に取り扱えるようにな
り、論理設計が容易に行なえるようになる。さらに。
路で流れていた貫通電流ｉ１．＋２を防止できるので、
フリップ・フロップの回路動作を安定に保証できる。よ
ってフリップ・フロップの入力信号であるセント信号や
リセット信号のクロック信号に対する優先保証がフリッ
プ・フロップの回路内で行なえる。また、セット、リセ
ットが優先保証されるためクロック信号に対してセット
信号およびリセット信号が非同期に取り扱えるようにな
り、論理設計が容易に行なえるようになる。さらに。
第１図の回路と同等の論理機能な持つ本発明のフリップ
・フロップは、第１図１８１と比べて素子数が圧倒的に
少ないため２回路占有面積が小さく高集積論理回路に適
しているという利点を有している。
・フロップは、第１図１８１と比べて素子数が圧倒的に
少ないため２回路占有面積が小さく高集積論理回路に適
しているという利点を有している。
なお、前記実施例では一例としてＤフリップ・フロップ
について説明したが１本発明は他のタイプのフリップ・
フロップやフリップ゛・フロンツブ以外の論理回路にも
適用できるものである、
について説明したが１本発明は他のタイプのフリップ・
フロップやフリップ゛・フロンツブ以外の論理回路にも
適用できるものである、
第１図１８１は従来のフリップ・フロップの論理回路の
一例を示す回路図、 第１図１ｂ＋はトランスファゲートを使用して簡略化し
たフリップ・フロップの一例を示す回路図、第２図は本
発明に係る論理回路グ）一実施例としてのフリップ・フ
ロップを示す回路である。 Ｔｒｌ・・・セット用ＭＯＳトラ／ジスタｋ Ｔｒ２・
・・スイッチＭＯＳトランジスタ、Ｔｒ８・・・リセッ
ト用ＭＯ８）ランジスタ’ Ｔ１４・・・スイッチＭＯ
８）ランジスタ、３・・・トランスファゲート、４．訃
・・データ入力用ＭＯ８）ランジスタ。 第１頁の続き ０発 明 者 堀 口 勝 治 武蔵野市緑町３丁目気
通信研究所内 ０発 明 者 笠 井 良 太 武蔵野市緑町３丁目気
通信研究所内 ０発 明 者 吉 村 寛 武蔵野市緑町３丁目気通信
研究所内
一例を示す回路図、 第１図１ｂ＋はトランスファゲートを使用して簡略化し
たフリップ・フロップの一例を示す回路図、第２図は本
発明に係る論理回路グ）一実施例としてのフリップ・フ
ロップを示す回路である。 Ｔｒｌ・・・セット用ＭＯＳトラ／ジスタｋ Ｔｒ２・
・・スイッチＭＯＳトランジスタ、Ｔｒ８・・・リセッ
ト用ＭＯ８）ランジスタ’ Ｔ１４・・・スイッチＭＯ
８）ランジスタ、３・・・トランスファゲート、４．訃
・・データ入力用ＭＯ８）ランジスタ。 第１頁の続き ０発 明 者 堀 口 勝 治 武蔵野市緑町３丁目気
通信研究所内 ０発 明 者 笠 井 良 太 武蔵野市緑町３丁目気
通信研究所内 ０発 明 者 吉 村 寛 武蔵野市緑町３丁目気通信
研究所内
Claims (1)
- １、Ｐチャンネル型ＭＱＳトランジスタとＮチャンネル
型ＭＯＳトランジスタより成る相補型ＭＯ８回路におい
て、ある論理レベルを定常的に維持する機能を持つ構成
の論理レベルを強制的に固定する信号を受けるＭＯＳ）
ランジスタに対して、該ＭＯ８）ランジスタと相補的に
オノ、オフされて、電源又は接地に直接的に継がる電流
経路を形成させないようにするスイッチＭＯ８）ランジ
スタが設けられていることを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58178008A JPS6070817A (ja) | 1983-09-28 | 1983-09-28 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58178008A JPS6070817A (ja) | 1983-09-28 | 1983-09-28 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6070817A true JPS6070817A (ja) | 1985-04-22 |
| JPH056371B2 JPH056371B2 (ja) | 1993-01-26 |
Family
ID=16040941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58178008A Granted JPS6070817A (ja) | 1983-09-28 | 1983-09-28 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6070817A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63103511A (ja) * | 1986-10-21 | 1988-05-09 | Oki Electric Ind Co Ltd | フリツプフロツプ回路 |
| JPS63240206A (ja) * | 1987-03-27 | 1988-10-05 | Nec Corp | フリツプフロツプ回路 |
| JPS6424504A (en) * | 1987-07-20 | 1989-01-26 | Sharp Kk | Logic circuit device |
| US4970407A (en) * | 1988-06-09 | 1990-11-13 | National Semiconductor Corporation | Asynchronously loadable D-type flip-flop |
| EP0637132A2 (en) * | 1993-07-30 | 1995-02-01 | Nec Corporation | Simple temporary information storage circuit controllable with enable/reset signal |
| US5774005A (en) * | 1995-09-11 | 1998-06-30 | Advanced Micro Devices, Inc. | Latching methodology |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5871717A (ja) * | 1981-10-26 | 1983-04-28 | Hitachi Ltd | 半導体集積回路装置 |
-
1983
- 1983-09-28 JP JP58178008A patent/JPS6070817A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5871717A (ja) * | 1981-10-26 | 1983-04-28 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63103511A (ja) * | 1986-10-21 | 1988-05-09 | Oki Electric Ind Co Ltd | フリツプフロツプ回路 |
| JPH0551209B2 (ja) * | 1986-10-21 | 1993-08-02 | Oki Electric Ind Co Ltd | |
| JPS63240206A (ja) * | 1987-03-27 | 1988-10-05 | Nec Corp | フリツプフロツプ回路 |
| JPS6424504A (en) * | 1987-07-20 | 1989-01-26 | Sharp Kk | Logic circuit device |
| US4970407A (en) * | 1988-06-09 | 1990-11-13 | National Semiconductor Corporation | Asynchronously loadable D-type flip-flop |
| EP0637132A2 (en) * | 1993-07-30 | 1995-02-01 | Nec Corporation | Simple temporary information storage circuit controllable with enable/reset signal |
| EP0637132A3 (en) * | 1993-07-30 | 1995-09-20 | Nec Corp | Simple data latch circuit controlled by an enable / reset signal. |
| US5774005A (en) * | 1995-09-11 | 1998-06-30 | Advanced Micro Devices, Inc. | Latching methodology |
| US5990717A (en) * | 1995-09-11 | 1999-11-23 | Advanced Micro Devices, Inc. | Latching method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH056371B2 (ja) | 1993-01-26 |
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