JP2644368B2 - 入力信号バッファ回路 - Google Patents
入力信号バッファ回路Info
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、入力信号バッファ回路に関するものであ
る。
る。
（従来の技術） 最近、半導体装置の利用が高まり、該半導体装置の入
力信号バッファ回路として、入力スイッチングレベルの
不感帯が小さく且つ高速に応答するものが要求されてい
る。
力信号バッファ回路として、入力スイッチングレベルの
不感帯が小さく且つ高速に応答するものが要求されてい
る。
第４図は従来の入力信号バッファ回路の回路図、第５
図は前記入力バッファ回路における入力信号の入力スイ
ッチングレベルと電源電圧との関係を示す図、第６図は
前記入力バッファ回路の信号波形図である。
図は前記入力バッファ回路における入力信号の入力スイ
ッチングレベルと電源電圧との関係を示す図、第６図は
前記入力バッファ回路の信号波形図である。
第４図〜第６図において、Ｉは入力信号、Ｏは出力信
号、N21はノード名、Vccは電源電圧、Vssは接地電圧、Q
p21〜Qp23は各々Ｐチャンネル型MOSトランジスタ、Qn21
〜Qn23は各々Ｎチャンネル型MOSトランジスタ、INV7は
否定回路、VIHはHigh側入力スイッチングレベル、VILは
Low側入力スイッチングレベルである。
号、N21はノード名、Vccは電源電圧、Vssは接地電圧、Q
p21〜Qp23は各々Ｐチャンネル型MOSトランジスタ、Qn21
〜Qn23は各々Ｎチャンネル型MOSトランジスタ、INV7は
否定回路、VIHはHigh側入力スイッチングレベル、VILは
Low側入力スイッチングレベルである。
次に、第４図及び第６図に基づき上記入力バッファ回
路の動作について説明する。
路の動作について説明する。
まず、入力信号Ｉが論理電圧“L"であるとき、トラン
ジスタQp21,Qp22はオン、トランジスタQn21,Qn22はオ
フ、ノードN21は論理電圧“H"、出力信号Ｏは論理電圧
“L"、トランジスタQp23はオン、トランジスタQn23はオ
フであって、入力信号Ｉの入力スイッチングレベルはHi
gh側にシフトしている。
ジスタQp21,Qp22はオン、トランジスタQn21,Qn22はオ
フ、ノードN21は論理電圧“H"、出力信号Ｏは論理電圧
“L"、トランジスタQp23はオン、トランジスタQn23はオ
フであって、入力信号Ｉの入力スイッチングレベルはHi
gh側にシフトしている。
次に、入力信号Ｉが論理電圧“H"になると、トランジ
スタQp21,Qp22がオフ、トランジスタQn21,Qn22がオンに
なるから、ノードN21は論理電圧“L"に、出力信号Ｏは
論理電圧“H"に、トランジスタQp23はオフに、トランジ
スタQn23はオンになり、入力信号Ｉの入力スイッチング
レベルはLow側にシフトする。
スタQp21,Qp22がオフ、トランジスタQn21,Qn22がオンに
なるから、ノードN21は論理電圧“L"に、出力信号Ｏは
論理電圧“H"に、トランジスタQp23はオフに、トランジ
スタQn23はオンになり、入力信号Ｉの入力スイッチング
レベルはLow側にシフトする。
このように、入力信号Ｉが入力されるトランジスタQp
21,Qp22,Qn21,Qn22と並列に接続されたトランジスタQp2
3,Qn23に入力信号Ｉと同相の信号が入力されるため、入
力信号Ｉは論理電圧“L"であるときは入力スイッチング
レベルはHigh側にシフトし、入力信号Ｉが論理電圧“H"
であるときは入力スイッチングレベルはLow側にシフト
する。
21,Qp22,Qn21,Qn22と並列に接続されたトランジスタQp2
3,Qn23に入力信号Ｉと同相の信号が入力されるため、入
力信号Ｉは論理電圧“L"であるときは入力スイッチング
レベルはHigh側にシフトし、入力信号Ｉが論理電圧“H"
であるときは入力スイッチングレベルはLow側にシフト
する。
従って、例えば第６図に示すように入力信号Ｉが論理
電圧“L"から論理電圧“H"に遷移した後、反射等によっ
てその論理電圧“H"のレベルが少し下がっても誤動作し
難いという特徴を有している。
電圧“L"から論理電圧“H"に遷移した後、反射等によっ
てその論理電圧“H"のレベルが少し下がっても誤動作し
難いという特徴を有している。
（発明が解決しようとする課題） ところが、前記従来の入力信号バッファ回路では、前
述のように入力信号の遷移後の反射等による誤動作が少
ない半面、第５図に示すように入力スイッチングレベル
の不感帯が大きいために入力信号の遷移に対する応答が
遅いという問題がある。
述のように入力信号の遷移後の反射等による誤動作が少
ない半面、第５図に示すように入力スイッチングレベル
の不感帯が大きいために入力信号の遷移に対する応答が
遅いという問題がある。
前記に鑑み、本発明は、入力信号の遷移後の反射等に
よる誤動作を少なくしつつ、入力スイッチングレベルの
不感帯をを小さくして入力信号の遷移に対する応答を速
くすることを目的とする。
よる誤動作を少なくしつつ、入力スイッチングレベルの
不感帯をを小さくして入力信号の遷移に対する応答を速
くすることを目的とする。
（課題を解決するための手段） 前記の課題を解決するため、請求項（１）の発明が講
じた解決手段は、入力信号バッファ回路を、入力信号が
入力される第１の相補型MOSトランジスタ群と、前記入
力信号と同相の信号を入力とする第１の相補型MOSトラ
ンジスタと、前記入力信号と逆相で且つ前記入力信号よ
り遅延した信号を入力とする第２の相補型MOSトランジ
スタとが互いに配列に接続されてなる構成にするもので
ある。
じた解決手段は、入力信号バッファ回路を、入力信号が
入力される第１の相補型MOSトランジスタ群と、前記入
力信号と同相の信号を入力とする第１の相補型MOSトラ
ンジスタと、前記入力信号と逆相で且つ前記入力信号よ
り遅延した信号を入力とする第２の相補型MOSトランジ
スタとが互いに配列に接続されてなる構成にするもので
ある。
また、請求項（２）の発明が講じた解決手段は、請求
項（１）に記載の第１の相補型MOSトランジスタに代え
て、前記入力信号と同相の信号を入力とする第１の相補
型MOSトランジスタと前記入力信号と逆相で且つ前記入
力信号より遅延した信号を入力とする第３の相補型MOS
トランジスタとが直列に接続された第２の相補型MOSト
ランジスタ群を備えている構成とするものである。
項（１）に記載の第１の相補型MOSトランジスタに代え
て、前記入力信号と同相の信号を入力とする第１の相補
型MOSトランジスタと前記入力信号と逆相で且つ前記入
力信号より遅延した信号を入力とする第３の相補型MOS
トランジスタとが直列に接続された第２の相補型MOSト
ランジスタ群を備えている構成とするものである。
さらに、請求項（３）の発明が講じた解決手段は、請
求項（１）又は（２）に記載の入力信号バッファ回路の
構成に、前記入力信号と逆相で且つ前記入力信号より遅
延した前記信号が有する遅延時間を、前記第１の相補型
MOSトランジスタ群のＰチャンネル型MOSトランジスタ群
を流れる電流量と前記第３の相補型MOSトランジスタの
Ｐチャンネル型MOSトランジスタを流れる電流量との和
が前記第１の相補型MOSトランジスタ群のＮチャンネル
型MOSトランジスタ群を流れる電流量以下となる時間、
及び前記第１の相補型MOSトランジスタ群のＮチャンネ
ル型MOSトランジスタ群を流れる電流量と前記第３の相
補型MOSトランジスタのＮチャンネル型MOSトランジスタ
を流れる電流量との和が前記第１の相補型MOSトランジ
スタ群のＰチャンネル型MOSトランジスタ群を流れる電
流量以下となる時間の各々よりも遅い時間にならしめる
遅延回路を備える構成を付加するものである。
求項（１）又は（２）に記載の入力信号バッファ回路の
構成に、前記入力信号と逆相で且つ前記入力信号より遅
延した前記信号が有する遅延時間を、前記第１の相補型
MOSトランジスタ群のＰチャンネル型MOSトランジスタ群
を流れる電流量と前記第３の相補型MOSトランジスタの
Ｐチャンネル型MOSトランジスタを流れる電流量との和
が前記第１の相補型MOSトランジスタ群のＮチャンネル
型MOSトランジスタ群を流れる電流量以下となる時間、
及び前記第１の相補型MOSトランジスタ群のＮチャンネ
ル型MOSトランジスタ群を流れる電流量と前記第３の相
補型MOSトランジスタのＮチャンネル型MOSトランジスタ
を流れる電流量との和が前記第１の相補型MOSトランジ
スタ群のＰチャンネル型MOSトランジスタ群を流れる電
流量以下となる時間の各々よりも遅い時間にならしめる
遅延回路を備える構成を付加するものである。
（作用） 請求項（１）及び（２）の発明の構成により、入力信
号が入力される第１の相補型MOSトランジスタ群に、入
力信号と同相の信号を入力とする第１の相補型MOSトラ
ンジスタと、入力信号と逆相で且つ遅延した信号を入力
とする第２の相補型MOSトランジスタとが並列に接続さ
れているため、入力信号の遷移直後は第１及び第２の相
補型MOSトランジスタの働きで入力信号の反射等による
誤動作が防止され、そして一定時間経過後は第２の相補
型MOSトランジスタの働きで入力スイッチングレベルの
不感帯を小さくした状態で次の遷移に備えることができ
る。
号が入力される第１の相補型MOSトランジスタ群に、入
力信号と同相の信号を入力とする第１の相補型MOSトラ
ンジスタと、入力信号と逆相で且つ遅延した信号を入力
とする第２の相補型MOSトランジスタとが並列に接続さ
れているため、入力信号の遷移直後は第１及び第２の相
補型MOSトランジスタの働きで入力信号の反射等による
誤動作が防止され、そして一定時間経過後は第２の相補
型MOSトランジスタの働きで入力スイッチングレベルの
不感帯を小さくした状態で次の遷移に備えることができ
る。
また、請求項（３）の発明の構成により、請求項
（１）又は（２）の入力信号バッファ回路は、第１の相
補型MOSトランジスタ群に入力される入力信号と逆相で
且つ該入力信号より遅延した信号が有する遅延時間を所
定のものより遅い時間にならしめる遅延回路を備えてい
るため、誤動作し易い過渡状態が終わって出力信号が確
定した後に、次の入力信号の遷移に備えて不感帯を小さ
くすることができる。
（１）又は（２）の入力信号バッファ回路は、第１の相
補型MOSトランジスタ群に入力される入力信号と逆相で
且つ該入力信号より遅延した信号が有する遅延時間を所
定のものより遅い時間にならしめる遅延回路を備えてい
るため、誤動作し易い過渡状態が終わって出力信号が確
定した後に、次の入力信号の遷移に備えて不感帯を小さ
くすることができる。
（実施例） 以下、本発明の一実施例を図面に基づいて説明する。
第１図は本発明の一実施例に係る入力信号バッファ回
路の回路図、第２図（Ａ）は前記入力信号バッファ回路
における入力信号Ｉの遷移から一定時間経過後の入力信
号Ｉの入力スイッチングレベルと電源電圧との関係を示
す図、第２図（Ｂ）は、前記入力信号バッファ回路にお
ける入力信号Ｉの遷移直後の入力信号Ｉの入力スイッチ
ングレベルと電源電圧との関係を示す図、第３図は前記
入力信号バッファ回路の信号波形図である。
路の回路図、第２図（Ａ）は前記入力信号バッファ回路
における入力信号Ｉの遷移から一定時間経過後の入力信
号Ｉの入力スイッチングレベルと電源電圧との関係を示
す図、第２図（Ｂ）は、前記入力信号バッファ回路にお
ける入力信号Ｉの遷移直後の入力信号Ｉの入力スイッチ
ングレベルと電源電圧との関係を示す図、第３図は前記
入力信号バッファ回路の信号波形図である。
第１図〜第３図において、Ｉは入力信号、Ｏは出力信
号、N11,N12は各々ノード名、Vccは電源電圧、Vssは接
地電圧、Qp11〜Qp15は各々Ｐチャンネル型MOSトランジ
スタ、Qn11〜Qn15は各々Ｎチャンネル型MOSトランジス
タである。
号、N11,N12は各々ノード名、Vccは電源電圧、Vssは接
地電圧、Qp11〜Qp15は各々Ｐチャンネル型MOSトランジ
スタ、Qn11〜Qn15は各々Ｎチャンネル型MOSトランジス
タである。
そして、Ｐチャンネル型MOSトランジスタQp11とＮチ
ャンネル型MOSトランジスタQn11及びＰチャンネル型MOS
トランジスタQp12とＮチャンネル型MOSトランジスタQn1
2によって第１の相補型MOSトランジスタ群GCMOS1が構成
されている。
ャンネル型MOSトランジスタQn11及びＰチャンネル型MOS
トランジスタQp12とＮチャンネル型MOSトランジスタQn1
2によって第１の相補型MOSトランジスタ群GCMOS1が構成
されている。
またＰチャンネル型MOSトランジスタQp13とＮチャン
ネル型MOSトランジスタQn13とによって第１の相補型MOS
トランジスタCMOS1が、Ｐチャンネル型MOSトランジスタ
Qp15とＮチャンネル型MOSトランジスタQn15とによって
第２の相補型MOSトランジスタCMOS2が、Ｐチャンネル型
MOSトランジスタQp14とＮチャンネル型MOSトランジスタ
Qn14とによって第３の相補型MOSトランジスタCMOS3が各
々構成されていると共に、第１の相補型MOSトランジス
タCMOSと第３の相補型MOSトランジスタCMOS3とによって
第２の相補型MOSトランジスタ群GCMOS2が構成されてい
る。
ネル型MOSトランジスタQn13とによって第１の相補型MOS
トランジスタCMOS1が、Ｐチャンネル型MOSトランジスタ
Qp15とＮチャンネル型MOSトランジスタQn15とによって
第２の相補型MOSトランジスタCMOS2が、Ｐチャンネル型
MOSトランジスタQp14とＮチャンネル型MOSトランジスタ
Qn14とによって第３の相補型MOSトランジスタCMOS3が各
々構成されていると共に、第１の相補型MOSトランジス
タCMOSと第３の相補型MOSトランジスタCMOS3とによって
第２の相補型MOSトランジスタ群GCMOS2が構成されてい
る。
また、同図において、INV1〜INV6は各々否定回路、VI
HはHigh側入力スイッチングレベル、VILはLow側入力ス
イッチングレベルである。
HはHigh側入力スイッチングレベル、VILはLow側入力ス
イッチングレベルである。
次に、第１図及び第３図に基づき前記入力信号バッフ
ァ回路の動作を説明する。
ァ回路の動作を説明する。
まず、入力信号Ｉが論理電圧“L"であるとき、トラン
ジスタQp11,Qp12はオン、トランジスタQn11,Qn12はオフ
であるから、ノードN11は論理電圧“H"、出力信号Ｏは
論理電圧“L"、ノードN12は論理電圧“H"、トランジス
タQp13はオン、トランジスタQp14,Qp15はオフ、トラン
ジスタQn13はオン、トランジスタQn14,Qn15はオンであ
り、入力信号Ｉの入力スイッチングレベルはLow側にシ
フトしている。
ジスタQp11,Qp12はオン、トランジスタQn11,Qn12はオフ
であるから、ノードN11は論理電圧“H"、出力信号Ｏは
論理電圧“L"、ノードN12は論理電圧“H"、トランジス
タQp13はオン、トランジスタQp14,Qp15はオフ、トラン
ジスタQn13はオン、トランジスタQn14,Qn15はオンであ
り、入力信号Ｉの入力スイッチングレベルはLow側にシ
フトしている。
次に、入力信号Ｉが論理電圧“H"になると、トランジ
スタQp11,Qp12はオフに、トランジスタQn11,Qn12はオン
になり、ノードN11は論理電圧“L"に、出力信号Ｏは論
理電圧“H"に、トランジスタQp13はオフに、トランジス
タQn13はオンになるから、否定回路INV2〜INV6の遅延時
間以内においてはノードN12が論理電圧“H"の状態を保
持し、トランジスタQp14,Qp15はオフ、トランジスタQn1
4,Qn15はオンの状態を保持し、入力信号Ｉの入力スイッ
チングレベルは更にLow側にシフトする。
スタQp11,Qp12はオフに、トランジスタQn11,Qn12はオン
になり、ノードN11は論理電圧“L"に、出力信号Ｏは論
理電圧“H"に、トランジスタQp13はオフに、トランジス
タQn13はオンになるから、否定回路INV2〜INV6の遅延時
間以内においてはノードN12が論理電圧“H"の状態を保
持し、トランジスタQp14,Qp15はオフ、トランジスタQn1
4,Qn15はオンの状態を保持し、入力信号Ｉの入力スイッ
チングレベルは更にLow側にシフトする。
このように、入力信号Ｉが入力されるトランジスタQp
11,Qp12,Qn11,Qn12と並列に接続されたトランジスタQp1
3,Qn13に入力信号Ｉと同相の信号が入力され、入力信号
Ｉが論理電圧“L"から論理電圧“H"に遷移した直後は、
入力スイッチングレベルが更にLow側にシフトするた
め、第３図に示すように、入力信号Ｉが論理電圧“L"か
ら論理電圧“H"に遷移した後に反射等によってその論理
電圧“H"レベルが少し下がっても誤動作し難いという特
徴を有している。つまり、入力信号Ｉの遷移直後の入力
スイッチングレベルの不感帯は、第２図（Ｂ）に示すよ
うに従来同様に大きい。
11,Qp12,Qn11,Qn12と並列に接続されたトランジスタQp1
3,Qn13に入力信号Ｉと同相の信号が入力され、入力信号
Ｉが論理電圧“L"から論理電圧“H"に遷移した直後は、
入力スイッチングレベルが更にLow側にシフトするた
め、第３図に示すように、入力信号Ｉが論理電圧“L"か
ら論理電圧“H"に遷移した後に反射等によってその論理
電圧“H"レベルが少し下がっても誤動作し難いという特
徴を有している。つまり、入力信号Ｉの遷移直後の入力
スイッチングレベルの不感帯は、第２図（Ｂ）に示すよ
うに従来同様に大きい。
次に、入力信号Ｉが論理電圧“L"から論理電圧“H"に
遷移した後に否定回路INV2〜INV6で生じる遅延時間が経
過すると、ノードN12は論理電圧“L"になり、トランジ
スタQp14,Qp15はオン、トランジスタQn14,Qn15はオフに
なり、入力スイッチングレベルがHigh側にシフトするた
め、入力信号Ｉが論理電圧“L"に遷移し易くなる。つま
り、入力信号Ｉの遷移から一定時間経過後における入力
スイッチングレベルの不感帯は第２図（Ａ）に示すよう
に小さくなるのである。
遷移した後に否定回路INV2〜INV6で生じる遅延時間が経
過すると、ノードN12は論理電圧“L"になり、トランジ
スタQp14,Qp15はオン、トランジスタQn14,Qn15はオフに
なり、入力スイッチングレベルがHigh側にシフトするた
め、入力信号Ｉが論理電圧“L"に遷移し易くなる。つま
り、入力信号Ｉの遷移から一定時間経過後における入力
スイッチングレベルの不感帯は第２図（Ａ）に示すよう
に小さくなるのである。
また、入力信号Ｉが論理電圧“H"から論理電圧“L"に
遷移する場合も同様に、論理電圧“H"のときは入力スイ
ッチングレベルがHigh側にシフトしており、入力信号Ｉ
が論理電圧“H"から論理電圧“L"に遷移した直後は入力
スイッチングレベルが更にHigh側にシフトし、否定回路
INV2〜INV6で生じる遅延時間が経過すると入力スイッチ
ングレベルはLow側にシフトする。
遷移する場合も同様に、論理電圧“H"のときは入力スイ
ッチングレベルがHigh側にシフトしており、入力信号Ｉ
が論理電圧“H"から論理電圧“L"に遷移した直後は入力
スイッチングレベルが更にHigh側にシフトし、否定回路
INV2〜INV6で生じる遅延時間が経過すると入力スイッチ
ングレベルはLow側にシフトする。
以上説明したように、本実施例に係る入力信号バッフ
ァ回路は、入力信号Ｉの遷移から或る時間が経過するま
では反射等による誤動作が少なく、入力信号の遷移から
或る時間が経過した以後は入力スイッチングレベルの不
感帯が小さくなって次の入力信号の遷移に対して高速に
応答するという特徴を兼ね備えている。この場合、否定
回路INV2〜INV6による遅延時間は、第３図に示すように
入力信号Ｉの遷移時の過渡状態が終わって出力信号Ｏが
確定した後にノートN12の論理電圧が反転するように決
定する。
ァ回路は、入力信号Ｉの遷移から或る時間が経過するま
では反射等による誤動作が少なく、入力信号の遷移から
或る時間が経過した以後は入力スイッチングレベルの不
感帯が小さくなって次の入力信号の遷移に対して高速に
応答するという特徴を兼ね備えている。この場合、否定
回路INV2〜INV6による遅延時間は、第３図に示すように
入力信号Ｉの遷移時の過渡状態が終わって出力信号Ｏが
確定した後にノートN12の論理電圧が反転するように決
定する。
（発明の効果） 以上説明したように、請求項（１）又は（２）に係る
入力信号バッファ回路によると、入力信号が入力される
第１の相補型MOSトランジスタ群に、入力信号と同相の
信号を入力とする第２の相補型MOSトランジスタと、入
力信号と逆相で且つ遅延した信号を入力とする第３の相
補型MOSトランジスタとが並列に接続されているため、
入力信号の遷移直後は反射等による誤動作が少なく、入
力信号の遷移から成る時間経過後には入力スイッチング
レベルの不感帯が小さくなって次の入力信号の遷移に高
速に対応するので、その実施効果は極めて大きい。
入力信号バッファ回路によると、入力信号が入力される
第１の相補型MOSトランジスタ群に、入力信号と同相の
信号を入力とする第２の相補型MOSトランジスタと、入
力信号と逆相で且つ遅延した信号を入力とする第３の相
補型MOSトランジスタとが並列に接続されているため、
入力信号の遷移直後は反射等による誤動作が少なく、入
力信号の遷移から成る時間経過後には入力スイッチング
レベルの不感帯が小さくなって次の入力信号の遷移に高
速に対応するので、その実施効果は極めて大きい。
また、請求項（３）の発明に係る入力信号バッファ回
路によると、第１の相補型MOSトランジスタ群に入力さ
れる入力信号と逆相で且つ該入力信号より遅延した信号
が有する遅延時間を所定のものより遅い時間にならしめ
る遅延回路を備えているため、誤動作し易い過渡状態が
終わって出力信号が確定した後に、次の入力信号の遷移
に備えて不感帯を小さくするので、不感帯を小さくする
にも拘らず誤動作が生じ難い。
路によると、第１の相補型MOSトランジスタ群に入力さ
れる入力信号と逆相で且つ該入力信号より遅延した信号
が有する遅延時間を所定のものより遅い時間にならしめ
る遅延回路を備えているため、誤動作し易い過渡状態が
終わって出力信号が確定した後に、次の入力信号の遷移
に備えて不感帯を小さくするので、不感帯を小さくする
にも拘らず誤動作が生じ難い。
第１図は本発明の一実施例に係る入力信号バッファ回路
の回路図、第２図（Ａ）は前記入力信号バッファ回路に
おける入力信号の遷移から一定時間経過後の入力信号の
入力スイッチングレベルと電源電圧との関係を示す図、
第２図（Ｂ）は前記入力信号バッファ回路における入力
信号の遷移直後の入力信号の入力スイッチングレベルと
電源電圧との関係を示す図、第３図は前記入力信号バッ
ファ回路の信号波形図、第４図は従来の入力信号バッフ
ァ回路の回路図、第５図は前記従来の入力信号バッファ
回路における入力信号の入力スイッチングレベルと電源
電圧との関係を示す図、第６図は前記従来の入力信号バ
ッファ回路の信号波形図である。 Ｉ……入力信号 Ｏ……出力信号 N11,N12,N21……ノード名 Vcc……電源電圧 Vss……接地電圧 Qp11〜Qp15,Qp21〜Qp23……Ｐチャンネル型MOSトランジ
スタ Qn11〜Qn15,Qn21〜Qn23……Ｎチャンネル型MOSトランジ
スタ CMOS1……第１の相補型MOSトランジスタ CMOS2……第２の相補型MOSトランジスタ CMOS3……第３の相補型MOSトランジスタ GCMOS1……第１の相補型MOSトランジスタ群 GCMOS2……第２の相補型MOSトランジスタ群 INV1〜INV7……否定回路 Ｄ……遅延回路 VIH……High側入力スイッチングレベル VIL……Low側入力スイッチングレベル
の回路図、第２図（Ａ）は前記入力信号バッファ回路に
おける入力信号の遷移から一定時間経過後の入力信号の
入力スイッチングレベルと電源電圧との関係を示す図、
第２図（Ｂ）は前記入力信号バッファ回路における入力
信号の遷移直後の入力信号の入力スイッチングレベルと
電源電圧との関係を示す図、第３図は前記入力信号バッ
ファ回路の信号波形図、第４図は従来の入力信号バッフ
ァ回路の回路図、第５図は前記従来の入力信号バッファ
回路における入力信号の入力スイッチングレベルと電源
電圧との関係を示す図、第６図は前記従来の入力信号バ
ッファ回路の信号波形図である。 Ｉ……入力信号 Ｏ……出力信号 N11,N12,N21……ノード名 Vcc……電源電圧 Vss……接地電圧 Qp11〜Qp15,Qp21〜Qp23……Ｐチャンネル型MOSトランジ
スタ Qn11〜Qn15,Qn21〜Qn23……Ｎチャンネル型MOSトランジ
スタ CMOS1……第１の相補型MOSトランジスタ CMOS2……第２の相補型MOSトランジスタ CMOS3……第３の相補型MOSトランジスタ GCMOS1……第１の相補型MOSトランジスタ群 GCMOS2……第２の相補型MOSトランジスタ群 INV1〜INV7……否定回路 Ｄ……遅延回路 VIH……High側入力スイッチングレベル VIL……Low側入力スイッチングレベル
Claims (3)
- 【請求項１】入力信号が入力される第１の相補型MOSト
ランジスタ群と、前記入力信号と同相の信号を入力とす
る第１の相補型MOSトランジスタと、前記入力信号と逆
相で且つ前記入力信号より遅延した信号を入力とする第
２の相補型MOSトランジスタとが互いに並列に接続され
てなることを特徴とする入力信号バッファ回路。 - 【請求項２】請求項（１）に記載の第１の相補型MOSト
ランジスタに代えて、前記入力信号と同相の信号を入力
とする第１の相補型MOSトランジスタと前記入力信号と
逆相で且つ前記入力信号より遅延した信号を入力とする
第３の相補型MOSトランジスタとが直列に接続された第
２の相補型MOSトランジスタ群を備えていることを特徴
とする入力信号バッファ回路。 - 【請求項３】請求項（１）又は（２）に記載の入力信号
バッファ回路において、前記入力信号と逆相で且つ前記
入力信号より遅延した前記信号が有する遅延時間を、前
記第１の相補型MOSトランジスタ群のＰチャンネル型MOS
トランジスタ群を流れる電流量と前記第３の相補型MOS
トランジスタのＰチャンネル型MOSトランジスタを流れ
る電流量との和が前記第１の相補型MOSトランジスタ群
のＮチャンネル型MOSトランジスタ群を流れる電流量以
下となる時間、及び前記第１の相補型MOSトランジスタ
群のＮチャンネル型MOSトランジスタ群を流れる電流量
と前記第３の相補型MOSトランジスタのＮチャンネル型M
OSトランジスタを流れる電流量との和が前記第１の相補
型MOSトランジスタ群のＰチャンネル型MOSトランジスタ
群を流れる電流量以下となる時間の各々よりも遅い時間
にならしめる遅延回路を備えていることを特徴とする入
力信号バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2311030A JP2644368B2 (ja) | 1990-11-14 | 1990-11-14 | 入力信号バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2311030A JP2644368B2 (ja) | 1990-11-14 | 1990-11-14 | 入力信号バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04180309A JPH04180309A (ja) | 1992-06-26 |
| JP2644368B2 true JP2644368B2 (ja) | 1997-08-25 |
Family
ID=18012269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2311030A Expired - Fee Related JP2644368B2 (ja) | 1990-11-14 | 1990-11-14 | 入力信号バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2644368B2 (ja) |
-
1990
- 1990-11-14 JP JP2311030A patent/JP2644368B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04180309A (ja) | 1992-06-26 |
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Legal Events
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