JPS6075126A - 多入力論理回路 - Google Patents
多入力論理回路Info
- Publication number
- JPS6075126A JPS6075126A JP58183426A JP18342683A JPS6075126A JP S6075126 A JPS6075126 A JP S6075126A JP 58183426 A JP58183426 A JP 58183426A JP 18342683 A JP18342683 A JP 18342683A JP S6075126 A JPS6075126 A JP S6075126A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- standby state
- transistors
- channel
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は論理回路に関し、とくにＣＭ０８ｍ成の多入力
論理回路に関する。
論理回路に関する。
現今、０ＭＯ８素子が持つ低電力消費の特長を利用する
電子回路の構成が盛んである。しかし。
電子回路の構成が盛んである。しかし。
０ＭＯ８素子のこの特長が充分生かされるためには、半
導体装置としても充分なトランジスタ能力を備えるよう
に構成されなければならない。このことは多数の回路素
子を必要とする多入力論理回路にとっては特に重要であ
る。
導体装置としても充分なトランジスタ能力を備えるよう
に構成されなければならない。このことは多数の回路素
子を必要とする多入力論理回路にとっては特に重要であ
る。
第１図は、従来ノＮ Ｍｏ ８１ｍ成ノ８ 人力Ｎ Ｏ
８回路を、単純に０ＭＯ８構成とした場合の半導体装置
の構成を説明する図で、丸印で囲んだｑ〜らがＰチャン
ネル・Ｍｏ８）ランジスタ、無印のＱ、／〜ｑ′がＮチ
ャンネル・Ｍｏ８）ランジスタである。一般にＮ入力の
ＮＯＲ回路を完全なＣＭＯＳ構成とするためには、Ｐチ
ャンネルおよびＮチャンネルの各トランジスタが何れも
同数のＮ個必要で、しかもＰチャンネル・トランジスタ
は縦積構成となる。従って単純なインバータとして働く
ＰチャンネルＭＯ８）ランジスタｑ−ｑのゲート幅を同
じ長さに揃え、且つ動作速度が等しくなるようにするた
めには、Ｍｏ８）ランジスタＱ、 −Ｑａのそれぞれの
ゲート幅を、必要最小幅Ｗの縦積段数倍としなければな
らなくなる１、すなわち、第１図における８人力ＮＯＲ
回路の場合では、ＭＯ８トランジスタＱ１〜ものゲート
幅は、それぞれ８Ｗの長さに揃えられ、同一基板上に配
置される。
８回路を、単純に０ＭＯ８構成とした場合の半導体装置
の構成を説明する図で、丸印で囲んだｑ〜らがＰチャン
ネル・Ｍｏ８）ランジスタ、無印のＱ、／〜ｑ′がＮチ
ャンネル・Ｍｏ８）ランジスタである。一般にＮ入力の
ＮＯＲ回路を完全なＣＭＯＳ構成とするためには、Ｐチ
ャンネルおよびＮチャンネルの各トランジスタが何れも
同数のＮ個必要で、しかもＰチャンネル・トランジスタ
は縦積構成となる。従って単純なインバータとして働く
ＰチャンネルＭＯ８）ランジスタｑ−ｑのゲート幅を同
じ長さに揃え、且つ動作速度が等しくなるようにするた
めには、Ｍｏ８）ランジスタＱ、 −Ｑａのそれぞれの
ゲート幅を、必要最小幅Ｗの縦積段数倍としなければな
らなくなる１、すなわち、第１図における８人力ＮＯＲ
回路の場合では、ＭＯ８トランジスタＱ１〜ものゲート
幅は、それぞれ８Ｗの長さに揃えられ、同一基板上に配
置される。
従って構成される半導体装置の素子面積は非常に大きな
ものである、この素子面積の増大は、Ｐチャンネル側の
トランジスタ数を減らす回路構成を採ることで解決する
ことができる。
ものである、この素子面積の増大は、Ｐチャンネル側の
トランジスタ数を減らす回路構成を採ることで解決する
ことができる。
第２図は、インバータ回路を一つのＰチャンネル、ＭＯ
Ｓ）ランジスタを負荷トランジスタとして構成した従来
の０ＭＯ８構成の８人力ＮＯＲ回路の接続回路図で、１
個のＰチャンネル・ＭＯＳトランジスタＱ０と８個のＮ
チャンネル、ＭＯＳトランジスタｑ′〜１′とを含み、
Ｐチャンネル・ＭＯＳ）ランジスタＱ。のゲートには、
常時地気電位が与えられる。すなわち、Ｐチャンネル・
ＭＯＳ）ランジスタＱ０を負荷トランジスタとして常に
動作状態においたレシオ動作回路である。この回路構成
によれば、Ｐチャンネル−ＭＯＳ）ランジスタ数は最少
の１個にまで減少されているので、素子の所要面積も最
小必要限にまで改善できる。しかしながら、この回路構
成が持つ欠点は、スタンドバイ状態における消費電力が
太き（・ということである。すなわち、スタンドバイ状
態を保持する回路では、Ｎチャンネル・ＭＯＳ）ランジ
スタｑ′〜Ｑｓ’の倒れか一つにでも入力があり動作状
態にあれば、電源Ｖｃｃから接地へと貫通電流が流れた
ままの状態となるので、スタンバイ状態における消費電
力を充分下げ得ないのが難点である１、本発明の目的は
半導体素子の所要面積が比較的少くてすみ、且つスタン
ドバイ状態における電力消費を充分に低減し得る回路構
成の多入力論理回路を提供することである。
Ｓ）ランジスタを負荷トランジスタとして構成した従来
の０ＭＯ８構成の８人力ＮＯＲ回路の接続回路図で、１
個のＰチャンネル・ＭＯＳトランジスタＱ０と８個のＮ
チャンネル、ＭＯＳトランジスタｑ′〜１′とを含み、
Ｐチャンネル・ＭＯＳ）ランジスタＱ。のゲートには、
常時地気電位が与えられる。すなわち、Ｐチャンネル・
ＭＯＳ）ランジスタＱ０を負荷トランジスタとして常に
動作状態においたレシオ動作回路である。この回路構成
によれば、Ｐチャンネル−ＭＯＳ）ランジスタ数は最少
の１個にまで減少されているので、素子の所要面積も最
小必要限にまで改善できる。しかしながら、この回路構
成が持つ欠点は、スタンドバイ状態における消費電力が
太き（・ということである。すなわち、スタンドバイ状
態を保持する回路では、Ｎチャンネル・ＭＯＳ）ランジ
スタｑ′〜Ｑｓ’の倒れか一つにでも入力があり動作状
態にあれば、電源Ｖｃｃから接地へと貫通電流が流れた
ままの状態となるので、スタンバイ状態における消費電
力を充分下げ得ないのが難点である１、本発明の目的は
半導体素子の所要面積が比較的少くてすみ、且つスタン
ドバイ状態における電力消費を充分に低減し得る回路構
成の多入力論理回路を提供することである。
本発明の多入力論理回路は、−導電型のＮ個のトランジ
スタから成るＮ入力回路と、前記トランジスタと異なる
導電形のチャンネル領域ケ備える前記Ｎ入力回路の負荷
トランジスタと、前記Ｎ入力回路の出力端子と負荷トラ
ンジスタのゲート端子間に挿入され前記出力端子の出力
レベルをラッチするラッチ回路を含んで構成される、本
発明によれは、従来の多入力論理回路が有する素子面積
の増大およびスタンドバイ状態における多大の電力消費
の欠点は著しく改善され、充分なトランジスタ能力を備
えた半導体装置を構成することができる１、 以下図面を参照して本発明の詳細な説明する。
スタから成るＮ入力回路と、前記トランジスタと異なる
導電形のチャンネル領域ケ備える前記Ｎ入力回路の負荷
トランジスタと、前記Ｎ入力回路の出力端子と負荷トラ
ンジスタのゲート端子間に挿入され前記出力端子の出力
レベルをラッチするラッチ回路を含んで構成される、本
発明によれは、従来の多入力論理回路が有する素子面積
の増大およびスタンドバイ状態における多大の電力消費
の欠点は著しく改善され、充分なトランジスタ能力を備
えた半導体装置を構成することができる１、 以下図面を参照して本発明の詳細な説明する。
第３図は本発明を８人力ＮＯＲ回路に実施した場合の一
実施例を示す接続回路図で、第１図および第２図と共通
するものには全て同一符号が付されている。本実施例回
路は、Ｎ０ｆ（回路のＮＯ’ｌ“回路を構成する１個の
Ｐチャンネル・ＭＯＳ）ランジスタｑ′ど、ＯＩＬ回路
を構成する８個のＮチャンネル・ＭＯＳ）ランジスタｑ
′〜ｑと、ＯＲ回路の出力レベル■。のラッチ回路を構
成する３個のインバータＮ１〜Ｎ、 、 Ｎグーヤンネ
ル・ＭＯＳ）ランジスタＱ、およびＰチャンネルψＭＯ
８）ランジスタＱ１゜と金それぞれ含んで構成される。
実施例を示す接続回路図で、第１図および第２図と共通
するものには全て同一符号が付されている。本実施例回
路は、Ｎ０ｆ（回路のＮＯ’ｌ“回路を構成する１個の
Ｐチャンネル・ＭＯＳ）ランジスタｑ′ど、ＯＩＬ回路
を構成する８個のＮチャンネル・ＭＯＳ）ランジスタｑ
′〜ｑと、ＯＲ回路の出力レベル■。のラッチ回路を構
成する３個のインバータＮ１〜Ｎ、 、 Ｎグーヤンネ
ル・ＭＯＳ）ランジスタＱ、およびＰチャンネルψＭＯ
８）ランジスタＱ１゜と金それぞれ含んで構成される。
Ｐチャンネル＠ＭＯ８）ランジスタｑ′のゲート端子に
は、通常の動作状態ではロー・レベルが、またスタンド
バイ状態とするときにはノ＼イ・レベルの制御イサ号ｐ
。が与えられる。制御信号ｐ。がロー・レベルのとき、
Ｐチャンネル・ＭＯＳトランジスタＱ。′は動作状態と
なり、通常のレシオ動作を行うＮＯ几回路となる、今、
制御信号ｐ。がハイ・レベルきなり、スタンドバイ状態
に入ると、Ｐチャンネル・ＭＯＳ）ランジスタＱ。′は
非導通状態となるが、Ｎチャンネル・ＭＯＳ）ランジス
タＱ９はこのハイ・レベルの制御信号ｐ０で導通する。
は、通常の動作状態ではロー・レベルが、またスタンド
バイ状態とするときにはノ＼イ・レベルの制御イサ号ｐ
。が与えられる。制御信号ｐ。がロー・レベルのとき、
Ｐチャンネル・ＭＯＳトランジスタＱ。′は動作状態と
なり、通常のレシオ動作を行うＮＯ几回路となる、今、
制御信号ｐ。がハイ・レベルきなり、スタンドバイ状態
に入ると、Ｐチャンネル・ＭＯＳ）ランジスタＱ。′は
非導通状態となるが、Ｎチャンネル・ＭＯＳ）ランジス
タＱ９はこのハイ・レベルの制御信号ｐ０で導通する。
この際インバータＮ１の出カバロー・レベルとなるので
、Ｐチャンネル・ＭＯＳ）ランジ、スタＱｔｏもまた導
通状態となり、これら２つのトランジスタは何れも動作
状磨となる 従ってスタンドバイ状態に入る直前のＯＲ
回路出力レしル■。
、Ｐチャンネル・ＭＯＳ）ランジ、スタＱｔｏもまた導
通状態となり、これら２つのトランジスタは何れも動作
状磨となる 従ってスタンドバイ状態に入る直前のＯＲ
回路出力レしル■。
は、インバータＮ、およびＮ、を逆り、再びインバータ
Ｎ、に戻って、インバータＮ２．Ｎ、の高インビータン
ス回路が形成する浮遊容量Ｃ８内に保持される。すなわ
ち、スタンドバイ状態においては、スタンドバイ状態に
入る直前の出力レベルｖｏは、ハイ・レベルの制御信号
ｐ。でラッチされ、外部のインバータ回路などへ出力端
子ＯＶＴから供給することもできる６また制御信号ｐ。
Ｎ、に戻って、インバータＮ２．Ｎ、の高インビータン
ス回路が形成する浮遊容量Ｃ８内に保持される。すなわ
ち、スタンドバイ状態においては、スタンドバイ状態に
入る直前の出力レベルｖｏは、ハイ・レベルの制御信号
ｐ。でラッチされ、外部のインバータ回路などへ出力端
子ＯＶＴから供給することもできる６また制御信号ｐ。
を再びロー・レベルに戻せば、レシオ動作のＮＯ几回路
動作に後帰する、本実施例回路はＰチャンネル−ＭＯ８
）ランジスタが縦貧されるＮＯＮも回路の場合を示した
が、反対にＮチャンネル＠ＭＯＳトランジスタがｆ＜％
１ＧされるＮＡＮＩ）回路についても、更にスタンドバ
イ機能を備える多入力Ｃ１＼４０８論理回路の全てに実
施し得ることも明らかである。
動作に後帰する、本実施例回路はＰチャンネル−ＭＯ８
）ランジスタが縦貧されるＮＯＮも回路の場合を示した
が、反対にＮチャンネル＠ＭＯＳトランジスタがｆ＜％
１ＧされるＮＡＮＩ）回路についても、更にスタンドバ
イ機能を備える多入力Ｃ１＼４０８論理回路の全てに実
施し得ることも明らかである。
以上詳細に説明したように、本発明のスタンドバイ機能
を備えた多入力ＣＭＯ８論岬回銘は、第１図の回路構成
と第３図の実施例回路との比較において、Ｐチャンネル
１１１１乞”制御するトランジスタ数で１個だけ増加す
るが、ゲート幅を亀棺段数によって長くとる必要はない
ので、実質上素子の所要面積を縮小することができる。
を備えた多入力ＣＭＯ８論岬回銘は、第１図の回路構成
と第３図の実施例回路との比較において、Ｐチャンネル
１１１１乞”制御するトランジスタ数で１個だけ増加す
るが、ゲート幅を亀棺段数によって長くとる必要はない
ので、実質上素子の所要面積を縮小することができる。
また不発明におけるラッチ回路は、入力数とは全り１・
」係なく、常に同じ素子数で構成し得るので、入力数が
多くなれば多くなる程素子面積縮小の効果はきわめて太
きい。
」係なく、常に同じ素子数で構成し得るので、入力数が
多くなれば多くなる程素子面積縮小の効果はきわめて太
きい。
更にスタンドバイ状態にある場合には、Ｐチャ：／ネル
ー ＭＯＳ ）ランラスタ１′ハ、ハイ・レベルの制御
信号ｐ。で非導通状態におかれるので、従来の第２図に
示した回路のように、スタンドバイ状態における消費電
力の増加を伴うこともなく、素子面積縮小の効果と相ま
って、その実施効果はより一層顕著である。
ー ＭＯＳ ）ランラスタ１′ハ、ハイ・レベルの制御
信号ｐ。で非導通状態におかれるので、従来の第２図に
示した回路のように、スタンドバイ状態における消費電
力の増加を伴うこともなく、素子面積縮小の効果と相ま
って、その実施効果はより一層顕著である。
第１図は、従来のＮＭＯ８構成の８人力ＮＯＲ回路を、
単純に０ＭＯ８構成とした場合の半導体装置の構成を説
明する図、第２図はインバータ回路を一つのＰチャンネ
ルのＭＯ８）ランジスタを狗荷トランジスタとして構成
した従来の０ＭＯ８構成の８人力ＮＯＲ回路の接続回路
図、第３図は本発明を８人力ＮＯＲ回路に実施した場合
の一実施例を示す接続回路図である。
単純に０ＭＯ８構成とした場合の半導体装置の構成を説
明する図、第２図はインバータ回路を一つのＰチャンネ
ルのＭＯ８）ランジスタを狗荷トランジスタとして構成
した従来の０ＭＯ８構成の８人力ＮＯＲ回路の接続回路
図、第３図は本発明を８人力ＮＯＲ回路に実施した場合
の一実施例を示す接続回路図である。
Claims (1)
- Ｎ個のＭｏ８）ランジスタから成るＮ入力回路ト、 前
記Ｍ０８ ）ランジスタと異なる導電形のチャンネル領
域を備える前記Ｎ入力回路のｆＬ４Ｐ＋負荷トランジス
ノ？前記Ｎ入力回路の出力端子と負荷トランジスタのゲ
ート端子間に挿入され、前記出力端子に現れる出力レベ
ルを２ツチするラッチ回路とを含むことを特徴とする多
入力論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58183426A JPS6075126A (ja) | 1983-09-30 | 1983-09-30 | 多入力論理回路 |
| EP84111608A EP0138126A3 (en) | 1983-09-30 | 1984-09-28 | Logic circuit with low power structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58183426A JPS6075126A (ja) | 1983-09-30 | 1983-09-30 | 多入力論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6075126A true JPS6075126A (ja) | 1985-04-27 |
Family
ID=16135564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58183426A Pending JPS6075126A (ja) | 1983-09-30 | 1983-09-30 | 多入力論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0138126A3 (ja) |
| JP (1) | JPS6075126A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1216910B (it) * | 1987-03-30 | 1990-03-14 | Sgs Microelettronica Spa | Cella ttl compatibile per circuiti integrati cmos. |
| US5457404A (en) * | 1993-09-08 | 1995-10-10 | Advanced Micro Devices, Inc. | Zero-power OR gate |
| US5572150A (en) * | 1995-04-10 | 1996-11-05 | International Business Machines Corporation | Low power pre-discharged ratio logic |
| GB2313005A (en) * | 1996-05-10 | 1997-11-12 | Memory Corp Plc | Memory repair multiplexer with reduced propagation delay |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3739193A (en) * | 1971-01-11 | 1973-06-12 | Rca Corp | Logic circuit |
| JPS526044A (en) * | 1975-07-04 | 1977-01-18 | Toko Inc | Dynamic decoder circuit |
| US4390988A (en) * | 1981-07-14 | 1983-06-28 | Rockwell International Corporation | Efficient means for implementing many-to-one multiplexing logic in CMOS/SOS |
-
1983
- 1983-09-30 JP JP58183426A patent/JPS6075126A/ja active Pending
-
1984
- 1984-09-28 EP EP84111608A patent/EP0138126A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0138126A3 (en) | 1987-01-21 |
| EP0138126A2 (en) | 1985-04-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4532439A (en) | Mosfet logical circuit with increased noise margin | |
| US4333020A (en) | MOS Latch circuit | |
| US5270581A (en) | Semiconductor integrated circuit device having step-down circuit associated with component circuits arranged in low-power consumption manner | |
| EP0341740B1 (en) | Complementary output circuit for logic circuit | |
| JPS61283092A (ja) | リセツトあるいはセツト付記憶回路を有した半導体集積回路 | |
| JPH0567963A (ja) | 論理集積回路 | |
| JPH03192915A (ja) | フリップフロップ | |
| JPS6075126A (ja) | 多入力論理回路 | |
| US6437604B1 (en) | Clocked differential cascode voltage switch with pass gate logic | |
| JPH05102312A (ja) | 半導体集積回路 | |
| JP2830244B2 (ja) | トライステートバッファ回路 | |
| US6339347B1 (en) | Method and apparatus for ratioed logic structure that uses zero or negative threshold voltage | |
| US5003203A (en) | Adaptive reference voltage generation circuit for PLA sense amplifiers | |
| JPH022713A (ja) | 半導体集積回路 | |
| JPS6037822A (ja) | Ｃｍｏｓ論理回路 | |
| JPH0636482B2 (ja) | 入力アンプ回路 | |
| US6784695B1 (en) | Domino circuit topology | |
| JPS60165119A (ja) | 多入力ｃｍｏｓ論理回路 | |
| JP2544796B2 (ja) | 半導体集積回路装置の入力回路 | |
| JPH06105875B2 (ja) | 半導体集積論理回路 | |
| JPH05218850A (ja) | 論理回路 | |
| JPH0353715A (ja) | 出力バッファ回路 | |
| JP2697024B2 (ja) | 出力回路 | |
| KR930003903Y1 (ko) | 트라이 스테이트 입출력 회로 | |
| KR19990047245A (ko) | 래치회로 |