JPS6153814A - ラツチ回路 - Google Patents
ラツチ回路Info
- Publication number
- JPS6153814A JPS6153814A JP59175675A JP17567584A JPS6153814A JP S6153814 A JPS6153814 A JP S6153814A JP 59175675 A JP59175675 A JP 59175675A JP 17567584 A JP17567584 A JP 17567584A JP S6153814 A JPS6153814 A JP S6153814A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- resistance
- circuit element
- signal
- latch circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Landscapes
- Static Random-Access Memory (AREA)
- Shift Register Type Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明け０−ＭＯ８トランジスタにより構成されるスタ
ティック型半導体集積回路のラッチ回路に関する。
ティック型半導体集積回路のラッチ回路に関する。
ｒ従来の技術〕
従来のスタティック型半導体集積回路のラッチ回路は、
第１図の様にＰチャンネル及びＮチャンネルの絶縁ゲー
ト静電効果トランジスタ対から成るクロックドインバー
タを使った回路か、または第２図の様にトランスミツシ
ロンゲートを使った回路で、共に入力データが接続され
７′１１１１信号線１と、クロック信号が接続これるＣ
信号線２と、クロック信号の反転信号が接続される石信
号線３とを持ち、クロック信号が“Ｈ′のときに入力デ
ータがスルーＬ 、Ｉｔ ＨｆからＬ１とクロック信号
が変化すると共にその時点での入力データをラッチする
回路であっ友。
第１図の様にＰチャンネル及びＮチャンネルの絶縁ゲー
ト静電効果トランジスタ対から成るクロックドインバー
タを使った回路か、または第２図の様にトランスミツシ
ロンゲートを使った回路で、共に入力データが接続され
７′１１１１信号線１と、クロック信号が接続これるＣ
信号線２と、クロック信号の反転信号が接続される石信
号線３とを持ち、クロック信号が“Ｈ′のときに入力デ
ータがスルーＬ 、Ｉｔ ＨｆからＬ１とクロック信号
が変化すると共にその時点での入力データをラッチする
回路であっ友。
しかし、従来のスタティック型半導体集積回路のラッチ
回路は、２つのクロククドゲートと１つのインバータを
少なくとも必要とするため、そのトランジスタ数と配線
数が制限事項となっていて現回路のままではこれ以上、
工Ｃ（半導体集積回路。以下同じ）上で、回路サイズを
小ζくすることけでさないという問題点を有していた。
回路は、２つのクロククドゲートと１つのインバータを
少なくとも必要とするため、そのトランジスタ数と配線
数が制限事項となっていて現回路のままではこれ以上、
工Ｃ（半導体集積回路。以下同じ）上で、回路サイズを
小ζくすることけでさないという問題点を有していた。
そこで、本発明けかかる問題点を解決するもので、その
目的とするところは、従来と変わらぬラッチ動作を行な
う回路でトランジスタ数や配線数が従来よりも少なく従
ってＩＣ上でより小さな回路サイズとなるスタティック
型半導体集積回路のラッチ回路を提供することにある。
目的とするところは、従来と変わらぬラッチ動作を行な
う回路でトランジスタ数や配線数が従来よりも少なく従
ってＩＣ上でより小さな回路サイズとなるスタティック
型半導体集積回路のラッチ回路を提供することにある。
本発明のスタティック型中導体集積回路のラッチ回路は
、制御信号によって入力信号を次段へ伝達する第１の回
路素子と、前記第１の回路素子の出力信号を入力信号と
する第２の回路素子と、前記第２の回路素子の出力信号
を入力信号とする第３の回路素子と、前記第３の回路素
子の出力信号と前記第２の回路素子の入力信号を接続す
る従来回路において、第３の回路素子を単純なインバー
タ構成とし、回路素子を簡略化すると同時に、第３０回
路素子の出力と前記第２の回路素子の入力との間に、高
抵抗ポリシリコンを使ったフィードバック抵抗を挿入し
、前記第１の回路素子で本ラッチ回路への書込みを容易
にし、かつ、遅延特性をそこなうことなく、集積度を上
げることを特徴とする。
、制御信号によって入力信号を次段へ伝達する第１の回
路素子と、前記第１の回路素子の出力信号を入力信号と
する第２の回路素子と、前記第２の回路素子の出力信号
を入力信号とする第３の回路素子と、前記第３の回路素
子の出力信号と前記第２の回路素子の入力信号を接続す
る従来回路において、第３の回路素子を単純なインバー
タ構成とし、回路素子を簡略化すると同時に、第３０回
路素子の出力と前記第２の回路素子の入力との間に、高
抵抗ポリシリコンを使ったフィードバック抵抗を挿入し
、前記第１の回路素子で本ラッチ回路への書込みを容易
にし、かつ、遅延特性をそこなうことなく、集積度を上
げることを特徴とする。
ｒ作用〕
本発明の上記の構成によれば、制御信号がアクティブな
時、第１の回路素子の出力と第３の回路素子の出力が共
通に接続されているため第１の回路素子の出力において
、第１の回路素子の等価オン抵抗と第３の回路素子の等
価オン抵抗とを比較したとき、前者は、絶縁ゲート静電
効果トランジスタの等価オン抵抗に等しいので゛、約１
〜１０にΩであるのに対して、後者は、シート抵抗が約
１０６〜１０７Ｑ／口のポリシリコンを使ったフィード
バック抵抗の値にほぼ等しいので容易に１０ＭΩ程度の
値を得ることが可能で、従って後者に対する前者
）の比が、はぼ１０６もの大ききとなる念め、新しい
入力データが、ラッチ回路に書込まれる。
時、第１の回路素子の出力と第３の回路素子の出力が共
通に接続されているため第１の回路素子の出力において
、第１の回路素子の等価オン抵抗と第３の回路素子の等
価オン抵抗とを比較したとき、前者は、絶縁ゲート静電
効果トランジスタの等価オン抵抗に等しいので゛、約１
〜１０にΩであるのに対して、後者は、シート抵抗が約
１０６〜１０７Ｑ／口のポリシリコンを使ったフィード
バック抵抗の値にほぼ等しいので容易に１０ＭΩ程度の
値を得ることが可能で、従って後者に対する前者
）の比が、はぼ１０６もの大ききとなる念め、新しい
入力データが、ラッチ回路に書込まれる。
一方、制御信号がインアクティブな場合には、第２の回
路素子と第３の回路素子と、高抵抗ポリシリコンを使っ
たフィードバック抵抗から構成されるラッチ回路が以前
のデータを保持する。
路素子と第３の回路素子と、高抵抗ポリシリコンを使っ
たフィードバック抵抗から構成されるラッチ回路が以前
のデータを保持する。
〔実施例−１〕
第３図は、本発明による一実施例を示すもので４が第１
の回路素子であるクロックドインバータ。
の回路素子であるクロックドインバータ。
５が第２の回路素子であるインバータ、６が第３の回路
素子であるインバータ、そして７が高抵抗ポリシリコン
を使ったフィードバック抵抗である。
素子であるインバータ、そして７が高抵抗ポリシリコン
を使ったフィードバック抵抗である。
７のフィードバック抵抗は、約１０’〜１０’、Ｑ／ｅ
＋の高抵抗のポリシリコンを使うのでＩＣ上でサイズを
とらなくて実現が可能で、約１０ＭΩ程度の値が容易に
得られる。従って５及び６のインバータから構成される
ラッチ回路の大刀抵抗すなわち６のインバータの等価オ
ン抵抗も約１０ＭΩと十分に大きな値がとれる。一方、
クロック信号が“Ｈ′で４のタロックドインバータがオ
ンした時の等価オン抵抗は、１〜１ＯＫΩ程度である。
＋の高抵抗のポリシリコンを使うのでＩＣ上でサイズを
とらなくて実現が可能で、約１０ＭΩ程度の値が容易に
得られる。従って５及び６のインバータから構成される
ラッチ回路の大刀抵抗すなわち６のインバータの等価オ
ン抵抗も約１０ＭΩと十分に大きな値がとれる。一方、
クロック信号が“Ｈ′で４のタロックドインバータがオ
ンした時の等価オン抵抗は、１〜１ＯＫΩ程度である。
従って、この両者の抵抗値の比が約１０’倍もあるため
、ラッ子回路への新しいデータの書込入を遅延特性をそ
こなうことなく行なうことができる。クロック信号が”
Ｌｆのときには、４のクロックドゲートの等価オン抵抗
は、最小で約１ＧΩであるので、６のインバータの等価
オン抵抗に比して今度は十分大きいため、５及び６のイ
ンバータにより構成されるラッチ回路は以前のデータを
保持することができる。
、ラッ子回路への新しいデータの書込入を遅延特性をそ
こなうことなく行なうことができる。クロック信号が”
Ｌｆのときには、４のクロックドゲートの等価オン抵抗
は、最小で約１ＧΩであるので、６のインバータの等価
オン抵抗に比して今度は十分大きいため、５及び６のイ
ンバータにより構成されるラッチ回路は以前のデータを
保持することができる。
〔実施例−２〕
第４図は本発明によるラッチ回路を直列に２段接続し、
制御信号を１段目と２段目で、正反を互いに入換えてフ
リップフロップ回路を構成したもので、本発明の一実施
例となるものである。８Ｖｉマスター側のラッチ回路、
９はスレーズ側のラッチ回路である。
制御信号を１段目と２段目で、正反を互いに入換えてフ
リップフロップ回路を構成したもので、本発明の一実施
例となるものである。８Ｖｉマスター側のラッチ回路、
９はスレーズ側のラッチ回路である。
以上、本発明の実施例について述べてきたが、これに限
ることなく、第２の回路素子またｔａ３の回路素子とし
て他にＮＡＮＤ回路、ＮＯＲ回路、複合ゲート等も考え
られる。
ることなく、第２の回路素子またｔａ３の回路素子とし
て他にＮＡＮＤ回路、ＮＯＲ回路、複合ゲート等も考え
られる。
６一
〔発明の効果〕
以上、述べてきたように本発明によれば、従来例に比較
してトランジスタ数を少なくすることができ、従って配
線数も少なくて済み、かつ、フィードバック抵抗の大き
さも十分小ざく抑支られることから、■Ｃ上で回路サイ
ズをより小をく＋ることかできるという結果となり、従
ってより高集積化が削れるという効果が得られるもので
ある。
してトランジスタ数を少なくすることができ、従って配
線数も少なくて済み、かつ、フィードバック抵抗の大き
さも十分小ざく抑支られることから、■Ｃ上で回路サイ
ズをより小をく＋ることかできるという結果となり、従
ってより高集積化が削れるという効果が得られるもので
ある。
第１図：ｔ＞よび第２図は従来のスタティック型半導体
記憶装置のランチ回路を示す回路図、第３図および第４
図はそれぞれ本発明のスタティック型半導体記憶装置の
ラッチ回路の実施例を示す回路図。 １・・・・・・入力信号が接続婆れるＤ信号線２・・・
・・・クロツタ信号が接続される０信号線３・・・・・
・クロック信号の反転信号が接続されるで信号線 ７・・・・・・フィードバック抵抗 ８・・・・・・マスター側ラッチ回路 ９・・・・・・スレーブ側うッチ回路 以 上
記憶装置のランチ回路を示す回路図、第３図および第４
図はそれぞれ本発明のスタティック型半導体記憶装置の
ラッチ回路の実施例を示す回路図。 １・・・・・・入力信号が接続婆れるＤ信号線２・・・
・・・クロツタ信号が接続される０信号線３・・・・・
・クロック信号の反転信号が接続されるで信号線 ７・・・・・・フィードバック抵抗 ８・・・・・・マスター側ラッチ回路 ９・・・・・・スレーブ側うッチ回路 以 上
Claims (1)
- Ｃ−ＭＯＳトランジスタにより構成される回路において
制御信号によって入力信号を次段へ伝達する第１の回路
素子と、前記第１の回路素子の出力信号を入力信号とし
、常に入力信号の反転信号を出力する第２の回路素子と
、前記第２の回路素子の出力信号を入力信号とし、常に
入力信号の反転信号を出力する第３の回路素子と、前記
第３の回路素子の出力信号と前記第２の回路素子の入力
信号を接続する高抵抗ポリシリコンを使ったフィードバ
ック抵抗とから構成されることを特徴とするスタティッ
ク型半導体集積回路のラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59175675A JPS6153814A (ja) | 1984-08-23 | 1984-08-23 | ラツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59175675A JPS6153814A (ja) | 1984-08-23 | 1984-08-23 | ラツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6153814A true JPS6153814A (ja) | 1986-03-17 |
Family
ID=16000267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59175675A Pending JPS6153814A (ja) | 1984-08-23 | 1984-08-23 | ラツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6153814A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6330378A (ja) * | 1986-07-18 | 1988-02-09 | 工業技術院長 | 切削工具用セラミックス焼結体 |
| JPH0250397A (ja) * | 1988-08-12 | 1990-02-20 | Toshiba Corp | データ保持回路 |
-
1984
- 1984-08-23 JP JP59175675A patent/JPS6153814A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6330378A (ja) * | 1986-07-18 | 1988-02-09 | 工業技術院長 | 切削工具用セラミックス焼結体 |
| JPH0471027B2 (ja) * | 1986-07-18 | 1992-11-12 | Kogyo Gijutsu Incho | |
| JPH0250397A (ja) * | 1988-08-12 | 1990-02-20 | Toshiba Corp | データ保持回路 |
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