JP2871087B2 - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は高速フリップフロップ回路に関し、特にCMOS
インバータで構成されるフリップフロップ回路（以下、
CMOSフリップフロップ回路という）に関する。
インバータで構成されるフリップフロップ回路（以下、
CMOSフリップフロップ回路という）に関する。
［従来の技術］ 従来の高速CMOSフリップフロップ回路の一例を第８図
に示す。このCMOSフリップフロップ回路はダイナミック
型フリップフロップ回路であり、クロック入力6,7には
相補クロック信号が入力され、CMOSトランスファーゲー
ト３がオンすると、データ入力４のデータ信号をラッチ
して、インバータ１により反転し、データ出力５に出力
する。この後、トランスファーゲート３がオフすると、
この状態がホールドされる。
に示す。このCMOSフリップフロップ回路はダイナミック
型フリップフロップ回路であり、クロック入力6,7には
相補クロック信号が入力され、CMOSトランスファーゲー
ト３がオンすると、データ入力４のデータ信号をラッチ
して、インバータ１により反転し、データ出力５に出力
する。この後、トランスファーゲート３がオフすると、
この状態がホールドされる。
第９図は、第８図に示したフリップフロップ回路を２
つ接続しマスタースレイブ構成とした従来例であり、第
２のフリップフロップ回路（トランスファーゲート13と
インバータ11で構成）の出力をインバータ21で反転し、
トランスファーゲート３に帰還することにより、Ｔ型フ
リップフロップ回路を構成したものである。このＴ型フ
リップフロップ回路は、クロック入力6,7に相補クロッ
ク信号が印加されると、出力５には相補クロック信号の
周波数の1/2の周波数の信号が得られる。
つ接続しマスタースレイブ構成とした従来例であり、第
２のフリップフロップ回路（トランスファーゲート13と
インバータ11で構成）の出力をインバータ21で反転し、
トランスファーゲート３に帰還することにより、Ｔ型フ
リップフロップ回路を構成したものである。このＴ型フ
リップフロップ回路は、クロック入力6,7に相補クロッ
ク信号が印加されると、出力５には相補クロック信号の
周波数の1/2の周波数の信号が得られる。
他の高速動作可能なCMOSフリップフロップ回路を第10
図に示す。第10図のCMOSフリップフロップ回路は“Mult
igigahertz CMOS Dual−Modulus Prescalar IC"（H.con
g et.al 著IEEE SC VOL23 No5. 1988年10月1189頁〜11
94頁）に記載されている。
図に示す。第10図のCMOSフリップフロップ回路は“Mult
igigahertz CMOS Dual−Modulus Prescalar IC"（H.con
g et.al 著IEEE SC VOL23 No5. 1988年10月1189頁〜11
94頁）に記載されている。
このCMOSフリップフロップ回路は、インバータ1,2
と、インバータ11,12よりなるヒステリシスインバータ
を使用してマスタースレイブ構成を実現している。クロ
ック入力信号は相補信号ではなく、単相信号を採用して
おり、マスターフリップフロップ用にはＰ型トランジス
タ31,32にスレイブフリップフロップ用にはＮ型トラン
ジスタ35にクロック信号６を印加している。
と、インバータ11,12よりなるヒステリシスインバータ
を使用してマスタースレイブ構成を実現している。クロ
ック入力信号は相補信号ではなく、単相信号を採用して
おり、マスターフリップフロップ用にはＰ型トランジス
タ31,32にスレイブフリップフロップ用にはＮ型トラン
ジスタ35にクロック信号６を印加している。
4,8N型トランジスタ33,34に印加される相補データ信
号であり、この相補データ信号がヒステリシスインバー
タ1,2の入出力電位を変化させられるようにトランジス
タ31,32が機能する。
号であり、この相補データ信号がヒステリシスインバー
タ1,2の入出力電位を変化させられるようにトランジス
タ31,32が機能する。
トランジスタ36,37はコモンソース接続の差動対とし
て機能し、スレイブフリップフロップのデータ入力を制
御する。このデータ入力がヒステリシスインバータ11,1
2の入出力電位を変化させられるようにトランジスタ35
が働く。
て機能し、スレイブフリップフロップのデータ入力を制
御する。このデータ入力がヒステリシスインバータ11,1
2の入出力電位を変化させられるようにトランジスタ35
が働く。
［発明が解決しようとする課題］ 第８図，第９図の従来のダイナミック型フリップフロ
ップ回路は、特に、データ信号の保持回路を備えておら
ず、データはインバータ１を構成する電界効果トランジ
スタのゲート容量に電荷の形で保持し、記憶している。
したがって、比較的高速で動作するが、逆に、低速で動
作させると、電荷を失い誤動作するという欠点があっ
た。また第８図，第９図のフリップフロップ回路はCMOS
回路なので、信号が電源電圧までフルスイングして上記
ゲート容量を充放電しなければならず、高速化にも限界
があった。
ップ回路は、特に、データ信号の保持回路を備えておら
ず、データはインバータ１を構成する電界効果トランジ
スタのゲート容量に電荷の形で保持し、記憶している。
したがって、比較的高速で動作するが、逆に、低速で動
作させると、電荷を失い誤動作するという欠点があっ
た。また第８図，第９図のフリップフロップ回路はCMOS
回路なので、信号が電源電圧までフルスイングして上記
ゲート容量を充放電しなければならず、高速化にも限界
があった。
第10図に示す他のフリップフロップ回路は、マスター
フリップフロップにＰ型トランジスタ31,32、スレイブ
フリップフロップにＮ型トランジスタ35を用いているた
め、単相クロック信号６のレベル設定が一意に決まらな
いという欠点があった。これは、Ｐ型トランジスタのし
きい値はＮ型トランジスタのしきい値に相関なく構成ト
ランジスタの製造工程で決定されるからであり、しかも
これらのしきい値は製造上ばらつくことを考えると集積
化したとき、その歩留まりに影響する。また、トランジ
スタ36,37,35を直列に接続しているので、低電圧化に不
利である。さらにフリップフロップ回路を構成する素子
数が大きいという欠点も有している。
フリップフロップにＰ型トランジスタ31,32、スレイブ
フリップフロップにＮ型トランジスタ35を用いているた
め、単相クロック信号６のレベル設定が一意に決まらな
いという欠点があった。これは、Ｐ型トランジスタのし
きい値はＮ型トランジスタのしきい値に相関なく構成ト
ランジスタの製造工程で決定されるからであり、しかも
これらのしきい値は製造上ばらつくことを考えると集積
化したとき、その歩留まりに影響する。また、トランジ
スタ36,37,35を直列に接続しているので、低電圧化に不
利である。さらにフリップフロップ回路を構成する素子
数が大きいという欠点も有している。
［課題を解決するための手段］ 本願発明の要旨は、入力ノードと出力ノードがそれぞ
れデータ入力端子とデータ出力端子に接続された第１の
インバータと入力ノードと出力ノードがそれぞれ前記デ
ータ出力端子と前記データ入力端子に接続された第２の
インバータで構成されたヒステリシスインバータと、前
記データ入力端子と前記データ出力端子との間に接続さ
れ、クロック入力端子に印加されるクロック信号に応答
して開閉し、前記ヒステリシスインバータのヒステリシ
ス量を変更するスイッチ手段とを備えたことである。
れデータ入力端子とデータ出力端子に接続された第１の
インバータと入力ノードと出力ノードがそれぞれ前記デ
ータ出力端子と前記データ入力端子に接続された第２の
インバータで構成されたヒステリシスインバータと、前
記データ入力端子と前記データ出力端子との間に接続さ
れ、クロック入力端子に印加されるクロック信号に応答
して開閉し、前記ヒステリシスインバータのヒステリシ
ス量を変更するスイッチ手段とを備えたことである。
［発明の作用］ スイッチ手段がオフしているとき、ヒステリシスイン
バータのヒステリシスは十分に大きくデータ入力端子に
データが供給されても該データがラッチされることはな
い。スイッチ手段がオンすると、ヒステリシスインバー
タのヒステリシスは小さくなり、データ入力端子のデー
タの電圧レベルに応じてヒステリシスの入出力ノードの
電位が変化し、データがヒステリシスにラッチされる。
バータのヒステリシスは十分に大きくデータ入力端子に
データが供給されても該データがラッチされることはな
い。スイッチ手段がオンすると、ヒステリシスインバー
タのヒステリシスは小さくなり、データ入力端子のデー
タの電圧レベルに応じてヒステリシスの入出力ノードの
電位が変化し、データがヒステリシスにラッチされる。
［実施例］ 第１図は本発明の第１実施例を示す回路図である。
第１図において、インバータ1,2はヒステリシスイン
バータ100を構成しており、４はフリップフロップ回路
のデータ入力端子を、５は反転したデータ出力端子を示
している。ヒステリシスインバータ100の入出力端子4,5
間には、クロック入力端子６に供給されるクロック信号
に応答して開閉するスイッチ手段３が接続されている。
バータ100を構成しており、４はフリップフロップ回路
のデータ入力端子を、５は反転したデータ出力端子を示
している。ヒステリシスインバータ100の入出力端子4,5
間には、クロック入力端子６に供給されるクロック信号
に応答して開閉するスイッチ手段３が接続されている。
スイッチ手段３がオフしているときは、データ入力端
子４に他のCMOS回路から出力が印加されても、ヒステリ
シスインバータ100の状態が反転しない様に、ヒステリ
シスインバータ100のヒステリシス量を設定している。
このような設定はインバータ1,2を構成する電界効果ト
ランジスタのサイズを選ぶことでなされる。
子４に他のCMOS回路から出力が印加されても、ヒステリ
シスインバータ100の状態が反転しない様に、ヒステリ
シスインバータ100のヒステリシス量を設定している。
このような設定はインバータ1,2を構成する電界効果ト
ランジスタのサイズを選ぶことでなされる。
また、スイッチ手段３がオンの時に、ヒステリシス量
が小さくなってデータ入力端子４のデータ信号をラッチ
できるようにスイッチ手段３のオン抵抗は十分低く設定
されている。
が小さくなってデータ入力端子４のデータ信号をラッチ
できるようにスイッチ手段３のオン抵抗は十分低く設定
されている。
また、ヒステリシスインバータ100の出力を反転する
際、スイッチ手段３がオフの時には、データ入力端子４
の電圧レベルとインバータ２の出力電圧レベルが相反す
るため、インバータ２の出力は電源あるいはグランド電
位にまで変化せず、しきい値電圧よりいくぶん電源電圧
よりかグランド電位よりとなる。インバータ１の出力電
圧レベルも同様であり、次にスイッチ手段３がオンし
て、データ出力端子５の電圧が反転することへのプリチ
ャジとなり、高速動作を実現できる。
際、スイッチ手段３がオフの時には、データ入力端子４
の電圧レベルとインバータ２の出力電圧レベルが相反す
るため、インバータ２の出力は電源あるいはグランド電
位にまで変化せず、しきい値電圧よりいくぶん電源電圧
よりかグランド電位よりとなる。インバータ１の出力電
圧レベルも同様であり、次にスイッチ手段３がオンし
て、データ出力端子５の電圧が反転することへのプリチ
ャジとなり、高速動作を実現できる。
第２図は本発明の第２実施例を示す回路図であり、本
実施例の特徴はスイッチ手段３をＮ型トワンスファゲー
ト21で構成したことである。回路動作は第１実施例と同
様なので説明は省略する。
実施例の特徴はスイッチ手段３をＮ型トワンスファゲー
ト21で構成したことである。回路動作は第１実施例と同
様なので説明は省略する。
第３図は本発明の第３実施例を示す回路図であり、本
実施例の特徴はスイッチ手段をＰ型トランスファーゲー
ト21で実現したことである。その他の構成及び回路動作
は第１実施例と同一なので説明は省略する。
実施例の特徴はスイッチ手段をＰ型トランスファーゲー
ト21で実現したことである。その他の構成及び回路動作
は第１実施例と同一なので説明は省略する。
第４図は本発明の第４実施例を示す回路図であり、本
実施例の特徴はスイッチ手段３をCMOSトランスファーゲ
ート23で実現したことである。その他の構成及び回路動
作は第１実施例と同一なので説明は省略する。
実施例の特徴はスイッチ手段３をCMOSトランスファーゲ
ート23で実現したことである。その他の構成及び回路動
作は第１実施例と同一なので説明は省略する。
第５図は本発明の第５実施例に係るマスタースレイブ
Ｔ型フリップフロップの回路図である。その動作波形を
第６図に示す。第６図に示された動作波形は入力1GHZま
で動作している。第５図に示すマスタースレイブＴ型フ
リップフロップは第４図に示したヒステリシスインバー
タ100と相歩型トランスファーゲート23を２つ組合せ第
２のヒステリシスインバータ100の出力と第１のヒステ
リシスインバータ100の入力とをインバータ21を介して
接続している。
Ｔ型フリップフロップの回路図である。その動作波形を
第６図に示す。第６図に示された動作波形は入力1GHZま
で動作している。第５図に示すマスタースレイブＴ型フ
リップフロップは第４図に示したヒステリシスインバー
タ100と相歩型トランスファーゲート23を２つ組合せ第
２のヒステリシスインバータ100の出力と第１のヒステ
リシスインバータ100の入力とをインバータ21を介して
接続している。
第７図は第９図に示す従来のダイナミックＴ型フリッ
プフロップの動作波形図である。従来例のトランジスタ
サイズ等は第５実施例のものと同じである。ダイナミッ
ク回路にも関わらず入力0.8GHZまでしか動作していな
い。これは出力がフルスイングしているためである。
プフロップの動作波形図である。従来例のトランジスタ
サイズ等は第５実施例のものと同じである。ダイナミッ
ク回路にも関わらず入力0.8GHZまでしか動作していな
い。これは出力がフルスイングしているためである。
［発明の効果］ 以上説明したように本発明は、データヒステリシスイ
ンバータに記憶させられるので、低周波数で動作させて
もデータを失うことがない。また、ヒステリシスインバ
ータの入出力ノードにヒステリシス量を可変にするため
のスイッチ手段を設けたので、ゲート段数が少なく、ま
た、データにより減少したヒステリシス量を反転させれ
ばよいので、データをフルスイングさせる必要がなく、
高速で動作するという効果を有する。
ンバータに記憶させられるので、低周波数で動作させて
もデータを失うことがない。また、ヒステリシスインバ
ータの入出力ノードにヒステリシス量を可変にするため
のスイッチ手段を設けたので、ゲート段数が少なく、ま
た、データにより減少したヒステリシス量を反転させれ
ばよいので、データをフルスイングさせる必要がなく、
高速で動作するという効果を有する。
さらに、動作点はヒステリシスインバータを構成する
インバータ1,2のＮ型トランジスタとＰ型トランジスタ
のトランジスタサイズの比で決定され、ヒステリシス量
の制御はスイッチ手段のサイズで検定されるので、製造
工程のばらつきにも強く必要素子数も小さいことからLS
I化に適した回路構成である。
インバータ1,2のＮ型トランジスタとＰ型トランジスタ
のトランジスタサイズの比で決定され、ヒステリシス量
の制御はスイッチ手段のサイズで検定されるので、製造
工程のばらつきにも強く必要素子数も小さいことからLS
I化に適した回路構成である。
また、本発明のフリップフロップ回路で高速部を処理
し、低速となった信号を通常のCMOS回路とインターフェ
ースする場合でも、本発明の回路を直接CMOS回路に接続
して動作させることが可能である。
し、低速となった信号を通常のCMOS回路とインターフェ
ースする場合でも、本発明の回路を直接CMOS回路に接続
して動作させることが可能である。
第１図は本発明の第１実施例を示す回路図、第２図は本
発明の第２実施例を示す回路図、第３図は本発明の第３
実施例を示す回路図、第４図は本発明の第４実施例を示
す回路図、第５図は本発明の第５実施例を示す回路図、
第６図は第５実施例の動作波形図、第７図は従来のＴ型
フリップフロップの動作波形図、第８図は従来のフリッ
プフロップを示す回路図、第９図は従来のＴ型フリップ
フロップを示す回路図、第10図は従来のマスタースレイ
ブフリップフロップを示す回路図である。 1,2,11,12,21……インバータ、 ３……スイッチ手段、 ４……データ入力端子、 ５……データ出力端子、 6,7……クロック入力端子、 31〜37……電界効果トランジスタ、 21……Ｎチャンネル型トランスファーゲート、 22……Ｐチャンネル型トランスファーゲート、 23……相補型トランスファゲート、 100……ヒステリシスインバータ。
発明の第２実施例を示す回路図、第３図は本発明の第３
実施例を示す回路図、第４図は本発明の第４実施例を示
す回路図、第５図は本発明の第５実施例を示す回路図、
第６図は第５実施例の動作波形図、第７図は従来のＴ型
フリップフロップの動作波形図、第８図は従来のフリッ
プフロップを示す回路図、第９図は従来のＴ型フリップ
フロップを示す回路図、第10図は従来のマスタースレイ
ブフリップフロップを示す回路図である。 1,2,11,12,21……インバータ、 ３……スイッチ手段、 ４……データ入力端子、 ５……データ出力端子、 6,7……クロック入力端子、 31〜37……電界効果トランジスタ、 21……Ｎチャンネル型トランスファーゲート、 22……Ｐチャンネル型トランスファーゲート、 23……相補型トランスファゲート、 100……ヒステリシスインバータ。
Claims (4)
- 【請求項１】入力ノードと出力ノードがそれぞれデータ
入力端子とデータ出力端子に接続された第１のインバー
タと入力ノードと出力ノードがそれぞれ前記データ出力
端子と前記データ入力端子に接続された第２のインバー
タで構成されたヒステリシスインバータと、前記データ
入力端子と前記データ出力端子との間に接続され、クロ
ック入力端子に印加されるクロック信号に応答して開閉
し、前記ヒステリシスインバータのヒステリシス量を変
更するスイッチ手段とを備えたことを特徴とするフリッ
プフロップ回路。 - 【請求項２】前記第１及び第２のインバータは相補型ト
ランジスタで構成され、前記スイッチ手段はＮチャンネ
ル型トランスファーゲートで構成された特許請求の範囲
第１項記載のフリップフロップ回路。 - 【請求項３】前記第１及び第２のインバータは相補型ト
ランジスタで構成され、前記スイッチ手段はＰチャンネ
ル型トランスファーゲートで構成された特許請求の範囲
第１項記載のフリップフロップ回路。 - 【請求項４】前記第１及び第２のインバータは相補型ト
ランジスタで構成され、前記スイッチ手段はＮチャンネ
ル型電界効果トランジスタとＰチャンネル型電界効果ト
ランジスタとを並列接続した相補型トランスファーゲー
トで構成され、前記Ｎチャンネル型電界効果トランジス
タのゲートと前記Ｐチャンネル型電界効果トランジスタ
のゲートには、相補クロック入力信号が印加される特許
請求の範囲第１項記載のフリップフロップ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340107A JP2871087B2 (ja) | 1990-11-30 | 1990-11-30 | フリップフロップ回路 |
| DE69121175T DE69121175T2 (de) | 1990-11-30 | 1991-12-02 | Flipflop-Schaltung mit einem CMOS-Hysterese-Inverter |
| EP91311207A EP0488826B1 (en) | 1990-11-30 | 1991-12-02 | Flip-flop circuit having CMOS hysteresis inverter |
| US07/801,542 US5212411A (en) | 1990-11-30 | 1991-12-02 | Flip-flop circuit having cmos hysteresis inverter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340107A JP2871087B2 (ja) | 1990-11-30 | 1990-11-30 | フリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04207810A JPH04207810A (ja) | 1992-07-29 |
| JP2871087B2 true JP2871087B2 (ja) | 1999-03-17 |
Family
ID=18333786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2340107A Expired - Fee Related JP2871087B2 (ja) | 1990-11-30 | 1990-11-30 | フリップフロップ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5212411A (ja) |
| EP (1) | EP0488826B1 (ja) |
| JP (1) | JP2871087B2 (ja) |
| DE (1) | DE69121175T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07183771A (ja) * | 1993-12-22 | 1995-07-21 | Fujitsu Ltd | フリップフロップ回路 |
| US5491441A (en) * | 1994-06-30 | 1996-02-13 | International Business Machines Corporation | Method and apparatus for generating a clock signal from a continuous oscillator signal including a translator circuit |
| JP3043241B2 (ja) * | 1994-10-24 | 2000-05-22 | 沖電気工業株式会社 | 可変遅延回路 |
| US5684422A (en) * | 1995-01-25 | 1997-11-04 | Advanced Micro Devices, Inc. | Pipelined microprocessor including a high speed single-clock latch circuit |
| US5789956A (en) * | 1995-05-26 | 1998-08-04 | Texas Instruments Incorporated | Low power flip-flop |
| GB9721082D0 (en) | 1997-10-03 | 1997-12-03 | Cambridge Consultants | Integrated circuit |
| WO2000031871A1 (en) | 1998-11-25 | 2000-06-02 | Nanopower, Inc. | Improved flip-flops and other logic circuits and techniques for improving layouts of integrated circuits |
| JP2007504734A (ja) * | 2003-09-03 | 2007-03-01 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | スタティックラッチ |
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| US5212411A (en) | 1993-05-18 |
| EP0488826A3 (en) | 1993-02-24 |
| EP0488826B1 (en) | 1996-07-31 |
| EP0488826A2 (en) | 1992-06-03 |
| DE69121175D1 (de) | 1996-09-05 |
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