JPH0448254B2 - - Google Patents
Info
- Publication number
- JPH0448254B2 JPH0448254B2 JP61135162A JP13516286A JPH0448254B2 JP H0448254 B2 JPH0448254 B2 JP H0448254B2 JP 61135162 A JP61135162 A JP 61135162A JP 13516286 A JP13516286 A JP 13516286A JP H0448254 B2 JPH0448254 B2 JP H0448254B2
- Authority
- JP
- Japan
- Prior art keywords
- level
- signal
- mos transistor
- supplied
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000006243 chemical reaction Methods 0.000 claims description 10
- 230000005669 field effect Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000009466 transformation Effects 0.000 description 4
- 230000000644 propagated effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/40—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using contact-making devices, e.g. electromagnetic relay
- G06F7/44—Multiplying; Dividing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
- G06F7/5332—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by skipping over strings of zeroes or ones, e.g. using the Booth Algorithm
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Analysis (AREA)
- Computational Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Electromagnetism (AREA)
- Logic Circuits (AREA)
- Document Processing Apparatus (AREA)
Description
〔発明の目的〕
（産業上の利用分野）
この発明は、ブースのアルゴリズムを使用した
乗算器に係わるもので、特にそのブース変換回路
に関する。 （従来の技術） 一般に、ブース変換は、次のような論理式で表
わすことができる。 QB＝Ｎ○＋（QX・Xi＋Q2X・Xi-1） ……(1) 上式(1)を変形すると、次式(2)のように書ける。 QB＝Ｎ○＋〓（・）・（2・i-1）〓
……(2) 第２図は、上記論理式(2)をそれぞれの記号（○＋
は排他的論理和、・は論理積）を表わすシンボル
に置き換えたもので、１１〜１３はナンドゲー
ト、１４はエクスクルーシブオアゲートである。
第３図は、上記論理式を実現するための回路図で
ある。第３図において、前記第２図に対応する部
分には同じ符号を付す。ナンドゲート１１はＰチ
ヤネル型のMOSトランジスタ１５，１６とＮチ
ヤネル型のMOSトランジスタ１７，１８、ナン
ドゲート１２はＰチヤネル型のMOSトランジス
タ１９，２０とＮチヤネル型のMOSトランジス
タ２１，２２、ナンドゲート１３はＰチヤネル型
のMOSトランジスタ２３，２４とＮチヤネル型
のMOSトランジスタ２５，２６とらそれぞれ構
成される。また、エクスクルーシブオアゲート１
４は、Ｐチヤネル型のMOSトランジスタ２７〜
２９とＮチヤネル型のMOSトランジスタ３０〜
３２とから構成される。そして、上記ナンドゲー
ト１１にはQX，Xiが、上記ナンドゲート１２に
はQ2X，Xi-1がそれぞれ供給され、これらナンド
ゲート１１，１２の出力がナンドゲート１３に供
給される。このナンドゲート１３の出力と信号Ｎ
がエクスクルーシブオアゲート１４に供給され、
このエクスクルーシブオアゲート１４からブース
の変換出力QBを得るようになつている。 次に、上記のような構成において動作を説明す
る。今、QXとXiがともにハイ（“Ｈ”）レベルで
あるとすると、MOSトランジスタ１５，１６は
非導通（オフ）状態、MOSトランジスタ１７，
１８は導通（オン）状態となる。これによつて、
MOSトランジスタ１７のドレインは接地レベル
に引き下げられる。つまり、ナンドゲート１１の
出力としてロー（“Ｌ”）レベルが出力される。一
方、Xiが“Ｌ”レベル、QXが“Ｈ”レベルの場
合には、MOSトランジスタ１５，１７がオン状
態、MOSトランジスタ１６，１８がオフ状態と
なる。従つて、MOSトランジスタ１７のソース
は、MOSトランジスタ１８のオフ状態によりフ
ローテイング状態となり、MOSトランジスタ１
５のドレインは電源（VDD）レベルに引き上げら
れる。これによつて、ナンドゲート１１の出力は
“Ｈ”レベルとなる。また、QXが“Ｌ”レベル、
Xiが“Ｈ”レベルの場合には、MOSトランジス
タ１６，１８がオン状態、MOSトランジスタ１
５，１７がオフ状態となる。MOSトランジスタ
１８のドレインは、MOSトランジスタ１７のオ
フ状態によりフローテイング状態となり、MOS
トランジスタ１６のドレインはVDDレベルとな
る。つまり、ナンドゲート１１の出力は“Ｈ”レ
ベルとなる。QXおよびXiがともに“Ｌ”レベル
の場合には、MOSトランジスタ１５，１６がオ
ン状態、MOSトランジスタ１７，１８がオフ状
態となる。これによつて、MOSトランジスタ１
５，１６のドレインはVDDレベルに引き上げら
れ、ナンドゲート１１の出力は“Ｈ”レベルとな
る。 上述したように、ナンドゲート１１は、２つの
入力が“Ｈ”レベルの場合だけ“Ｌ”レベルを出
力し、それ以外では、“Ｈ”レベルを出力する否
定論理積の機能を有する。また、ナンドゲート１
２，１３も同じ回路構成であるので、同じ動作を
行なう。 上記ナンドゲート１３の出力および信号Ｎがと
もに“Ｈ”レベルの場合、MOSトランジスタ３
０，３１はオン状態、MOSトランジスタ２７〜
２９はオフ状態となる。MOSトランジスタ３０
のドレインは接地レベルに引き下げられMOSト
ランジスタ３１のソース、MOSトランジスタ３
２のゲートにはMOSトランジスタ３０のドレイ
ンが接続されているので、“Ｌ”レベルが入力さ
れる。これによつて、MOSトランジスタ３２は
オフ状態となるが、オン状態となつているMOS
トランジスタ３１のドレインは“Ｌ”レベルに引
き下げられ、エクスクルーシブオアゲート１４の
出力QBは“Ｌ”レベルとなる。また、ナンドゲ
ート１３の出力および信号Ｎがともに“Ｌ”レベ
ルの場合には、MOSトランジスタ２７〜２９が
オン状態、MOSトランジスタ３０，３１がオフ
状態となる。これによつて、MOSトランジスタ
２７のドレインはVDDレベルに引き上げられ、
MOSトランジスタ３１のソースとMOSトランジ
スタ３２のゲートに“Ｈ”レベルの信号が供給さ
れる。上記“Ｈ”レベルの信号によりMOSトラ
ンジスタ３２がオン状態となると、このMOSト
ランジスタ３２のソースは“Ｌ”レベルとなり、
ドレインもまた“Ｌ”レベルとなる。加えて、オ
ン状態となつているMOSトランジスタ２９のソ
ースは“Ｌ”レベルであるので、そのドレインも
“Ｌ”レベルとなる。このように、MOSトランジ
スタ２９，３２のドレインはともに“Ｌ”レベル
となり、エクスクルーシブオアゲート１４の出力
QBは“Ｌ”レベルとなる。 一方、ナンドゲート１３の出力が“Ｈ”レベ
ル、信号Ｎが“Ｌ”レベルの場合には、MOSト
ランジスタ３０，２８がオン状態、MOSトラン
ジスタ２７，２９，３１がオフ状態となる。これ
によつて、MOSトランジスタ３０のドレインは
接地レベルに引き下げられ、MOSトランジスタ
３２のゲートが“Ｌ”レベルとなり、このMOS
トランジスタ３２はオフ状態となる。また、
MOSトランジスタ２８のソースは“Ｈ”レベル
となつており、ゲートが“Ｌ”レベルでオン状態
となつているので、そのドレインは“Ｈ”レベル
となつており、エクスクルーシブオアゲート１４
の出力QBは“Ｈ”レベルとなる。 次に、ナンドゲート１３の出力が“Ｌ”レベ
ル、信号Ｎが“Ｈ”レベルの場合には、MOSト
ランジスタ２７，２９，３１がオン状態、MOS
トランジスタ３０，２８はオフ状態となる。上記
MOSトランジスタ２７のオン状態により、この
MOSトランジスタ２７のドレインは“Ｈ”レベ
ルとなり、MOSトランジスタ３２のゲートに
“Ｈ”レベルの信号が供給されてオン状態となる。
この時、MOSトランジスタ２９，３２のソース
には“Ｈ”レベルの信号が供給されているので、
これらのMOSトランジスタ２９，３２のドレイ
ンは“Ｈ”レベルとなる。従つて、エクスクルー
シブオアゲート１４の出力QBは“Ｈ”レベルと
なる。 上述したように、エクスクルーシブオアゲート
１４は、２つの入力が異なる（一方が“Ｈ”レベ
ルで他方が“Ｌ”レベル）場合のみ“Ｈ”レベル
を出力し、２つの入力が同じ（両方とも“Ｈ”レ
ベルあるいは両方とも“Ｌ”レベル）場合には
“Ｌ”レベルを出力し、排他的論理和を実現する
回路となつている。 そして、上記３つのナンドゲート１１〜１３と
エクスクルーシブオアゲート１４とによつてブー
ス変換が実現される。 しかし、前記第２図および第３図に示したよう
な構成では、出力信号が３段の論理回路を通つて
から現われるため、出力が得られるまでに論理回
路３段の合計分の遅延時間が存在し、高速動作に
向かない欠点がある。また、論理回路を４個使用
して構成しているため、回路が大きなものとな
り、占有面積が大きくなる。特に、乗算器にブー
スのアルゴリズムを使用した場合、ブース変換回
路は最も多数必要となる回路であるので、乗算器
も大きなパターン面積が必要となる。 （発明が解決しようとする問題点） 上述したように、従来のブース変換回路は、動
作速度が遅く且つ回路の占有面積も大きい欠点が
あつた。 従つて、この発明は上記の欠点を除去するため
のもので、高速動作が可能で且つ回路の占有面積
も小さいブース変換回路を提供することを目的と
している。 〔発明の構成〕 （問題点を解決するための手段） すなわち、この発明においては、上記の目的を
達成するために、一端に被乗数Ｘのｉ桁目の信号
Xiが供給され信号QXに基づいてオン／オフ制御
される第１のスイツチ回路と、一端に被乗数Ｘの
ｉ−１桁目の信号Xi-1が供給され他端が上記第１
のスイツチ回路の他端に接続されるとともに、信
号Q2Xに基づいてオン／オフ制御される第２の
スイツチ回路と、上記第１、第２のスイツチ回路
の他端側共通接続点と接続点間に直列接続され上
記信号QXおよび信号Q2Xに基づいてそれぞれ導
通制御される第１、第２の電界効果型トランジス
タと、一端が上記第１、第２のスイツチ回路の他
端側共通接続点に接続され、他端に信号Ｎが供給
される排他的論理和回路とからブース変換回路を
構成している。 （作用） 上記のような構成において、第１、第２の電界
効果型トランジスタはそれぞれ、第１、第２のス
イツチ回路とはオン／オフ状態が逆となるように
導通制御される。そして、第１、第２のスイツチ
回路の接続点の電位が前記第２図におけるナンド
ゲート１３の出力と同じになるようにする。こう
することにより、素子数および通過ゲート数を少
なくでき、動作速度の高速化および占有面積の縮
小化が図れる。 （実施例） 以下、この発明の一実施例について第１図を参
照して説明する。Ｐチヤネル型MOSトランジス
タ３３とＮチヤネル型MOSトランジスタ３４と
から成るスイツチ回路SW1の一端には、被乗数Ｘ
のｉ桁目信号Xiが供給され、Ｐチヤネル型MOS
トランジスタ３５とＮチヤネル型MOSトランジ
スタ３６とから成るスイツチ回路SW2の一端に
は、被乗Ｘのｉ−１桁目の信号Xi-1が供給され
る。上記MOSトランジスタ３３のゲートには
が、MOSトランジスタ３４のゲートにはQXがそ
れぞれ供給される。また、上記MOSトランジス
タ３５のゲートには2が、MOSトランジスタ
３６のゲートにはQ2Xがそれぞれ供給される。
上記スイツチ回路SW1，SW2の他端は共通接続さ
れ、この共通接続点３７と接続点間にはゲートに
Q2Xが供給されるＮチヤネル型MOSトランジス
タ（電界効果型トランジスタ）３８、およびゲー
トにが供給されるＮチヤネル型MOSトランジ
スタ（電界効果型トランジスタ）３９が直列接続
される。そして、上記共通接続点３７には前記エ
クスクルーシブオアゲート１４の入力端が接続さ
れ、このエクスクルーシブオアゲート１４の出力
端から出力QBを得る。すなわち、上記共通接続
点３７には、電源VDDと接地点間に直列接続され
たＰチヤネル型MOSトランジスタ２７、および
Ｎチヤネル型MOSトランジスタ３０のゲートが
接続される。また、上記共通接続点３７には、Ｐ
チヤネル型MOSトランジスタ２９のゲート、お
よびＰチヤネル型MOSトランジスタ２８のソー
スがそれぞれ接続される。上記MOSトランジス
タ２７と３０との接続点には、Ｎチヤネル型
MOSトランジスタ３２のゲート、およびＮチヤ
ネル型MOSトランジスタ３１のソースがそれぞ
れ接続される。上記MOSトランジスタ２９，３
２は並列接続されてスイツチ回路SW3を構成して
おり、一端には信号Ｎが供給される。上記スイツ
チ回路SW3の他端には、上記MOSトランジスタ
２８，３１のドレインが接続され、これらMOS
トランジスタ２８，３１のゲートには信号Ｎが供
給される。そして、上記MOSトランジスタ２８，
３１のドレイン共通接続点から出力信号QBを得
るようにして成る。 次に、上記のような構成において動作を説明す
る。今、Xi，Xi-1がともに“Ｌ”レベル、QX，
Q2Xも“Ｌ”レベルであるとすると、MOSトラ
ンジスタ３３〜３６がオフ状態、MOSトランジ
スタ３８，３９はオン状態となる。従つて、スイ
ツチ回路SW1，SW2の一端に供給される信号Xi，
Xi-1は伝搬されず、MOSトランジスタ３８のド
レイン（共通接続点３７）は“Ｌ”レベルに引き
下げられる。MOSトランジスタ２７と３０とか
ら成るCMOSインバータ４０の入力端に上記
“Ｌ”レベルの信号が供給されると、MOSトラン
ジスタ２７がオン状態、３０がオフ状態となり、
“Ｈ”レベルが出力される。これによつて、スイ
ツチ回路SW3のMOSトランジスタ２９，３２が
オン状態となる。この時、信号Ｎが“Ｌ”レベル
であるとすると、この“Ｌ”レベルの信号がスイ
ツチ回路SW3を介してMOSトランジスタ２８，
３１のドレイン共通接続点に供給される。上記
MOSトランジスタ２８，３１のゲートには上記
信号Ｎ（“Ｌ”レベル）が供給されているので、
MOSトランジスタ２８がオン状態、３１がオフ
状態となる。MOSトランジスタ２８のソースは
上記CMOSインバータの入力端と同じ“Ｌ”レ
ベルとなつており、スイツチ回路SW3により信号
Ｎの“Ｌ”レベルが伝達されるので、出力信号
QBは“Ｌ”レベルとなる。 次に、QXが“Ｈ”レベル（は“Ｌ”レベ
ル）で他の信号は上記と同じ信号レベルであると
すると、スイツチ回路SW1がオン状態、SW2はオ
フ状態となる。また、MOSトランジスタ３９が
オフ状態となるので、ｉ桁目の被乗算Xiは、ス
イツイ回路SW1を介してCMOSインバータ４０
の入力端に供給される。この時、信号Ｎが“Ｌ”
レベルであると、スイツチSW3の一端に“Ｌ”レ
ベルの信号が供給されるとともに、MOSトラン
ジスタ２８，３１のゲートに“Ｌ”レベルの信号
が供給されてMOSトランジスタ２８がオン状態、
３１がオフ状態となる。上記MOSトランジスタ
２８のソースはCMOSインバータ４０の入力端
に接続されているので、このMOSトランジスタ
２８のドレインには被乗数Ｘのｉ桁目の信号Xi
が現われる。上記スイツチSW3は、信号Xiが
“Ｌ”レベルの場合にオン状態となるので、MOS
トランジスタ２８のドレインが“Ｌ”レベルの場
合、スイツチ回路SW3の一端に供給された“Ｌ”
レベルの信号が伝搬される。つまり、出力QBに
は信号Xiが現われる。 以下同様に、Q2Xが“Ｈ”レベル（2は
“Ｌ”レベル）でQXが“Ｌ”レベル（は
“Ｈ”レベル）の場合には、スイツチ回路SW2が
オン状態、SW1がオフ状態となり、MOSトラン
ジスタ３９がオン状態、MOSトランジスタ３８
がオフ状態となるので、CMOSインバータ４０
の入力端には被乗数Ｘのｉ−１桁目の信号Xi-1が
供給される。この時、信号Ｎが“Ｌ”レベルであ
るとMOSトランジスタ２８がオン状態、MOSト
ランジスタ３１がオフ状態となり、MOSトラン
ジスタ２８のソースには信号Xi-1が供給されてい
るので、この信号がMOSトランジスタ２８のド
レインに現われ、出力信号QBはXi-1となる。 次に、QX、Q2Xがともに“Ｌ”レベルの場合
には、スイツチ回路SW1，SW2がオフ状態とな
り、MOSトランジスタ３８，３９はオン状態と
なる。従つて、CMOSインバータ４０の入力端
には“Ｌ”レベルの信号が供給される。この時、
信号Ｎが“Ｈ”レベルであると、スイツチ回路
SW3の一端に“Ｈ”レベルの信号が供給されると
ともに、MOSトランジスタ２８，３１のゲート
にも“Ｈ”レベルの信号が供給される。これによ
つて、MOSトランジスタ３１がオン状態、MOS
トランジスタ２８がオフ状態となるとともに、ス
イツチ回路SW3のMOSトランジスタ２９，３２
がオン状態となるので、スイツチ回路SW3の他端
は“Ｈ”レベルとなる。上記MOSトランジスタ
３１のソースにはCMOSインバータ４０から出
力される“Ｈ”レベルの信号が供給されているの
で、このMOSトランジスタ３１のドレインも
“Ｈ”レベルとなる。つまり出力信号QBは“Ｈ”
レベルとなる。 また、QXが“Ｈ”レベル、Q2Xが“Ｌ”レベ
ルの場合、スイツチ回路SW1がオン状態、SW2が
オフ状態となるとともに、MOSトランジスタ３
８がオン状態、３９がオフ状態となる。従つて、
CMOSインバータ４０の入力端には被乗数Ｘの
ｉ桁目の信号Xiが供給される。この時、信号Ｎ
が“Ｈ”レベルであると、この“Ｈ”レベルの信
号がスイツチ回路SW3の一端に供給されるととも
に、MOSトランジスタ２８，３１のゲートにも
“Ｈ”レベルが供給される。従つて、MOSトラン
ジスタ３１がオン状態、２８がオフ状態となる。
MOSトランジスタ３１のソースはCMOSインバ
ータ４０の出力端に接続されているので、信号
Xiを反転した信号が供給され、そのドレイン
には信号が現われる。この時、スイツチ回路
SW3は信号が“Ｈ”レベルの時のみオン状態
となり、一端に供給された“Ｈ”レベルを伝える
ので出力信号QBとしてが現われる。 さらに、Q2Xが“Ｈ”レベル、QXが“Ｌ”レ
ベルの場合、スイツチ回路SW2がオン状態、SW1
がオフ状態となるとともに、MOSトランジスタ
３９がオン状態、３８がオフ状態となる。これに
よつて、CMOSインバータ４０の入力端には被
乗数Ｘのｉ−１桁目の信号Xi-1が供給される。こ
の時、信号Ｎが“Ｈ”レベルであると、この
“Ｈ”レベルの信号がスイツチ回路SW3の一端に
供給されるとともに、MOSトランジスタ２８，
３１のゲートにも“Ｈ”レベルが供給される。従
つて、MOSトランジスタ３１がオン状態、２８
がオフ状態となる。上記MOSトランジスタ３１
のソースはCMOSインバータの出力端に接続さ
れているので、信号Xi-1を反転した信号Xi-1が供
給され、そのドレインにはXi-1が現われる。この
時、スイツチ回路SW3は信号Xi-1が“Ｈ”レベル
の時のみオン状態となり、一端に供給された
“Ｈ”レベルを伝搬させるので、出力信号QBと
してXi-1が現われる。 上述した動作を下表−１に一括して示す。
乗算器に係わるもので、特にそのブース変換回路
に関する。 （従来の技術） 一般に、ブース変換は、次のような論理式で表
わすことができる。 QB＝Ｎ○＋（QX・Xi＋Q2X・Xi-1） ……(1) 上式(1)を変形すると、次式(2)のように書ける。 QB＝Ｎ○＋〓（・）・（2・i-1）〓
……(2) 第２図は、上記論理式(2)をそれぞれの記号（○＋
は排他的論理和、・は論理積）を表わすシンボル
に置き換えたもので、１１〜１３はナンドゲー
ト、１４はエクスクルーシブオアゲートである。
第３図は、上記論理式を実現するための回路図で
ある。第３図において、前記第２図に対応する部
分には同じ符号を付す。ナンドゲート１１はＰチ
ヤネル型のMOSトランジスタ１５，１６とＮチ
ヤネル型のMOSトランジスタ１７，１８、ナン
ドゲート１２はＰチヤネル型のMOSトランジス
タ１９，２０とＮチヤネル型のMOSトランジス
タ２１，２２、ナンドゲート１３はＰチヤネル型
のMOSトランジスタ２３，２４とＮチヤネル型
のMOSトランジスタ２５，２６とらそれぞれ構
成される。また、エクスクルーシブオアゲート１
４は、Ｐチヤネル型のMOSトランジスタ２７〜
２９とＮチヤネル型のMOSトランジスタ３０〜
３２とから構成される。そして、上記ナンドゲー
ト１１にはQX，Xiが、上記ナンドゲート１２に
はQ2X，Xi-1がそれぞれ供給され、これらナンド
ゲート１１，１２の出力がナンドゲート１３に供
給される。このナンドゲート１３の出力と信号Ｎ
がエクスクルーシブオアゲート１４に供給され、
このエクスクルーシブオアゲート１４からブース
の変換出力QBを得るようになつている。 次に、上記のような構成において動作を説明す
る。今、QXとXiがともにハイ（“Ｈ”）レベルで
あるとすると、MOSトランジスタ１５，１６は
非導通（オフ）状態、MOSトランジスタ１７，
１８は導通（オン）状態となる。これによつて、
MOSトランジスタ１７のドレインは接地レベル
に引き下げられる。つまり、ナンドゲート１１の
出力としてロー（“Ｌ”）レベルが出力される。一
方、Xiが“Ｌ”レベル、QXが“Ｈ”レベルの場
合には、MOSトランジスタ１５，１７がオン状
態、MOSトランジスタ１６，１８がオフ状態と
なる。従つて、MOSトランジスタ１７のソース
は、MOSトランジスタ１８のオフ状態によりフ
ローテイング状態となり、MOSトランジスタ１
５のドレインは電源（VDD）レベルに引き上げら
れる。これによつて、ナンドゲート１１の出力は
“Ｈ”レベルとなる。また、QXが“Ｌ”レベル、
Xiが“Ｈ”レベルの場合には、MOSトランジス
タ１６，１８がオン状態、MOSトランジスタ１
５，１７がオフ状態となる。MOSトランジスタ
１８のドレインは、MOSトランジスタ１７のオ
フ状態によりフローテイング状態となり、MOS
トランジスタ１６のドレインはVDDレベルとな
る。つまり、ナンドゲート１１の出力は“Ｈ”レ
ベルとなる。QXおよびXiがともに“Ｌ”レベル
の場合には、MOSトランジスタ１５，１６がオ
ン状態、MOSトランジスタ１７，１８がオフ状
態となる。これによつて、MOSトランジスタ１
５，１６のドレインはVDDレベルに引き上げら
れ、ナンドゲート１１の出力は“Ｈ”レベルとな
る。 上述したように、ナンドゲート１１は、２つの
入力が“Ｈ”レベルの場合だけ“Ｌ”レベルを出
力し、それ以外では、“Ｈ”レベルを出力する否
定論理積の機能を有する。また、ナンドゲート１
２，１３も同じ回路構成であるので、同じ動作を
行なう。 上記ナンドゲート１３の出力および信号Ｎがと
もに“Ｈ”レベルの場合、MOSトランジスタ３
０，３１はオン状態、MOSトランジスタ２７〜
２９はオフ状態となる。MOSトランジスタ３０
のドレインは接地レベルに引き下げられMOSト
ランジスタ３１のソース、MOSトランジスタ３
２のゲートにはMOSトランジスタ３０のドレイ
ンが接続されているので、“Ｌ”レベルが入力さ
れる。これによつて、MOSトランジスタ３２は
オフ状態となるが、オン状態となつているMOS
トランジスタ３１のドレインは“Ｌ”レベルに引
き下げられ、エクスクルーシブオアゲート１４の
出力QBは“Ｌ”レベルとなる。また、ナンドゲ
ート１３の出力および信号Ｎがともに“Ｌ”レベ
ルの場合には、MOSトランジスタ２７〜２９が
オン状態、MOSトランジスタ３０，３１がオフ
状態となる。これによつて、MOSトランジスタ
２７のドレインはVDDレベルに引き上げられ、
MOSトランジスタ３１のソースとMOSトランジ
スタ３２のゲートに“Ｈ”レベルの信号が供給さ
れる。上記“Ｈ”レベルの信号によりMOSトラ
ンジスタ３２がオン状態となると、このMOSト
ランジスタ３２のソースは“Ｌ”レベルとなり、
ドレインもまた“Ｌ”レベルとなる。加えて、オ
ン状態となつているMOSトランジスタ２９のソ
ースは“Ｌ”レベルであるので、そのドレインも
“Ｌ”レベルとなる。このように、MOSトランジ
スタ２９，３２のドレインはともに“Ｌ”レベル
となり、エクスクルーシブオアゲート１４の出力
QBは“Ｌ”レベルとなる。 一方、ナンドゲート１３の出力が“Ｈ”レベ
ル、信号Ｎが“Ｌ”レベルの場合には、MOSト
ランジスタ３０，２８がオン状態、MOSトラン
ジスタ２７，２９，３１がオフ状態となる。これ
によつて、MOSトランジスタ３０のドレインは
接地レベルに引き下げられ、MOSトランジスタ
３２のゲートが“Ｌ”レベルとなり、このMOS
トランジスタ３２はオフ状態となる。また、
MOSトランジスタ２８のソースは“Ｈ”レベル
となつており、ゲートが“Ｌ”レベルでオン状態
となつているので、そのドレインは“Ｈ”レベル
となつており、エクスクルーシブオアゲート１４
の出力QBは“Ｈ”レベルとなる。 次に、ナンドゲート１３の出力が“Ｌ”レベ
ル、信号Ｎが“Ｈ”レベルの場合には、MOSト
ランジスタ２７，２９，３１がオン状態、MOS
トランジスタ３０，２８はオフ状態となる。上記
MOSトランジスタ２７のオン状態により、この
MOSトランジスタ２７のドレインは“Ｈ”レベ
ルとなり、MOSトランジスタ３２のゲートに
“Ｈ”レベルの信号が供給されてオン状態となる。
この時、MOSトランジスタ２９，３２のソース
には“Ｈ”レベルの信号が供給されているので、
これらのMOSトランジスタ２９，３２のドレイ
ンは“Ｈ”レベルとなる。従つて、エクスクルー
シブオアゲート１４の出力QBは“Ｈ”レベルと
なる。 上述したように、エクスクルーシブオアゲート
１４は、２つの入力が異なる（一方が“Ｈ”レベ
ルで他方が“Ｌ”レベル）場合のみ“Ｈ”レベル
を出力し、２つの入力が同じ（両方とも“Ｈ”レ
ベルあるいは両方とも“Ｌ”レベル）場合には
“Ｌ”レベルを出力し、排他的論理和を実現する
回路となつている。 そして、上記３つのナンドゲート１１〜１３と
エクスクルーシブオアゲート１４とによつてブー
ス変換が実現される。 しかし、前記第２図および第３図に示したよう
な構成では、出力信号が３段の論理回路を通つて
から現われるため、出力が得られるまでに論理回
路３段の合計分の遅延時間が存在し、高速動作に
向かない欠点がある。また、論理回路を４個使用
して構成しているため、回路が大きなものとな
り、占有面積が大きくなる。特に、乗算器にブー
スのアルゴリズムを使用した場合、ブース変換回
路は最も多数必要となる回路であるので、乗算器
も大きなパターン面積が必要となる。 （発明が解決しようとする問題点） 上述したように、従来のブース変換回路は、動
作速度が遅く且つ回路の占有面積も大きい欠点が
あつた。 従つて、この発明は上記の欠点を除去するため
のもので、高速動作が可能で且つ回路の占有面積
も小さいブース変換回路を提供することを目的と
している。 〔発明の構成〕 （問題点を解決するための手段） すなわち、この発明においては、上記の目的を
達成するために、一端に被乗数Ｘのｉ桁目の信号
Xiが供給され信号QXに基づいてオン／オフ制御
される第１のスイツチ回路と、一端に被乗数Ｘの
ｉ−１桁目の信号Xi-1が供給され他端が上記第１
のスイツチ回路の他端に接続されるとともに、信
号Q2Xに基づいてオン／オフ制御される第２の
スイツチ回路と、上記第１、第２のスイツチ回路
の他端側共通接続点と接続点間に直列接続され上
記信号QXおよび信号Q2Xに基づいてそれぞれ導
通制御される第１、第２の電界効果型トランジス
タと、一端が上記第１、第２のスイツチ回路の他
端側共通接続点に接続され、他端に信号Ｎが供給
される排他的論理和回路とからブース変換回路を
構成している。 （作用） 上記のような構成において、第１、第２の電界
効果型トランジスタはそれぞれ、第１、第２のス
イツチ回路とはオン／オフ状態が逆となるように
導通制御される。そして、第１、第２のスイツチ
回路の接続点の電位が前記第２図におけるナンド
ゲート１３の出力と同じになるようにする。こう
することにより、素子数および通過ゲート数を少
なくでき、動作速度の高速化および占有面積の縮
小化が図れる。 （実施例） 以下、この発明の一実施例について第１図を参
照して説明する。Ｐチヤネル型MOSトランジス
タ３３とＮチヤネル型MOSトランジスタ３４と
から成るスイツチ回路SW1の一端には、被乗数Ｘ
のｉ桁目信号Xiが供給され、Ｐチヤネル型MOS
トランジスタ３５とＮチヤネル型MOSトランジ
スタ３６とから成るスイツチ回路SW2の一端に
は、被乗Ｘのｉ−１桁目の信号Xi-1が供給され
る。上記MOSトランジスタ３３のゲートには
が、MOSトランジスタ３４のゲートにはQXがそ
れぞれ供給される。また、上記MOSトランジス
タ３５のゲートには2が、MOSトランジスタ
３６のゲートにはQ2Xがそれぞれ供給される。
上記スイツチ回路SW1，SW2の他端は共通接続さ
れ、この共通接続点３７と接続点間にはゲートに
Q2Xが供給されるＮチヤネル型MOSトランジス
タ（電界効果型トランジスタ）３８、およびゲー
トにが供給されるＮチヤネル型MOSトランジ
スタ（電界効果型トランジスタ）３９が直列接続
される。そして、上記共通接続点３７には前記エ
クスクルーシブオアゲート１４の入力端が接続さ
れ、このエクスクルーシブオアゲート１４の出力
端から出力QBを得る。すなわち、上記共通接続
点３７には、電源VDDと接地点間に直列接続され
たＰチヤネル型MOSトランジスタ２７、および
Ｎチヤネル型MOSトランジスタ３０のゲートが
接続される。また、上記共通接続点３７には、Ｐ
チヤネル型MOSトランジスタ２９のゲート、お
よびＰチヤネル型MOSトランジスタ２８のソー
スがそれぞれ接続される。上記MOSトランジス
タ２７と３０との接続点には、Ｎチヤネル型
MOSトランジスタ３２のゲート、およびＮチヤ
ネル型MOSトランジスタ３１のソースがそれぞ
れ接続される。上記MOSトランジスタ２９，３
２は並列接続されてスイツチ回路SW3を構成して
おり、一端には信号Ｎが供給される。上記スイツ
チ回路SW3の他端には、上記MOSトランジスタ
２８，３１のドレインが接続され、これらMOS
トランジスタ２８，３１のゲートには信号Ｎが供
給される。そして、上記MOSトランジスタ２８，
３１のドレイン共通接続点から出力信号QBを得
るようにして成る。 次に、上記のような構成において動作を説明す
る。今、Xi，Xi-1がともに“Ｌ”レベル、QX，
Q2Xも“Ｌ”レベルであるとすると、MOSトラ
ンジスタ３３〜３６がオフ状態、MOSトランジ
スタ３８，３９はオン状態となる。従つて、スイ
ツチ回路SW1，SW2の一端に供給される信号Xi，
Xi-1は伝搬されず、MOSトランジスタ３８のド
レイン（共通接続点３７）は“Ｌ”レベルに引き
下げられる。MOSトランジスタ２７と３０とか
ら成るCMOSインバータ４０の入力端に上記
“Ｌ”レベルの信号が供給されると、MOSトラン
ジスタ２７がオン状態、３０がオフ状態となり、
“Ｈ”レベルが出力される。これによつて、スイ
ツチ回路SW3のMOSトランジスタ２９，３２が
オン状態となる。この時、信号Ｎが“Ｌ”レベル
であるとすると、この“Ｌ”レベルの信号がスイ
ツチ回路SW3を介してMOSトランジスタ２８，
３１のドレイン共通接続点に供給される。上記
MOSトランジスタ２８，３１のゲートには上記
信号Ｎ（“Ｌ”レベル）が供給されているので、
MOSトランジスタ２８がオン状態、３１がオフ
状態となる。MOSトランジスタ２８のソースは
上記CMOSインバータの入力端と同じ“Ｌ”レ
ベルとなつており、スイツチ回路SW3により信号
Ｎの“Ｌ”レベルが伝達されるので、出力信号
QBは“Ｌ”レベルとなる。 次に、QXが“Ｈ”レベル（は“Ｌ”レベ
ル）で他の信号は上記と同じ信号レベルであると
すると、スイツチ回路SW1がオン状態、SW2はオ
フ状態となる。また、MOSトランジスタ３９が
オフ状態となるので、ｉ桁目の被乗算Xiは、ス
イツイ回路SW1を介してCMOSインバータ４０
の入力端に供給される。この時、信号Ｎが“Ｌ”
レベルであると、スイツチSW3の一端に“Ｌ”レ
ベルの信号が供給されるとともに、MOSトラン
ジスタ２８，３１のゲートに“Ｌ”レベルの信号
が供給されてMOSトランジスタ２８がオン状態、
３１がオフ状態となる。上記MOSトランジスタ
２８のソースはCMOSインバータ４０の入力端
に接続されているので、このMOSトランジスタ
２８のドレインには被乗数Ｘのｉ桁目の信号Xi
が現われる。上記スイツチSW3は、信号Xiが
“Ｌ”レベルの場合にオン状態となるので、MOS
トランジスタ２８のドレインが“Ｌ”レベルの場
合、スイツチ回路SW3の一端に供給された“Ｌ”
レベルの信号が伝搬される。つまり、出力QBに
は信号Xiが現われる。 以下同様に、Q2Xが“Ｈ”レベル（2は
“Ｌ”レベル）でQXが“Ｌ”レベル（は
“Ｈ”レベル）の場合には、スイツチ回路SW2が
オン状態、SW1がオフ状態となり、MOSトラン
ジスタ３９がオン状態、MOSトランジスタ３８
がオフ状態となるので、CMOSインバータ４０
の入力端には被乗数Ｘのｉ−１桁目の信号Xi-1が
供給される。この時、信号Ｎが“Ｌ”レベルであ
るとMOSトランジスタ２８がオン状態、MOSト
ランジスタ３１がオフ状態となり、MOSトラン
ジスタ２８のソースには信号Xi-1が供給されてい
るので、この信号がMOSトランジスタ２８のド
レインに現われ、出力信号QBはXi-1となる。 次に、QX、Q2Xがともに“Ｌ”レベルの場合
には、スイツチ回路SW1，SW2がオフ状態とな
り、MOSトランジスタ３８，３９はオン状態と
なる。従つて、CMOSインバータ４０の入力端
には“Ｌ”レベルの信号が供給される。この時、
信号Ｎが“Ｈ”レベルであると、スイツチ回路
SW3の一端に“Ｈ”レベルの信号が供給されると
ともに、MOSトランジスタ２８，３１のゲート
にも“Ｈ”レベルの信号が供給される。これによ
つて、MOSトランジスタ３１がオン状態、MOS
トランジスタ２８がオフ状態となるとともに、ス
イツチ回路SW3のMOSトランジスタ２９，３２
がオン状態となるので、スイツチ回路SW3の他端
は“Ｈ”レベルとなる。上記MOSトランジスタ
３１のソースにはCMOSインバータ４０から出
力される“Ｈ”レベルの信号が供給されているの
で、このMOSトランジスタ３１のドレインも
“Ｈ”レベルとなる。つまり出力信号QBは“Ｈ”
レベルとなる。 また、QXが“Ｈ”レベル、Q2Xが“Ｌ”レベ
ルの場合、スイツチ回路SW1がオン状態、SW2が
オフ状態となるとともに、MOSトランジスタ３
８がオン状態、３９がオフ状態となる。従つて、
CMOSインバータ４０の入力端には被乗数Ｘの
ｉ桁目の信号Xiが供給される。この時、信号Ｎ
が“Ｈ”レベルであると、この“Ｈ”レベルの信
号がスイツチ回路SW3の一端に供給されるととも
に、MOSトランジスタ２８，３１のゲートにも
“Ｈ”レベルが供給される。従つて、MOSトラン
ジスタ３１がオン状態、２８がオフ状態となる。
MOSトランジスタ３１のソースはCMOSインバ
ータ４０の出力端に接続されているので、信号
Xiを反転した信号が供給され、そのドレイン
には信号が現われる。この時、スイツチ回路
SW3は信号が“Ｈ”レベルの時のみオン状態
となり、一端に供給された“Ｈ”レベルを伝える
ので出力信号QBとしてが現われる。 さらに、Q2Xが“Ｈ”レベル、QXが“Ｌ”レ
ベルの場合、スイツチ回路SW2がオン状態、SW1
がオフ状態となるとともに、MOSトランジスタ
３９がオン状態、３８がオフ状態となる。これに
よつて、CMOSインバータ４０の入力端には被
乗数Ｘのｉ−１桁目の信号Xi-1が供給される。こ
の時、信号Ｎが“Ｈ”レベルであると、この
“Ｈ”レベルの信号がスイツチ回路SW3の一端に
供給されるとともに、MOSトランジスタ２８，
３１のゲートにも“Ｈ”レベルが供給される。従
つて、MOSトランジスタ３１がオン状態、２８
がオフ状態となる。上記MOSトランジスタ３１
のソースはCMOSインバータの出力端に接続さ
れているので、信号Xi-1を反転した信号Xi-1が供
給され、そのドレインにはXi-1が現われる。この
時、スイツチ回路SW3は信号Xi-1が“Ｈ”レベル
の時のみオン状態となり、一端に供給された
“Ｈ”レベルを伝搬させるので、出力信号QBと
してXi-1が現われる。 上述した動作を下表−１に一括して示す。
以上説明したように、この発明によれば、高速
動作が可能で且つ占有面積も小さいブース変換回
路が得られる。
動作が可能で且つ占有面積も小さいブース変換回
路が得られる。
第１図はこの発明の一実施例に係わるブース変
換回路を示す図、第２図はブース変換の論理式を
シンボルに置き換えて示す図、第３図は従来のブ
ース変換回路を示す図である。 Xi……被乗数Ｘのｉ桁目の信号、Xi-1……被
乗数Ｘのｉ−１桁目の信号、SW1，SW2……スイ
ツチ回路、１４……エクスクルーシブオアゲー
ト、３８，３９……電界効果型トランジスタ、
QB……ブース変換出力。
換回路を示す図、第２図はブース変換の論理式を
シンボルに置き換えて示す図、第３図は従来のブ
ース変換回路を示す図である。 Xi……被乗数Ｘのｉ桁目の信号、Xi-1……被
乗数Ｘのｉ−１桁目の信号、SW1，SW2……スイ
ツチ回路、１４……エクスクルーシブオアゲー
ト、３８，３９……電界効果型トランジスタ、
QB……ブース変換出力。
Claims (1)
- １ 一端に被乗数Ｘのｉ桁目の信号Xiが供給さ
れ信号QXに基づいてオン／オフ制御される第１
のスイツチ回路と、一端に被乗数Ｘのｉ−１桁目
の信号Xi-1が供給され他端が上記第１のスイツチ
回路の他端に接続されるとともに信号Q2Xに基
づいてオン／オフ制御される第２のスイツチ回路
と、上記第１、第２のスイツチ回路の他端側共通
接続点と接地点間に直列接続され上記信号QXお
よび信号Q2Xに基づいてそれぞれ導通制御され
ることにより、上記第１、第２のスイツチ回路と
はオン／オフ状態が逆になる第１、第２の電界効
果型トランジスタと、一端が上記第１のスイツチ
回路と第２のスイツチ回路の他端側接続点に接続
され、他端に信号Ｎが供給される排他的論理和回
路とを具備し、上記排他的論理和回路の出力端か
らブース変換出力を得ることを特徴とするブース
変換回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61135162A JPS62293343A (ja) | 1986-06-11 | 1986-06-11 | ブ−ス変換回路 |
| EP87106863A EP0249040B1 (en) | 1986-06-11 | 1987-05-12 | Booth's conversion circuit |
| DE87106863T DE3786607T2 (de) | 1986-06-11 | 1987-05-12 | Booth-wandlerschaltung. |
| US07/049,141 US4798980A (en) | 1986-06-11 | 1987-05-13 | Booth's conversion circuit |
| KR1019870005901A KR900003565B1 (ko) | 1986-06-11 | 1987-06-11 | 부스(booth) 변환회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61135162A JPS62293343A (ja) | 1986-06-11 | 1986-06-11 | ブ−ス変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62293343A JPS62293343A (ja) | 1987-12-19 |
| JPH0448254B2 true JPH0448254B2 (ja) | 1992-08-06 |
Family
ID=15145272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61135162A Granted JPS62293343A (ja) | 1986-06-11 | 1986-06-11 | ブ−ス変換回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4798980A (ja) |
| EP (1) | EP0249040B1 (ja) |
| JP (1) | JPS62293343A (ja) |
| KR (1) | KR900003565B1 (ja) |
| DE (1) | DE3786607T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2038422A1 (en) * | 1990-03-16 | 1991-09-17 | Tai Sato | Array multiplier |
| US5041742A (en) * | 1990-05-09 | 1991-08-20 | Motorola, Inc. | Structured scan path circuit for incorporating domino logic |
| EP0589148A1 (en) * | 1992-09-22 | 1994-03-30 | Motorola, Inc. | Multiplexer circuit for modified booth's multiplier or the like |
| US5508641A (en) * | 1994-12-20 | 1996-04-16 | International Business Machines Corporation | Integrated circuit chip and pass gate logic family therefor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59202542A (ja) * | 1983-05-02 | 1984-11-16 | Matsushita Electric Ind Co Ltd | デコ−ダ回路 |
| JPS6055439A (ja) * | 1983-09-05 | 1985-03-30 | Matsushita Electric Ind Co Ltd | テコ−ダ回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4238833A (en) * | 1979-03-28 | 1980-12-09 | Monolithic Memories, Inc. | High-speed digital bus-organized multiplier/divider system |
| US4566064A (en) * | 1982-05-10 | 1986-01-21 | American Microsystems, Inc. | Combinational logic structure using PASS transistors |
| US4570085A (en) * | 1983-01-17 | 1986-02-11 | Commodore Business Machines Inc. | Self booting logical AND circuit |
| US4595845A (en) * | 1984-03-13 | 1986-06-17 | Mostek Corporation | Non-overlapping clock CMOS circuit with two threshold voltages |
| JPS6182527A (ja) * | 1984-09-29 | 1986-04-26 | Mitsubishi Electric Corp | パルス発生回路 |
| US4716312A (en) * | 1985-05-07 | 1987-12-29 | California Institute Of Technology | CMOS logic circuit |
| JPH105732A (ja) * | 1996-06-26 | 1998-01-13 | Yanmar Agricult Equip Co Ltd | 生ゴミ処理装置 |
-
1986
- 1986-06-11 JP JP61135162A patent/JPS62293343A/ja active Granted
-
1987
- 1987-05-12 DE DE87106863T patent/DE3786607T2/de not_active Expired - Fee Related
- 1987-05-12 EP EP87106863A patent/EP0249040B1/en not_active Expired - Lifetime
- 1987-05-13 US US07/049,141 patent/US4798980A/en not_active Expired - Lifetime
- 1987-06-11 KR KR1019870005901A patent/KR900003565B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59202542A (ja) * | 1983-05-02 | 1984-11-16 | Matsushita Electric Ind Co Ltd | デコ−ダ回路 |
| JPS6055439A (ja) * | 1983-09-05 | 1985-03-30 | Matsushita Electric Ind Co Ltd | テコ−ダ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0249040B1 (en) | 1993-07-21 |
| US4798980A (en) | 1989-01-17 |
| EP0249040A2 (en) | 1987-12-16 |
| DE3786607T2 (de) | 1993-11-04 |
| JPS62293343A (ja) | 1987-12-19 |
| DE3786607D1 (de) | 1993-08-26 |
| EP0249040A3 (en) | 1990-09-19 |
| KR880000857A (ko) | 1988-03-30 |
| KR900003565B1 (ko) | 1990-05-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3770741B2 (ja) | 半導体集積回路、および半導体集積回路内のトランジスタのソース電位切換方法 | |
| US4713790A (en) | Exclusive OR/NOR gate having cross-coupled transistors | |
| US4749886A (en) | Reduced parallel EXCLUSIVE or and EXCLUSIVE NOR gate | |
| JPH0435224A (ja) | 半導体装置 | |
| JPH0448254B2 (ja) | ||
| JP4173608B2 (ja) | 入出力制御回路およびマイクロコンピュータ | |
| US4649290A (en) | Pulse generating circuit | |
| JPH0779150A (ja) | 半導体集積回路 | |
| SU743200A1 (ru) | Элемент с трем состо ни ми | |
| JPS594890B2 (ja) | デイジタル回路 | |
| JPH02190018A (ja) | フリップフロップ回路 | |
| SU1481742A1 (ru) | Арифметико-логическое устройство | |
| JPH04239810A (ja) | 単相スタティックラッチ回路 | |
| JPH05191239A (ja) | マルチプレクサ回路 | |
| KR940000254Y1 (ko) | 멀티게이트 시모스에 의한 배타 오아게이트 | |
| JPH06101236B2 (ja) | シフトレジスタ | |
| SU1269123A1 (ru) | Узел формировани переноса в сумматоре | |
| SU790340A1 (ru) | Логический элемент "исключающее или" на кмдп-транзисторах | |
| JPH0431630Y2 (ja) | ||
| JPS59200524A (ja) | Ｃｍｏｓマルチプレクサ | |
| JPH0461417A (ja) | 半導体集積回路装置 | |
| JP2595272B2 (ja) | ダイナミック型セット・リセットフリップフロップ | |
| JPH0378003B2 (ja) | ||
| SU1149399A1 (ru) | Формирователь с трем состо ни ми на выходе | |
| JP2550942B2 (ja) | Ｃｍｏｓ型論理集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |