JP2574839B2 - クロック駆動回路 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理装置を構成するフリツプフロツプにクロ
ツク信号を給電するためのクロツク駆動回路に関するも
のであり、特に論理装置を高速化するのに好適なクロツ
クスキユーの小さいクロツク駆動回路に関する。
ツク信号を給電するためのクロツク駆動回路に関するも
のであり、特に論理装置を高速化するのに好適なクロツ
クスキユーの小さいクロツク駆動回路に関する。
高速な論理装置を構成するためには、論理装置内の多
数のフリツプフロツプに対してそれぞれクロツク信号を
給電する複数のクロツク駆動回路の遅延時間のばらつき
を小さくして、クロツクスキユーを小さくする必要があ
る。クロツクスキユーを小さくする方法としては、例え
ば1987年アイ・エス・エス・シー・シー講演論文集、86
頁から87頁（1987ISSCC Digest of technical papers,p
p.86−87）に示されているようなクロツク給電方法が知
られている。ここでは、論理装置内の多数のフリツプフ
ロツプにクロツク信号を給電するために、クロツク信号
を多段のバツフア回路を通して分配し、各段のフアンア
ウト数、配線長を揃えることにより、個々のフリツプフ
ロツプのクロツク入力までの遅延時間の違いを少なくし
て、クロツクスキユーを減少させている。
数のフリツプフロツプに対してそれぞれクロツク信号を
給電する複数のクロツク駆動回路の遅延時間のばらつき
を小さくして、クロツクスキユーを小さくする必要があ
る。クロツクスキユーを小さくする方法としては、例え
ば1987年アイ・エス・エス・シー・シー講演論文集、86
頁から87頁（1987ISSCC Digest of technical papers,p
p.86−87）に示されているようなクロツク給電方法が知
られている。ここでは、論理装置内の多数のフリツプフ
ロツプにクロツク信号を給電するために、クロツク信号
を多段のバツフア回路を通して分配し、各段のフアンア
ウト数、配線長を揃えることにより、個々のフリツプフ
ロツプのクロツク入力までの遅延時間の違いを少なくし
て、クロツクスキユーを減少させている。
フリツプフロツプの入力クロツクを発生するクロツク
給電系最終段のクロツク駆動回路は、そのフリツプフロ
ツプにデータをセツトする各種の条件信号とのANDをと
る必要があり、例えば第２図で後述するように、入力数
の異なる各種の論理回路を使用する必要がある。上記従
来技術は、最終段のクロツク駆動回路の無負荷遅延時間
を除いて、他のクロツク給電系の遅延時間の設計上のば
らつきを減少することができ、遅延時間のばらつきを半
導体の製造ばらつきの範囲内に収めることができた。し
かし、半導体の製造ばらつきも減少させて、論理装置を
さらに高速化しようとするときには、論理機能に応じた
入力数をもつクロツク給電系最終段のクロツク駆動回路
の信号遅延時間のばらつきが問題になる。
給電系最終段のクロツク駆動回路は、そのフリツプフロ
ツプにデータをセツトする各種の条件信号とのANDをと
る必要があり、例えば第２図で後述するように、入力数
の異なる各種の論理回路を使用する必要がある。上記従
来技術は、最終段のクロツク駆動回路の無負荷遅延時間
を除いて、他のクロツク給電系の遅延時間の設計上のば
らつきを減少することができ、遅延時間のばらつきを半
導体の製造ばらつきの範囲内に収めることができた。し
かし、半導体の製造ばらつきも減少させて、論理装置を
さらに高速化しようとするときには、論理機能に応じた
入力数をもつクロツク給電系最終段のクロツク駆動回路
の信号遅延時間のばらつきが問題になる。
本発明の目的は、必要に応じた種々の論理機能を実現
でき、回路間の遅延時間のばらつきを減少することので
きるクロツク駆動回路およびその使用方法を提供するこ
とにある。
でき、回路間の遅延時間のばらつきを減少することので
きるクロツク駆動回路およびその使用方法を提供するこ
とにある。
上記目的を達成するために、本発明では、論理装置に
必要な出力クロツクの生成論理を異にする複数のクロツ
ク駆動回路において、各クロツク駆動回路の論理回路部
をFET（Field Effect Transistor）で構成し、電源端子
と出力端子間、およびグランド端子と出力端子間に縦続
接続されるFETの接続段数を各クロツク駆動回路で等し
くなるようにしたことを特徴とする。本発明において
は、出力クロツクの生成条件信号が少ないクロツク駆動
回路は、条件信号数が多い他のクロツク駆動回路と上記
FET接続段数を合せるために、上記縦続接続部分に段数
調整用のFETを含む。また、上記縦続接続された複数のF
ETのうち、出力端子に近いFETをクロツク信号入力用と
し、それ以外のFETを条件信号用に割り当て、段数調整
のために挿入されたFETのゲートには、例えば半導体集
積回路の基板電位であるVssを与える。
必要な出力クロツクの生成論理を異にする複数のクロツ
ク駆動回路において、各クロツク駆動回路の論理回路部
をFET（Field Effect Transistor）で構成し、電源端子
と出力端子間、およびグランド端子と出力端子間に縦続
接続されるFETの接続段数を各クロツク駆動回路で等し
くなるようにしたことを特徴とする。本発明において
は、出力クロツクの生成条件信号が少ないクロツク駆動
回路は、条件信号数が多い他のクロツク駆動回路と上記
FET接続段数を合せるために、上記縦続接続部分に段数
調整用のFETを含む。また、上記縦続接続された複数のF
ETのうち、出力端子に近いFETをクロツク信号入力用と
し、それ以外のFETを条件信号用に割り当て、段数調整
のために挿入されたFETのゲートには、例えば半導体集
積回路の基板電位であるVssを与える。
本発明によれば、上記構成により、どの論理機能のク
ロツク駆動回路も、その論理をとるための回路の負荷容
量を充放電するパス中に含まれるFETの段数が等しくな
つているため、遅延時間のばらつきを小さくすることが
できる。さらに、電源またはグランド端子と出力端子と
の間に縦列接続されたFETのうち、出力端子に近い方のF
ETをクロツク信号入力用とし、そのゲート電極をクロツ
ク信号入力ピンに接続することにより、クロツク信号が
変化してクロツク駆動回路の出力が変化するとき、拡散
容量を充放電する拡散領域の面積のばらつきを小さく
し、遅延時間のばらつきを更に減少できるようにしてい
る。
ロツク駆動回路も、その論理をとるための回路の負荷容
量を充放電するパス中に含まれるFETの段数が等しくな
つているため、遅延時間のばらつきを小さくすることが
できる。さらに、電源またはグランド端子と出力端子と
の間に縦列接続されたFETのうち、出力端子に近い方のF
ETをクロツク信号入力用とし、そのゲート電極をクロツ
ク信号入力ピンに接続することにより、クロツク信号が
変化してクロツク駆動回路の出力が変化するとき、拡散
容量を充放電する拡散領域の面積のばらつきを小さく
し、遅延時間のばらつきを更に減少できるようにしてい
る。
〔実施例〕 以下、本発明の一実施例を図面により説明する。
まずはじめに、クロツク発生条件を異にするクロツク
駆動回路の１例について第２図を参照して説明する。第
２図において、１は３−１入力のAND−OR−インバータ
回路とインバータ回路、２は３−２−１入力のAND−OR
−インバータ回路とインバータ回路の２段構成のクロツ
ク駆動回路である。クロツク駆動回路１は、入力101,10
2,103にそれぞれクロツク信号とフリツプフロツプの二
つのデータセツト条件を入力する。これらのAND出力
と、LSIを診断するときにフリツプフロツプに診断デー
タをセツトするための診断クロツク入力104のNORをと
り、その出力106を出力バツフアであるインバータ回路
を介して105に出力する。一方、クロツク駆動回路２
は、フリツプフロツプにデータをセツトするタイミング
が二つある場合に使用される。第１のAND回路の入力20
1,202,203には、それぞれ第１のクロツク信号と二つの
データセツト条件が入力される。また、第２のAND回路
の入力204,205には、第２のクロツク信号とデータセツ
ト条件が入力される。この二つのAND回路出力と、LSIを
診断するときにフリツプフロツプに診断データをセツト
するための診断クロツク入力206のNORをとり、その出力
208を出力バツフアであるインバータ回路を介して207に
出力する。
駆動回路の１例について第２図を参照して説明する。第
２図において、１は３−１入力のAND−OR−インバータ
回路とインバータ回路、２は３−２−１入力のAND−OR
−インバータ回路とインバータ回路の２段構成のクロツ
ク駆動回路である。クロツク駆動回路１は、入力101,10
2,103にそれぞれクロツク信号とフリツプフロツプの二
つのデータセツト条件を入力する。これらのAND出力
と、LSIを診断するときにフリツプフロツプに診断デー
タをセツトするための診断クロツク入力104のNORをと
り、その出力106を出力バツフアであるインバータ回路
を介して105に出力する。一方、クロツク駆動回路２
は、フリツプフロツプにデータをセツトするタイミング
が二つある場合に使用される。第１のAND回路の入力20
1,202,203には、それぞれ第１のクロツク信号と二つの
データセツト条件が入力される。また、第２のAND回路
の入力204,205には、第２のクロツク信号とデータセツ
ト条件が入力される。この二つのAND回路出力と、LSIを
診断するときにフリツプフロツプに診断データをセツト
するための診断クロツク入力206のNORをとり、その出力
208を出力バツフアであるインバータ回路を介して207に
出力する。
第１図は、上記第２図のクロツク駆動回路1,2の論理
機能を実現するために適用された本発明の一実施例を示
すCMOS回路である。符号３から20はPMOSFET、21から34
はNMOSFETであり、ノード101から106、および201から20
8は、それぞれ第２図の入出力端子に相当する。Vddは電
源電圧、Vssはグランドであり、クロツク駆動回路１の
論理機能を実現するために、ノード107はVssの電位に接
続される。ここで、PMOSFET5は、クロツク駆動回路１の
論理機能を実現する上では不要な素子であるが、本発明
では、、Vddからノード106までの間に存在するPMOSFET5
〜７の縦列接続段数を、クロツク駆動回路２のVddから
ノード208までの間に存在するPMOSFET15〜17の縦列接続
段数と同じにするために挿入されている。NMOSFET21
は、第５図で後述するクロツク駆動回路１のレイアウト
図から分かるように、これを省いてもセル面積は変わら
ないため、本実施例では、例えば第３図に示すクロツク
駆動回路の如く、高い論理機能を得るために挿入されて
いる。論理機能を増す必要が全くなければ上記NMOSFET2
1は省いてよい。一方、クロツク駆動回路２では、第１
図の論理機能を実現するために、ノード209がVddの電位
に接続される。上記Vddから与えられるNMOSFET30は、ク
ロツク駆動回路２の論理機能を実現するためには不要で
あるが、本発明では、ノード208からVssまでの間に存在
するNMOSFET28〜30の縦列接続段数を、NMOSFET31〜33の
縦列接続段数、およびクロツク駆動回路１におけるノー
ド106からVssまでの間に存在するNMOSFET23〜25の縦列
接続段数と同じにするために挿入している。PMOSFET11
は、第６図で後述するクロツク駆動回路２のレイアウト
図から分かるように、これを省いてもセル面積は変わら
ないため、本実施例では、例えば第４図に示すクロツク
駆動回路の如く、更に論理機能を増すために挿入されて
いる。論理機能を増す必要が全くなければPMOSFET11は
省略できる。以上の如く、本発明によればクロツク駆動
回路の論理をとるための各AND−OR−インバータ回路に
おいて、クロツク信号が変化して出力が切り替わるとき
負荷容量を充放電するパスのFETの段数を同一にして抵
抗値を合せてあるため、その遅延時間をほぼ揃えること
ができる。
機能を実現するために適用された本発明の一実施例を示
すCMOS回路である。符号３から20はPMOSFET、21から34
はNMOSFETであり、ノード101から106、および201から20
8は、それぞれ第２図の入出力端子に相当する。Vddは電
源電圧、Vssはグランドであり、クロツク駆動回路１の
論理機能を実現するために、ノード107はVssの電位に接
続される。ここで、PMOSFET5は、クロツク駆動回路１の
論理機能を実現する上では不要な素子であるが、本発明
では、、Vddからノード106までの間に存在するPMOSFET5
〜７の縦列接続段数を、クロツク駆動回路２のVddから
ノード208までの間に存在するPMOSFET15〜17の縦列接続
段数と同じにするために挿入されている。NMOSFET21
は、第５図で後述するクロツク駆動回路１のレイアウト
図から分かるように、これを省いてもセル面積は変わら
ないため、本実施例では、例えば第３図に示すクロツク
駆動回路の如く、高い論理機能を得るために挿入されて
いる。論理機能を増す必要が全くなければ上記NMOSFET2
1は省いてよい。一方、クロツク駆動回路２では、第１
図の論理機能を実現するために、ノード209がVddの電位
に接続される。上記Vddから与えられるNMOSFET30は、ク
ロツク駆動回路２の論理機能を実現するためには不要で
あるが、本発明では、ノード208からVssまでの間に存在
するNMOSFET28〜30の縦列接続段数を、NMOSFET31〜33の
縦列接続段数、およびクロツク駆動回路１におけるノー
ド106からVssまでの間に存在するNMOSFET23〜25の縦列
接続段数と同じにするために挿入している。PMOSFET11
は、第６図で後述するクロツク駆動回路２のレイアウト
図から分かるように、これを省いてもセル面積は変わら
ないため、本実施例では、例えば第４図に示すクロツク
駆動回路の如く、更に論理機能を増すために挿入されて
いる。論理機能を増す必要が全くなければPMOSFET11は
省略できる。以上の如く、本発明によればクロツク駆動
回路の論理をとるための各AND−OR−インバータ回路に
おいて、クロツク信号が変化して出力が切り替わるとき
負荷容量を充放電するパスのFETの段数を同一にして抵
抗値を合せてあるため、その遅延時間をほぼ揃えること
ができる。
本発明によれば、クロツク駆動回路のAND−OR−イン
バータ回路の負荷容量の一部である自分自身の拡散容量
ばらつきも小さくできる。
バータ回路の負荷容量の一部である自分自身の拡散容量
ばらつきも小さくできる。
第５図，第６図はそれぞれ第１図のクロツク駆動回路
1,2のLSIレイアウト図である。図において50はゲート電
極、51から70はＰ型拡散領域、71から86はＮ型拡散領
域、87は金属配線、88は拡散領域またはゲート電極と金
属配線とを接続するコンタクト部である。ゲート電極50
に付した符号101〜107、および201〜209はそれぞれ第１
図に示したノードの位置を示す。第５図，第６図によ
り、クロツク駆動回路のクロツク入力信号が変化すると
きに充放電が必要となるFETの拡散容量の領域について
説明する。
1,2のLSIレイアウト図である。図において50はゲート電
極、51から70はＰ型拡散領域、71から86はＮ型拡散領
域、87は金属配線、88は拡散領域またはゲート電極と金
属配線とを接続するコンタクト部である。ゲート電極50
に付した符号101〜107、および201〜209はそれぞれ第１
図に示したノードの位置を示す。第５図，第６図によ
り、クロツク駆動回路のクロツク入力信号が変化すると
きに充放電が必要となるFETの拡散容量の領域について
説明する。
クロツク駆動回路１では、クロツク入力信号は、Vdd,
Vssとノード106との間に縦列接続されたFETのうち、ノ
ード106に近い方のPMOSFET7およびNMOSFET23のゲート電
極、すなわち入力101に入力される。クロツク入力101が
変化するとき、入力102と103はVddの電位、入力104と10
7はVssの電位にある。従つて、PMOSFET5と６、NMOSFET2
4と25とが導通し、PMOSFET3と４、NMOSFET21と22が遮断
しており、拡散領域56,55,54,52および58はVddの電位
に、拡散領域76,74,73および72はVssの電位になつてい
る。故に、クロツク入力101が変化するとき、電位が変
化する拡散領域は51,53,71,75,57,59および77である。
このうち拡散領域51,53,71,75の拡散容量は、クロツク
入力101がVssからVddの電位に変化するとき、NMOSFET2
3,24または25を通じて充放電され、クロツク入力101がV
ddがVssの電位に変化するとき、PMOSFET5,6,7を通じて
充放電される。拡散領域57,59および77の拡散容量は、
ノード106がVddからVssの電位に変化するとき、PMOSFET
8,9,10を通じて充放電し、ノード106がVssからVddの電
位に変化するとき、NMOSFET26を通じて充放電する。
Vssとノード106との間に縦列接続されたFETのうち、ノ
ード106に近い方のPMOSFET7およびNMOSFET23のゲート電
極、すなわち入力101に入力される。クロツク入力101が
変化するとき、入力102と103はVddの電位、入力104と10
7はVssの電位にある。従つて、PMOSFET5と６、NMOSFET2
4と25とが導通し、PMOSFET3と４、NMOSFET21と22が遮断
しており、拡散領域56,55,54,52および58はVddの電位
に、拡散領域76,74,73および72はVssの電位になつてい
る。故に、クロツク入力101が変化するとき、電位が変
化する拡散領域は51,53,71,75,57,59および77である。
このうち拡散領域51,53,71,75の拡散容量は、クロツク
入力101がVssからVddの電位に変化するとき、NMOSFET2
3,24または25を通じて充放電され、クロツク入力101がV
ddがVssの電位に変化するとき、PMOSFET5,6,7を通じて
充放電される。拡散領域57,59および77の拡散容量は、
ノード106がVddからVssの電位に変化するとき、PMOSFET
8,9,10を通じて充放電し、ノード106がVssからVddの電
位に変化するとき、NMOSFET26を通じて充放電する。
一方、クロツク駆動回路２では、第１のクロツク入力
信号は第６図のVdd,Vssとノード208との間に縦列接続さ
れたFETのうち、ノード208に近い方のPMOSFET17とNMOSF
ET31のゲート電極、すなわち入力201に入力される。第
２のクロツク入力信号は、Vdd,Vssとノード208との間に
縦列接続されたFETのうち、ノード208に近い方のPMOSFE
T16とNMOSFET28のゲート電極、すなわち入力204に接続
される。第１のクロツク入力201が変化するとき、入力2
02と203はVddの電位入力204と206はVssの電位にある。
従つて、PMOSFET15と16、NMOSFET23と33が導通し、PMOS
FET12と14、NMOSFET27と28が遮断しており、拡散領域6
7,66,65,64,63,61および69はVddの電位に、拡散領域85,
81,80および79はVssの電位になつている。また、拡散領
域83と82はゲート電極204により絶縁されている。故
に、クロツク入力201が変化するときに電位が変化する
拡散領域は60,62,78,84,68,70および86である。このう
ち、拡散領域60,62,78および84の拡散容量は、クロツク
入力201がVssからVddの電位に変化するとき、NMOSFET3
1,32,33を通じて充放電され、クロツク入力201がVddか
らVssの電位に変化するとき、PMOSFET15,16,17を通じて
充放電される。拡散領域68,70,86の拡散容量は、ノード
208がVddからVssの電位に変化するとき、PMOSFET18,192
0を通じて充放電され、ノード208がVssからVddの電位に
変化するとき、NMOSFET34を通じて充放電される。以上
の如く、本発明の構成によれば、クロツク駆動回路１の
クロツク入力101が変化するときに充放電が必要なFETの
拡散容量の拡散領域の大きさと、クロツク駆動回路２の
第１のクロツク入力201が変化するときに充放電が必要
なFETの拡散容量の拡散領域の大きさを等しくできる。
信号は第６図のVdd,Vssとノード208との間に縦列接続さ
れたFETのうち、ノード208に近い方のPMOSFET17とNMOSF
ET31のゲート電極、すなわち入力201に入力される。第
２のクロツク入力信号は、Vdd,Vssとノード208との間に
縦列接続されたFETのうち、ノード208に近い方のPMOSFE
T16とNMOSFET28のゲート電極、すなわち入力204に接続
される。第１のクロツク入力201が変化するとき、入力2
02と203はVddの電位入力204と206はVssの電位にある。
従つて、PMOSFET15と16、NMOSFET23と33が導通し、PMOS
FET12と14、NMOSFET27と28が遮断しており、拡散領域6
7,66,65,64,63,61および69はVddの電位に、拡散領域85,
81,80および79はVssの電位になつている。また、拡散領
域83と82はゲート電極204により絶縁されている。故
に、クロツク入力201が変化するときに電位が変化する
拡散領域は60,62,78,84,68,70および86である。このう
ち、拡散領域60,62,78および84の拡散容量は、クロツク
入力201がVssからVddの電位に変化するとき、NMOSFET3
1,32,33を通じて充放電され、クロツク入力201がVddか
らVssの電位に変化するとき、PMOSFET15,16,17を通じて
充放電される。拡散領域68,70,86の拡散容量は、ノード
208がVddからVssの電位に変化するとき、PMOSFET18,192
0を通じて充放電され、ノード208がVssからVddの電位に
変化するとき、NMOSFET34を通じて充放電される。以上
の如く、本発明の構成によれば、クロツク駆動回路１の
クロツク入力101が変化するときに充放電が必要なFETの
拡散容量の拡散領域の大きさと、クロツク駆動回路２の
第１のクロツク入力201が変化するときに充放電が必要
なFETの拡散容量の拡散領域の大きさを等しくできる。
次に、第２のクロツク入力204が変化するときに電位
が変化する拡散領域について説明する。この場合、入力
205と209はVddの電位、入力201と206はVssの電位にあ
る。従つて、PMOSFET15と17、NMOSFET29と30が導通、PM
OSFET11と13、NMOSFET27と31が遮断しており、拡散領域
67,66,64および69はVddの電位に、拡散領域85,81,82お
よび83はVssの電位になつている。また、拡散領域79と8
0とはゲート電極201により絶縁されている。故に、クロ
ツク入力204が変化するときに電位が変化する拡散領域
は60,61,62,63,65,78,84,68,70および86である。このう
ち拡散領域60,61,62,63,65,78および84の拡散容量は、
クロツク入力204がVssからVddの電位に変化するとき、N
MOSFET28,29,30を通じて充放電され、クロツク入力204
がVddからVssの電位に変化するとき、PMOSFET15,16,17
を通じて充放電される。拡散領域68,70および86の拡散
容量は、ノード208がVddからVssの電位に変化するとき
にPMOSFET18,19,20を通じて充放電され、ノード208がVs
sからVddの電位に変化するときにNMOSFET34を通じて充
放電される。
が変化する拡散領域について説明する。この場合、入力
205と209はVddの電位、入力201と206はVssの電位にあ
る。従つて、PMOSFET15と17、NMOSFET29と30が導通、PM
OSFET11と13、NMOSFET27と31が遮断しており、拡散領域
67,66,64および69はVddの電位に、拡散領域85,81,82お
よび83はVssの電位になつている。また、拡散領域79と8
0とはゲート電極201により絶縁されている。故に、クロ
ツク入力204が変化するときに電位が変化する拡散領域
は60,61,62,63,65,78,84,68,70および86である。このう
ち拡散領域60,61,62,63,65,78および84の拡散容量は、
クロツク入力204がVssからVddの電位に変化するとき、N
MOSFET28,29,30を通じて充放電され、クロツク入力204
がVddからVssの電位に変化するとき、PMOSFET15,16,17
を通じて充放電される。拡散領域68,70および86の拡散
容量は、ノード208がVddからVssの電位に変化するとき
にPMOSFET18,19,20を通じて充放電され、ノード208がVs
sからVddの電位に変化するときにNMOSFET34を通じて充
放電される。
第７図と第８図は、本発明との比較のために、本発明
のようにクロツク入力を固定していない回路の構成図と
そのレイアウト図を示す。第７図の回路は、第１図のク
ロツク駆動回路２と全く同じ第４図の論理機能を持つ
が、第２のクロツク信号を入力するFETが第１図のクロ
ツク駆動回路２とは逆に、Vdd,Vssに近い所においてあ
る。第７図の回路のレイアウトを示す第８図を第６図と
比較すると、ゲート電極50に対するノード204,205,206,
209の位置、金属配線87、コンタクト部88の位置が異な
る。
のようにクロツク入力を固定していない回路の構成図と
そのレイアウト図を示す。第７図の回路は、第１図のク
ロツク駆動回路２と全く同じ第４図の論理機能を持つ
が、第２のクロツク信号を入力するFETが第１図のクロ
ツク駆動回路２とは逆に、Vdd,Vssに近い所においてあ
る。第７図の回路のレイアウトを示す第８図を第６図と
比較すると、ゲート電極50に対するノード204,205,206,
209の位置、金属配線87、コンタクト部88の位置が異な
る。
第８図のレイアウトによれば、第１のクロツク入力20
1が変化するとき、入力202と203はVddの電位、入力204
と206はVssの電位にある。従つて、PMOSFET15と16、NMO
SFET32と33は導通、PMOSFET12と14、NMOSFET27と28は遮
断しており、拡散領域67,65,66,64,63,61および69はVdd
の電位に、拡散領域85,81,80および79はVssの電位にな
つている。故に、クロツク入力201が変化するときに電
位変化する拡散領域は60,62,78,82,68,70および86であ
る。また、入力209と205がVddの電位にあれば、拡散領
域83,84もクロツク入力201の変化に伴つて電位が変化す
る。入力209と205がVssの電位にあれば、拡散領域83と8
4は絶縁されている。このうち、拡散領域60,62,78およ
び82と、入力209,205がVddの電位にあれば、拡散領域83
と84の拡散容量はクロツク入力201がVssからVddの電位
に変化するときNMOSFET31,32,33を通じて充放電され、
クロツク入力201がVddからVssの電位に変化するときにP
MOSFET15,16,17を通じて充放電される。拡散領域68,70,
86の拡散容量は、ノード208がVddからVssの電位に変化
するときにPMOSFET18,19,20を通じて充放電され、ノー
ド208がVssからVddの電位に変化するときにNMOSFET34を
通じて充放電される。
1が変化するとき、入力202と203はVddの電位、入力204
と206はVssの電位にある。従つて、PMOSFET15と16、NMO
SFET32と33は導通、PMOSFET12と14、NMOSFET27と28は遮
断しており、拡散領域67,65,66,64,63,61および69はVdd
の電位に、拡散領域85,81,80および79はVssの電位にな
つている。故に、クロツク入力201が変化するときに電
位変化する拡散領域は60,62,78,82,68,70および86であ
る。また、入力209と205がVddの電位にあれば、拡散領
域83,84もクロツク入力201の変化に伴つて電位が変化す
る。入力209と205がVssの電位にあれば、拡散領域83と8
4は絶縁されている。このうち、拡散領域60,62,78およ
び82と、入力209,205がVddの電位にあれば、拡散領域83
と84の拡散容量はクロツク入力201がVssからVddの電位
に変化するときNMOSFET31,32,33を通じて充放電され、
クロツク入力201がVddからVssの電位に変化するときにP
MOSFET15,16,17を通じて充放電される。拡散領域68,70,
86の拡散容量は、ノード208がVddからVssの電位に変化
するときにPMOSFET18,19,20を通じて充放電され、ノー
ド208がVssからVddの電位に変化するときにNMOSFET34を
通じて充放電される。
一方、第２のクロツク入力204が変化するとき、入力2
05と209はVddの電位、入力201と206はVssの電位にある
ため、PMOSFET15と17、NMOSFET29と30が導通、PMOSFET1
1と13、NMOSFET27と31が遮断している。この場合、Vdd
の電位にある拡散領域は、コンタクト部88によりVdd接
続されている65,67および69のみであり、Vssの電位にあ
る拡散領域は、コンタクト部88によりVss接続されてい
る81,85のみである。拡散領域79,80はゲート電極201に
より絶縁されている。故に、クロツク入力204が変化す
るときに電位が変化する拡散領域は60,61,62,63,64,66,
78,82,83,84,68,70,86であり、このうち、拡散領域60,6
1,62,63,64,66,78,82,83,84は、クロツク入力204がVss
からVddの電位に変化するとき、NMOSFET30,29,28を通じ
て充放電され、クロツク入力204がVddからVssの電位に
変化するとき、PMOSFET16,15,17を通じて充放電され
る。拡散領域68,70,86の拡散容量は、ノード208がVddか
らVssの電位に変化するときにPMOSFET18,19,20を通じて
充放電され、ノード208がVssからVddの電位に変化する
ときにNMOSFET34を通じて充放電される。
05と209はVddの電位、入力201と206はVssの電位にある
ため、PMOSFET15と17、NMOSFET29と30が導通、PMOSFET1
1と13、NMOSFET27と31が遮断している。この場合、Vdd
の電位にある拡散領域は、コンタクト部88によりVdd接
続されている65,67および69のみであり、Vssの電位にあ
る拡散領域は、コンタクト部88によりVss接続されてい
る81,85のみである。拡散領域79,80はゲート電極201に
より絶縁されている。故に、クロツク入力204が変化す
るときに電位が変化する拡散領域は60,61,62,63,64,66,
78,82,83,84,68,70,86であり、このうち、拡散領域60,6
1,62,63,64,66,78,82,83,84は、クロツク入力204がVss
からVddの電位に変化するとき、NMOSFET30,29,28を通じ
て充放電され、クロツク入力204がVddからVssの電位に
変化するとき、PMOSFET16,15,17を通じて充放電され
る。拡散領域68,70,86の拡散容量は、ノード208がVddか
らVssの電位に変化するときにPMOSFET18,19,20を通じて
充放電され、ノード208がVssからVddの電位に変化する
ときにNMOSFET34を通じて充放電される。
以上の如く、本発明によれば、クロツク駆動回路１の
クロツク入力101が変化するときに充放電すべきFET拡散
容量の拡散領域の大きさと、クロツク駆動回路２の第１
のクロツク入力201が変化するときに充放電が必要とな
るFET拡散容量の拡散領域の大きさを等しくできる。ま
た、第２のクロツク入力204が変化するときに充放電が
必要となるFETの拡散容量の拡散領域の大きさと、第１
のクロツク入力201が変化するときに充放電が必要とな
るFETの拡散容量の拡散領域の大きさとの差を、第７図
のようにクロツク入力位置を決めた場合に比べて小さく
できる。
クロツク入力101が変化するときに充放電すべきFET拡散
容量の拡散領域の大きさと、クロツク駆動回路２の第１
のクロツク入力201が変化するときに充放電が必要とな
るFET拡散容量の拡散領域の大きさを等しくできる。ま
た、第２のクロツク入力204が変化するときに充放電が
必要となるFETの拡散容量の拡散領域の大きさと、第１
のクロツク入力201が変化するときに充放電が必要とな
るFETの拡散容量の拡散領域の大きさとの差を、第７図
のようにクロツク入力位置を決めた場合に比べて小さく
できる。
本発明によれば、クロツク信号により出力が切替られ
るクロツク駆動回路において、各駆動回路の負荷容量を
充放電するパスに含まれるFET段数を等しくし、抵抗値
を合せることができる。さらに、各負荷容量のうち、自
分自身の拡散容量のばらつきを小さくでき、ゲート入力
容量は次第の回路を同じにすることにより同じにでき、
セル内配線容量は他の負荷容量に比べて無視できるた
め、論理機能の異なる複数のクロツク駆動回路におい
て、それぞれのクロツク入力から出力までの遅延時間を
ほぼ揃えることができる。
るクロツク駆動回路において、各駆動回路の負荷容量を
充放電するパスに含まれるFET段数を等しくし、抵抗値
を合せることができる。さらに、各負荷容量のうち、自
分自身の拡散容量のばらつきを小さくでき、ゲート入力
容量は次第の回路を同じにすることにより同じにでき、
セル内配線容量は他の負荷容量に比べて無視できるた
め、論理機能の異なる複数のクロツク駆動回路におい
て、それぞれのクロツク入力から出力までの遅延時間を
ほぼ揃えることができる。
さらに、クロツク入力が切り替わるときに充放電が必
要となる拡散容量および信号の遅延時間を小さくするこ
とができる。従つて半導体の製造ばらつきにより発生す
る遅延時間のばらつきの絶対値を小さくすることがで
き、クロツクスキユーを小さくできる。
要となる拡散容量および信号の遅延時間を小さくするこ
とができる。従つて半導体の製造ばらつきにより発生す
る遅延時間のばらつきの絶対値を小さくすることがで
き、クロツクスキユーを小さくできる。
本発明はCMOS型回路の実施例で説明したが、その他の
回路形式にも適用可能である。
回路形式にも適用可能である。
第１図（Ａ），（Ｂ）はそれぞれ本発明を適用したクロ
ツク駆動回路の１実施例を示す回路図、第２図はクロツ
ク駆動回路の一例を示す論理図、第３図と第４図はそれ
ぞれ第１図（Ａ），（Ｂ）に示したクロツク駆動回路に
対応する論理図、第５図と第６図はそれぞれ第１図
（Ａ），（Ｂ）のクロツク駆動回路のレイアウト図、第
７図は本発明との比較のために示した第１図（Ａ）のク
ロツク駆動回路と同じ論理機能を持つ従来方式による回
路の回路図、第８図は第７図に示した回路のLSiレイア
ウト図である。 1,2……クロツク駆動回路、３〜20……PMOSFET、21〜34
……NMOSFET、50……ゲート電極、51〜70……Ｐ型拡散
領域、71〜86……Ｎ型拡散領域、87……金属配線、88…
…コンタクト部、101,201,204……クロツク入力。
ツク駆動回路の１実施例を示す回路図、第２図はクロツ
ク駆動回路の一例を示す論理図、第３図と第４図はそれ
ぞれ第１図（Ａ），（Ｂ）に示したクロツク駆動回路に
対応する論理図、第５図と第６図はそれぞれ第１図
（Ａ），（Ｂ）のクロツク駆動回路のレイアウト図、第
７図は本発明との比較のために示した第１図（Ａ）のク
ロツク駆動回路と同じ論理機能を持つ従来方式による回
路の回路図、第８図は第７図に示した回路のLSiレイア
ウト図である。 1,2……クロツク駆動回路、３〜20……PMOSFET、21〜34
……NMOSFET、50……ゲート電極、51〜70……Ｐ型拡散
領域、71〜86……Ｎ型拡散領域、87……金属配線、88…
…コンタクト部、101,201,204……クロツク入力。
Claims (2)
- 【請求項１】条件信号の状態に応じて所定の論理に従つ
たクロツク信号を出力するクロツク駆動回路において、
上記論理を実行する回路部をFETで構成し、クロツク信
号出力端子と電源およびグランド間に縦続接続される上
記FETの段数がそれぞれ所定の段数となるように、上記
回路部に上記論理に関係しない段数調整用のFETを有す
ることを特徴とするクロツク駆動回路。 - 【請求項２】前記縦続接続された複数のFETのうち、ク
ロツク信号出力端子に近いFETをクロツク信号入力用と
したことを特徴とする第１請求項のクロツク駆動回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63008309A JP2574839B2 (ja) | 1988-01-20 | 1988-01-20 | クロック駆動回路 |
| US07/294,676 US4992682A (en) | 1988-01-20 | 1989-01-09 | Clock drive circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63008309A JP2574839B2 (ja) | 1988-01-20 | 1988-01-20 | クロック駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01185021A JPH01185021A (ja) | 1989-07-24 |
| JP2574839B2 true JP2574839B2 (ja) | 1997-01-22 |
Family
ID=11689550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63008309A Expired - Fee Related JP2574839B2 (ja) | 1988-01-20 | 1988-01-20 | クロック駆動回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4992682A (ja) |
| JP (1) | JP2574839B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6459318B1 (en) * | 2001-03-22 | 2002-10-01 | Hewlett-Packard Company | Programmable delay clock gaters |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6096914A (ja) * | 1983-10-31 | 1985-05-30 | Toshiba Corp | フリツプフロツプ回路 |
| US4710650A (en) * | 1986-08-26 | 1987-12-01 | American Telephone And Telegraph Company, At&T Bell Laboratories | Dual domino CMOS logic circuit, including complementary vectorization and integration |
| JPS63142719A (ja) * | 1986-12-04 | 1988-06-15 | Mitsubishi Electric Corp | ３ステ−ト付相補型ｍｏｓ集積回路 |
-
1988
- 1988-01-20 JP JP63008309A patent/JP2574839B2/ja not_active Expired - Fee Related
-
1989
- 1989-01-09 US US07/294,676 patent/US4992682A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01185021A (ja) | 1989-07-24 |
| US4992682A (en) | 1991-02-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |