JPS594890B2 - デイジタル回路 - Google Patents
デイジタル回路Info
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- JPS594890B2 JPS594890B2 JP48107735A JP10773573A JPS594890B2 JP S594890 B2 JPS594890 B2 JP S594890B2 JP 48107735 A JP48107735 A JP 48107735A JP 10773573 A JP10773573 A JP 10773573A JP S594890 B2 JPS594890 B2 JP S594890B2
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- voltage
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- output
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は異種チャンネル形の絶縁ゲート型電界効果トラ
ンジスタ（Ｉｎ５ｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ
Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｅｒ以下ＩＧＦＥＴと
いう。
ンジスタ（Ｉｎ５ｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ
Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｅｒ以下ＩＧＦＥＴと
いう。
）を用いた電圧レベルシフト回路に関する。
一般にディジタル論理システムにおいては、論理振幅の
変換を行なう必要性がしばしば生じる。
変換を行なう必要性がしばしば生じる。
例えば低論理レベルで動作する論理回路の出力を高論理
レベルで動作する論理回路へ入力する場合カ生スる。
レベルで動作する論理回路へ入力する場合カ生スる。
この場合、仲介後として電圧レベルシフト回路が使用せ
られる。
られる。
一般に第１図、第２図、第３図に示されるごとき電圧レ
ベルシフト回路は周知である。
ベルシフト回路は周知である。
このような電圧レベルシフト回路は、いずれも負荷抵抗
並びにドライバートランジスタを、電源端子と基準（ア
ース）端子との間に直列接続したものである。
並びにドライバートランジスタを、電源端子と基準（ア
ース）端子との間に直列接続したものである。
上記電源電圧レベルよりも低い電圧レベルで動作する論
理回路（図示しない。
理回路（図示しない。
）の出力を上記レベルシフト回路の入力端子に印加すれ
ば、このレベルシフト回路が有するインバータ機能によ
り、このレベルシフト回路の出力にはこのレベルシフト
回路を動かす電源レベルに従うレベルシフトされた電圧
を出力することができる。
ば、このレベルシフト回路が有するインバータ機能によ
り、このレベルシフト回路の出力にはこのレベルシフト
回路を動かす電源レベルに従うレベルシフトされた電圧
を出力することができる。
しかしながら、第１図、第２図、第３図に示される従来
の電圧レベルシフト回路においては、ドライバートラン
ジスタが’ＯＮ”すると電源端子より基準端子へ多くの
電流を流し込んでしまい、消費電力を犬にしてしまうと
いう欠点がある。
の電圧レベルシフト回路においては、ドライバートラン
ジスタが’ＯＮ”すると電源端子より基準端子へ多くの
電流を流し込んでしまい、消費電力を犬にしてしまうと
いう欠点がある。
この発明の目的は、上記したような従来のレベルシフト
回路の欠点を除去し、消費電力を”小″とすることが可
能な電圧レベルシフト回路を提供することにある。
回路の欠点を除去し、消費電力を”小″とすることが可
能な電圧レベルシフト回路を提供することにある。
この発明は、［第１電圧ＶＤＤｔが供給される第１電源
端子と、上記第１電圧ＶＤ旧と異なる第２電圧ｖＤＤ２
が供給される第２電源端子と、基準電位が供給される基
準電圧端子と、第１出力端子と、第２出力端子と、第１
入力端子と、第２入力端子と、上記第１電圧ＶＤＤｔを
使用して駆動せられる第１インバータと、上記第１電圧
ＶＤＤｔを使用して駆動せられる第２インバータと、上
記第２電源端子と上記第１出力端子との間に直列接続さ
れた第１導電形の第１１ＧＦＥＴと、上記第２電源端子
と上記第２出力端子と（ハ）間に直列接続された第１導
電形の第２ ＩＧＦＥＴと、上記第１出力端子と上記基
準電圧端子との間に形成され且つ多入力端子を有する第
１論理回路と、上記第２出力端子と上記基準電圧端子と
の間に形成され且つ多入力端子を有する第２論理回路と
、上記第１１ＧＦＥＴのゲートと上記第２出力端子を接
続する手段と、上記第２ＩＧＦＥＴのゲートと上記第１
出力端子とを接続する手段と、上記第１入力端子を上記
第１インバータの入力端子に接続する手段と、上記第２
入力端子を上記第２インバータの入力端子に接続する手
段と、上記第１及び第２インバータの各入出力Ａ、Ａ、
Ｂ、Ｂを上記第１論理回路の多入力端子に供給する手段
と、上記第１及び第２インバータの各入出力Ａ、λ、Ｂ
、Ｂを上記第２論理回路の多入力端子に供給する手段と
、を具備する。
端子と、上記第１電圧ＶＤ旧と異なる第２電圧ｖＤＤ２
が供給される第２電源端子と、基準電位が供給される基
準電圧端子と、第１出力端子と、第２出力端子と、第１
入力端子と、第２入力端子と、上記第１電圧ＶＤＤｔを
使用して駆動せられる第１インバータと、上記第１電圧
ＶＤＤｔを使用して駆動せられる第２インバータと、上
記第２電源端子と上記第１出力端子との間に直列接続さ
れた第１導電形の第１１ＧＦＥＴと、上記第２電源端子
と上記第２出力端子と（ハ）間に直列接続された第１導
電形の第２ ＩＧＦＥＴと、上記第１出力端子と上記基
準電圧端子との間に形成され且つ多入力端子を有する第
１論理回路と、上記第２出力端子と上記基準電圧端子と
の間に形成され且つ多入力端子を有する第２論理回路と
、上記第１１ＧＦＥＴのゲートと上記第２出力端子を接
続する手段と、上記第２ＩＧＦＥＴのゲートと上記第１
出力端子とを接続する手段と、上記第１入力端子を上記
第１インバータの入力端子に接続する手段と、上記第２
入力端子を上記第２インバータの入力端子に接続する手
段と、上記第１及び第２インバータの各入出力Ａ、Ａ、
Ｂ、Ｂを上記第１論理回路の多入力端子に供給する手段
と、上記第１及び第２インバータの各入出力Ａ、λ、Ｂ
、Ｂを上記第２論理回路の多入力端子に供給する手段と
、を具備する。
」ことを特徴とする電圧レベルシフト回路である。
すなわちこの発明では、上記のように接続構成された、
第１インバータ、第２インバータ、第１１ＧＦＥＴ、第
２ＩＧＦＥＴ、多入力第１論理回路、多入力第２論理回
路を備えているので、上記第１出力端子あるいは上記第
２出力端子より、上記第２電圧レベルに従うシフト電圧
を取り出すことができ、且つ消費電力も小さい、目的と
する電圧レベルシフト回路を得ることができる。
第１インバータ、第２インバータ、第１１ＧＦＥＴ、第
２ＩＧＦＥＴ、多入力第１論理回路、多入力第２論理回
路を備えているので、上記第１出力端子あるいは上記第
２出力端子より、上記第２電圧レベルに従うシフト電圧
を取り出すことができ、且つ消費電力も小さい、目的と
する電圧レベルシフト回路を得ることができる。
この発明による代表的一実施例は第６図に示されている
。
。
さて、第６図に示された、この発明の電圧レベルシフト
回路をよりよく理解するために、この発明の基本的な考
え方について、第４図及び第５図に示された電圧レベル
シフト回路を用いて説明する。
回路をよりよく理解するために、この発明の基本的な考
え方について、第４図及び第５図に示された電圧レベル
シフト回路を用いて説明する。
まず第４図に示された電圧レベルシフト回路について説
明すれば、１４と１５とはエンハンスメント形Ｐチャン
ネル絶縁ゲート電界効果トランジスタで、１６と１７と
は前記のとは導電形を異にするエンハンスメント形Ｎチ
ャンネル絶縁ゲート電界効果トランジスタである。
明すれば、１４と１５とはエンハンスメント形Ｐチャン
ネル絶縁ゲート電界効果トランジスタで、１６と１７と
は前記のとは導電形を異にするエンハンスメント形Ｎチ
ャンネル絶縁ゲート電界効果トランジスタである。
信号入力端子１１の一方は接地され、他方はトランジス
タ１６のゲートとインバータ１３０入力側である接続点
１２に接続される。
タ１６のゲートとインバータ１３０入力側である接続点
１２に接続される。
前記インバータ１３の出力側はトランジスタ１７のゲー
トに接続される。
トに接続される。
なお前記インバータ１３は電源ｖＤＤ１と接地とに接続
される。
される。
トランジスタ１６．１７のソースは接地され、トランジ
スタ１４，１５のソースは電源ＶＤＤ２に接続される。
スタ１４，１５のソースは電源ＶＤＤ２に接続される。
接続点（第１の出力端子）１８はトランジスタ１４．１
６のドレインに接続されると共にトランジスタ１５のゲ
ートに接続され、さらに出力端子１９の一方に接続され
る。
６のドレインに接続されると共にトランジスタ１５のゲ
ートに接続され、さらに出力端子１９の一方に接続され
る。
出力端子１９の他方は接地される。
接続点（第２の出力端子）２０はトランジスタ１５．１
７のドレインに接続されると共にトランジスタ１４のゲ
ートに接続され、さらに出力端子２１の一方に接続され
る。
７のドレインに接続されると共にトランジスタ１４のゲ
ートに接続され、さらに出力端子２１の一方に接続され
る。
出力端子２１の他方は接地される。
上記第４図に示された回路の動作は次のとおりである。
入力端子１１に入力信号を印加すると、出力端子１９か
らは入力信号とは逆極性の振幅変換された出力信号が得
られる。
らは入力信号とは逆極性の振幅変換された出力信号が得
られる。
又出力端子２１からは入力信号と同極性の振幅変換され
た出力信号が得られる。
た出力信号が得られる。
ここでこの回路の初期状態を設定する。
トランジスタ１５．１６がＯＦＦ”状態で、トランジス
タ１４．１７が゛ＯＮ″状態とする。
タ１４．１７が゛ＯＮ″状態とする。
この状態は入力信号が低レベルで、出力端子１９の出力
信号が高レベル、出力端子２１の出力信号が低レベルの
状態に相当する。
信号が高レベル、出力端子２１の出力信号が低レベルの
状態に相当する。
次に入力信号が低レベルから高レベルに変化する過渡状
態を考えると、まず最初にトランジスタ１６が”ＯＮ”
状態に、トランジスタ１７が”ＯＦＦ”状態にそれぞれ
反転する。
態を考えると、まず最初にトランジスタ１６が”ＯＮ”
状態に、トランジスタ１７が”ＯＦＦ”状態にそれぞれ
反転する。
したがってこの瞬間トランジスタ１４．１６が同時にＯ
Ｎ”状態となる。
Ｎ”状態となる。
この瞬間に接続点１８の電圧が次の（１）式を満足すれ
ば、トランジスタ１５は直ちに”ＯＮ”状態に反転する
。
ば、トランジスタ１５は直ちに”ＯＮ”状態に反転する
。
したがってトランジスタ１１はすでに”ＯＦＦ”状態に
反転しているから、トランジスタ１４はＯＦＦ”状態に
反転して定常状態となる。
反転しているから、トランジスタ１４はＯＦＦ”状態に
反転して定常状態となる。
ことに、
Ｒｏｎｌ ６ ： トランジスタ１６の飽和抵抗Ｒｏｎ
１４ ： トランジスタ１４の飽和抵抗ＲＧｓ１５：）
ランジスタ１５を飽和状態にさせるに必要なトランジス
タ１５のゲート・ソース間電圧 すなわちトランジスタ１４．１７が”ＯＦＦ”状態で、
トランジスタ１５．１６がＯＮ”状態となり、出力端子
１９に低レベル、出力端子２１に高レベルの出力信号が
得られる。
１４ ： トランジスタ１４の飽和抵抗ＲＧｓ１５：）
ランジスタ１５を飽和状態にさせるに必要なトランジス
タ１５のゲート・ソース間電圧 すなわちトランジスタ１４．１７が”ＯＦＦ”状態で、
トランジスタ１５．１６がＯＮ”状態となり、出力端子
１９に低レベル、出力端子２１に高レベルの出力信号が
得られる。
次に入力信号が高レベルから低レベルに変化する場合に
ついても、次の（２）式を満足すれば、トランジスタ１
４をＯＦＦ”状態からＯＮ”状態に反転させることがで
きる。
ついても、次の（２）式を満足すれば、トランジスタ１
４をＯＦＦ”状態からＯＮ”状態に反転させることがで
きる。
したがって定常状態では、トランジスタ１４．１７が”
ＯＮパ状態、トランジスタ１５．１６が”ＯＦＦ”状態
となり、出力端子１９に高レベル、出力端子２１に低レ
ベルの出力信号が得られる。
ＯＮパ状態、トランジスタ１５．１６が”ＯＦＦ”状態
となり、出力端子１９に高レベル、出力端子２１に低レ
ベルの出力信号が得られる。
ここに、
Ｒｏｎｌ ７ ： トランジスタ１７の飽和抵抗Ｒｏｎ
１５ ： ）ランジスタ１５の飽和抵抗ｖＧｓ １４：
トランジスタ１４を飽和状態にさせるに必要なトランジ
スタ１４のゲート・ソース間電圧 この結果トランジスタ１６．１７およびインバータ１３
を構成する電界効果トランジスタの閾値電圧の絶対値よ
りも高い閾値電圧の絶対値を有する電界効果トランジス
タ１４．１５を使用してｖＤＤｌ〈ｖＤＤ２とすれば、
入力端子１１に印加される論理振幅よりも大きい論理振
幅を出力端子１９．２１より取出すことが可能となる。
１５ ： ）ランジスタ１５の飽和抵抗ｖＧｓ １４：
トランジスタ１４を飽和状態にさせるに必要なトランジ
スタ１４のゲート・ソース間電圧 この結果トランジスタ１６．１７およびインバータ１３
を構成する電界効果トランジスタの閾値電圧の絶対値よ
りも高い閾値電圧の絶対値を有する電界効果トランジス
タ１４．１５を使用してｖＤＤｌ〈ｖＤＤ２とすれば、
入力端子１１に印加される論理振幅よりも大きい論理振
幅を出力端子１９．２１より取出すことが可能となる。
又この逆も可能であることは明らかである。
すなわち（１）と（２）式を満足すれば、ＶＤＤｌとｖ
ＤＤ２との設定より、論理振幅変換を行なうことができ
る。
ＤＤ２との設定より、論理振幅変換を行なうことができ
る。
又消費される電流は、トランジスタ１４．１５のスイッ
チング時間内の極めて短い時間に流れる電流のみとなる
から、スイッチング時間を短かくすることにより平均消
費電力を極度に小さくすることができる。
チング時間内の極めて短い時間に流れる電流のみとなる
から、スイッチング時間を短かくすることにより平均消
費電力を極度に小さくすることができる。
次に第５図に示された電圧レベルシフト回路について説
明する。
明する。
第５図のように、接続点１８とトランジスタ１４のドレ
インの間に、および接続点２０とトランジスタ１５０ド
レインの間に、それぞれ抵抗或は等価抵抗２２．２３を
挿入することにより、直列回路５，６を形成し、（１）
と（２）式のＲｏｎｌ４とＲｏｎｌ５の値を等制約に大
きくすることができる。
インの間に、および接続点２０とトランジスタ１５０ド
レインの間に、それぞれ抵抗或は等価抵抗２２．２３を
挿入することにより、直列回路５，６を形成し、（１）
と（２）式のＲｏｎｌ４とＲｏｎｌ５の値を等制約に大
きくすることができる。
このことは前記抵抗によって（１）と（２）式で示され
る動作条件を調整することができることを意味する。
る動作条件を調整することができることを意味する。
したがって、それら第５図によれば抵抗２２゛。
２３の値を選定することにより、トランジスタ１４．１
５，１６，１７のディメンジョン設定の自由度がまし、
パターン配置、パターン設計、おいては回路設計が容易
に行なえるという効果を有する。
５，１６，１７のディメンジョン設定の自由度がまし、
パターン配置、パターン設計、おいては回路設計が容易
に行なえるという効果を有する。
さらに第４、第５図において、トランジスタ１６．１７
の代りに、それぞれＮチャンネル絶縁ゲート電界効果ト
ランジスタを用いることにより、各種のディジタル回路
を構成すると同時に論理振幅変換ができる。
の代りに、それぞれＮチャンネル絶縁ゲート電界効果ト
ランジスタを用いることにより、各種のディジタル回路
を構成すると同時に論理振幅変換ができる。
このようなステップを経て、第６図に示されるような本
発明が生まれた。
発明が生まれた。
この発明の代表的一実施例である、第６図に示される電
圧レベルシフト回路は、同図から明らかなように、「第
１電圧ｖＤＤ１が供給される第１電源端子１と、上記第
１電圧ＶＤＤＩと異なる第２電圧ＶＤＤ２が供給される
第２電源端子３と、基準電位（アース）が供給される基
準電圧端子２と、第１出力Ｖｏｕｔ端子１８と、第２出
力端子２０と、第１人力Ｖｉｎ端子と、第２人力Ｖｉｎ
端子と、上記第１電圧ＶＤＩ）＋を使用して駆動せられ
る第１インバータ１３ａと、上記第１電圧ＶＤＤ＋を使
用して駆動せられる第２インバータ１３ｂと、上記第２
電源端子３と上記第１出力端子１８との間に直列接続さ
れた第１導電形の第１１ＧＦＥＴ（例えばＰチャンネル
絶縁ゲート電界効果トランジスタ）１４と、上記第２電
源端子３と上記第２出力端子２０との間に直列接続され
た第１導電形のＩＧＦＥＴ（例えばＰチャンネル絶縁ゲ
ート電界効果トランジスタ）１５と、上記第１出力端子
１８と上記基準電圧端子２との間に形成され、且つ多入
力Ａ、Ｂ、人、Ｂ用の端子を有する第１論理回路（例え
ば第６図に示されるように、４個のｎチャンネル絶縁ゲ
ート電界効果トランジスタからなる。
圧レベルシフト回路は、同図から明らかなように、「第
１電圧ｖＤＤ１が供給される第１電源端子１と、上記第
１電圧ＶＤＤＩと異なる第２電圧ＶＤＤ２が供給される
第２電源端子３と、基準電位（アース）が供給される基
準電圧端子２と、第１出力Ｖｏｕｔ端子１８と、第２出
力端子２０と、第１人力Ｖｉｎ端子と、第２人力Ｖｉｎ
端子と、上記第１電圧ＶＤＩ）＋を使用して駆動せられ
る第１インバータ１３ａと、上記第１電圧ＶＤＤ＋を使
用して駆動せられる第２インバータ１３ｂと、上記第２
電源端子３と上記第１出力端子１８との間に直列接続さ
れた第１導電形の第１１ＧＦＥＴ（例えばＰチャンネル
絶縁ゲート電界効果トランジスタ）１４と、上記第２電
源端子３と上記第２出力端子２０との間に直列接続され
た第１導電形のＩＧＦＥＴ（例えばＰチャンネル絶縁ゲ
ート電界効果トランジスタ）１５と、上記第１出力端子
１８と上記基準電圧端子２との間に形成され、且つ多入
力Ａ、Ｂ、人、Ｂ用の端子を有する第１論理回路（例え
ば第６図に示されるように、４個のｎチャンネル絶縁ゲ
ート電界効果トランジスタからなる。
）と、上記第２出力端子２０と上記基準電圧端子２との
間に形成され、且つ多大力Ａ５人。
間に形成され、且つ多大力Ａ５人。
Ｂ、Ｂ用の端子を有する第２論理回路（例えば第６図に
示されるように、４個のｎチャンネル絶縁ゲート電界効
果トランジスタからなる。
示されるように、４個のｎチャンネル絶縁ゲート電界効
果トランジスタからなる。
）と、上記第１ ＩＧＦＥＴｌ ４のゲートと上記第２
出力端子２０を接続する手段と、上記第２ ＩＧＦＥＴ
１５のゲートと上記第１出力端子１８とを接続する手段
と、上記第１入力端子を上記第１インバータの入力端子
に接続する手段と、上記第２入力端子を上記第２インバ
ータの入力端子に接続する手段と、上記第１及び第２イ
ンバータの各入出力Ａ。
出力端子２０を接続する手段と、上記第２ ＩＧＦＥＴ
１５のゲートと上記第１出力端子１８とを接続する手段
と、上記第１入力端子を上記第１インバータの入力端子
に接続する手段と、上記第２入力端子を上記第２インバ
ータの入力端子に接続する手段と、上記第１及び第２イ
ンバータの各入出力Ａ。
Ａ、Ｂ、Ｂを、第６図に示されるように上記第１論理回
路の各ＩＧＦＥＴのゲート（多入力端子）に供給する手
段と、上記第１及び第２インバータの各入出力Ａ、Ａ、
Ｂ、Ｂを、第６図に示されるように上記第２論理回路の
各ＩＧＦＥＴのゲート（多入力端子）に供給する手段と
を」備えている。
路の各ＩＧＦＥＴのゲート（多入力端子）に供給する手
段と、上記第１及び第２インバータの各入出力Ａ、Ａ、
Ｂ、Ｂを、第６図に示されるように上記第２論理回路の
各ＩＧＦＥＴのゲート（多入力端子）に供給する手段と
を」備えている。
この第６図に示された電圧レベルシフト回路は、同図か
ら明らかなように、前記第４図、第５図の各回路と略同
様の基本構成となっているので、第４図、第５図の各回
路の説明からも明らかなように、第１電圧ｖＤＤ１と第
２電圧ＶＤＤ２との設定により、論理振幅変換を行なう
ことができる。
ら明らかなように、前記第４図、第５図の各回路と略同
様の基本構成となっているので、第４図、第５図の各回
路の説明からも明らかなように、第１電圧ｖＤＤ１と第
２電圧ＶＤＤ２との設定により、論理振幅変換を行なう
ことができる。
又、この第６図に示された電圧レベルシフト回路に於い
て消費される電流は、第４図、第５図の各回路の場合と
略同様の理由により、小さくすることができる。
て消費される電流は、第４図、第５図の各回路の場合と
略同様の理由により、小さくすることができる。
尚、第６図に於いては図示されていないが、第５図の回
路のように、抵抗或は等価抵抗〔第５図に於いて、番号
２２．２３で示されている〕をＩＧＦＥＴ１４．１５と
直列接続して使用することにより、第４図の回路の説明
中の前記（１）式、（２）式のＲｏｎｌ ４ 、 Ｒｏ
ｎｌ ５の値を等制約に大きくすることができたのと同
様の効果を得ることができる。
路のように、抵抗或は等価抵抗〔第５図に於いて、番号
２２．２３で示されている〕をＩＧＦＥＴ１４．１５と
直列接続して使用することにより、第４図の回路の説明
中の前記（１）式、（２）式のＲｏｎｌ ４ 、 Ｒｏ
ｎｌ ５の値を等制約に大きくすることができたのと同
様の効果を得ることができる。
つまり抵抗によって前記（１）式、（２）式で示される
動作条件を調整することができる。
動作条件を調整することができる。
更に又、第６図に於いて、同図から明らかなように、上
記第１論理回路はエクスクルシブ・ノア回路を形成し、
上記第２論理回路はエクスクルシブ、オア回路を形成し
ており、これら論理回路が電圧レベルシフト回路と共に
兼用された構成となっているので、電圧レベルシフト回
路、エクスクルシブ・ノア回路、エクスクルシブ・オア
回路夫夫を独立に設けた回路に比べ、素子数が少なくて
済むという効果を有する。
記第１論理回路はエクスクルシブ・ノア回路を形成し、
上記第２論理回路はエクスクルシブ、オア回路を形成し
ており、これら論理回路が電圧レベルシフト回路と共に
兼用された構成となっているので、電圧レベルシフト回
路、エクスクルシブ・ノア回路、エクスクルシブ・オア
回路夫夫を独立に設けた回路に比べ、素子数が少なくて
済むという効果を有する。
従って以上の記載から明らかなように、本発明によれば
、消費電力を”小′”とすることが可能な電圧レベルシ
フト回路を提供することができる。
、消費電力を”小′”とすることが可能な電圧レベルシ
フト回路を提供することができる。
第１図、第２図、第３図は従来の電圧レベルシフト回路
の結線図、第４図は本発明の基本的な考え方を理解する
ための説明用の電圧レベルシフト回路の結線図、第５図
は本発明の基本的な考え方を理解するための説明用の電
圧レベルシフト回路の結線図であって、第６図は本発明
の代表的一実施例を示す電圧レベルシフト回路の結線図
である。
の結線図、第４図は本発明の基本的な考え方を理解する
ための説明用の電圧レベルシフト回路の結線図、第５図
は本発明の基本的な考え方を理解するための説明用の電
圧レベルシフト回路の結線図であって、第６図は本発明
の代表的一実施例を示す電圧レベルシフト回路の結線図
である。
Claims (1)
- 【特許請求の範囲】 １ 第１電圧ｖＤＤ１が供給される第１電源端子１と、
上記第１電圧ＶＤＤｔと異なる第２電圧ＶＤＤ２が供給
される第２電源端子３と、基準電位が供給される基準電
圧端子２と、第１出力端子１８と、第２出力端子２０と
、第１入力端子と、第２入力端子と、上記第１電圧ＶＤ
Ｄｔを使用して駆動せられる第１インバータ１３ａと、
上記第１電圧ＶＤＤｔを使用して駆動せられる第２イン
バータ１３ｂと、上記第２電源端子３と上記第１出力端
子１８との間に直列接続された第１導電形の第１ ＩＧ
ＦＥＴ１４と、上記第２電源端子３と上記第２出力端子
２０との間に直列接続された第１導電形の第２ＩＧＦＥ
Ｔ１５と、上記第１出力端子１８と上記基準電圧端子２
との間に形成され且つ多入力端子を有する第１論理回路
と、上記第２出力端子２０と上記基準電圧端子２との間
に形成され且つ多入力端子を有する第２論理回路と、上
記第１１ＧＦＥＴ１４のゲートと上記第２出力端子２０
を接続する手段と、上記第２ Ｉ ＧＦＥＴ １５のゲ
ートと上記第１出力端子１８とを接続する手段と、上記
第１入力端子を上記第１インバータの入力端子に接続す
る手段と、上記第２入力端子を上記第２インバータの入
力端子に接続する手段と、上記第１及び第２インバータ
の各入出力Ａ、Ａ、Ｂ。 Ｂを上記第１論理回路の多入力端子に供給する手段と、
上記第１及び第２インバータの各入出力Ａ。 λ、Ｂ、Ｂを上記第２論理回路の多入力端子に供給する
手段とを具備することを特徴とする電圧レベルシフト回
路。 ２、特許請求の範囲第１項に記載した電圧レベルシフト
回路に於いて、上記第１、第２論理回路がエクスクルシ
ブ・ノア回路、エクスクルシブ・オア回路であることを
特徴とする電圧レベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP48107735A JPS594890B2 (ja) | 1973-09-25 | 1973-09-25 | デイジタル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP48107735A JPS594890B2 (ja) | 1973-09-25 | 1973-09-25 | デイジタル回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56142477A Division JPS5795726A (en) | 1981-09-11 | 1981-09-11 | Voltage level shift circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5058972A JPS5058972A (ja) | 1975-05-22 |
| JPS594890B2 true JPS594890B2 (ja) | 1984-02-01 |
Family
ID=14466608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP48107735A Expired JPS594890B2 (ja) | 1973-09-25 | 1973-09-25 | デイジタル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594890B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6018018A (ja) * | 1983-07-12 | 1985-01-30 | Seiko Epson Corp | Ｃｍｏｓゲ−ト回路 |
| JPS6030213A (ja) * | 1983-07-28 | 1985-02-15 | Mitsubishi Electric Corp | 半導体回路装置 |
| JPS60140923A (ja) * | 1983-12-27 | 1985-07-25 | Nec Corp | 相補型絶縁ゲ−ト電界効果トランジスタレベルシフト回路 |
| JP6503915B2 (ja) * | 2015-06-19 | 2019-04-24 | 株式会社ソシオネクスト | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49114337A (ja) * | 1973-02-28 | 1974-10-31 |
-
1973
- 1973-09-25 JP JP48107735A patent/JPS594890B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49114337A (ja) * | 1973-02-28 | 1974-10-31 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5058972A (ja) | 1975-05-22 |
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