JPS6037822A - Ｃｍｏｓ論理回路 - Google Patents
Ｃｍｏｓ論理回路Info
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- JPS6037822A JPS6037822A JP58147491A JP14749183A JPS6037822A JP S6037822 A JPS6037822 A JP S6037822A JP 58147491 A JP58147491 A JP 58147491A JP 14749183 A JP14749183 A JP 14749183A JP S6037822 A JPS6037822 A JP S6037822A
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- gate
- input terminal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はＣＭＯＳトランジスタを用いて構成した排他
的論理和（イクスクルーシプ・オア、以下ＥＸ−ＯＲと
言う）および排他的論理和の否定（イクスクルーシプ・
ノア、以下ＥＸ−ＮＯＲと言う）の論理機能を持つＣＭ
ＯＳ論理回路に関するものでちる。
的論理和（イクスクルーシプ・オア、以下ＥＸ−ＯＲと
言う）および排他的論理和の否定（イクスクルーシプ・
ノア、以下ＥＸ−ＮＯＲと言う）の論理機能を持つＣＭ
ＯＳ論理回路に関するものでちる。
第１図は従来のＣＭＯ８論理回路を示す回路図であシ、
特にＣＭＯＳトランジスタを用いて構成されたＥＸ−Ｏ
Ｒの正論理回路（「０」を低電圧レベル。
特にＣＭＯＳトランジスタを用いて構成されたＥＸ−Ｏ
Ｒの正論理回路（「０」を低電圧レベル。
「１」を高電圧レベルとする）である。同図において、
（１）は入力信号Ａが入力する第１の入力端子、（２）
は入力信号Ｂが入力する第２の入力端子、（３）は出力
信号Ｃが出力する出力端子、（４ａ）および（４ｂ）は
電源端子、（５ａ） −（５ｅ）はＰチャネルの０ＭＯ
８）ランジスタ、（６ａ） −（６ｆ）はＮチャネルの
０ＭＯ８）ランジスタである。
（１）は入力信号Ａが入力する第１の入力端子、（２）
は入力信号Ｂが入力する第２の入力端子、（３）は出力
信号Ｃが出力する出力端子、（４ａ）および（４ｂ）は
電源端子、（５ａ） −（５ｅ）はＰチャネルの０ＭＯ
８）ランジスタ、（６ａ） −（６ｆ）はＮチャネルの
０ＭＯ８）ランジスタである。
なお、上記構成によるＥＸ−ＯＲの論理記号による回路
図を第２図に示し、その真理値表を第１表に示すことが
できる。この第２図に示すＥＸ−ＯＲにおいて、（７）
はアンドゲート、（８ａ）および（８ｂ）はノアゲート
である。
図を第２図に示し、その真理値表を第１表に示すことが
できる。この第２図に示すＥＸ−ＯＲにおいて、（７）
はアンドゲート、（８ａ）および（８ｂ）はノアゲート
である。
第１表
第３図は従来のＣＭＯ８論理回路を示す回路図であシ、
特にＣＭＯ３）ランジスタを用りて構成したＥＸ−ＮＯ
Ｈの正論理回路である。同図において、（９）は入力信
号りが入力する第１の入力端子、（１０）は入力信号Ｅ
が入力する第２の入力端子、（１１）は出力信号Ｃが出
力する出力端子、（１２ａ）〜（１２ｅ）はＰチャネル
の０ＭＯ８）ランジスタ、（１３ａ）−（１３ｅ）はＮ
チャネルの０ＭＯ８）ランジスタである。
特にＣＭＯ３）ランジスタを用りて構成したＥＸ−ＮＯ
Ｈの正論理回路である。同図において、（９）は入力信
号りが入力する第１の入力端子、（１０）は入力信号Ｅ
が入力する第２の入力端子、（１１）は出力信号Ｃが出
力する出力端子、（１２ａ）〜（１２ｅ）はＰチャネル
の０ＭＯ８）ランジスタ、（１３ａ）−（１３ｅ）はＮ
チャネルの０ＭＯ８）ランジスタである。
なお、上記構成によるＥＸ−ＮＯＲの論理記号による回
路図を第４図に示し、その真理値表を第２表に示すこと
ができる。この第４図に示すＥＸ−ＮＯＲにおいて、（
１４）はオアゲート、（１５ａ）および（１５ｂ）はナ
ントゲートである。
路図を第４図に示し、その真理値表を第２表に示すこと
ができる。この第４図に示すＥＸ−ＮＯＲにおいて、（
１４）はオアゲート、（１５ａ）および（１５ｂ）はナ
ントゲートである。
第２表
しかしながら、従来のＣＭＯ８論理回路は多数の０ＭＯ
８）ランジスタ（例えば共に１０個）必要とするため、
これらの回路を集積回路で構成すると、占有面積が大き
くなり、配線の静電容量も大きくなシ、シかも容量負荷
の増大によって論理スイツチング時間も長くなる々との
欠点があった。
８）ランジスタ（例えば共に１０個）必要とするため、
これらの回路を集積回路で構成すると、占有面積が大き
くなり、配線の静電容量も大きくなシ、シかも容量負荷
の増大によって論理スイツチング時間も長くなる々との
欠点があった。
したがって、この発明の目的は回路構成に必要な０ＭＯ
８）ランジスタの数を少なくシ、集積回路を小さな占有
面積で実現し、さらに配線や他の静電容量および容量負
荷を小さくでき、スイッチング時間を短かくすることが
できるＣＭＯ８論理回路を提供するものである。
８）ランジスタの数を少なくシ、集積回路を小さな占有
面積で実現し、さらに配線や他の静電容量および容量負
荷を小さくでき、スイッチング時間を短かくすることが
できるＣＭＯ８論理回路を提供するものである。
このような目的を達成するため、この発明は第１の入力
信号が入力する第１の入力端子と、この第１の入力信号
の否定信号が入力する第１の否定入力端子と、第２の入
力信号が入力する第２の入力端子と、この第２の入力信
号の否定信号が入力する第２の否定入力端子と、Ｐチャ
ネルの第１のＣＭＯ３）ランジスタとＮチャネルの第２
のＣＭＯＳトランジスタからなる第１のトランスミッシ
ョンゲートと、Ｐチャネルの第３の０ＭＯ８）ランジス
タとＮチャネルの第４の０ＭＯ８）ランジスタからなる
第２のトランスミッションゲートとを備え、上記第１の
０ＭＯ８）ランジスタのソースと第２の０ＭＯ８） ７
ンジスタのソースとが接続されたのち第２の否定入力端
子に接続され、第１の０ＭＯ８トランジスタのゲートが
第１の否定入力端子（接続され、第２の０ＭＯ８トラン
ジスタのゲートと第３の０ＭＯ８）ランジスタのゲート
とが接続されたのち第１の入力端子に接続され、第３の
０ＭＯ８）ランジスタのソースと第４の０ＭＯ８）ラン
ジスタのソースとが接続されたのち第２の入力端子に接
続され、第４の０ＭＯ８）ランジスタのゲートが第２の
否定入力端子に接続され、第１の０ＭＯ８）ランジスタ
のドレイン、第２の０ＭＯ８）ランジスタのドレイン、
第３の０ＭＯ８）ランジスタのドレインおよび第４の０
ＭＯ８）ランジスタのドレインが共通に接続されたのち
出力端子に接続されて構成され、正論理ではイクスクル
ーシプ・オアとして機能し、負論理ではイクスクルーシ
プ・ノアとして機能するものであシ、以下実施例を用い
て詳４＋１１に説明する。
信号が入力する第１の入力端子と、この第１の入力信号
の否定信号が入力する第１の否定入力端子と、第２の入
力信号が入力する第２の入力端子と、この第２の入力信
号の否定信号が入力する第２の否定入力端子と、Ｐチャ
ネルの第１のＣＭＯ３）ランジスタとＮチャネルの第２
のＣＭＯＳトランジスタからなる第１のトランスミッシ
ョンゲートと、Ｐチャネルの第３の０ＭＯ８）ランジス
タとＮチャネルの第４の０ＭＯ８）ランジスタからなる
第２のトランスミッションゲートとを備え、上記第１の
０ＭＯ８）ランジスタのソースと第２の０ＭＯ８） ７
ンジスタのソースとが接続されたのち第２の否定入力端
子に接続され、第１の０ＭＯ８トランジスタのゲートが
第１の否定入力端子（接続され、第２の０ＭＯ８トラン
ジスタのゲートと第３の０ＭＯ８）ランジスタのゲート
とが接続されたのち第１の入力端子に接続され、第３の
０ＭＯ８）ランジスタのソースと第４の０ＭＯ８）ラン
ジスタのソースとが接続されたのち第２の入力端子に接
続され、第４の０ＭＯ８）ランジスタのゲートが第２の
否定入力端子に接続され、第１の０ＭＯ８）ランジスタ
のドレイン、第２の０ＭＯ８）ランジスタのドレイン、
第３の０ＭＯ８）ランジスタのドレインおよび第４の０
ＭＯ８）ランジスタのドレインが共通に接続されたのち
出力端子に接続されて構成され、正論理ではイクスクル
ーシプ・オアとして機能し、負論理ではイクスクルーシ
プ・ノアとして機能するものであシ、以下実施例を用い
て詳４＋１１に説明する。
第５図はこの発明に係るＣＭＯＳ論理回路の一実施例を
示す回路図であり、特に０ＭＯ８）ランジスタを用いて
構成したＥＸ−ＯＲの正論理回路である。
示す回路図であり、特に０ＭＯ８）ランジスタを用いて
構成したＥＸ−ＯＲの正論理回路である。
また、第６図は第５図に示すＥＸ−ＯＲの一部を論理記
号で示した回路図である。同図において、（１６ａ）は
Ｐチャネルの第１の０ＭＯ８）ランジスタとＮチャネル
の第２の０ＭＯ８）ランジスタから構成される第１のト
ランスミッションゲー）、（１６ｂ）はＰチャネルの第
３の０ＭＯ８）ランジスタとＮチャネルの第４の０ＭＯ
８）ランジスタから構成される第２のトランスミッショ
ンゲート、（１７ａ）および（１７ｂ）はＰチャネルの
Ｃ１ｖｉｃｓ ）ランジスタ、（１８ａ）および（１−
８ｂ）はＮチャネルの０ＭＯ８ト＞ンジスタ、（１９ａ
）および（１９ｂ）はインバータ、（２０）は出力信号
Ｊを出力するインバータ（１９ａ）の出力端子、（２１
）は出力信号工を出力するインバータ（１９ｂ）の出力
端子である。
号で示した回路図である。同図において、（１６ａ）は
Ｐチャネルの第１の０ＭＯ８）ランジスタとＮチャネル
の第２の０ＭＯ８）ランジスタから構成される第１のト
ランスミッションゲー）、（１６ｂ）はＰチャネルの第
３の０ＭＯ８）ランジスタとＮチャネルの第４の０ＭＯ
８）ランジスタから構成される第２のトランスミッショ
ンゲート、（１７ａ）および（１７ｂ）はＰチャネルの
Ｃ１ｖｉｃｓ ）ランジスタ、（１８ａ）および（１−
８ｂ）はＮチャネルの０ＭＯ８ト＞ンジスタ、（１９ａ
）および（１９ｂ）はインバータ、（２０）は出力信号
Ｊを出力するインバータ（１９ａ）の出力端子、（２１
）は出力信号工を出力するインバータ（１９ｂ）の出力
端子である。
次に上記構成によるＣＭＯＳ論理回路の動作について説
明する。まず、入力信号ＡがｒＯＪの場合、インバータ
（１９ａ）の出力信号Ｊは「１」となるので、第１のト
ランスミッションゲート（１６ｇ）はオフ（非導通）と
なると共に、第２のトランスミッションゲート（１６ｂ
）はオン（導通）となる。仁のため、出力端子（３）か
ら出力する出力信号Ｃには入力信号Ｂの状態がそのまま
伝えられる。逆に、入力信号Ａが「１」の場合、第１の
トランスミッションゲー） （１６ａ）がオンとなると
共に、第２のトランスミッションゲート（１６ｂ）がオ
フとなるので、出力端子（３）から出力する出力信号Ｃ
には入力信号Ｂの逆転した状態の信号百が伝えられる。
明する。まず、入力信号ＡがｒＯＪの場合、インバータ
（１９ａ）の出力信号Ｊは「１」となるので、第１のト
ランスミッションゲート（１６ｇ）はオフ（非導通）と
なると共に、第２のトランスミッションゲート（１６ｂ
）はオン（導通）となる。仁のため、出力端子（３）か
ら出力する出力信号Ｃには入力信号Ｂの状態がそのまま
伝えられる。逆に、入力信号Ａが「１」の場合、第１の
トランスミッションゲー） （１６ａ）がオンとなると
共に、第２のトランスミッションゲート（１６ｂ）がオ
フとなるので、出力端子（３）から出力する出力信号Ｃ
には入力信号Ｂの逆転した状態の信号百が伝えられる。
このようにして、第３表に示す真理値表により動作する
ことができる。
ことができる。
第３表
第７図はこの発明に係るＣＭＯ８論理回路の他の実施例
を示す回路図であり、特にＣＭＯＳトランジスタを用い
て構成したＥＸ−ＮＯＨの正論理回路である。また、第
８図は第５図に示すＥＸ−ＮＯＲを一部論理記号で示し
た回路図である。同図において、（２２ａ）はＰチャネ
ルの第１の０ＭＯ８）ランジスタとＮチャネルの第２の
ＣＭＯ３）ランジスタかう構成される第１のトランスミ
ッションゲート６、（２２ｂ ）はＰチャネルの第３の
０ＭＯ８） ２ンジスタとＮチャネルの第２のＣＭＯＳ
トランジスタから構成される第２のトランスミッション
ゲー） 、（２３ａ）および（２３ｂ）はＰチャネルの
０ＭＯ８）ランジスタ、（２４＆）および（２４ｂ）は
Ｎチャネルの０ＭＯ８）；７７ジスタ、（２５ａ）はＰ
チャネルの０ＭＯ８）ランジスタ（２３ａ）とＮチャネ
ルの０ＭＯ８）ランジスタ（２４ａ）からなるインバー
タ、（２５ｂ）はＰチャネルのＣＭＯＳトランジスタ（
２３ｂ ）とＮチャネルの０ＭＯ８トランジスタ（２４
ｂ）からなるインバータ、（２６）は出力信号Ｋを出力
するインバータ（２５ａ）の出力端子、（２７）は出力
信号りを出力するインバータ（２５ｂ）の出力端子であ
る。
を示す回路図であり、特にＣＭＯＳトランジスタを用い
て構成したＥＸ−ＮＯＨの正論理回路である。また、第
８図は第５図に示すＥＸ−ＮＯＲを一部論理記号で示し
た回路図である。同図において、（２２ａ）はＰチャネ
ルの第１の０ＭＯ８）ランジスタとＮチャネルの第２の
ＣＭＯ３）ランジスタかう構成される第１のトランスミ
ッションゲート６、（２２ｂ ）はＰチャネルの第３の
０ＭＯ８） ２ンジスタとＮチャネルの第２のＣＭＯＳ
トランジスタから構成される第２のトランスミッション
ゲー） 、（２３ａ）および（２３ｂ）はＰチャネルの
０ＭＯ８）ランジスタ、（２４＆）および（２４ｂ）は
Ｎチャネルの０ＭＯ８）；７７ジスタ、（２５ａ）はＰ
チャネルの０ＭＯ８）ランジスタ（２３ａ）とＮチャネ
ルの０ＭＯ８）ランジスタ（２４ａ）からなるインバー
タ、（２５ｂ）はＰチャネルのＣＭＯＳトランジスタ（
２３ｂ ）とＮチャネルの０ＭＯ８トランジスタ（２４
ｂ）からなるインバータ、（２６）は出力信号Ｋを出力
するインバータ（２５ａ）の出力端子、（２７）は出力
信号りを出力するインバータ（２５ｂ）の出力端子であ
る。
次に上記構成によるＣＭＯ３論理回路の動作について説
明する。まず、入力信号りが「ｏ」の場合、インバータ
（’２５ｂ）の出力信号りは「１」となるので、第１の
トランスミッションゲー） （，２２ａ）はオン（導通
）になると共に、第２のトランスミッションケート（２
２ｂ）はオフ（非導通）になる。このため、出力端子（
１１）から出力する出力信号Ｆには入力信号Ｅの反転し
た状態百が出力する。逆に、入力信号りがｒｌＪの場合
、インバータ（２５ｂ）の出力信号りは「０」となるの
で、第１のトランスミッションゲート（２２ａ）はオフ
（非導通）になると共に、出力端子（１１）から出力す
る出力信号Ｆには入力信号Ｅの状態がそのまま伝えられ
る。このようにして、第４表に示す真理値表により動作
することができる。
明する。まず、入力信号りが「ｏ」の場合、インバータ
（’２５ｂ）の出力信号りは「１」となるので、第１の
トランスミッションゲー） （，２２ａ）はオン（導通
）になると共に、第２のトランスミッションケート（２
２ｂ）はオフ（非導通）になる。このため、出力端子（
１１）から出力する出力信号Ｆには入力信号Ｅの反転し
た状態百が出力する。逆に、入力信号りがｒｌＪの場合
、インバータ（２５ｂ）の出力信号りは「０」となるの
で、第１のトランスミッションゲート（２２ａ）はオフ
（非導通）になると共に、出力端子（１１）から出力す
る出力信号Ｆには入力信号Ｅの状態がそのまま伝えられ
る。このようにして、第４表に示す真理値表により動作
することができる。
第４表
なお、上述の実施例では論理「０」を低電圧レベル、論
理「１」を高電圧レベルとする正論理について説明した
が、論理「０」を高電圧レベル、論理［月を低電圧レベ
ルとする負論理を使ったときには正論理のＥＸ−ＯＲが
このときのＥＸ−ＮＯＲとして機能し、正論理のＥＸ−
ＮＯＲがこのときのＥＸ−ＯＲとして機能することはも
ちろんである。
理「１」を高電圧レベルとする正論理について説明した
が、論理「０」を高電圧レベル、論理［月を低電圧レベ
ルとする負論理を使ったときには正論理のＥＸ−ＯＲが
このときのＥＸ−ＮＯＲとして機能し、正論理のＥＸ−
ＮＯＲがこのときのＥＸ−ＯＲとして機能することはも
ちろんである。
以上詳細に説明したように、この発明に係るＣＭＯＳ論
理回路によればインバータとトランスファゲートを用い
て構成することによって、必要なトランジスタの数を少
なく（例えば８個）することができるので、集積回路で
構成する場合には少ない占有面積で実現でき、配線、他
の静電容量および容量負荷を小さくでき、スイッチング
時間を短かくすることができる。しかも、出力端子（２
０）。
理回路によればインバータとトランスファゲートを用い
て構成することによって、必要なトランジスタの数を少
なく（例えば８個）することができるので、集積回路で
構成する場合には少ない占有面積で実現でき、配線、他
の静電容量および容量負荷を小さくでき、スイッチング
時間を短かくすることができる。しかも、出力端子（２
０）。
（２１）、および出力端子（２６）、（２７）から、入
力信号の逆転した出力が得られるので、インバータを必
要とする他の回路とインバータを共用できるなどの効果
がある。
力信号の逆転した出力が得られるので、インバータを必
要とする他の回路とインバータを共用できるなどの効果
がある。
第１図は従来のＣＭＯ８論理回路を示す回路図、第２図
は第１図のイクスクルーシブ・オアを論理記号で示した
回路図、第３図は従来の他のＣＭＯ８論理回路を示す回
路図、第４図はｔａ３図のイクスクルーシブ・ノアを論
理記号で示した回路図、第５図はこの発明に係るＣＭＯ
８論理回路の一実施例を示す回路図、第６図は第５図に
示すイクスクルーシブ・オアの一部を論理記号で示した
回路図、第７図はこの発明に係るＣＭＯ８論理回路の他
の実施例を示す回路図、第８図は第７図に示すイクスク
ルーシブ・ノアの一部を論理記号で示した回路図である
。 （１）・・・・第１入力端子、（２）・・・・第２入力
端子、（３）・・・・出力端子、（４ａ）および（４ｂ
） −−−・電源端子、（５ａ）〜（５ｅ）・・・・Ｐ
チャネルのＣＭＯ８）ランジスタ、（６ａ）〜（６ｆ）
・・・・ＮチャネルのＣＭＯ３）ランジスタ、（７）・
・・・アンドゲート、（８ａ）および（８ｂ）・・・・
ノアゲート、（９）・・・・第１入力端子、（１０）・
・・・第２入力端子、（１１）・・・・出力端子、（１
２ａ） −（１２ｅ） ・−・・ＰチャネルのＣＭＯ８
ｌ−ランジスタ、（１３ａ ）〜（１３ｅ）・・・・Ｎ
チャネルのＣＭＯ８）ランジスタ、（１４）・・・・オ
アゲート、（１５ａ）および（１５ｂ） ・−−−ナン
ドゲ−Ｆ 、（１６ａ）・・・・第１のトランスファゲ
ート、（１６ｂ）・・・・第２のトランスファゲート、
（１７ａ）および（’１７ｂ）・・・・ＰチャネルのＣ
ＭＯ３）ランジスタ、（ｉｓａ）および（１８ｂ） −
・−・Ｎ’チャネルのＣＭＯＳトランジスタ、（１９ａ
）および（１９ｂ）・・・・インバータ、（２０）およ
び（２１）・・・・出力端子、（２２ａ）・・・・第１
のトランスファゲート、（２２ｂ）・・・・第２のトラ
ンスファゲート、（２３ａ）およヒ（２３ｂ）・・・・
ＰチャネルのＣＭＯ８）ランジスタ、（２４ａ）および
Ｃ２４ｂ）・・・・ＮチャネルのＣＭＯＳトランジスタ
、（２５ａ ）および（’２５ｂ） −・−・インバー
タ、（２６）および（２７）・・・・出力端子。 なお、図中、同一符号は同一または相当部分を示す。 代理人大岩増雄 第１図 第３図 第２図 第４図 第 ５ 図 第７図 ３ 第６図 第８図 フ６
は第１図のイクスクルーシブ・オアを論理記号で示した
回路図、第３図は従来の他のＣＭＯ８論理回路を示す回
路図、第４図はｔａ３図のイクスクルーシブ・ノアを論
理記号で示した回路図、第５図はこの発明に係るＣＭＯ
８論理回路の一実施例を示す回路図、第６図は第５図に
示すイクスクルーシブ・オアの一部を論理記号で示した
回路図、第７図はこの発明に係るＣＭＯ８論理回路の他
の実施例を示す回路図、第８図は第７図に示すイクスク
ルーシブ・ノアの一部を論理記号で示した回路図である
。 （１）・・・・第１入力端子、（２）・・・・第２入力
端子、（３）・・・・出力端子、（４ａ）および（４ｂ
） −−−・電源端子、（５ａ）〜（５ｅ）・・・・Ｐ
チャネルのＣＭＯ８）ランジスタ、（６ａ）〜（６ｆ）
・・・・ＮチャネルのＣＭＯ３）ランジスタ、（７）・
・・・アンドゲート、（８ａ）および（８ｂ）・・・・
ノアゲート、（９）・・・・第１入力端子、（１０）・
・・・第２入力端子、（１１）・・・・出力端子、（１
２ａ） −（１２ｅ） ・−・・ＰチャネルのＣＭＯ８
ｌ−ランジスタ、（１３ａ ）〜（１３ｅ）・・・・Ｎ
チャネルのＣＭＯ８）ランジスタ、（１４）・・・・オ
アゲート、（１５ａ）および（１５ｂ） ・−−−ナン
ドゲ−Ｆ 、（１６ａ）・・・・第１のトランスファゲ
ート、（１６ｂ）・・・・第２のトランスファゲート、
（１７ａ）および（’１７ｂ）・・・・ＰチャネルのＣ
ＭＯ３）ランジスタ、（ｉｓａ）および（１８ｂ） −
・−・Ｎ’チャネルのＣＭＯＳトランジスタ、（１９ａ
）および（１９ｂ）・・・・インバータ、（２０）およ
び（２１）・・・・出力端子、（２２ａ）・・・・第１
のトランスファゲート、（２２ｂ）・・・・第２のトラ
ンスファゲート、（２３ａ）およヒ（２３ｂ）・・・・
ＰチャネルのＣＭＯ８）ランジスタ、（２４ａ）および
Ｃ２４ｂ）・・・・ＮチャネルのＣＭＯＳトランジスタ
、（２５ａ ）および（’２５ｂ） −・−・インバー
タ、（２６）および（２７）・・・・出力端子。 なお、図中、同一符号は同一または相当部分を示す。 代理人大岩増雄 第１図 第３図 第２図 第４図 第 ５ 図 第７図 ３ 第６図 第８図 フ６
Claims (2)
- （１）第１の入力信号が入力する第１の入力端子と、こ
の第１の入力信号の否定信号が入力する第１の否定入力
端子と、第２の入力信号が入力する第２の入力端子と、
この第２の入力信号の否定信号が入力する第２の否定入
力端子と、Ｐチャネルの第１の０ＭＯ８）ランジスタと
Ｎチャネルの第２の０ＭＯ３）ランジスタからなる第１
のトランスミッションゲートと、Ｐチャネルの第３のＣ
ＭＯＳ ） ７ンジスタとＮチャネルの第４の０ＭＯ８
）ランジスタからなる第２のトランスミッションゲート
とを備え、上記第１の０ＭＯ８）ランジスタのソースと
第２の０ＭＯ８）ランジスタのソースとが接続されたの
ぢ第２の否定入力端子に接続され、第１の０ＭＯ３）ラ
ンジスタのゲートが第１の否定入力端子に接続され、第
２のＣＭＯＳトランジスタのゲートと第３のＣＭＯＳト
ランジスタのゲートとが接続されたのち第１の入力端子
に接続され、第３の０ＭＯ８）ランジスタのソースと第
４のＣＭＯＳトランジスタのソースとが接続されたのち
第２の入力端子に接続され、第４の０ＭＯ８）ランジス
タのゲートが第２の否定入力端子に接続され、第１の０
ＭＯ８） ７ンジスタのドレイン、第２の０ＭＯ８）ラ
ンジスタのドレイン、第３の０ＭＯ８）ランジスタのド
レインおよび第４の０ＭＯ８）ランジスタのドレインが
共通に接続されたのち出力端子に接続されて構成され、
正論理ではイクスクルーシプ・オアとして機能し、負論
理ではイクスクルーシブ・ノアとして機能することを特
徴とするＣＭＯＳ論理回路。 - （２）第１の入力信号が入力する第１の入力端子と、こ
の第１の入力信号の否定信号が入力する第１の否定入力
端子と、第２の入力信号が入力する第２の入力端子と、
この第２の入力信号の否定信号が入力する第２の否定入
力端子と、Ｐチャネルの第１の０ＭＯ３）ランジスタと
Ｎチャネルの第２のＣＭＯＳトランジスタからなる第１
のトランスミツジョンゲートと、Ｐチャネルの第３の０
ＭＯ８＋−ランジスタとＮチャネルの第４の０ＭＯ８）
ランジスタからなる第２のトランスミッションゲートと
を備え、第１の０ＭＯ８）ランジスタのソースと第２の
０ＭＯ８）ランジスタのソースとが接続されたのち第２
の否定入力端子に接続され、第１のＣＭＯＳトランジス
タのゲートが第１の入力端子に接続され、第２の０ＭＯ
８）ランジスタのゲートと第３の０ＭＯ８）ランジスタ
のゲートとが接続されたのち第１の否定入力端子に接続
され、第３のＣＭｏ５トランジスタのソースと第４の０
ＭＯ８）ランジスクのソースとが接続されたのち第２の
入力端子に接続され、第４の０ＭＯ８）ランジスタのゲ
ートが第１の入力端子に接続され、第１の０ＭＯ８）ラ
ンジスタのドレイン、第２のＣＭＯ３）ランジスタのド
レイン、第３のＣＭＯ３トランジスタのドレインおよび
第４のＣＭＯＳトランジスタのドレインとが共通に接続
されたのち出力端子に接続されて構成され、正論理では
イクスクルーシプ・ノアとして機能し、負論理ではイク
スクルーシプ・オアとして機能することを特徴とするＣ
ＭＯ３論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58147491A JPS6037822A (ja) | 1983-08-10 | 1983-08-10 | Ｃｍｏｓ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58147491A JPS6037822A (ja) | 1983-08-10 | 1983-08-10 | Ｃｍｏｓ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6037822A true JPS6037822A (ja) | 1985-02-27 |
Family
ID=15431588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58147491A Pending JPS6037822A (ja) | 1983-08-10 | 1983-08-10 | Ｃｍｏｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037822A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62104222A (ja) * | 1985-10-30 | 1987-05-14 | Mitsubishi Electric Corp | グレイ・バイナリ変換回路 |
| JPS62111526A (ja) * | 1985-11-09 | 1987-05-22 | Mitsubishi Electric Corp | バイナリ・グレイ変換回路 |
| US6057709A (en) * | 1997-08-20 | 2000-05-02 | Advanced Micro Devices, Inc. | Integrated XNOR flip-flop |
| KR100481846B1 (ko) * | 1998-06-29 | 2005-06-08 | 삼성전자주식회사 | 익스클루시브 오어/노어 게이트 회로 |
| US7203714B1 (en) | 1999-03-16 | 2007-04-10 | Fujitsu Limited | Logic circuit |
-
1983
- 1983-08-10 JP JP58147491A patent/JPS6037822A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62104222A (ja) * | 1985-10-30 | 1987-05-14 | Mitsubishi Electric Corp | グレイ・バイナリ変換回路 |
| JPS62111526A (ja) * | 1985-11-09 | 1987-05-22 | Mitsubishi Electric Corp | バイナリ・グレイ変換回路 |
| US6057709A (en) * | 1997-08-20 | 2000-05-02 | Advanced Micro Devices, Inc. | Integrated XNOR flip-flop |
| KR100481846B1 (ko) * | 1998-06-29 | 2005-06-08 | 삼성전자주식회사 | 익스클루시브 오어/노어 게이트 회로 |
| US7203714B1 (en) | 1999-03-16 | 2007-04-10 | Fujitsu Limited | Logic circuit |
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