JPS6236314B2 - - Google Patents
Info
- Publication number
- JPS6236314B2 JPS6236314B2 JP57197108A JP19710882A JPS6236314B2 JP S6236314 B2 JPS6236314 B2 JP S6236314B2 JP 57197108 A JP57197108 A JP 57197108A JP 19710882 A JP19710882 A JP 19710882A JP S6236314 B2 JPS6236314 B2 JP S6236314B2
- Authority
- JP
- Japan
- Prior art keywords
- mos
- fet
- signal
- mos fet
- controlled
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000000758 substrate Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000003068 static effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
Landscapes
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、Ｃ MOS論理回路に係り、特に
スタテイツク形のシフトレジスタに関する。
スタテイツク形のシフトレジスタに関する。
従来、スタテイツク形のシフトレジスタは第１
図に示すように構成されている。図において、１
１１〜１１４は信号線上に縦続接続されたトラン
スフアゲート、１２１〜１２４はインバータ回
路、φ，は制御信号、INは入力信号、A1〜A3
は信号入力端であり、例えば２個のトランスフア
ゲート１１１〜１１２と２個のインバータ回路１
２１，１２２とで１つのラツチ回路が構成され
る。上記のような構成において、制御信号（クロ
ツク信号）φが論理“０”，“１”を周期的に繰り
返すことにより、信号入力端A1に供給された入
力信号INの電圧（論理“０”）はA2，A3へと順次
伝搬して行く。例えば、第２図のタイミングチヤ
ートに示すように入力端A1に入力信号INが供給
されると、クロツク信号φによつてトランスフア
ゲート１１１，１１２が閉じている時は、インバ
ータ回路１２１，１２２を介してトランスフアゲ
ート１１１と１１２との接接点に上記信号INが
供給される。そして、トランスフアゲート１１
１，１１２が開くと、上記インバータ回路１２２
の出力はトランスフアゲート111を介してインバ
ータ回路１２１に帰還されてラツチされるととも
に、インバータ回路１２３，１２４を介してトラ
ンスフアゲート１１３，１１４の接続点に供給さ
れる。次にトランスフアゲート１１１，１１２が
閉じると、（この時トランスフアゲート１１３，
１１４は開く）上記信号がトランスフアゲート１
１３を介してインバータ回路１１３に帰還されて
ラツチされる。上述した動作を順次繰り返すこと
により、信号入力端A1から供給された入力信号
INがA2，A3へと順次転送される。
図に示すように構成されている。図において、１
１１〜１１４は信号線上に縦続接続されたトラン
スフアゲート、１２１〜１２４はインバータ回
路、φ，は制御信号、INは入力信号、A1〜A3
は信号入力端であり、例えば２個のトランスフア
ゲート１１１〜１１２と２個のインバータ回路１
２１，１２２とで１つのラツチ回路が構成され
る。上記のような構成において、制御信号（クロ
ツク信号）φが論理“０”，“１”を周期的に繰り
返すことにより、信号入力端A1に供給された入
力信号INの電圧（論理“０”）はA2，A3へと順次
伝搬して行く。例えば、第２図のタイミングチヤ
ートに示すように入力端A1に入力信号INが供給
されると、クロツク信号φによつてトランスフア
ゲート１１１，１１２が閉じている時は、インバ
ータ回路１２１，１２２を介してトランスフアゲ
ート１１１と１１２との接接点に上記信号INが
供給される。そして、トランスフアゲート１１
１，１１２が開くと、上記インバータ回路１２２
の出力はトランスフアゲート111を介してインバ
ータ回路１２１に帰還されてラツチされるととも
に、インバータ回路１２３，１２４を介してトラ
ンスフアゲート１１３，１１４の接続点に供給さ
れる。次にトランスフアゲート１１１，１１２が
閉じると、（この時トランスフアゲート１１３，
１１４は開く）上記信号がトランスフアゲート１
１３を介してインバータ回路１１３に帰還されて
ラツチされる。上述した動作を順次繰り返すこと
により、信号入力端A1から供給された入力信号
INがA2，A3へと順次転送される。
ところで、近年Ｃ MOS論理回路において
は、高集積化および動作速度の高速化が強く望ま
れており、上述したシフトレジスタにおいても同
様な要求がなされている。しかし、上記のような
構成では、パターン面積が比較的大きく、また各
ラツチ回路毎に３段のゲートを通るので入力信号
INの転送時間が遅く、消費電力も多い欠点があ
る。
は、高集積化および動作速度の高速化が強く望ま
れており、上述したシフトレジスタにおいても同
様な要求がなされている。しかし、上記のような
構成では、パターン面積が比較的大きく、また各
ラツチ回路毎に３段のゲートを通るので入力信号
INの転送時間が遅く、消費電力も多い欠点があ
る。
この発明は上記のような事情に鑑みなされたも
ので、その目的とするところは、パターン面積を
小さくでき、信号の転送時間が早く、かつ低消費
電力なシフトレジスタを提供することである。
ので、その目的とするところは、パターン面積を
小さくでき、信号の転送時間が早く、かつ低消費
電力なシフトレジスタを提供することである。
すなわち、この発明においては、一端が電源に
接続され入力信号で導通制御されるＮチヤンネル
形のデプリーシヨン形第1MOS FETの他端と信
号入力端間にＰチヤンネル形のエンハンスメント
形第2MOS FETを接続して制御信号で導通制御
する。また、一端が接地され入力信号で導通制御
されるＰチヤンネル形のデプリーシヨン形第
3MOS FETの他端と信号入力端間にＮチヤンネ
ル形のエンハンスメント形第4MOS FETを接続
して制御信号の反転信号で導通制御する。さら
に、第１、第2MOS FETの接続点と信号入力端
間に、制御信号で導通制御されるＰチヤンネル形
のエンハンスメント形第5MOS FETを接続する
とともに、第３、第4MOS FETの接続点と信号
入力端間に上記制御信号の反転信号で導通制御さ
れるＮチヤンネル形のエンハンスメント形第
6MOS FETを接続してセルフラツチ回路を構成
する。そして、上記セルフラツチ回路を縦続接続
して各転送ゲートに状態保持機能を持たせたシフ
トレジスタを構成したものである。
接続され入力信号で導通制御されるＮチヤンネル
形のデプリーシヨン形第1MOS FETの他端と信
号入力端間にＰチヤンネル形のエンハンスメント
形第2MOS FETを接続して制御信号で導通制御
する。また、一端が接地され入力信号で導通制御
されるＰチヤンネル形のデプリーシヨン形第
3MOS FETの他端と信号入力端間にＮチヤンネ
ル形のエンハンスメント形第4MOS FETを接続
して制御信号の反転信号で導通制御する。さら
に、第１、第2MOS FETの接続点と信号入力端
間に、制御信号で導通制御されるＰチヤンネル形
のエンハンスメント形第5MOS FETを接続する
とともに、第３、第4MOS FETの接続点と信号
入力端間に上記制御信号の反転信号で導通制御さ
れるＮチヤンネル形のエンハンスメント形第
6MOS FETを接続してセルフラツチ回路を構成
する。そして、上記セルフラツチ回路を縦続接続
して各転送ゲートに状態保持機能を持たせたシフ
トレジスタを構成したものである。
以下、この発明の一実施例について図面を参照
して説明する。第３図はその構成を示すもので、
一端が第１の電位供給源（電源ＶCC）に接続され
入力信号INで導通制御されるデプリーシヨン形
の第１導電形（Ｎチヤンネル形）第1MOS
FETQ1の他端と信号入力端A1間に、エンハンス
メント形で第２導電形（Ｐチヤンネル形）の第
2MOS FETQ2を接続して制御信号で導通制御
する。また、一端が第２の電位供給源ＶSS（接地
点）に接続され入力信号INで導通制御されるデ
プリーシヨン形でＰチヤンネル形の第3MOS
FETQ3の他端と入力端A1間にエンハンスメント
形でＮチヤンネル形の第4MOS FETQ4を接続し
て上記制御信号の反転信号φで導通制御する。
さらに、第１、第2MOS FETQ1，Q2の接続点と
出力端A2（次段の入力端）間に制御信号で導
通制御されるエンハンスメント形でＰチヤンネル
形の第5MOS FETQ5を接続するとともに、第
３、第4MOS FETQ3Q4の接続点と出力端A2間に
反転信号φで導通制御されるエンハンスメント形
でＮチヤンネル形の第6MOS FETQ6を接続して
セルフラツチ回路を構成する。そして、上記セル
フラツチ回路を縦続接続して各転送ゲート毎に状
態保持機能を有するシフトレジスタを構成する。
して説明する。第３図はその構成を示すもので、
一端が第１の電位供給源（電源ＶCC）に接続され
入力信号INで導通制御されるデプリーシヨン形
の第１導電形（Ｎチヤンネル形）第1MOS
FETQ1の他端と信号入力端A1間に、エンハンス
メント形で第２導電形（Ｐチヤンネル形）の第
2MOS FETQ2を接続して制御信号で導通制御
する。また、一端が第２の電位供給源ＶSS（接地
点）に接続され入力信号INで導通制御されるデ
プリーシヨン形でＰチヤンネル形の第3MOS
FETQ3の他端と入力端A1間にエンハンスメント
形でＮチヤンネル形の第4MOS FETQ4を接続し
て上記制御信号の反転信号φで導通制御する。
さらに、第１、第2MOS FETQ1，Q2の接続点と
出力端A2（次段の入力端）間に制御信号で導
通制御されるエンハンスメント形でＰチヤンネル
形の第5MOS FETQ5を接続するとともに、第
３、第4MOS FETQ3Q4の接続点と出力端A2間に
反転信号φで導通制御されるエンハンスメント形
でＮチヤンネル形の第6MOS FETQ6を接続して
セルフラツチ回路を構成する。そして、上記セル
フラツチ回路を縦続接続して各転送ゲート毎に状
態保持機能を有するシフトレジスタを構成する。
上記の様な構成において動作を設明する。今、
入力端A1＝“１”レベル，A2＝“０”レベルで、
制御信号φが“０”から“１”に変化したとす
る。
入力端A1＝“１”レベル，A2＝“０”レベルで、
制御信号φが“０”から“１”に変化したとす
る。
この時、MOS FETQ4，Q3でで構成される直
列回路が遮断するための条件は、 ＶGS4＞ＶTH4 …(1) ＶGS3＜ＶTH3 …(2) である。但し、ＶTH4，ＶTH3はMOS FETQ4，Q3
のしきい値電圧、ＶGS4，ＶGS3はMOS FETQ4，
Q3のゲート、ソース間の電圧で、MOS FETQ3
のゲート電圧をＶG3、ソース電圧（MOS FETQ4
とQ3との接続点の電圧ＶX1）をＶS3とすると、
「ＶGS3＝ＶG3−ＶS3」である。
列回路が遮断するための条件は、 ＶGS4＞ＶTH4 …(1) ＶGS3＜ＶTH3 …(2) である。但し、ＶTH4，ＶTH3はMOS FETQ4，Q3
のしきい値電圧、ＶGS4，ＶGS3はMOS FETQ4，
Q3のゲート、ソース間の電圧で、MOS FETQ3
のゲート電圧をＶG3、ソース電圧（MOS FETQ4
とQ3との接続点の電圧ＶX1）をＶS3とすると、
「ＶGS3＝ＶG3−ＶS3」である。
今、入力端A1は“１”レベル（ＶCC）、制御信
号φも“１”（ＶCC）であるから、 ＶGS3＝ＶCC−ＶS3 …(3) ＶGS4＝ＶCC−ＶS4 …(4) である。上式(1)〜(4)より、 ＶCC−ＶS4＞ＶTH4 …(5) ＶCC−ＶS3＜ＶTH3 …(6) と表わせる。一方、「ＶS4＝ＶS3」であるから、 ＶTH4＜ＶCC−ＶS4＜ＶTH3 …(7) となる。従つて、MOS FETQ3，Q7が同時に導
通するためには、 ＶTH4＜ＶTH3 …(8) なる関係が成り立つ必要がある。逆に、MOS
FETQ3，Q4が同時に導通しないためには、 ＶTH4＞ＶTH3 …(9) という関係が成立すれば良い。このようにMOS
FETQ4，Q3の各しきい値電圧ＶTH4，ＶTH3を設
定すれば、入力端A1＝“１”レベル、A2＝“０”
レベルで、制御信号φが“０”から“１”に変化
した時、MOS FETQ4，Q3から成る直列回路は
遮断される。
号φも“１”（ＶCC）であるから、 ＶGS3＝ＶCC−ＶS3 …(3) ＶGS4＝ＶCC−ＶS4 …(4) である。上式(1)〜(4)より、 ＶCC−ＶS4＞ＶTH4 …(5) ＶCC−ＶS3＜ＶTH3 …(6) と表わせる。一方、「ＶS4＝ＶS3」であるから、 ＶTH4＜ＶCC−ＶS4＜ＶTH3 …(7) となる。従つて、MOS FETQ3，Q7が同時に導
通するためには、 ＶTH4＜ＶTH3 …(8) なる関係が成り立つ必要がある。逆に、MOS
FETQ3，Q4が同時に導通しないためには、 ＶTH4＞ＶTH3 …(9) という関係が成立すれば良い。このようにMOS
FETQ4，Q3の各しきい値電圧ＶTH4，ＶTH3を設
定すれば、入力端A1＝“１”レベル、A2＝“０”
レベルで、制御信号φが“０”から“１”に変化
した時、MOS FETQ4，Q3から成る直列回路は
遮断される。
一方、デプリーシヨン形でＮチヤンネル形の
MOS FETQ1は入力端A1の“１”レベルにより
導通状態、Ｐチヤンネル形のMOS FETQ2も制
御信号の“０”により導通状態となるので、入
力端A1は論理“１”レベルが保持される。すな
わち、MOS FETQ1〜Q4から成る直列回路によ
つてラツチ回路（メモリ回路）が構成される。ま
た、この時MOS FETQ5，Q6も同時に導通して
おり、出力端（次段の入力端）A2にはA1の入力
信号INが転送される。
MOS FETQ1は入力端A1の“１”レベルにより
導通状態、Ｐチヤンネル形のMOS FETQ2も制
御信号の“０”により導通状態となるので、入
力端A1は論理“１”レベルが保持される。すな
わち、MOS FETQ1〜Q4から成る直列回路によ
つてラツチ回路（メモリ回路）が構成される。ま
た、この時MOS FETQ5，Q6も同時に導通して
おり、出力端（次段の入力端）A2にはA1の入力
信号INが転送される。
次に、入力端A1＝“０”レベル，A2＝“１”レ
ベルで制御信号φが“０”から“１”に変化した
とする。この時、MOS FETQ1，Q2で構成され
る直列回路が遮断するための条件は、 ＶGS1＞ＶTH1 …(10) ＶGS2＜ＶTH2 …(11) である、但し、ＶTH1，ＶTH2はMOS FETQ1，Q2
のしきい値電圧、ＶGS1，ＶGS2MOS FETQ1，Q2
のゲート、ソース間の電圧で、MOS FETQ1の
ゲート電圧をＶG1、ソース電圧（MOS FETQ1と
Q2との接続点の電圧ＶY1）をＶS1とすると、「ＶG
Ｓ１＝ＶG1−ＶS1」である。
ベルで制御信号φが“０”から“１”に変化した
とする。この時、MOS FETQ1，Q2で構成され
る直列回路が遮断するための条件は、 ＶGS1＞ＶTH1 …(10) ＶGS2＜ＶTH2 …(11) である、但し、ＶTH1，ＶTH2はMOS FETQ1，Q2
のしきい値電圧、ＶGS1，ＶGS2MOS FETQ1，Q2
のゲート、ソース間の電圧で、MOS FETQ1の
ゲート電圧をＶG1、ソース電圧（MOS FETQ1と
Q2との接続点の電圧ＶY1）をＶS1とすると、「ＶG
Ｓ１＝ＶG1−ＶS1」である。
ここで、入力端A1は“０”レベル、制御信号
も“０”であるから、 Ｏ−ＶS1＞ＶTH1 …(12) Ｏ−ＶS2＜ＶTH2 …（13） となる。「ＶS1＝ＶS2」を考慮すると、MOS
FETQ1，Q2が同時に導通するためには、 ＶTH1＜ＶTH2 …（14） なる関係が成り立つ必要がある。従つて、MOS
FETQ1，Q2によつて構成された直列回路が遮断
するためには、 ＶTH1＞ＶTH2 …（15） となれば良い。このようにMOS FETQ1，Q2の
各しきい値電圧ＶTH1，ＶTH2を設定すれば、入力
端A1＝“０”レベル、A2＝“１”レベルで、制御
信号φが“０”から“１”に変化した時、MOS
FETQ4，Q3から成る直列回路は遮断される。
も“０”であるから、 Ｏ−ＶS1＞ＶTH1 …(12) Ｏ−ＶS2＜ＶTH2 …（13） となる。「ＶS1＝ＶS2」を考慮すると、MOS
FETQ1，Q2が同時に導通するためには、 ＶTH1＜ＶTH2 …（14） なる関係が成り立つ必要がある。従つて、MOS
FETQ1，Q2によつて構成された直列回路が遮断
するためには、 ＶTH1＞ＶTH2 …（15） となれば良い。このようにMOS FETQ1，Q2の
各しきい値電圧ＶTH1，ＶTH2を設定すれば、入力
端A1＝“０”レベル、A2＝“１”レベルで、制御
信号φが“０”から“１”に変化した時、MOS
FETQ4，Q3から成る直列回路は遮断される。
この時、MOS FETQ3，Q4は導通しており、
入力端A1は論理“０”レベルに保持され、出力
端（次端の入力端子）A2には、MOS FETQ3，
Q6を介して入力端A1と同じ電圧が得られる。
入力端A1は論理“０”レベルに保持され、出力
端（次端の入力端子）A2には、MOS FETQ3，
Q6を介して入力端A1と同じ電圧が得られる。
以上の様に、この発明による回路は信号の転送
保持を効率よく行なえる。そして、素子数も従来
回路より少なく（約3/4）構成が比較的簡単であ
るのでパターン化した場合に面積を小さくでき
る。また、特性的には１段当りのゲート数が少な
い（約1/3）ので転送速度が速く、かつ低消費電
力化できる。
保持を効率よく行なえる。そして、素子数も従来
回路より少なく（約3/4）構成が比較的簡単であ
るのでパターン化した場合に面積を小さくでき
る。また、特性的には１段当りのゲート数が少な
い（約1/3）ので転送速度が速く、かつ低消費電
力化できる。
第４図は、この発明の他の実施例を示すもの
で、上記第３図におけるMOS FETQ1，Q3のバ
ツクゲート（基板端子）をそれぞれのゲート電極
（信号入力端）に接続したものである。図におい
て、第３図と同一構成部は同じ符号を付してその
説明は省略する。このような構成によれば、
MOS FETQ1，Q3はそれぞれ横形のバイポーラ
NPNトランジスタおよびPNPトランジスタ構成
となるための電流供給能力が増大し、動作速度と
リーク電流の特性をさらに改善できる。例えば、
入力端A1が論理“１”レベルの場合、Ｎチヤン
ネル形MOS FETQ1の基板電圧が上昇し、この
MOS FETQ1のしきい値電圧ＶTH1は負方向へシ
フトする。また、Ｐチヤンネル形MOS FETQ3
の基板電圧も上昇し、そのしきい値電圧ＶTH3は
負方向へシフトする。従つて、Ｐチヤンネル形
MOS FETQ3のしきい値電圧ＶTH3は低くなり、
上式(9)からわかるようにMOS FETQ3，Q4で構
成された直列回路はより深く遮断される。
で、上記第３図におけるMOS FETQ1，Q3のバ
ツクゲート（基板端子）をそれぞれのゲート電極
（信号入力端）に接続したものである。図におい
て、第３図と同一構成部は同じ符号を付してその
説明は省略する。このような構成によれば、
MOS FETQ1，Q3はそれぞれ横形のバイポーラ
NPNトランジスタおよびPNPトランジスタ構成
となるための電流供給能力が増大し、動作速度と
リーク電流の特性をさらに改善できる。例えば、
入力端A1が論理“１”レベルの場合、Ｎチヤン
ネル形MOS FETQ1の基板電圧が上昇し、この
MOS FETQ1のしきい値電圧ＶTH1は負方向へシ
フトする。また、Ｐチヤンネル形MOS FETQ3
の基板電圧も上昇し、そのしきい値電圧ＶTH3は
負方向へシフトする。従つて、Ｐチヤンネル形
MOS FETQ3のしきい値電圧ＶTH3は低くなり、
上式(9)からわかるようにMOS FETQ3，Q4で構
成された直列回路はより深く遮断される。
第５図は、さらにこの発明の他の実施例を示す
もので、上記第３図の回路におけるMOS
FETQ5，Q6に代えてMOS FETQ2，Q4の接続点
と出力端（次段の入力端）A2間に制御信号φで
制御され転送回路として働くエンハンスメント形
でＮチヤンネル形のMOS FETQ7を設けたもの
である。このような構成によれば回路を構成する
素子数を更に低減できる。
もので、上記第３図の回路におけるMOS
FETQ5，Q6に代えてMOS FETQ2，Q4の接続点
と出力端（次段の入力端）A2間に制御信号φで
制御され転送回路として働くエンハンスメント形
でＮチヤンネル形のMOS FETQ7を設けたもの
である。このような構成によれば回路を構成する
素子数を更に低減できる。
なお、上記転送回路はＮチヤンネル形のMOS
FETで構成したが、Ｐチヤンネル形のMOS
FETで構成して制御信号で導通制御しても良
く、また、Ｎチヤンネル形のMOS FETとＰチヤ
ンネル形のMOS FETとを並列接続したトランス
フアゲートで構成しても良い。
FETで構成したが、Ｐチヤンネル形のMOS
FETで構成して制御信号で導通制御しても良
く、また、Ｎチヤンネル形のMOS FETとＰチヤ
ンネル形のMOS FETとを並列接続したトランス
フアゲートで構成しても良い。
以上説明したようにこの発明によれば、パター
ン面積を小さくでき、信号の転送時間が早く、か
つ低消費電力なシフトレジスタが得られる。
ン面積を小さくでき、信号の転送時間が早く、か
つ低消費電力なシフトレジスタが得られる。
第１図は従来のシフトレジスタを示す回路図、
第２図は上記第１図の回路の動作を説明するため
のタイミングチヤート、第３図はこの発明の一実
施例に係るシフトレジスタを示す回路図、第４図
および第５図はそれぞれこの発明の他の実施例を
示す回路図である。 ＶCC……第１の電位供給源、IN……入力信
号、Q1〜Q7……MOS FET、A1，A2，A3……信
号入力端、ＶSS…第２の電位供給源、φ，……
制御信号。
第２図は上記第１図の回路の動作を説明するため
のタイミングチヤート、第３図はこの発明の一実
施例に係るシフトレジスタを示す回路図、第４図
および第５図はそれぞれこの発明の他の実施例を
示す回路図である。 ＶCC……第１の電位供給源、IN……入力信
号、Q1〜Q7……MOS FET、A1，A2，A3……信
号入力端、ＶSS…第２の電位供給源、φ，……
制御信号。
Claims (1)
- 【特許請求の範囲】 １ 一端が第１の電位供給源に接続され信号入力
端に入力される入力信号で導通制御されるＮチヤ
ンネル形のデプリーシヨン形第1MOS FETと、
この第1MOS FETの他端と信号入力端間に接続
され制御信号で導通制御されるＰチヤンネル形の
エンハンスメント形第2MOS FETと、一端が第
２の電位供給源に接続され入力信号で導通制御さ
れるＰチヤンネル形のデプリーシヨン形第3MOS
FETと、この第3MOS FETの他端と信号入力端
間に接続され上記制御信号の反転信号で導通制御
されるＮチヤンネル形のエンハンスメント形第
4MOS FETと、上記第１、第2MOS FETの接続
点と信号出力端間に接続され制御信号で導通制御
されるＰチヤンネル形のエンハンスメント形第
5MOS FETと、上記第３、第4MOS FETの接続
点と信号出力端間に接続され上記制御信号の反転
信号で導通制御されるＮチヤンネル形のエンハン
スメント形第6MOS FETとから成るセルフラツ
チ回路を縦続接続して構成したことを特徴とする
シフトレジスタ。 ２ 上記セルフラツチ回路を構成する第２、第
5MOS FETおよび第４、第6MOS FETに供給さ
れる制御信号およびその反転信号はそれぞれ、隣
接するセルフラツチ回路間で互いに逆相の関係に
あることを特徴とする特許請求の範囲第１項記載
のシフトレジスタ。 ３ 上記第1MOS FETのしきい値電圧の絶対値
は第2MOS FETのしきい値電圧の絶対値より低
く、第3MOS FETのしきい値電圧は第4MOS
FETのしきい値電圧より低い関係を満たすこと
を特徴とする特許請求の範囲第１項記載または第
２項記載のシフトレジスタ。 ４ 上記第１、第3MOS FETの基板端子を信号
入力端に接続したことを特徴とする特許請求の範
囲第１項記載ないし第３項のいずれかのシフトレ
ジスタ。 ５ 一端が第１の電位供給源に接続され信号入力
端に入力される入力信号で導通制御されるＮチヤ
ンネル形のデプリーシヨン第1MOS FETと、こ
の第1MOS FETの他端と信号入力端間に接続さ
れ制御信号で導通制御されるＰチヤンネル形のエ
ンハンスメント形第2MOS FETと、一端が第２
の電位供給源に接続され入力信号で導通制御され
るＰチヤンネル形のデプリーシヨン形第3MOS
FETと、この第3MOS FETの他端と信号入力端
間に接続され上記制御信号の反転信号で導通制御
されるＮチヤンネル形のエンハンスメント形第
4MOS FETと、上記第２、第4MOS FETの接続
点と信号出力端間に配設され制御信号あるいはそ
の反転信号で導通制御される転送回路とから成る
セルフラツチ回路を縦続接続して構成したことを
特徴とするシフトレジスタ。 ６ 上記セルフラツチ回路を構成する第２、第
4MOS FETおよび転送回路に供給される制御信
号あるいはその反転信号はそれぞれ、隣接するセ
ルフラツチ回路間で互いに逆相の関係にあること
を特徴とする特許請求の範囲第５項記載のシフト
レジスタ。 ７ 上記第1MOS FETのしきい値電圧の絶対値
は第2MOS FETのしきい値電圧の絶対値より低
く、第3MOS FETのしきい値電圧は第4MOS
FETのしきい値電圧より低い関係を満たすこと
を特徴とする特許請求の範囲第５項記載または第
６項記載のシフトレジスタ。 ８ 上記第１、第3MOS FETの基板端子を信号
入力端に接続したことを特徴とする特許請求の範
囲第５項記載ないし第７項のいずれかのシフトレ
ジスタ。 ９ 上記転送回路は、エンハンスメント形の
MOS FETから成ることを特徴とする特許請求の
範囲第５項記載ないし第８項のいずれかのシフト
レジスタ。 １０ 上記転送回路は、Ｎチヤンネル形のMOS
FETとＰチヤンネル形のMOS FETとを並列接
続しそれぞれのゲートに逆相の制御信号を印加し
たトランスフアゲートから成ることを特徴とする
特許請求の範囲第５項記載ないし第８項のいずれ
かのシフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197108A JPS5987698A (ja) | 1982-11-10 | 1982-11-10 | シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197108A JPS5987698A (ja) | 1982-11-10 | 1982-11-10 | シフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5987698A JPS5987698A (ja) | 1984-05-21 |
| JPS6236314B2 true JPS6236314B2 (ja) | 1987-08-06 |
Family
ID=16368859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57197108A Granted JPS5987698A (ja) | 1982-11-10 | 1982-11-10 | シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5987698A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62226499A (ja) * | 1986-03-27 | 1987-10-05 | Toshiba Corp | 遅延回路 |
-
1982
- 1982-11-10 JP JP57197108A patent/JPS5987698A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5987698A (ja) | 1984-05-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4568842A (en) | D-Latch circuit using CMOS transistors | |
| US3982138A (en) | High speed-low cost, clock controlled CMOS logic implementation | |
| JP3239867B2 (ja) | 半導体装置 | |
| JPH024011A (ja) | アナログスイッチ回路 | |
| US7671660B2 (en) | Single threshold and single conductivity type logic | |
| KR930009432B1 (ko) | 디지탈/아나로그 변환기용 전류소자 | |
| KR930020850A (ko) | 레벨 변환회로 | |
| KR950022092A (ko) | 비교기 회로 | |
| US4472821A (en) | Dynamic shift register utilizing CMOS dual gate transistors | |
| US4705965A (en) | Interference free D-type flip-flop | |
| JPS6226604B2 (ja) | ||
| KR940003448A (ko) | 반도체 기억장치 | |
| US3588527A (en) | Shift register using complementary induced channel field effect semiconductor devices | |
| JPH0252460B2 (ja) | ||
| JPS5946137B2 (ja) | ２進周波数分割器 | |
| JPS6236314B2 (ja) | ||
| JPH05102312A (ja) | 半導体集積回路 | |
| JP2541244B2 (ja) | クロック発生回路 | |
| JPH0574854B2 (ja) | ||
| RU2771447C1 (ru) | Элемент входного регистра | |
| JPH10276069A (ja) | データラッチ回路 | |
| JP3031090B2 (ja) | 出力ポート回路 | |
| JPH0446014B2 (ja) | ||
| JP2845665B2 (ja) | 出力バッファ回路 | |
| JP2867504B2 (ja) | 出力バッファ回路 |