JPH10505198A - マスク数を低減したｍｏｓゲートデバイスの製造プロセス - Google Patents

マスク数を低減したｍｏｓゲートデバイスの製造プロセス

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Abstract

(57)【要約】 パワーＭＯＳＦＥＴのようなＭＯＳゲートデバイスを形成するための低減したマスク工程を有する製造プロセスであって、該プロセスは、セルボディ５０とセルボディ５０中のソース領域５１を連続して形成するための第１のマスク３０を有し、シリコンエッチにより各セルのシリコン表面に中央開口部８０、８１を形成し続いて中央開口部８０、８１を囲む酸化物６０をアンダーカットするための第２のマスク工程を有する。それからコンタクトレイヤ８４が、各セスの開口部８０、８１に充填され、ボディ５０とソース領域５１を接続する。この工程では一回の厳格なマスクアライメント工程が用いられるだけである。

Description

【発明の詳細な説明】 マスク数を低減したＭＯＳゲートデバイスの製造プロセス 発明の背景 本発明は、パワーゲートデバイスの製造工程に関し、特に、低減されたマスク 数と一回だけの厳格なアライメント工程を用いた工程による上記デバイス製造用 の新しい工程に関する。 ＭＯＳゲートデバイスは当業者によく知られており、米国特許５，００８，７ ２５に示されたパワーＭＯＳＦＥＴのようなデバイスを含み、同様に、１９９０ 年５月９日に提出された出願番号０７／５２１，１７７（現在は放棄されている ）、および１９９３年５月３０日に提出された継続出願番号０８／０４１，１３ ６（現在、１９９４年９月３０日に出願番号０８／３１６，１１２として再提出 されている）に示されたパワーＩＧＢＴのようなパワーＩＧＢＴを含む。これら の表題の内容は、参考文献としてここに添付されている。ＭＯＳゲートデバイス は、ＭＯＳゲートサイリスタ、ゲートターンオフデバイス等をも含む。 上記デバイスの製造工程は、多数のフォトリソグラフィックマスキング工程お よび厳格なマスクアライメント工程を含み、それらはそれぞれ余分な製造時間と 費用を必要とし、デバイス欠陥となりうる源を形成する。上記デバイスの製造に 必要とされるマスクおよびアライメント工程の数の低減は望ましく、製造歩留り を改善し、製造コストを低減する。 米国特許５，３０２，５３７は、パワーＭＯＳＦＥＴの製造工程について述べ 、そこでは穴部がソース領域の中央を通って下方のベース領域の中へ形成される 。金属が上記穴部に入れられ、ソースとベースを接続する。しかしながら、それ らの領域は、上記穴部の壁面の周囲領域においてのみ接続される。従って、上記 ソースおよびベース間の低抵抗で信頼性のある接続は、大量生産工程で製造する のが困難である。 本発明は、ＭＯＳゲートパワーデバイスの製造に必要なマスクの数を、３つに 低減する新しい製造工程を提供する。発明の概要 本発明によれば、Ｎチャネルデバイスでは、第１のマスクが、デバイスの各セ ルのＰ型ボディを限定し、同様にＰ型ボディ領域中に配置されたソース領域を限 定する。上記デバイストポロジは、セル状であると同様に櫛状であっても良い点 に注意すべきである。また、ボディ領域は、時々、ＭＯＳＦＥＴセルのチャネル 領域として言及されることも注意すべきである。それから、第２のマスクが、上 記デバイスの各セルまたはストリップのＮ+領域上の小さな中央部分のアライメ ントのために用いられ、異方性の酸化物のエッチングにより上記デバイスを覆う 酸化物レイヤに開口部を形成し、該開口部はシリコンの表面に達する。続いて、 異方性のシリコンエッチングにより、上記Ｎ+領域の中央のシリコンの表面に浅 い穴部を形成する。上記穴部は、Ｎ+領域を横切り、下方のＰ型チャネルまたは ボディ領域に達するのに十分な程度に深い。コンタクトマスクである上記第２の マスクのアライメントは、工程中で唯一の厳格なアライメントである。 この異方性のシリコンエッチングに続いて、上記ゲート酸化物および該ゲート 酸化物上の保護のための低温酸化物をアンダーカットする等方性エッチングが行 われ、これにより上記チップのシリコン表面で肩部が露出され、該肩部は、Ｎ+ セル領域中にエッチングされた開口部を囲む。 その後、金属であることが好ましいコンダクティブレイヤが上記チップ（また は複数の上記チップを含むウエハ）の表面上に堆積され、上記金属は上記穴部を Ｎ+領域まで満たし、これにより下方のＰボディ領域に接続され、また、シリコ ン表面で上記Ｎ+ソース領域を囲む肩部にも重なる。その結果として、Ｎ+ソース および下方のＰ領域に対して良好なコンタクトが形成される。Ｐ+下方ボディ領 域とＮ+ソース領域との間のこのコンタクトは、ＭＯＳゲートデバイスの各セル 構造に本質的に現れる寄生ＮＰＮトランジスタの短絡のために好ましい。第３の マスクは、上記金属をパターニングするために用いられ、続いてシンタおよび裏 面金属形成が行われる。このように、製造工程が、コンタクトマスクの唯一の厳 格なアライメントを伴った単に３つのマスク工程に低減される。 代わりの工程では、上記下方ゲート酸化物および低温酸化物上のコンタクト金 属のステップカバレジを改良するために、上述のシリコンエッチング工程でフォ トレジストシャドウマスクが用いられる。第１に、上記低温酸化物およびゲート 酸化物部分は等方性エッチングされ、上記フォトレジスト開口部より広いシリコ ン表面部分が露出される。このエッチングは、幾分テーパ状の酸化物サイドウォ ールを残す。次に、フォトレジストをシャドーマスクとして用いた異方性プラズ マエッチングが、良く知られた種類のＣｌ2プラズマエッチングにより行われる 。この工程は、上記Ｎ+ソースを通って上記Ｐ+ベースまで穴部のエッチングを行 い、これは上記フォトレジスト開口部と同じ部分である。このように、上記元の Ｎ+表面の部分が、アルミニウムコンタクト金属を受けるために露出したまま残 される。 上記デバイスを完成するために、上記ゲート金属とゲートポリシリコン電極の 間を接続することが必要である。これは、上記ソースやボディ領域への接続と同 じマスク工程で行われる。このことは、上記シリコンの穴部と同時に、ポリシリ コン中に穴部がエッチングされることを意味する。それゆえに、上記シリコンエ ッチング深さをコントロールし、上記Ｐ+ボディ領域を露出させ、上記ポリシリ コンレイヤの部分を残すことが必要となる。 また、エッジ構造を、所望の阻止電圧に耐えることができるように形成するこ とも必要とされる。好ましいエッジ構造は、一連のポリシリコンリングおよび間 隔を使った構造である。各ポリシリコンリングを、上記活性部分側の隣接する間 隔中の拡散まで短くすることにより、そのような構造を得ることが可能である。 本発明の他の重要な特徴は、上記ソースと同じ窓中に多量のボディ注入（イン プラント）を、上記ソースより深く注入することによっても成し遂げられる。こ れは、上記ソースが、ほとんど完全に、多量にドープされたボディ領域によって 囲まれることとなる。これは、更にパンチスルーブレイクダウンおよびドレイン −ソースリークを防ぎ、また、各セルのエッジから中央のコンタクト部分までの ボディ中の極めて低い抵抗パスを形成する。拡散パラメータは、小さな少量のド ープがなされたボディ領域が表面に直接隣接し、反転チャネルを形成するように 調整することができる。 本発明の更なる具体例としては、ボディ領域が、上記ボディ領域を上記ソース と同じ深さまたはより深い第１の深さまで注入する１回の注入およびドライブで 形成され、その後に、ソース領域を浅い深さに注入する。双方の注入は同じマス ク窓を用いて行われる。これらの２つの領域は、その後アニールされ、これによ りドライブされ、即ち、上記ボディ領域は約９７５℃で３時間アニールされ、約 １−２ミクロンの深さが得られ、一方、上記ソース領域は約９７５℃で約１時間 アニールされ、単に約０．３ミクロンの深さになる。このように、完全なセルを 、単に２回の注入を用いるだけで形成することができる。その後、前に述べたよ うに、製造工程が完了する。 更なる具体例では、多量のベースコンタクト注入が、ポリシリコン窓の代わり にコンタクト窓を通して行われる。これは、上記穴部がシリコン中にエッチング され、上記ボディ領域が露出した後で、金属がウエハ上に堆積される前に行われ る。注目すべきは、金属とボディ領域の間の低いコンタクト抵抗を得るために、 金属形成に先だって注入後にアニールが必要とされないことである。これは、約 ４２０℃でのシンタが、十分なドーパントを得るのに十分であり、この温度が上 記金属が堆積された後に許容するのに十分低い温度だからである。 本発明の他の特徴および長所は、図面に従って述べる本発明の以下の記述から 明らかになるであろう。図面の簡単な説明 図１は、酸化物層、ポリシリコン層およびホトレジスト層が形成された後のシ リコンウエハーのチップ部分を示す断面図である。 図２は、図１の構成において、第１マスク工程が行われてホトレジスト層に対 称的な構成で複数のスロットまたは開口が形成された後の状態を示す。 図３は、図２の構成において、ホトレジスト層の開口を介して露出されるポリ シリコン領域およびゲート酸化物領域を除去した状態を示す。 図４は、図３の構成において、ポリシリコンの窓部を通してＰ+をインプラン トする工程後の状態を示す。 図５は、図４の構成において、ホトレジストが除去され、上記Ｐ+のインプラ ントが行われて比較的軽くドープされた深いＰ領域を形成した後の状態を示す。 図６は、図５と同様であるが、ポリシリコンゲートによって形成されたマスク 開口を介してインプラントされたＰ+およびＮ+のインプラント層が示されている 。 図７は、図６の構成において、デバイスの表面全体に低温酸化物が堆積され、 図６のＰ+およびＮ+インプラント領域内での駆動後の状態を示す。 図８は、図７の構成で、ウエハー中の各Ｎ+領域上方に中央開口を形成する第 ２マスク工程およびシリコンウエハーの表面に対する低温酸化物およびポリシリ コン層の非等方性エッチング後の状態を示す。 図９は、図８の構成で、非等方性シリコンエッチングを行い、Ｎ+層を介して 凹部カッティングを形成し、次いでＬＴＯおよびゲート酸化物をアンダーカット する等方性酸化物エッチングを施した状態を示す。 図１０は、図９の構成で、ホトレジストを取り、アルミニウムのようなソース 金属を付けた状態を示す。 図１１は、図８の工程に続く工程を改善するために使用される修正方法を示し 、そこでは低温酸化物の等方性エッチングが行われている。 図１２は図１０の構成においてシャドウマスクとしてホトレシジストを使用し 、シリコンエチッング実施した後の状態を示す。 図１３は図１２の構成で、改善工程でホトレシジストの除去および構造の金属 化後の状態を示す。 図１４は図３の工程に続き、第１マスクにより形成された開口を通してＰ+お よびＮ+インプラントを形成する改善方法を示している。 図１５は図１４の構成で、Ｐ+本体およびＮ+ソース領域を有するセルまたはス トリップを形成する接合アニール後の状態を示す。 図１６はＰ+拡散をコンタクトマスクを介して形成した本発明の他の具体例を 示す。図面の詳細な説明 次に述べる本発明に係る好ましい具体例についての説明では、Ｎチャンネルパ ワーＭＯＳＦＥＴデバイスの製造に関して記述する。しかしながら、例えば、Ｎ チャンネル又はチャンネルのＩＧＢＴやＭＯＳゲートサイリスタ等のどのような ＭＯＳゲートデバイスの製造に対しても使用するために、同様のマスク数減少プ ロセスを変形して使用することが可能である。これらの図面の中において、明ら かな形態は、敢えて、記載はしていないが、使用されるべき形態は、好ましくは 特許５，００８，７２５に示されているような六角形セルであることを注記して おく。しかしながら、そのプロセスが、線上かオフセットされているかに拘わら ず、櫛状構造と同様に、例えば、正方形又は長方形セルなどのような多角形構造 を有する構造にも等しく適用できることは、その技術における熟練した人々にと っては明白であろう。またさらに、デバイスの終端構造は示されていないが、い ずれかのＭＯＳゲートデバイスに通常使用されている終端が、ここにおいても使 用することができることを、注記しておく。 最初に図１について説明する。反復構造を有するウエハ又はチップの、クロス セクションの中に示される極めて少ない要素の微細部分が示されている。ウエハ は、どのような要求サイズであってもよく、多くのチップに分割されるであろう 。ここに示す本発明に係る好ましい具体例の記述において、“チップ”という言 葉と“ウエハ”という言葉は、しばしば交互に置き換えて使用される。 図１は、単結晶シリコンからなるＮ-ボディ３０を有するウエハを示す。その Ｎ-ボディ３０は、Ｎ+基板（図示せず）上にエピタキシャル成長させて形成して もよい。ドレイン（又はアノード）コンタクトは、Ｎ+基板に接続してもよく、 チップのどちらかの表面に接続してもよい。そのエピタキシャル成長して形成さ れたボディは、最終的に形成されるデバイスの降伏電圧に依存する厚さと抵抗率 を有する。 本発明に係るプロセスにおける第１ステップは、シリコン３０上の絶縁層３１ の形成であり、層３１は、２００〜１，５００オングストロームの間の、最 終的に形成されるデバイスに要求されるスレッショルド電圧に対応した厚さの熱 成長された二酸化ケイ素で構成することができる。酸化層３１は、例えば、７， ５００オングストロームの厚さを有し、種々の好ましい方法で形成されるポリシ リコン層３２によって覆われる。好ましくは、ポリシリコンは、埋め込み又は連 続ＣＶＤドーピング工程で砒素が大量にドープされる。ポリシリコン層３２上に は、適当なフォトレジスト層３３が形成される。 次の図２に示すように、フォトレジスト３２は、適当なフォトリソグラフィク マスク工程でパターンニングされ、フォトレジストをポリシリコン層３２の表面 まで貫通する開口３４，３５が形成される。もし、セルラー状の形態が選択され れば、各開口３４，３５は、側面から側面までの寸法が約５−１０μｍであり、 中心と中心との間隔が電圧とフォトリソグラフィーの能力に依存する六角形又は 正方形等のいずれかの要求される多角形形状を有する数千個の同一の対称開口の 内の１つである。しかしながら、もしその形態が、櫛状が選択されるならば、開 口３４，３５は、平行に延ばされた細長いものであってもよい。 図２のフォトレジスト層３３における開口形成に続いて、露出したポリシリコ ンをエッチングするために、図３に示すように、異方性エッチが用いられる。好 ましくは、異方性ポリシリコンエッチは、フォトレジストをアンダーカットすべ きではない。なぜなら、下に続く埋め込まれた領域は、フォトレジストによるよ りは、ポリシリコンによって境界を定めるべきだからである。エッチングは、ウ エハ上のいずれか部分においてゲート酸化膜が除去されてしまう前に止めるため に精選される。ポリシリコンの側壁は、可能な限り垂直に近付けるべきである。 これは、深い注入ボディ領域の境界を精度よく定めるために重要である。 その後、必要ならば、等方性のウエットエッチで、下に位置する露出された二 酸化シリコンを除去してもよい。使用される異方性及び等方性エッチングは、通 常のこれらの技術として十分に知られたものであり、重要でないこれらの工程で は、いずれをも選択することができる。しかしながら、このプロセスのこの工程 では、損なわれていないゲート酸化膜を残すことも、また薄いゲート酸 化物を貫通する十分なエネルギーで、次の注入プロセスを実行することもまた可 能であることを注記しておく。 その後、図４に示すように、注入種として硼素を用い、８０ｋＶにおいて、３ −８Ｅ１３のドーズ量で注入が実行される。この注入によって、フォトレジスト ３３と酸化膜３１における露光開口の底の下方にＰ型領域４０，４１を形成する 。 この注入作業後、図５に示すように、フォトレジスト３３が剥がされ、１．０ 〜２．０μｍの深さに到達するようにＰ+注入部４０と４１を１１７５℃の温度 で３０−６０分さらす。他の注入エネルギーと拡散時間及び深さは、形成したい デバイスのタイプに応じて設計者によって選択される 次のプロセスにおいて、図６に示すように、砒素又はリンの比較的高い、例え ば１Ｅ１６のドーズ量で窓３４，３５を介して、１２０ｋｅＶの注入エネルギー で注入される。例えば、砒素の種が使用されたとすると、それは９５０℃の温度 に、１時間さらされる。この時間の間に、低温酸化膜の堆積の前にポリシリコン を覆うために、ポリシリコンの側壁に薄い酸化物（図示せず）が成長される。そ の後、ｐ+硼素が１Ｅ１５のドーズ量で注入エネルギー８０〜１２０ｋＶで、窓 ３４，３５を介して注入される。Ｎ+層５０は、Ｐ+層５１より、設計者によって 選択された量、及び種とドーズ量によって決定された量だけ浅くなるであろう。 その後、図７に示すように、低温酸化物（“ＬＴＯ”）からなる層６０が、図 ６のウエハの表面の上に０．６μｍから０．８μｍまで堆積される。そのＬＴＯ の堆積条件は、約４２５℃における酸素によるシラン分解反応を使用する。厚さ は、ゲート−ソース間のオーバーラップキャパシタンスと、許されるパターンニ ングと良好なステップ範囲との間のショーツ（ｓｈｏｒｔｓ）とが最小になるよ うに、決定される。 ＬＴＯ層６０の堆積後、Ｎ+及びＰ+領域５０及び５１は、９７５℃の温度に３ ０分間さらされる。それから、これの接合部を、Ｎ+領域に対して約０．３μｍ の深さまで、Ｐ+領域に対しては１μｍの深さまで動かす。ＬＴＯ層６０ の堆積後動かすことによって、そのＬＴＯ層は移動条件下で高密度化される。 この作業で、示された２つのセルに対する環状のチャンネル領域５５，５６を 作製する。これらのチャンネル領域は、各セルに対応したポリシリコンゲートの 境界を定め、ポリシリコンに対するゲート位置の関係に基づいて転化することが できる、それぞれのポリシリコン層３２のセグメントの下に位置する。そのポリ シリコン層３２は、もしセルが多角形形状であれば、セル間に格子形状を有する 。この格子は、側方又は端に、セルの中の下方に位置するチャンネル領域上に横 たわるであろう。 拡散パラメータを適切に選択することにより、実質的にスレッショルド電圧を 変化させるのに十分な量のＰ+ドーパントがチャンネル領域の表面に到達するこ とを防止できる。プロセスは、注意深く制御することで、Ｐ+概略ピークチャン ネルドーピングに達するまで分布させるように設計することができる。これによ って、最もよくパンチスルーを防止でき、最も短いチャンネルが提供できる。こ れは、可能な限り垂直に近付ける大変注意深いポリシリコン側壁外形の制御を必 要とする。 その後、図８に示すように、新しいフォトレジスト層７０が、ＬＴＯ層６０の 上に塗布され、そして、フォトレジスト層７０が、第２及びコンタクトマスクス テップによって、個々のセルの軸に又は櫛状の形状が使用される場合はストリッ プの長さに沿って位置するよく配列された小さな中央開口を形成するためにパタ ーンニングされる。これは、新しい構成における唯１つの厳格なアライメント工 程である。もしセル構造が使用されるなら、フォトレジスト７０における開口は 、１．５から２μｍの直径を有する。この寸法は、フォトリソグラフィープロセ スと金属−シリコン接触システムとに依存する。フォトレジスト中に開口が形成 された後、シリコン表面に到達する中央開口を開けるために、異方性酸化物エッ チングを用いてＬＴＯ層はエッチングされる。 その後、図９に示すように、露出したシリコン表面をエッチングする異方性エ ッチングが行われ、それにより上記シリコン表面にＮ+層５１を貫通しＰ+層５０ に至る孔が各セル毎に形成される。すなわち、塩素化学異方性エッチング を用いることにより、シリコンの約０．４ミクロンが表面から除かれ、領域４０ 及び４１のそばに形成されたセルの中央に窪み又は開口８０及び８１が形成され る。 そして、また図９に示すように、上記シリコンウエハは、上記ＬＴＯを直径８ ２及び８３まで後退させるアンダーカットを行う等方性ウェットエッチングに曝 される。これを行うことで、六角形又は多角形セルには、開口８０及び８１の周 囲に広がるシリコンチップの表面のショルダーが露出する。 本発明の好適な具体例においては、上記ＬＴＯとゲート酸化物にアンダーカッ トを形成するウェットエッチングは、２〜５分間のウェット６対１（６ｔｏ１） バッファ酸化物エッチングである。これは、ソース領域との接触に低い抵抗を生 じさせるのに十分な、巾が約２〜５ミクロンのショルダーを作りだす。 その後、図１０に見られるように、フォトレジスト７０は取り除かれ、ソース メタル８４、例えばアルミニウムがデバイスの全表面に堆積する。上記アルミニ ウムは開口８０内を満たし、図９及び１０におけるアンダーカット８２及び８３ により形成された露出したシリコンショルダーの上に横たわるであろう。すなわ ち、上記ソースメタル８４は、各セル内にてＰ及びＮ領域の間を意図的に短くさ せるために、自動的に下方Ｐ領域５０をＮ+領域５１と接続する。 図１０に示される構造は、完全なＭＯＳＦＥＴセル構造（又は櫛状構造、仮に それが選ばれた場合）を作りだし、デバイスの加工における残りの工程は、パタ ーニングゲートとソース電極接続領域のための通常の厳格でないマスクと、絶縁 スクラッチ層などにおける開口窓のための付加的なマスクを含んでいる。基礎的 なプロセス工程は、唯一の厳格なアライメントを持つＭＯＳゲートデバイスの製 造に、スクラッチマスクを勘定にいれないで３つのマスクのみが要求される。 図１０のデバイスを完成させるために、ドレイン接触が必要となることも注目 すべきことである。このドレイン接触は、通常の方法においてウエハのボトムに 置くことができ、又は所望によりウエハのトップに置かれ、特許５，１９１，３ ９６に開示されている如きシンカー（ｓｉｎｋｅｒ）や埋設層などによ りセル４０と４１の間の通常の伝導領域に接続することができる。また、デバイ スがＩＧＢＴとして作られるなら、通常の薄いＮ+バッファ層とＰ+ボトム層は従 来の方法にてウエハ構造の底に付加されることも注目すべきことである。 図１１は本発明の方法の第２の具体例を示すもので、図８の工程に続いて、上 記ＬＴＯが、開口の壁に対し半径カーブ９０を形成するために、等方性エッチン グによりエッチングされている。このエッチングは、６対１（６ｔｏ１）バッフ ァ酸化物エッチングで約８分間行うことができる。上記カーブのアンダーカット の正確な寸法は、ボトムにおいては約０．５ミクロンであり、ＬＴＯ層のトップ においては約１ミクロンであろう。 その後、図１２に示すように、前の等方性エッチングによりアンダーカットさ れたフォトレジスト層の突出部は、塩素プラズマを用いる異方性プラズマエッチ ングにてシャドウマスクとして用いられる。この異方性プラズマエッチングはセ ルの中心開口９５を形成するもので、上記中心開口は０．４ミクロンの深さを有 するが、Ｐ+領域に届くとともに中まで切れ込むに十分に深いものである。 上記ＬＴＯ層６０における緩やかなカーブ９０と、上記シリコンにおける縮小 された直径の開口９５は、アルミニウム電極が後で形成される滑らかな表面を与 える。すなわち、アルミニウムは鋭角には良好にカバーしないことはよく知られ ており、アルミニウム工程取り扱い範囲を改善するために表面に緩やかな曲率を 持たせることが好ましいのである。それは、まさに図１２に示される方法工程に より創造された作用である。 図１３に示すように、フォトレジスト７０は取り除かれ、アルミニウム接触層 ９８が表面に堆積され、しかも上記ＬＴＯにおける緩やかなカーブがアルミニウ ム電極のためのより良い工程取り扱い範囲をより容易に提供することになる。ア ルミニウム電極がＰ+領域５０とＮ+領域５１との間を自動的に接触させているこ とも注目すべきことであり、すなわち、これら２つの層の望ましい短縮がそれら の中央にて成し遂げられているのである。 図１４及び１５は、本発明の更なる具体例を示しており、図３の工程に続い て、究極のセル又は櫛状領域を作製するのに用いられる接合が、２つのインプラ ントにより形成されるもので、そのインプラントは、酸化物３１にて開口３４及 び３５にＰ+領域１００及び１０１を形成する、１２０ｋＶで３Ｅ１４の第１の 窒素インプラントである。フォトレジストは取り除かれ、それからその領域は約 １時間１０５０℃でアニールされる。そして、１２０ｋＶで１Ｅ１６でのヒ素又 はリンのインプラントは、開口３４及び３５に層１０２及び１０３をそれぞれ形 成する。インプラントに続いて、フォトレジスト層が取り除かれ、ＬＴＯ層１２ ０が堆積され、ソースインプラントが約１時間９７５℃でアニールされる。この 工程は、Ｐ+領域１１０を約１．４ミクロンにし、Ｎ+領域１１１を約０．３ミク ロンにする。 その後、上記２つの接合を含むウエハは、前述したように処理される。デバイ スの表面におけるチャンネル領域中のＰ+領域は、適切にコントロールされるの であれば比較的低いＰタイプ濃度を有することができ、すなわち容易に逆転可能 なチャンネル領域となりうる。 次の図１６について説明する。ここには、本発明の別の具体例が示されていて 、図９に示す手順に従って作製されたデバイスが示されているが、Ｐ+領域５１ がポリシリコン窓３４，３５を介して形成されていない。そのかわり、図１６に 示すように、ボティー領域４０と４１の表面を露出させるためにエッチングされ たホール８０と８１がエッチングされた後に、大量にドープされたＰ+コンタク ト領域１２０と１２１が、コンタクトマスクを介して形成されている。その構造 は、図１０から図１３に示されているような手順に従って作製される。意外なこ とに、領域１２０と１２１の注入に続いていかなるアニールも必要としない。こ れは、約４２０℃におけるその堆積後の、金属８４（図１０）の連続焼結が、ド ーパントが活性化するのに十分だからであり、その温度が図１０のように金属が 堆積された後、耐え得る十分低いからである。 本発明は、特別の具体例に関して記述されているけれども、多くの他の変形例 や修正又は他の用途があることは、この技術分野において熟知されたものには明 白である。従って、本発明は、ここに開示したものに限定されるわけでは く、添付した請求の範囲による。

Claims (1)

  1. 【特許請求の範囲】 １．ＭＯＳゲート半導体デバイスの製造方法であって、シリコン基板上にゲー ト絶縁材層を形成し、該ゲート絶縁材層の上にポリシリコン層を形成し、該ポリ シリコン層の上に第１ホトレジスト層を形成し、該ホトレジスト層に第１ホトリ ソグラフ・マスク工程を使用して多数の間隔をおいた開口を形成して上記ポリシ リコン層を部分的に露出させ、上記第１ホトレジスト層の複数の間隔をおいた開 口を介して露出されるポリシリコン層の部分をエッチングして上記シリコン基板 の表面上に位置する上記ポリシリコン層の対応する領域を除去し、上記シリコン 基板の表面領域に第１導電型の不純物を拡散させて第１拡散領域を形成し、上記 シリコン基板の表面領域に第２導電型の不純物を拡散させて第２拡散領域を形成 し、上記シリコン基板の表面領域の各々において上記第２拡散領域は第１拡散領 域よりも小さい最終深さを有し、更に上記デバイスの上面に第２絶縁層を堆積さ せ、該第２絶縁層の上に第２ホトレジスト層を形成し、上記第１ホトリソグラフ 工程と一致させた第２ホトリソグラフ工程によって上記第２ホトレジスト層に複 数の中央開口を形成し、その各々は上記第１ホトリソグラフ工程において形成さ れた複数の間隔をおいた開口の各々に対し実質的に中央に位置し、かつ、上記中 央開口は上記第２拡散領域の各々の横幅よりも小さい横幅を有し、更に上記ホト レジスト層の複数の中央開口を介して露出される上記第２絶縁層のある部分をエ ッチングして、上記シリコン基板の表面上に位置する第２絶縁層の対応する領域 を除去して、上記シリコン基板の表面の平面に対して実質的に垂直な側壁を有す る開口を第２絶縁層に形成し、上記中央開口によって露出される第２絶縁層の部 分をエッチング除去してシリコン基板の対応する下方の第２表面領域を露出させ 、該シリコン基板の第２表面領域に上記第２拡散領域の深さよりも大きい深さま で凹部をエッチングし、上記シリコン基板の第２表面領域を取り囲む第２絶縁層 にエッチングしてアンダーカット部分を形成し、上記シリコン基板の表面のアン ダーカット部分に隣接するシリコン基板の表面部分を露出させ、該表面上に導電 層を堆積させることにより該導電層を上記凹部の底部に位置する第１拡散領域に 接 触させると共に、上記アンダーカット部分の上部および周囲面に位置する第２拡 散領域に接触させ、上記第１拡散領域の各々を相対的に深くドープさせ、かつ、 上記第２拡散領域の各々を取り囲む共通の境界をもち、実質的にパンチスルー・ ブレイクダウンおよびドレインからソースへのリークを除去し、かつ、上記第２ 拡散領域の下方に低抵抗電流路を与えるＭＯＳゲート半導体デバイスの製造方法 。 ２．上記ゲート絶縁材層が二酸化ケイ素である請求項１記載の方法。 ３．上記第１ホトレジスト層の上記複数の間隔をおいた開口が同一形状である 請求項１記載の方法。 ４．上記複数の間隔をおいた開口が閉じた多角形および細長いストリップ形状 からなる群から選ばれる請求項３記載の方法。 ５．上記第１および第２拡散領域が不純物原子をインプラントし、該シリコン 基板を加熱して上記不純物原子をシリコン基板中に拡散させることによって形成 される請求項１記載の方法。 ６．上記第２絶縁層が低温酸化物である請求項１記載の方法。 ７．上記第２表面領域の凹部が非等方性エッチングによって形成され、上記第 ２絶縁層の上記アンダーカット部分が等方性エッチングによって形成される請求 項１記載の方法。 ８．上記導電層がＭＯＳゲート半導体デバイスの主要電極層である請求項１記 載の方法。 ９．上記第２絶縁層のアンダーカット部分がその湾曲壁をエッチングする等方 性エッチングによって形成され、上記凹部に接する上記第２レジスト層の突き出 したシャドウマスクリップを形成し、上記第２表面領域のエッチング用凹部がシ ャドウマスクとして突き出したシャドウマスクリップを使用した非等方性シリコ ンエッチングであり、上記シリコン基板の表面に丸くなった端部を形成すると共 に、上記導電層の形成を改善する請求項１記載の方法。 １０．上記第１ホトレジスト層の複数の間隔をおいた開口が同一形状を有する 請求項９記載の方法。 １１．上記複数の間隔をおいた開口が閉じた多角形および細長いストリップ形 状からなる群から選ばれる請求項１０記載の方法。 １２．上記第２絶縁層が低温酸化物である請求項９記載の方法。 １３．上記導電層がＭＯＳゲート半導体デバイスの主要電極層である請求項９ 記載の方法。 １４．上記第１導電型の不純物のチャネル拡散領域を上記第１および第２拡散 領域よりも深く、かつ、幅広く、そして低濃度に形成する請求項１記載の方法。 １５．上記第１導電型の不純物のチャネル拡散領域を上記第１および第２拡散 領域よりも深く、かつ、幅広く、そして低濃度に形成する請求項９記載の方法。 １６．上記中央開口の下にある上記第２絶縁層の領域を上記第１ホトレジスト 層の下方の第２絶縁層をアンダーカットしない非等方性エッチングによりエッチ ングして上記中央開口の側面を実質的に垂直となす請求項１記載の方法。 １７．低温酸化物の形成に続き、上記シリコン基板を加熱して上記第１および 第２拡散領域を同時に駆動し、上記低温酸化物層を濃密化する請求項６記載の方 法。 １８．ＭＯＳゲート半導体デバイスの製造方法であって、シリコン基板上にゲ ート絶縁材層を形成し、該ゲート絶縁材層の上にポリシリコン層を形成し、該ポ リシリコン層の上に第１ホトレジスト層を形成し、該ホトレジスト層に第１ホト リソグラフ・マスク工程を使用して多数の間隔をおいた開口を形成して上記ポリ シリコン層を部分的に露出させ、上記第１ホトレジスト層の複数の間隔をおいた 開口を介して露出されるポリシリコン層の部分をエッチングして上記シリコン基 板の表面上に位置する上記ポリシリコン層の対応する領域を除去し、上記間隔を おいた開口は上記シリコン基板の表面の平面に対して垂直な側壁を有し、上記シ リコン基板の表面領域に第１導電型の不純物を拡散させて第１の拡散領域を形成 し、上記シリコン基板の表面領域に第２導電型の不純物を拡散させて第２拡散領 域を形成し、上記第２拡散領域はシリコン基板の表面領域の各々において上記第 １拡散領域以下の最終深さを有し、上記第１拡散領域の各々を相対的に多くドー プさせ、かつ、上記第２拡散領域の各々を取り囲む共通の境界をもち、実質的に パンチスルー・ブレイクダウンを減少させるＭＯＳゲート半導体デバイスの製造 方法。 １９．更に、上記第１拡散領域の拡散以前に露出された表面領域への上記第１ 導電型の不純物の第３領域の拡散を含み、該第３拡散領域が上記第１拡散領域の それよりも低い濃度のチャンネル領域を形成する請求項１記載の方法。 ２０．更に、上記第１拡散領域の拡散以前に上記表面領域への上記第１導電型 の不純物の第３領域の拡散を含み、該第３拡散領域が上記第１拡散領域のそれよ りも低い濃度のチャンネル領域を形成する請求項１記載の方法。 ２１．更に、上記第２表面領域のエッチングによって露出されたシリコン基板 に第１導電型の不純物を拡散させる工程を含み、上記工程中に拡散する不純物が 上記第１拡散領域より多くドープされた上記第１導電型の第３領域を形成する請 求項１記載の方法。 ２２．更に、約４５０℃以下の温度において、上記導電層を焼成する工程を含 み、上記第３拡散領域をアニールする請求項１９記載の方法。 ２３．第１導電型の平坦な表面を少なくとも有する単結晶シリコンウエハーと 、該平坦な表面に対称的に分配され形成された複数の間隔をおいたセルであって 、各セルは同一形状であって、第２導電型の第１領域を有し、第１の深さと第１ の横幅とを有して上記第１表面から上記ウエハーの本体まで延び、第１導電型の 第２の領域を有し、上記第１の領域内に少なくとも一部が形成され、上記第１表 面から延び、上記第１表面においては上記第２領域は上記第１領域からそれらの 共通の長さの少なくとも一部だけ横方向に間隔をおき、上記側方に間隔をおいた 第１および第２領域の間に形成される上記第１表面の少なくとも一部を覆うゲー ト絶縁層と、上記ゲート絶縁層を覆うゲート電極とを備え、側方の中央凹部が各 セル内にエッチングにより形成され、上記第１表面から上記第２領域を通って上 記第１領域内に延び、しかも接触層が上記第１表面を覆って上記中央凹部の各々 に延び、それにより上記第１および第２領域が電気的に接続されるＭＯＳゲート 半導体デバイス。 ２４．上記ゲート絶縁材層がポリシリコン層の部分エッチング工程中にエッチ ングされる請求項１記載の方法。
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