JP4963364B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、第１半導体層上に第２半導体層を配置する工程を含む半導体装置の製造方法に関し、特には、第２半導体層を形成する時にステッパーマスクを用いることなく、第２半導体層を第１半導体層の上側であって、第１半導体層の外縁よりも内側に配置することができる半導体装置の製造方法に関する。

詳細には、本発明は、第２半導体層を形成する時にステッパーマスクを用いることなく、約２．０μｍの幅を有する第２半導体層を、約２．５μｍの幅を有する第１半導体層の外縁よりも内側に配置することができる半導体装置の製造方法に関する。

従来から、第１半導体層上に第２半導体層が配置された半導体装置が知られている。この種の半導体装置の例としては、例えば特公昭６０−１３３１０号公報、特開平３−２１９６４０号公報、特開平９−１３５０２０号公報などに記載されたものがある。

特公昭６０−１３３１０号公報の図５に記載された半導体装置では、第１半導体層としてのＰ形ベース層上に、第２半導体層としてのｎ＋形エミッタ領域が配置されている。詳細には、特公昭６０−１３３１０号公報の図５に記載された半導体装置では、第２半導体層としてのｎ＋形エミッタ領域が、第１半導体層としてのＰ形ベース層の上側であって、第１半導体層としてのＰ形ベース層の外縁よりも内側に配置されている。

ところで、特公昭６０−１３３１０号公報には、第２半導体層としてのｎ＋形エミッタ領域を第１半導体層としてのＰ形ベース層の上側であって第１半導体層としてのＰ形ベース層の外縁よりも内側に配置するための方法について詳細に記載されていない。

また、特開平３−２１９６４０号公報に記載された半導体装置では、第１半導体層としてのｐ−型ベース領域上に、第２半導体層としてのｎ＋型エミッタ領域が配置されている。詳細には、特開平３−２１９６４０号公報に記載された半導体装置では、第１半導体層としてのｐ−型ベース領域の表層における略中央部分に、第２半導体層としてのｎ＋型エミッタ領域が配置されている。その結果、特開平３−２１９６４０号公報に記載された半導体装置では、第２半導体層としてのｎ＋型エミッタ領域が、第１半導体層としてのｐ−型ベース領域の上側であって、第１半導体層としてのｐ−型ベース領域の外縁よりも内側に配置されている。

ところで、特開平３−２１９６４０号公報にも、第２半導体層としてのｎ＋型エミッタ領域を第１半導体層としてのｐ−型ベース層の上側であって第１半導体層としてのｐ−型ベース層の外縁よりも内側に配置するための方法について詳細に記載されていない。

更に、特開平９−１３５０２０号公報に記載された半導体装置では、第１半導体層としてのｐ形低抵抗領域上に、第２半導体層としてのｎ形カソード領域が配置されている。詳細には、特開平９−１３５０２０号公報に記載された半導体装置の製造方法では、第１半導体層としてのｐ形低抵抗領域がホウ素の選択拡散法によって形成され、次いで、第２半導体層としてのｎ形カソード領域がリンまたはヒ素の選択拡散法によって形成されている。

ところで、特開平９−１３５０２０号公報に記載された半導体装置では、第１半導体層としてのｐ形低抵抗領域上に、第２半導体層としてのｎ形カソード領域が配置されているものの、第２半導体層としてのｎ形カソード領域が、第１半導体層としてのｐ形低抵抗領域の外縁よりも外側にはみ出してしまっている。

一方、上述したように、特公昭６０−１３３１０号公報の図５に記載された半導体装置では、第２半導体層としてのｎ＋形エミッタ領域が、第１半導体層としてのＰ形ベース層の外縁よりも内側に配置され、また、特開平３−２１９６４０号公報に記載された半導体装置では、第２半導体層としてのｎ＋型エミッタ領域が、第１半導体層としてのｐ−型ベース領域の外縁よりも内側に配置されているが、仮に第１半導体層の幅を例えば２．５μｍのような非常に小さい値に設定しなければならない場合には、第１半導体層の外縁よりも外側にはみ出すことなく、第２半導体層を第１半導体層の外縁よりも内側に配置するのが、非常に難しくなる。

そこで、従来においては、第１半導体層に対して第２半導体層を高精度に位置合わせして第２半導体層を形成しなければならない場合に、一般に、ステッパーマスクが用いられていた。

ところが、第１半導体層上に第２半導体層を形成するためにステッパーマスクが用いられる場合には、ステッパーマスクを位置合わせするためのアライメントターゲットを半導体チップ上、あるいは、隣接する半導体チップの間のスクライブライン上に設けなければならなくなる。つまり、アライメントターゲットを設けてステッパーマスクを位置合わせする工程が増加してしまい、その結果、半導体装置の製造コストが嵩んでしまう。

更に、アライメントターゲットを半導体チップ上、あるいは、隣接する半導体チップの間のスクライブライン上に設けると、最終的に製品として製造される半導体チップの数が減少してしまい、その結果、半導体装置の製造コストが嵩んでしまう。

つまり、第２半導体層を形成する時にステッパーマスクを用いることにより、第２半導体層を第１半導体層の外縁よりも内側に配置しようとすると、半導体装置の製造コストが嵩んでしまう。

特公昭６０−１３３１０号公報 特開平３−２１９６４０号公報 特開平９−１３５０２０号公報

前記問題点に鑑み、本発明は、第２半導体層を形成する時にステッパーマスクを用いることなく、第２半導体層を第１半導体層の上側であって、第１半導体層の外縁よりも内側に配置することができる半導体装置の製造方法を提供することを目的とする。

詳細には、本発明は、第２半導体層を形成する時にステッパーマスクを用いることなく、約２．０μｍの幅を有する第２半導体層を、約２．５μｍの幅を有する第１半導体層の外縁よりも内側に配置することができる半導体装置の製造方法を提供することを目的とする。

請求項１に記載の発明によれば、Ｎ＋層（２）上にＮ−層（１）を形成し、
次いで、Ｎ−層（１）上に酸化膜（３）を形成し、
次いで、Ｎ−層（１）上の酸化膜（３）に第１開口（３ａ）を形成し、
次いで、酸化膜（３）の第１開口（３ａ）を用いることによって、Ｐ−層（５）をＮ−層（１）上に形成し、
Ｐ−層（５）を形成するためのボロンのドライブインが行われる時に、酸化膜（３）の第１開口（３ａ）のうち、Ｎ−層（１）と接する部分に新たな酸化膜（３ｂ）が形成され、
次いで、Ｎ＋チャンネルストッパー領域（１０）を形成する時に用いられる第２開口（３ｃ）を酸化膜（３）に形成し、
次いで、酸化膜（３）の表面側の部分をガラス質に変質させるためのリンデポジションを行い、
リンデポジションが行われる時に、Ｎ−層（１）のうち、酸化膜（３）の第２開口（３ｃ）の下側の部分（１ａ）にリンが拡散し、
次いで、Ｐ−層（５）を形成する時に用いられた酸化膜（３）の第１開口（３ａ）と同じものを用いることによって、Ｐ−層（５）上にＰ＋層（７）を形成し、
Ｐ＋層（７）を形成する時の熱処理が、Ｐ−層（５）を形成する時の熱処理よりも弱くされ、
それにより、Ｐ＋層（７）がＰ−層（５）の外縁よりも内側に配置され、
Ｐ＋層（７）が形成される時に、酸化膜（３）の第２開口（３ｃ）を用いることによって、Ｎ＋チャンネルストッパー領域（１０）が形成されることを特徴とする半導体装置の製造方法が提供される。

請求項２に記載の発明によれば、新たな酸化膜（３ｂ）のうち、リンデポジション時にガラス質に変質しない部分をＰ＋層（７）形成前に厚さ１５００Å〜２０００Å残すことにより、Ｐ＋層（７）形成時に、リンを新たな酸化膜（３ｂ）よりも下側に拡散させることなく、ボロンのみを新たな酸化膜（３ｂ）よりも下側に拡散させることを特徴とする請求項１に記載の半導体装置の製造方法が提供される。

請求項３に記載の発明によれば、一括露光方式によってレジスト膜（２０）に横縞状の開口（２０ａ）を形成することにより、Ｐ＋層（７）形成用の横縞状のレジストマスクを形成し、
次いで、Ｐ−層（５）を形成する時に用いられた酸化膜（３）の縦縞状の第１開口（３ａ）の一部を、横縞状のレジストマスクによってマスキングした状態でＰ＋層（７）を形成することにより、Ｐ−層（５）上にＰ＋層（７）が形成される部分と、Ｐ−層（５）上にＰ＋層（７）が形成されない部分とを半導体装置の縦方向に交互に配列し、
それにより、Ｐ−層（５）の最表面を概略梯子形状にし、Ｐ＋層（７）の深さをＰ−層（５）の深さよりも浅くすることを特徴とする請求項２に記載の半導体装置の製造方法が提供される。

請求項１に記載の半導体装置の製造方法では、Ｐ−層を形成する時に用いられた酸化膜の開口と同じものが、Ｐ＋層を形成する時に用いられる。そのため、請求項１に記載の半導体装置の製造方法によれば、Ｐ＋層を形成する時にステッパーマスクを用いることなく、Ｐ−層上にＰ＋層を配置することができる。

更に、請求項１に記載の半導体装置の製造方法では、Ｐ−層を形成するための熱処理よりも、Ｐ＋層を形成するための熱処理が弱くされている。そのため、請求項１に記載の半導体装置の製造方法によれば、Ｐ−層の外縁よりも外側にはみ出すことなく、Ｐ＋層をＰ−層の外縁よりも内側に配置することができる。

すなわち、請求項１に記載の半導体装置の製造方法によれば、Ｐ＋層を形成する時にステッパーマスクを用いることなく、Ｐ＋層をＰ−層の上側であって、Ｐ−層の外縁よりも内側に配置することができる。

詳細には、請求項１に記載の半導体装置の製造方法によれば、Ｐ＋層を形成する時にステッパーマスクを用いることなく、約２．０μｍの幅を有するＰ＋層を、約２．５μｍの幅を有するＰ−層の外縁よりも内側に配置することができる。

その結果、請求項１に記載の半導体装置の製造方法により製造された半導体装置では、Ｐ＋層がＰ−層の外縁よりも外側にはみ出している場合よりも、高電流領域における順電圧ＶＦを低減することができる。

請求項１に記載の半導体装置の製造方法では、Ｐ−層を形成する時に用いられた酸化膜の開口に形成された新たな酸化膜に対してリンデポジションを行う工程が、Ｐ＋層を形成する工程の前に設けられている。

そのため、請求項１に記載の半導体装置の製造方法によれば、新たな酸化膜の膜厚を薄くした状態でＰ＋層を形成することができる。その結果、請求項１に記載の半導体装置の製造方法によれば、Ｐ−層を形成するための熱処理よりも弱い熱処理によってＰ＋層を形成することができる。換言すれば、請求項１に記載の半導体装置の製造方法によれば、Ｐ＋層がＰ−層の外縁よりも外側にはみ出してしまうのを確実に回避しつつ、Ｐ＋層を形成することができる。

請求項２に記載の半導体装置の製造方法では、新たな酸化膜のうち、リンデポジション時にガラス質に変質しない部分が、Ｐ＋層形成前に厚さ１５００Å〜２０００Å残される。

そのため、請求項２に記載の半導体装置の製造方法によれば、Ｐ＋層形成時に、リンが新たな酸化膜よりも下側に拡散せしめられるのを回避しつつ、ボロンのみを新たな酸化膜よりも下側に拡散させることができる。つまり、請求項２に記載の半導体装置の製造方法によれば、リンの影響を回避しつつ、Ｐ−層上にＰ＋層を配置することができる。

請求項３に記載の半導体装置の製造方法では、Ｐ−層を形成する時に用いられた酸化膜の開口の一部を、横縞状のレジストマスクによってマスキングした状態でＰ＋層を形成することにより、Ｐ−層上にＰ＋層が形成される部分と、Ｐ−層上にＰ＋層が形成されない部分とが、半導体装置の縦方向に交互に配列され、それにより、Ｐ−層の最表面が概略梯子形状にされ、Ｐ＋層の深さがＰ−層の深さよりも浅くされる。

換言すれば、請求項３に記載の半導体装置の製造方法では、Ｐ＋層がＰ−層の全面に形成されるのではなく、Ｐ＋層がＰ−層上に部分的に形成され、Ｐ＋層の深さがＰ−層の深さよりも浅くされる。

そのため、請求項３に記載の半導体装置によれば、Ｐ型不純物量をなるべく微量に抑えつつ、Ｐ＋層の表面濃度を高くすることができ、それにより、Ｐ層のオーミックコンタクトを向上させることができる。

請求項３に記載の半導体装置の製造方法では、一括露光方式によってレジスト膜に横縞状の開口を形成することにより、Ｐ＋層形成用の横縞状のレジストマスクが形成される。

換言すれば、請求項３に記載の半導体装置の製造方法では、Ｐ＋層を形成する時にステッパーマスクが用いられるのではなく、一括露光方式によって形成されたレジストマスクが用いられる。

そのため、請求項３に記載の半導体装置によれば、Ｐ＋層形成時にステッパーマスクが用いられる場合よりも半導体装置の製造コストを抑制することができる。

本発明の半導体装置の製造方法の第１の実施形態を説明する前に、本発明に関連する発明の半導体装置の製造方法について説明する。

図１は本発明に関連する発明の半導体装置の製造方法により製造されるウエハーの概略的な断面図である。

本発明に関連する発明の半導体装置の製造方法では、図１（Ａ）に示すように、まず最初に、Ａｓを２×１０^１９／ｃｍ^３含有するＮ＋層（Ｎ＋基板）２上に、Ｐ（リン）を５×１０^１５／ｃｍ^３〜７×１０^１５／ｃｍ^３含有するＮ−層１がエピタキシャル成長により形成される。次いで、Ｎ＋層２およびＮ−層１からなるウエハーが、酸化炉で酸化せしめられ、酸化膜（ＳｉＯ_２）３が形成される。次いで、図１（Ｂ）に示すように、酸化膜３上にレジスト膜４が塗布される。

図２は図１（Ｂ）に示したウエハーの平面図などを示した図である。詳細には、図２（Ａ）は図１（Ｂ）に示したウエハーの平面図、図２（Ｂ）は図２（Ａ）に示した２４個のショットのうちの１個を拡大して示した図である。

本発明に関連する発明の半導体装置の製造方法では、図２（Ａ）に示すように、１個のウエハーから例えば２４個のショットが得られる。また、図２（Ｂ）に示すように、１個のショットから例えば９個の半導体チップが得られる。図２（Ｂ）において、１２は隣接する半導体チップの間に配置されたスクライブラインを示している。

図３は図２（Ｂ）に示した半導体チップの拡大図である。

本発明に関連する発明の半導体装置の製造方法では、図３に示すように、レジスト膜４（図１（Ｂ）参照）の一部を除去することによって、開口４ａが形成され、酸化膜３の一部が露出せしめられる。詳細には、ステッパーマスク（図示せず）を用いることによって、レジスト膜４のうち、開口４ａの部分が露光せしめられ、フォトリソグラフィー技術によって、その開口４ａの部分のレジスト膜４が除去される。その結果、開口４ａが形成され、酸化膜３の一部が露出せしめられる。

図４および図５は図３に示した半導体チップの断面図である。

本発明に関連する発明の半導体装置の製造方法では、図４（Ａ）に示すように、次いで、塩素系ガスまたはフッ素系ガスを用いたガスエッチングによって、酸化膜３のうち、開口４ａの下側に位置する部分が除去され、その結果、酸化膜３に開口３ａが形成される。次いで、図４（Ｂ）に示すように、レジスト膜４が剥離され、ドーズ量１×１０^１３／ｃｍ^２〜５×１０^１３／ｃｍ^２、７０ｋｅＶの条件でボロン（Ｂ）がイオン注入される。

次いで、本発明に関連する発明の半導体装置の製造方法では、ドライブインおよび後酸化が行われ、ボロンが熱拡散せしめられる。その結果、図５（Ａ）に示すように、Ｐ−層（Ｐ−領域）５が形成される。尚、ドライブインが行われる時に、酸化膜３の開口３ａのうち、Ｎ−層１と接する部分に数十Å〜数百Åの厚さの新たな酸化膜３ｂが形成され、次いで、後酸化が行われる時に、その新たな酸化膜３ｂの厚さＴ１が３０００Å〜５０００Åになる。

次いで、本発明に関連する発明の半導体装置の製造方法では、図５（Ｂ）に示すように、酸化膜３上にレジスト膜６が塗布される。

図６は図５（Ｂ）に示したレジスト膜６の一部が除去された状態を示した図である。詳細には、図６（Ａ）はレジスト膜６の一部が除去された状態を示した半導体チップの平面図、図６（Ｂ）は図６（Ａ）のＡ−Ａ断面図である。

次いで、本発明に関連する発明の半導体装置の製造方法では、図６（Ａ）および図６（Ｂ）に示すように、レジスト膜６の一部を除去することによって開口６ａが形成され、新たな酸化膜３ｂの一部が露出せしめられる。詳細には、ステッパーマスク（図示せず）を用いることによって、レジスト膜６のうち、開口６ａの部分が露光せしめられ、フォトリソグラフィー技術によって、その開口６ａの部分のレジスト膜６が除去される。その結果、開口６ａが形成され、新たな酸化膜３ｂの一部が露出せしめられる。

詳細には、本発明に関連する発明の半導体装置の製造方法では、ステッパーマスク（図示せず）を用いることによって、開口６ａの部分が露光せしめられる時に、図２（Ｂ）に示した９個の半導体チップのうち、右列上段の半導体チップおよび左列下段の半導体チップがアライメントターゲットとして用いられる。あるいは、右列上段の半導体チップと右列中段の半導体チップとの間のスクライブライン１２上の点、および、左列下段の半導体チップと左列中段の半導体チップとの間のスクライブライン１２上の点が、アライメントターゲットとして用いられる。

次いで、本発明に関連する発明の半導体装置の製造方法では、図６（Ｂ）に示すように、ドーズ量５×１０^１４／ｃｍ^２〜１×１０^１５／ｃｍ^２、４０ｋｅＶ〜７０ｋｅＶ、新たな酸化膜３ｂの膜厚３０００Å〜５０００Åの条件でボロン（Ｂ）がイオン注入される。

図７〜図９は図６に示した半導体チップの断面図である。

次いで、本発明に関連する発明の半導体装置の製造方法では、図７（Ａ）に示すように、レジスト膜６（図６（Ｂ）参照）が剥離され、１０００℃、６０分の条件でドライブインが行われる。その結果、Ｐ＋層（Ｐ＋領域）７がＰ−層５上に形成されるものの、そのＰ＋層７は、殆ど熱拡散せしめられない。それゆえ、Ｐ＋層７は、Ｐ−層５の外縁よりも外側にはみ出すことなく、Ｐ−層５の外縁よりも内側に配置される。また、ドライブインが行われる時に、結晶欠陥が修復される。

次いで、本発明に関連する発明の半導体装置の製造方法では、図７（Ｂ）に示すように、酸化膜３上にレジスト膜８が塗布される。

次いで、本発明に関連する発明の半導体装置の製造方法では、図８（Ａ）に示すように、レジスト膜８の一部を除去することによって開口８ａが形成され、酸化膜３の一部が露出せしめられる。詳細には、一括露光を用いることによって、レジスト膜８のうち、開口８ａの部分が露光せしめられ、フォトリソグラフィー技術によって、その開口８ａの部分のレジスト膜８が除去される。その結果、開口８ａが形成され、酸化膜３の一部が露出せしめられる。

次いで、本発明に関連する発明の半導体装置の製造方法では、図８（Ａ）に示すように、フッ酸を用いたウエットエッチングによって、酸化膜３のうち、開口８ａの下側に位置する部分が除去され、その結果、酸化膜３に開口３ｃが形成される。

次いで、本発明に関連する発明の半導体装置の製造方法では、図８（Ｂ）に示すように、レジスト膜８（図８（Ａ）参照）が剥離され、リンデポジションが行われる。その結果、酸化膜３のうち、図８（Ｂ）中の破線で囲まれている上側（表面側）の部分がガラス質（リンシリケイドガラス）に変質する。詳細には、新たな酸化膜３ｂのうち、ガラス質（リンシリケイドガラス）に変質しない部分の厚さＴ２が１５００Å〜２０００Åになる。また、酸化膜３の下側のＮ−層１はリンの影響を受けないが、Ｎ−層１のうち、酸化膜３の開口３ｃの下側の部分１ａにはリンが拡散する。

酸化膜３のうち、図８（Ｂ）中の破線で囲まれている上側（表面側）の部分のリンシリケイドガラスは、導電性が高く、アノードとカソードとの間をショートさせるパスを形成するおそれがあるため、本発明に関連する発明の半導体装置の製造方法では、次いで、そのリンシリケイドガラスが、フッ酸系のエッチング液によって除去される。また、そのフッ酸系のエッチング液によって、リンが拡散した部分１ａの上側に堆積したリン（図示せず）も除去される。その時、Ｎ−層１のうち、酸化膜３の開口３ｃの下側の部分１ａに拡散したリンは、そのまま残される。

次いで、本発明に関連する発明の半導体装置の製造方法では、図９（Ａ）に示すように、９００℃、４０分の条件でドライブインが行われる。その結果、Ｎ＋チャンネルストッパー領域１０が形成される。

次いで、本発明に関連する発明の半導体装置の製造方法では、図９（Ｂ）に示すように、フォトリソグラフィー技術によって、アクティブエリア１１の酸化膜３（図９（Ａ）参照）およびスクライブライン１２の酸化膜３（図９（Ａ）参照）が除去される。次いで、蒸着によって、アノード側の電極金属１３およびカソード側の電極金属１４が被着される。詳細には、アノード側の電極金属１３はＮ−層１とショットキー接合し、カソード側の電極金属１４はＮ＋層２とオーミックコンタクトする。次いで、スクライブライン１２においてウエハー（図２（Ａ）参照）が切断され、図９（Ｂ）に示すような半導体チップが得られる。

上述したように、本発明に関連する発明の半導体装置の製造方法では、Ｐ−層５を形成する時に酸化膜３の開口３ａが用いられ（図４（Ｂ）および図５（Ａ）参照）、Ｐ＋層７を形成する時にレジスト膜６の開口６ａが用いられる（図６（Ｂ）および図７（Ａ）参照）。詳細には、本発明に関連する発明の半導体装置の製造方法では、酸化膜３の開口３ａを形成する時にステッパーマスクが用いられ（図３および図４（Ａ）参照）、レジスト膜６の開口６ａを形成する時にも、ステッパーマスクが用いられる（図６（Ａ）および図６（Ｂ）参照）。

換言すれば、本発明に関連する発明の半導体装置の製造方法では、Ｐ−層５上にＰ＋層７層を配置するためにステッパーマスクが２回用いられる。そのため、本発明に関連する発明の半導体装置の製造方法では、２回目にステッパーマスクが用いられる時に、１回目に用いられたステッパーマスクに対して位置合わせするためのアライメントターゲットを半導体チップ上、あるいは、隣接する半導体チップの間のスクライブライン１２上に設けなければならない。つまり、本発明に関連する発明の半導体装置の製造方法では、ステッパーマスクが１回しか用いられない場合よりも、アライメントターゲットを設けてステッパーマスクを正確に位置合わせする工程が増加してしまい、その結果、半導体装置の製造コストが嵩んでしまう。

更に、本発明に関連する発明の半導体装置の製造方法では、２回目にステッパーマスクが用いられる時に、アライメントターゲットを半導体チップ上、あるいは、隣接する半導体チップの間のスクライブライン１２上に設けるのに伴って、最終的に製品として製造される半導体チップの数が減少し、結果として、半導体装置の製造コストが嵩んでしまうおそれがある。

後述する本発明の半導体装置の製造方法では、これらの問題点を解決することが図られている。以下、本発明の半導体装置の製造方法の第１の実施形態について説明する。

図１０は第１の実施形態の半導体装置の製造方法により製造されるウエハーの概略的な断面図である。

第１の実施形態の半導体装置の製造方法では、図１０（Ａ）に示すように、まず最初に、Ａｓを２×１０^１９／ｃｍ^３含有するＮ＋層（Ｎ＋基板）２上に、Ｐ（リン）を５×１０^１５／ｃｍ^３〜７×１０^１５／ｃｍ^３含有するＮ−層１がエピタキシャル成長により形成される。次いで、Ｎ＋層２およびＮ−層１からなるウエハーが、酸化炉で酸化せしめられ、酸化膜（ＳｉＯ_２）３が形成される。次いで、図１０（Ｂ）に示すように、酸化膜３上にレジスト膜４が塗布される。

図１１は図１０（Ｂ）に示したウエハーの平面図などを示した図である。詳細には、図１１（Ａ）は図１０（Ｂ）に示したウエハーの平面図、図１１（Ｂ）は図１１（Ａ）に示した２４個のショットのうちの１個を拡大して示した図である。

第１の実施形態の半導体装置の製造方法では、図１１（Ａ）に示すように、１個のウエハーから例えば２４個のショットが得られる。また、図１１（Ｂ）に示すように、１個のショットから例えば９個の半導体チップが得られる。

図１２は図１１（Ｂ）に示した半導体チップの拡大図である。

第１の実施形態の半導体装置の製造方法では、図１２に示すように、レジスト膜４（図１０（Ｂ）参照）の一部を除去することによって、開口４ａが形成され、酸化膜３の一部が露出せしめられる。詳細には、ステッパーマスク（図示せず）を用いることによって、レジスト膜４のうち、開口４ａの部分が露光せしめられ、フォトリソグラフィー技術によって、その開口４ａの部分のレジスト膜４が除去される。その結果、開口４ａが形成され、酸化膜３の一部が露出せしめられる。

図１３は図１２に示した半導体チップの断面図である。

第１の実施形態の半導体装置の製造方法では、図１３に示すように、次いで、塩素系ガスまたはフッ素系ガスを用いたガスエッチングによって、酸化膜３のうち、開口４ａの下側に位置する部分が除去され、その結果、酸化膜３に開口３ａが形成される。次いで、レジスト膜４が剥離される。

図１４はレジスト膜４が剥離された状態を示した半導体チップの拡大図、図１５〜図１８は図１４に示した半導体チップの断面図である。

第１の実施形態の半導体装置の製造方法では、図１５に示すように、次いで、ドーズ量１×１０^１３／ｃｍ^２〜５×１０^１３／ｃｍ^２、７０ｋｅＶの条件でボロン（Ｂ）がイオン注入される。

次いで、第１の実施形態の半導体装置の製造方法では、ドライブインおよび後酸化が行われ、ボロンが熱拡散せしめられる。その結果、図１６（Ａ）に示すように、Ｐ−層（Ｐ−領域）５が形成される。尚、ドライブインが行われる時に、酸化膜３の開口３ａのうち、Ｎ−層１と接する部分に数十Å〜数百Åの厚さの新たな酸化膜３ｂが形成され、次いで、後酸化が行われる時に、その新たな酸化膜３ｂの厚さＴ１が３０００Å〜５０００Åになる。

次いで、第１の実施形態の半導体装置の製造方法では、図１６（Ｂ）に示すように、酸化膜３上にレジスト膜６が塗布される。

次いで、第１の実施形態の半導体装置の製造方法では、図１７（Ａ）に示すように、レジスト膜６の一部を除去することによって開口６ｂが形成され、酸化膜３の一部が露出せしめられる。詳細には、一括露光を用いることによって、レジスト膜６のうち、開口６ｂの部分が露光せしめられ、フォトリソグラフィー技術によって、その開口６ｂの部分のレジスト膜６が除去される。その結果、開口６ｂが形成され、酸化膜３の一部が露出せしめられる。

次いで、第１の実施形態の半導体装置の製造方法では、図１７（Ａ）に示すように、フッ酸を用いたウエットエッチングによって、酸化膜３のうち、開口６ｂの下側に位置する部分が除去され、その結果、酸化膜３に開口３ｃが形成される。

次いで、第１の実施形態の半導体装置の製造方法では、図１７（Ｂ）に示すように、レジスト膜６（図１７（Ａ）参照）が剥離され、リンデポジションが行われる。その結果、酸化膜３のうち、図１７（Ｂ）中の破線で囲まれている上側（表面側）の部分がガラス質（リンシリケイドガラス）に変質する。詳細には、新たな酸化膜３ｂのうち、ガラス質（リンシリケイドガラス）に変質しない部分が残され、その部分の厚さＴ３が１５００Å〜２０００Åになる。また、酸化膜３の下側のＮ−層１はリンの影響を受けないが、Ｎ−層１のうち、酸化膜３の開口３ｃの下側の部分１ａにはリンが拡散する。

酸化膜３のうち、図１７（Ｂ）中の破線で囲まれている上側（表面側）の部分のリンシリケイドガラスは、導電性が高く、アノードとカソードとの間をショートさせるパスを形成するおそれがあるため、第１の実施形態の半導体装置の製造方法では、次いで、そのリンシリケイドガラスが、フッ酸系のエッチング液によって除去される。また、そのフッ酸系のエッチング液によって、リンが拡散した部分１ａの上側に堆積したリン（図示せず）も除去される。その時、Ｎ−層１のうち、酸化膜３の開口３ｃの下側の部分１ａに拡散したリンは、そのまま残される。

次いで、第１の実施形態の半導体装置の製造方法では、図１８に示すように、酸化膜３上にレジスト膜２０が塗布される。

図１９は図１８に示したレジスト膜２０の一部が除去された状態を示した図である。詳細には、図１９（Ａ）はレジスト膜２０の一部が除去された状態を示した半導体チップの平面図、図１９（Ｂ）は図１９（Ａ）のＢ−Ｂ断面図である。

次いで、第１の実施形態の半導体装置の製造方法では、図１９（Ａ）および図１９（Ｂ）に示すように、レジスト膜２０の一部を除去することによって横縞状の開口２０ａが形成される。つまり、横縞状のレジストマスクが形成される。それにより、酸化膜３の一部および縦縞状の新たな酸化膜３ｂの一部が露出せしめられる。詳細には、一括露光方式によって、レジスト膜２０のうち、縦縞状の新たな酸化膜３ｂに略直交する横縞状の開口２０ａの部分が露光せしめられ、フォトリソグラフィー技術によって、その開口２０ａの部分のレジスト膜２０が除去される。その結果、横縞状の開口２０ａが形成され、酸化膜３の一部および縦縞状の新たな酸化膜３ｂの一部が露出せしめられる。

詳細には、第１の実施形態の半導体装置の製造方法では、一括露光方式によって、横縞状の開口２０ａの部分が露光せしめられる時に、図１１（Ａ）に示した２点Ｐ１，Ｐ２がアライメントターゲットとして用いられる。図１１に示す第１の実施形態の半導体装置の製造方法の一括露光方式におけるアライメントターゲットＰ１，Ｐ２に対する位置合わせは、図６に示した本発明に関連する発明の半導体装置の製造方法のステッパーマスクが用いられる場合におけるアライメントターゲットに対する位置合わせよりも、かなりラフに行うことができる。

次いで、第１の実施形態の半導体装置の製造方法では、図１９（Ｂ）に示すように、ドーズ量５×１０^１４／ｃｍ^２〜１×１０^１５／ｃｍ^２、４０ｋｅＶ〜７０ｋｅＶ、新たな酸化膜３ｂの膜厚Ｔ３（＝１５００Å〜２０００Å）の条件でボロン（Ｂ）がイオン注入される。

つまり、第１の実施形態の半導体装置の製造方法では、新たな酸化膜３ｂ（図１５（Ｂ）参照）のうち、リンデポジション時にガラス質に変質しない部分が厚さ１５００Å〜２０００Å残された状態で、ボロン（Ｂ）がイオン注入される。

そのため、第１の実施形態の半導体装置の製造方法によれば、ボロン（Ｂ）のイオン注入時あるいは後述するドライブイン時に、リンが新たな酸化膜３ｂよりも下側に拡散せしめられてしまうのを厚さ１５００Å〜２０００Åの新たな酸化膜３ｂによって回避しつつ、ボロン（Ｂ）のみを新たな酸化膜３ｂよりも下側に拡散させることができる。つまり、第１の実施形態の半導体装置の製造方法によれば、リンの影響を回避しつつ、後述するように、Ｐ−層５上にＰ＋層７を配置することができる。

図２０は図１９に示した半導体チップの断面図、図２１は図２０に示した半導体チップのＰ−層５およびＰ＋層７の最表面の平面図である。詳細には、図２１は図２０に示した半導体チップのＰ−層５およびＰ＋層７を図２０の上側から見た図である。図２２は図１９に示した半導体チップの断面図である。

次いで、第１の実施形態の半導体装置の製造方法では、図２０に示すように、横縞状の開口２０ａを有するレジスト膜２０（横縞状のレジストマスク）（図１９参照）が剥離され、次いで、ドライブインが行われる。その結果、図２０および図２１に示すように、Ｐ＋層（Ｐ＋領域）７がＰ−層５上に形成されるものの、そのＰ＋層７は、殆ど熱拡散せしめられない。それゆえ、Ｐ＋層７は、Ｐ−層５の外縁よりも外側にはみ出すことなく、Ｐ−層５の外縁よりも内側に配置される。

詳細には、第１の実施形態の半導体装置の製造方法では、図１５および図１６（Ａ）に示すようにＰ−層５を形成する時に用いられた酸化膜３の開口３ａと同じものが、図１９（Ｂ）および図２０に示すようにＰ＋層７を形成する時に用いられる。そのため、第１の実施形態の半導体装置の製造方法によれば、Ｐ＋層７を形成する時にステッパーマスクを用いることなく、図２０および図２１に示すように、Ｐ−層５上にＰ＋層７を配置することができる。

更に、第１の実施形態の半導体装置の製造方法では、Ｐ−層５を形成するための熱処理（詳細には、ドライブインおよび後酸化）よりも、Ｐ＋層７を形成するための熱処理（詳細には、ドライブイン）が弱くされている。そのため、第１の実施形態の半導体装置の製造方法によれば、図２０および図２１に示すように、Ｐ−層５の外縁よりも外側にはみ出すことなく、Ｐ＋層７をＰ−層５の外縁よりも内側に配置することができる。

すなわち、第１の実施形態の半導体装置の製造方法によれば、Ｐ＋層７を形成する時にステッパーマスクを用いることなく、図２０および図２１に示すように、Ｐ＋層７をＰ−層５の上側であって、Ｐ−層５の外縁よりも内側に配置することができる。

詳細には、第１の実施形態の半導体装置の製造方法によれば、Ｐ＋層７を形成する時にステッパーマスクを用いることなく、図２０および図２１に示すように、約２．０μｍの横幅を有するＰ＋層５を、約２．５μｍの横幅を有するＰ−層７の外縁よりも内側に配置することができる。

更に詳細には、第１の実施形態の半導体装置の製造方法では、Ｐ−層５を形成する時に用いられた酸化膜３の開口３ａに形成された新たな酸化膜３ｂに対してリンデポジションを行う工程（図１７（Ｂ）に示した工程）が、Ｐ＋層７を形成する工程（図１９（Ｂ）および図２０に示した工程）よりも前に設けられている。

そのため、第１の実施形態の半導体装置の製造方法によれば、図１９（Ｂ）に示すように、新たな酸化膜３ｂの膜厚Ｔ３（＝１５００Å〜２０００Å）を膜厚Ｔ１（＝３０００Å〜５０００Å）（図１６（Ａ）参照）よりも薄くした状態でＰ＋層７を形成することができる。その結果、第１の実施形態の半導体装置の製造方法によれば、Ｐ−層５を形成するための熱処理よりも弱い熱処理によってＰ＋層７を形成することができる。換言すれば、第１の実施形態の半導体装置の製造方法によれば、Ｐ＋層７がＰ−層５の外縁よりも外側にはみ出してしまうのを確実に回避しつつ、Ｐ＋層７を形成することができる。

また、第１の実施形態の半導体装置の製造方法では、図１９（Ａ）、図２０および図２１に示すように、Ｐ−層５を形成する時に用いられた酸化膜３の開口３ａ（図１５および図１６（Ａ）参照）の一部を、横縞状のレジストマスク（横縞状の開口２０ａを有するレジスト膜２０）によってマスキングした状態でＰ＋層７が形成される。その結果、図２１に示すように、Ｐ−層５上にＰ＋層７が形成される部分と、Ｐ−層５上にＰ＋層７が形成されない部分とが、半導体チップの縦方向（図２１の上下方向）に交互に配列され、それにより、Ｐ−層５の最表面が概略梯子形状にされる。

更に、第１の実施形態の半導体装置の製造方法では、図２０に示すように、Ｐ＋層の深さがＰ−層の深さよりも浅くされる。

換言すれば、第１の実施形態の半導体装置の製造方法では、Ｐ＋層７がＰ−層５の全面に形成されるのではなく、図２１に示すように、Ｐ＋層７がＰ−層５上に部分的に形成され、図２０に示すように、Ｐ＋層７の深さがＰ−層５の深さよりも浅くされる。

そのため、第１の実施形態の半導体装置によれば、Ｐ型不純物量をなるべく微量に抑えつつ、Ｐ＋層７の表面濃度を高くすることができ、それにより、Ｐ層のオーミックコンタクトを向上させることができる。

また、第１の実施形態の半導体装置の製造方法では、図２０に示すドライブイン工程において、Ｎ＋チャンネルストッパー領域１０が形成される。

次いで、第１の実施形態の半導体装置の製造方法では、図２２に示すように、フォトリソグラフィー技術によって、アクティブエリア１１の酸化膜３（図２０参照）およびスクライブライン１２の酸化膜３（図２０参照）が除去される。次いで、蒸着によって、アノード側の電極金属１３およびカソード側の電極金属１４が被着される。詳細には、アノード側の電極金属１３はＮ−層１とショットキー接合し、カソード側の電極金属１４はＮ＋層２とオーミックコンタクトする。次いで、スクライブライン１２においてウエハー（図１１（Ａ）参照）が切断され、図２２に示すような半導体チップが得られる。

図２３は第１の実施形態の半導体装置の製造方法により得られた半導体チップの順電圧特性と、比較例の半導体チップの順電圧特性とを比較して示した図である。図２３において、横軸は順電圧ＶＦを示しており、縦軸は順電流ＩＦを示している。

また、図２３において、実線Ａは第１の実施形態の半導体装置の製造方法により得られた半導体チップの順電圧特性を示している。詳細には、実線Ａは、Ｐ＋層７がＰ−層５の外縁よりも外側にはみ出すことなく、Ｐ−層５の上側に配置された半導体チップの順電圧特性を示している。また、破線Ｂは比較例の半導体チップの順電圧特性を示している。詳細には、破線Ｂは、Ｐ＋層７がＰ−層５の外縁よりも外側にはみ出している半導体チップの順電圧特性を示している。

図２３に示すように、第１の実施形態の半導体装置の製造方法により製造された半導体チップ（実線Ａ）では、Ｐ＋層７がＰ−層５の外縁よりも外側にはみ出している比較例の半導体チップ（破線Ｂ）よりも、高電流領域における順電圧ＶＦを低減することができた。

本発明に関連する発明の半導体装置の製造方法により製造されるウエハーの概略的な断面図である。 図１（Ｂ）に示したウエハーの平面図などを示した図である。 図２（Ｂ）に示した半導体チップの拡大図である。 図３に示した半導体チップの断面図である。 図３に示した半導体チップの断面図である。 図５（Ｂ）に示したレジスト膜６の一部が除去された状態を示した図である。 図６に示した半導体チップの断面図である。 図６に示した半導体チップの断面図である。 図６に示した半導体チップの断面図である。 第１の実施形態の半導体装置の製造方法により製造されるウエハーの概略的な断面図である。 図１０（Ｂ）に示したウエハーの平面図などを示した図である。 図１１（Ｂ）に示した半導体チップの拡大図である。 図１２に示した半導体チップの断面図である。 レジスト膜４が剥離された状態を示した半導体チップの拡大図である。 図１４に示した半導体チップの断面図である。 図１４に示した半導体チップの断面図である。 図１４に示した半導体チップの断面図である。 図１４に示した半導体チップの断面図である。 図１８に示したレジスト膜２０の一部が除去された状態を示した図である。 図１９に示した半導体チップの断面図である。 図２０に示した半導体チップのＰ−層５およびＰ＋層７の最表面の平面図（図２０の上側から見た図）である。 図１９に示した半導体チップの断面図である。 第１の実施形態の半導体装置の製造方法により得られた半導体チップの順電圧特性と、比較例の半導体チップの順電圧特性とを比較して示した図である。

符号の説明

１ Ｎ−層
２ Ｎ＋層
３ 酸化膜
３ａ 開口
３ｂ 新たな酸化膜
３ｃ 開口
４ レジスト膜
４ａ 開口
５ Ｐ−層
６ レジスト膜
６ａ，６ｂ 開口
７ Ｐ＋層
１０ Ｎ＋チャンネルストッパー領域
１２ スクライブライン
２０ レジスト膜
２０ａ 開口

Claims (3)

1. Ｎ＋層（２）上にＮ−層（１）を形成し、
   次いで、Ｎ−層（１）上に酸化膜（３）を形成し、
   次いで、Ｎ−層（１）上の酸化膜（３）に第１開口（３ａ）を形成し、
   次いで、酸化膜（３）の第１開口（３ａ）を用いることによって、Ｐ−層（５）をＮ−層（１）上に形成し、
   Ｐ−層（５）を形成するためのボロンのドライブインが行われる時に、酸化膜（３）の第１開口（３ａ）のうち、Ｎ−層（１）と接する部分に新たな酸化膜（３ｂ）が形成され、
   次いで、Ｎ＋チャンネルストッパー領域（１０）を形成する時に用いられる第２開口（３ｃ）を酸化膜（３）に形成し、
   次いで、酸化膜（３）の表面側の部分をガラス質に変質させるためのリンデポジションを行い、
   リンデポジションが行われる時に、Ｎ−層（１）のうち、酸化膜（３）の第２開口（３ｃ）の下側の部分（１ａ）にリンが拡散し、
   次いで、Ｐ−層（５）を形成する時に用いられた酸化膜（３）の第１開口（３ａ）と同じものを用いることによって、Ｐ−層（５）上にＰ＋層（７）を形成し、
   Ｐ＋層（７）を形成する時の熱処理が、Ｐ−層（５）を形成する時の熱処理よりも弱くされ、
   それにより、Ｐ＋層（７）がＰ−層（５）の外縁よりも内側に配置され、
   Ｐ＋層（７）が形成される時に、酸化膜（３）の第２開口（３ｃ）を用いることによって、Ｎ＋チャンネルストッパー領域（１０）が形成されることを特徴とする半導体装置の製造方法。
2. 新たな酸化膜（３ｂ）のうち、リンデポジション時にガラス質に変質しない部分をＰ＋層（７）形成前に厚さ１５００Å〜２０００Å残すことにより、Ｐ＋層（７）形成時に、リンを新たな酸化膜（３ｂ）よりも下側に拡散させることなく、ボロンのみを新たな酸化膜（３ｂ）よりも下側に拡散させることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 一括露光方式によってレジスト膜（２０）に横縞状の開口（２０ａ）を形成することにより、Ｐ＋層（７）形成用の横縞状のレジストマスクを形成し、
   次いで、Ｐ−層（５）を形成する時に用いられた酸化膜（３）の縦縞状の第１開口（３ａ）の一部を、横縞状のレジストマスクによってマスキングした状態でＰ＋層（７）を形成することにより、Ｐ−層（５）上にＰ＋層（７）が形成される部分と、Ｐ−層（５）上にＰ＋層（７）が形成されない部分とを半導体装置の縦方向に交互に配列し、
   それにより、Ｐ−層（５）の最表面を概略梯子形状にし、Ｐ＋層（７）の深さをＰ−層（５）の深さよりも浅くすることを特徴とする請求項２に記載の半導体装置の製造方法。

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