TWI489601B - 電子元件封裝結構 - Google Patents

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TWI489601B TW100147205A TW100147205A TWI489601B TW I489601 B TWI489601 B TW I489601B TW 100147205 A TW100147205 A TW 100147205A TW 100147205 A TW100147205 A TW 100147205A TW I489601 B TWI489601 B TW I489601B
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Ming Ji Dai
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Description

電子元件封裝結構
本發明是有關於一種積體電路，且特別是有關於一種電子元件封裝結構。
傳統的功率元件是採上下電極結構分別設置在晶片的兩個表面上。由於功率晶片的耗能極高，尤其是應用於電動車的功率晶片，多在千瓦等級以上，所以散熱是一大挑戰。現在使用的功率模組還是屬傳統的功率元件是採上下電極的結構，這樣的結構在封裝上同時要使用打線及焊接方式完成模組封裝，其製程步驟較為複雜且其封裝設備成本又相當高。
本發明提供一種電子元件封裝結構可以利用簡單的方式完成封裝，且具有較多的散熱面積，以提升散熱效能，增加可靠度。
本發明提出一種電子元件封裝結構，包括半導體元件、第一保護層、第一導體銲墊、第二導體銲墊以及至少一導通結構。半導體元件包括半導體基極、第一導電型基體區、第二導電型摻雜區、第一介電層、第二介電層、射極、集極以及閘極。半導體基極具有第一表面與第二表面，第一表面與第二表面相對。集極位於半導體基極的第二表 面上。第一導電型基體區位於半導體基極之第一表面上。第二導電型摻雜區位於第一導電型基體區中。閘極位於半導體基極的第一表面上，覆蓋部分該第一導電型基體區與部分該第二導電型摻雜區，且閘極以第一介電層與半導體基極的第一表面、第一導電型基體區與第二導電型摻雜區相隔絕。第二介電層覆蓋閘極，第二介電層中具有開口，且開口貫穿第二導電型摻雜區，而延伸至開口的底部裸露出第一導電型基體區。射極位於半導體基極的第二介電層上，並且填充於開口中，電性連接第二導電型摻雜區與第一導電型基體區。第一保護層位於閘極周圍的半導體基極的第一表面上。第一導體銲墊位於第一保護層上。第二導體銲墊位於半導體基極的第二表面上的集極上方。上述導通結構貫穿第一保護層、導體基極的第一表面與第二表面以及集極。導通結構包括導體柱與第二保護層。導體柱電性連接第一導體銲墊與第二導體銲墊。第二保護層位於導體柱與半導體基極之間。
本發明又提出一種電子元件封裝結構，包括：半導體元件、保護層與導體銲墊。半導體元件包括半導體基極、第一導電型基體區、第二導電型摻雜區、第一介電層、第二介電層、射極、集極以及閘極。半導體基極的第一表面上包括第一區、第二區與第三區，第三區位於第一區與第二區之間。集極位於半導體基極的第二區上。第一導電型基體區位於半導體基極之第一表面上。第二導電型摻雜區位於第一導電型基體區中。閘極位於半導體基極的第一區 上方，覆蓋部分該第一導電型基體區與部分該第二導電型摻雜區。閘極以第一介電層與半導體基極的第一表面、第一導電型基體區與第二導電型摻雜區相隔絕。第二介電層覆蓋閘極，第二介電層中具有開口，且開口貫穿第二導電型摻雜區，而延伸至開口的底部裸露出第一導電型基體區。射極位於半導體基極的第二介電層上，並且填充於開口中，電性連接第二導電型摻雜區與第一導電型基體區。保護層位於第三區上。導體銲墊位於集極上。
基於上述，本發明之電子元件封裝結構可以利用打線或是銲接方式完成封裝，且具有較多的散熱面積，以提升散熱效能，增加可靠度。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1是依照本發明第一實施例所繪示的一種電子元件封裝結構的剖面示意圖。
請參照圖1，電子元件封裝結構10a包括半導體元件14、第一保護層16、第一導體銲墊18、第二導體銲墊20、至少一導通結構22、第一凸塊24與第二凸塊26。
半導體元件14包括半導體基極12、射極28、集極30以及閘極32。半導體基極(base)12具有第一表面12a與第二表面12b，第一表面12a與第二表面12b相對。半導體基極12的材料可以是IV族元素、IV-IV族半導體化合物 或III-V族半導體化合物。半導體基極12的材料例如是矽、GaN或SiC。半導體基極12例如是具有第二導電型摻雜的磊晶矽。射極28位於半導體基極12的第一表面12a上。集極30位於半導體基極12的第二表面12b上。
閘極32位於半導體基極12的第一表面12a上，且位於半導體基極12與射極28之間。閘極32以第一介電層34與半導體基極12的第一表面12a相隔絕，且閘極32以第二介電層36與射極28相隔絕。第一介電層34例如是二氧化矽(SiO2 )、氮化矽(Si3 N4 )或氮化鋁(AlN)。第一介電層34的厚度例如是5000埃至20000埃。第二介電層36的材料可以與第一介電層34的材料相同或相異。第二介電層36之材料例如是二氧化矽、氮化矽或氮化鋁。第二介電層36的厚度例如是5000埃至20000埃。
射極28之材料可以是金屬，例如是鋁、銅或金。集極30的材料例如是具有第一導電型摻雜的磊晶矽。閘極32的材料例如是具有第二導電型摻雜的多晶矽。在一實施例中，本說明書實施例所述的第一導電型/第二導電型例如是P型/N型。在另一實施例中，本說明書實施例所述的第一導電型/第二導電型例如是N型/P型。P型摻雜例如是磷、砷或是銻。N型摻雜例如是硼、銦或鎵。
在一實施例中，半導體元件14還包括第一導電型基體區40以及第二導電型摻雜區42。第一導電型基體區40位於半導體基極12的第一表面12a中。閘極32會覆蓋部分第一導電型基體區40與部分第二導電型摻雜區42，且 以第一介電層34與半導體基極12的第一表面12a、第一導電型基體區40與第二導電型摻雜區42相隔絕。此外，半導體元件14還具有開口38，其位於第二介電層36中，且貫穿第二導電型摻雜區42，而延伸至開口38的底部以裸露出第一導電型基體區40。開口38的深度例如是20000埃至40000埃。
在第一導電型基體區40與第二導電型掺雜區42及半導體基極12之第一表面12a上依序設置有第一介電層34、閘極32、第二介電層36。其中第一導電型基體區40、第二導電型掺雜區42、第二介電層36中即設置開口38，使射極28可以T字型形狀設置且形成在開口38內，並使射極28分別與開口38底部的第一導電型基體區40、開口38側壁的第二導電型掺雜區42以及第二介電層36直接接觸。
第一保護層16設置於閘極32周圍的半導體基極12的第一表面12a上且與第一介電層34連接。第一保護層16之材質可以是介電材料，例如是二氧化矽、氮化矽或氮化鋁。第一保護層16的厚度例如是5000埃至20000埃。
第一導體銲墊18位於半導體基極12的第一表面12a上方的第一保護層16上。第一導體銲墊18包括凸塊下金屬層(UBM)，其材料例如是鎳或金。第二導體銲墊20位於半導體基極12的第二表面12b的集極30上。第二導體銲墊20材料包括金屬或是金屬合金，例如是銅或是鋁。
導通結構22位於導通孔19之中，導通孔19貫穿第 一保護層16、半導體基極12的第一表面12a、第二表面12b以及集極30。導通結構22包括導體柱21以及第二保護層17。導體柱21貫穿第一保護層16且分別電性連接第一導體銲墊18與第二導體銲墊20。導體柱21之材料包括金屬或是金屬合金，例如是銅、鎢或鋁或其合金。其中導通結構22與導通孔19可為一或多數個，在圖式中以兩個來表示，但本發明並不以此為限。第二保護層17位於導體柱21與半導體基極12之間。第二保護層17的材料可以與第一保護層16的材料相同或相異。第二保護層17之材料可以是介電材料，例如是二氧化矽、氮化矽或氮化鋁。第二保護層17的厚度例如是5000埃至20000埃。
第一凸塊24設置在第一導體銲墊18上且與其電性連接。第二凸塊26設置在射極28上且與其電性連接。第一凸塊24與第二凸塊26之材質可以是金屬或是金屬合金，例如是金凸塊(Gold bump)、錫鉛凸塊(Solder bump)及銅凸塊(Copper bump)。
上述電子元件封裝結構10a可以更包括散熱片(heatsink)50。散熱片50可以設置於第二導體銲墊20的一側。散熱片50之材料可以是金屬或是絕緣材料。若是散熱片50的材料為金屬，在第二導體銲墊20與散熱片50之間可以以導熱膠60連接。若是散熱片50的材料為絕緣材料，例如是陶瓷或是高散熱有機材料，則散熱片50可以與第二導體銲墊20直接接觸。
圖2是依照本發明第二實施例所繪示的一種電子元件封裝結構的剖面示意圖。
請參照圖2，本實施例之電子元件封裝結構10b之構件與上述第一實施例之電子元件封裝結構10a非常相似，其同樣包括半導體元件14、第一保護層16、第二保護層17、第一導體銲墊18、第二導體銲墊20、至少一導通結構22。電子元件封裝結構10b也可以再包括散熱片50。電子元件封裝結構10b與電子元件封裝結構10a不同處在於：第一導體銲線(conductive bond wire)44與第二導體銲線46分別取代第一凸塊24與第二凸塊26。第一導體銲線44，與導體銲墊18電性連接。第二導體銲線46與射極28電性連接。第一導體銲線(conductive bond wire)44與第二導體銲線46的材料包括金屬或是金屬合金，例如是金、鋁或銅。
圖3是依照本發明第三實施例所繪示的一種電子元件封裝結構的剖面示意圖。
請參照圖3，本發明又提出一種電子元件封裝結構110a，包括：半導體元件114、保護層116、導體銲墊118、第一凸塊124與第二凸塊126。
半導體元件114包括半導體基極112、射極128、集極130以及閘極132。半導體基極112位於基底100上。基底100例如是矽晶圓。半導體基極112的第一表面112a上包括第一區150、第二區152與第三區154，其中第三區154位於第一區150與第二區152之間。射極128位於半導體基極112的第一表面112a的第一區150上。集極130 位於半導體基極112的第一表面112a的第二區152上。閘極132位於半導體基極112的第一表面112a的第一區150上。閘極132以第一介電層134與半導體基極112的第一表面112a相隔絕，且閘極132以第二介電層136與射極128相隔絕。
在一實施例中，半導體元件114還包括第一導電型基體區140以及第二導電型摻雜區142。第一導電型基體區140位於半導體基極112的第一表面12a的第一區150中。閘極132會覆蓋部分第一導電型基體區140與部分第二導電型摻雜區142，且以第一介電層134與半導體基極112的第一表面112a、第一導電型基體區140與第二導電型摻雜區142相隔絕。此外，半導體元件114還具有開口138，其位於第二介電層136中，且貫穿第二導電型摻雜區142，而延伸至開口138的底部以裸露出第一導電型基體區140。開口138的深度例如是20000埃至40000埃。
換言之，在第一導電型基體區140與第二導電型摻雜區142及半導體基極112之第一表面112a上依序設置有第一介電層134、閘極132、第二介電層136。其中第一導電型基體區140、第二導電型摻雜區142、第二介電層136中即設置開口138，使射極128可以T字型形狀設置且形成在開口138內，並使射極128分別與第一導電型基體區140、第二導電型摻雜區142第二介電層136直接接觸。
保護層116位於第一表面112a的第三區154上，與第一介電層134連接。保護層116之材料包括二氧化矽、 氮化矽或氮化鋁。
導體銲墊118位於集極130上。導體銲墊118包括凸塊下金屬層(UBM)，其材料例如是鎳或金，或其合金。
第一凸塊124設置於導體銲墊118上且與其電性連接。第二凸塊126設置於射極128上且與其電性連接。
本實施例之半導體元件114的半導體基極112、射極128、集極130以及閘極132、保護層116、導體銲墊118、第一凸塊124和第二凸塊126的材料，可以採用上述實施例之半導體元件14的半導體基極12、射極28、集極30以及閘極32、保護層16、導體銲墊18、第一凸塊24和第二凸塊26的材料，於此不再贅述。
此外，上述電子元件封裝結構110a可以更包括散熱片170。散熱片170可以設置於基底100的表面100a上。若是散熱片170的材料為金屬，在基底100與散熱片170之間可以以導熱膠160連接。若是散熱片170的材料為絕緣材料，例如是陶瓷或是高散熱有機材料，則散熱片170可以與基底100的表面100a直接接觸。
圖4是依照本發明第四實施例所繪示的一種電子元件封裝結構的剖面示意圖。
請參照圖4，本實施例之電子元件封裝結構110b之構件與上述第三實施例之電子元件封裝結構110a非常相似，其同樣包括半導體元件114、保護層116、第一導體銲墊118。電子元件封裝結構110b也可以再包括散熱片170。 電子元件封裝結構110b與電子元件封裝結構110a不同處在於：第一導體銲線144與第二導體銲線146分別取代第一凸塊124與第二凸塊126。第一導體銲線144，與導體銲墊118電性連接。第二導體銲線146與射極128電性連接。第一導體銲線144與第二導體銲線146的材料例如是金、鋁或銅。
本發明改變習知上下電極結構的封裝方式，利用貫穿半導體基極兩個表面的導通結構(TSV)結構，或是將半導體元件的電極設置在晶片的同一面，可以覆晶方式將功率晶片設置在基底上。晶片未設置電極的另一面可以與散熱片連接，使其具有較多散熱設計。與習知的功率模組比較，習知是在晶片的上端以打線方式封裝且用矽膠方式來密封，完全僅以基底底面來散熱，而本發明的結構則有較多的散熱面積，可以提升晶片的可靠度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10a、10b、110a、110b‧‧‧電子元件封裝結構
12、112‧‧‧半導體基極
12a‧‧‧第一表面
12b‧‧‧第二表面
14、114‧‧‧半導體元件
16‧‧‧第一保護層
17‧‧‧第二保護層
18‧‧‧第一導體銲墊
19‧‧‧導通孔
20‧‧‧第二導體銲墊
21‧‧‧導體柱
22‧‧‧導通結構
24、124‧‧‧第一凸塊
26、126‧‧‧第二凸塊
28、128‧‧‧射極
30、130‧‧‧集極
32、132‧‧‧閘極
34、134‧‧‧第一介電層
36、136‧‧‧第二介電層
38、138‧‧‧開口
40、140‧‧‧第一導電型基體區
42、142‧‧‧第二導電型摻雜區
44、144‧‧‧第一導體銲線
46、146‧‧‧第二導體銲線
50、170‧‧‧散熱片
60、160‧‧‧導熱膠
100‧‧‧基底
100a、112a‧‧‧表面
116‧‧‧保護層
118‧‧‧導體銲墊
150‧‧‧第一區
152‧‧‧第二區
154‧‧‧第三區
圖1是依照本發明第一實施例所繪示的一種電子元件封裝結構的剖面示意圖。
圖2是依照本發明第二實施例所繪示的一種電子元件封裝結構的剖面示意圖。
圖3是依照本發明第三實施例所繪示的一種電子元件封裝結構的剖面示意圖。
圖4是依照本發明第四實施例所繪示的一種電子元件封裝結構的剖面示意圖。
10a‧‧‧電子元件封裝結構
12‧‧‧半導體基極
12a‧‧‧上表面
12b‧‧‧下表面
14‧‧‧半導體元件
16‧‧‧第一保護層
17‧‧‧第二保護層
18‧‧‧第一導體銲墊
19‧‧‧導通孔
20‧‧‧第二導體銲墊
21‧‧‧導體柱
22‧‧‧導通結構
24‧‧‧第一凸塊
26‧‧‧第二凸塊
28‧‧‧射極
30‧‧‧集極
32‧‧‧閘極
34‧‧‧第一介電層
36‧‧‧第二介電層
38‧‧‧開口
40‧‧‧第一導電型基體區
42‧‧‧第二導電型摻雜區
50‧‧‧散熱片
60‧‧‧導熱膠

Claims (21)

  1. 一種電子元件封裝結構，包括：一半導體元件，包括：一半導體基極具有一第一表面與一第二表面，該第一表面與該第二表面相對；一集極位於該半導體基極的該第二表面上；一第一導電型基體區，位於該半導體基極之該第一表面中；一第二導電型摻雜區，位於該第一導電型基體區中；一閘極位於該半導體基極的該第一表面上，覆蓋部分該第一導電型基體區與部分該第二導電型摻雜區，且該閘極以一第一介電層與該半導體基極的該第一表面、該第一導電型基體區與該第二導電型摻雜區相隔絕；一第二介電層覆蓋該閘極，該第二介電層中具有一開口，且該開口貫穿該第二導電型摻雜區，而延伸至該開口的底部以裸露出該第一導電型基體區；以及一射極位於該半導體基極的該第二介電層上，並且填充於該開口中，電性連接該第二導電型摻雜區與該第一導電型基體區；一第一保護層，位於該閘極周圍的該半導體基極的該第一表面上，且與該第一介電層連接；一第一導體銲墊，位於該第一保護層上；一第二導體銲墊，位於該半導體基極的該第二表面上方的該集極上；以及至少一導通結構，貫穿該第一保護層、該半導體基極的該第一表面、該第二表面以及該集極，且電性連接該第一導體銲墊與該第二導體銲墊，該導通結構包括：一導體柱，位於該半導體基極之中；以及一第二保護層，位於該導體柱與該半導體基極之間。
  2. 如申請專利範圍第1項所述之電子元件封裝結構，更包括：一第一凸塊，與該第一導體銲墊電性連接；以及一第二凸塊，與該射極電性連接。
  3. 如申請專利範圍第2項所述之電子元件封裝結構，其中該第一導體銲墊包括凸塊下金屬層(UBM)。
  4. 如申請專利範圍第3項所述之電子元件封裝結構，其中該第一導體銲墊的材料包括鎳或金，或其合金。
  5. 如申請專利範圍第1項所述之電子元件封裝結構，其中該第二導體銲墊的材料包括金屬或是金屬合金。
  6. 如申請專利範圍第1項所述之電子元件封裝結構，其中該第二導體銲墊的材料包括銅或是鋁，或其合金。
  7. 如申請專利範圍第1項所述之電子元件封裝結構，更包括：一第一導體銲線(conductive bond wire)，與該第一導體銲墊電性連接；以及一第二導體銲線，與該射極電性連接。
  8. 如申請專利範圍第1項所述之電子元件封裝結構，其中該導體柱之材料包括金屬或是金屬合金。
  9. 如申請專利範圍第1項所述之電子元件封裝結構，其中該導體柱之材料包括銅、鎢或鋁，或其合金。
  10. 如申請專利範圍第1項所述之電子元件封裝結構，其中該第一保護層之材料包括二氧化矽(SiO2 )、氮化矽(Si3 N4 )或氮化鋁(AlN)。
  11. 如申請專利範圍第1項所述之電子元件封裝結構，其中該第二保護層之材料包括二氧化矽、氮化矽或氮化鋁。
  12. 如申請專利範圍第1項所述之電子元件封裝結構，其中該第一導電型基體區包括P型基體區且該第二導電型摻雜區包括N型掺雜區，或該第一導電型基體區包括N型基體區且該第二導電型摻雜區包括P型摻雜區。
  13. 一種電子元件封裝結構，包括：一半導體元件，包括：一半導體基極，該半導體基極的一第一表面包括一第一區、一第二區與一第三區，該第三區位於該第一區與該第二區之間；一集極，位於該半導體基極的該第二區上；一第一導電型基體區，位於該半導體基極之該第一表面中；一第二導電型摻雜區，位於該第一導電型基體區中；一閘極，位於該半導體基極的該第一區上方，覆蓋部分該第一導電型基體區與部分該第二導電型摻雜區，且該閘極以一第一介電層與該半導體基極的該第一表面、該第一導電型基體區與該第二導電型摻雜區相隔絕；一第二介電層覆蓋該閘極，該第二介電層中具有一開口，且該開口貫穿該第二導電型摻雜區，而延伸至該開口的底部以裸露出該第一導電型基體區；以及一射極位於該半導體基極的該第二介電層上，並且填充於該開口中，電性連接該第二導電型摻雜區與該第一導電型基體區；一保護層，位於該第三區上；以及一導體銲墊，位於該集極上。
  14. 如申請專利範圍第13項所述之電子元件封裝結構，更包括：一第一凸塊，與該導體銲墊電性連接；以及一第二凸塊，與該射極電性連接。
  15. 如申請專利範圍第14項所述之電子元件封裝結構，其中該導體銲墊包括凸塊下金屬層。
  16. 如申請專利範圍第15項所述之電子元件封裝結構，其中該導體銲墊之材料包括鎳或金，或其合金。
  17. 如申請專利範圍第13項所述之電子元件封裝結構，更包括：一第一導體銲線，與該導體銲墊電性連接；以及一第二導體銲線，與該射極電性連接。
  18. 如申請專利範圍第13項所述之電子元件封裝結構，其中該保護層之材料包括二氧化矽、氮化矽或氮化鋁。
  19. 如申請專利範圍第13項所述之電子元件封裝結構，其中該保護層之材料與該第一介電層之材料相同。
  20. 如申請專利範圍第13項所述之電子元件封裝結構，其中該保護層之材料與該第一介電層之材料相異。
  21. 如申請專利範圍第13項所述之電子元件封裝結構，其中該第一導電型基體區包括P型基體區且該第二導電型摻雜區包括N型摻雜區，或該第一導電型基體區包括N型基體區且該第二導電型摻雜區包括P型摻雜區。
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