JP2002026322A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ソース電極における空洞部の形成を抑制した
溝型の半導体装置及びその製造方法を提供する。 【解決手段】 溝３が形成されたＮ^-型エピタキシャル
層２に、Ｐ型ベース層４とＮ⁺型ソース層５とＰ⁺型ベー
スコンタクト層１１とが形成され、溝３上にゲート酸化
膜７とゲート電極８と層間絶縁膜１０とが形成され、層
間絶縁膜１０上にソース電極１２が形成され、ソース電
極１２がコンタクト穴１３を介してＰ⁺型ベースコンタ
クト層１１とＮ⁺型ソース層５とにオーミック接触され
ている。そして、この層間絶縁膜１０において、Ｌ３≧
Ｌ２≧Ｌ１となり、かつ、Ｌ４≧Ｌ５となっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば縦型ＭＯＳ
ＦＥＴや絶縁ゲート型バイポーラトランジスタ（ＩＧＢ
Ｔ）等の電力用半導体素子として用いられる半導体装置
及びその製造方法に関する。

【０００２】

【従来の技術】従来、面積当たりのオン抵抗を飛躍的に
低減するものとして、素子表面に溝を形成し、その溝の
側面にチャネルを形成した構造の溝型パワーＭＯＳＦＥ
Ｔがある。図８に、この溝型パワーＭＯＳＦＥＴの概略
断面図を示す。ウェハは、Ｎ⁺型シリコンからなる半導
体基板１上に半導体層としてのＮ^-型エピタキシャル層
２が形成されて構成されている。

【０００３】このウェハの主表面には、いわゆるｃｏｎ
ｃａｖｅ構造の溝３が形成されている。この溝３は断面
がバスタブ形状になっている。また、ウェハの主表面に
は、個々のセルに対応したＰ型ベース層（ベース領域）
４と、Ｎ⁺型ソース層（ソース領域）５とが形成されて
いる。このＰ型ベース層４と、Ｎ⁺型ソース層５とによ
り、溝３の側壁部にチャネル６が設定されている。ま
た、溝３の内壁にゲート絶縁膜としてのゲート酸化膜７
が形成されている。このゲート酸化膜７上には、ポリシ
リコンからなるゲート電極８が形成され、このゲート電
極８の上と端部とには酸化膜９が形成されている。

【０００４】さらに、この酸化膜９上には層間絶縁膜１
０が、ほぼ一様の厚みで形成されている。Ｐ型ベース層
４の中央の表層部にはＰ⁺型ベースコンタクト層１１が
形成され、層間絶縁膜１０の上に複数のセルに渡って形
成されたソース電極１２と、Ｎ⁺型ソース層５およびＰ⁺
型ベースコンタクト層１１がコンタクト穴１３を介して
オーミック接触している。また、半導体基板の裏面にオ
ーミック接触するようにドレイン電極１４が形成されて
いる。また、ソース電極１２には、図示しない領域にお
いてソースボンディングパッドが形成されている。

【０００５】しかし、ソースボンディングパッドにワイ
ヤボンドすると、ワイヤボンディングする際に、ソース
電極１２と層間絶縁膜１０との界面における凸部Ａに応
力集中をひきおこし、この凸部Ａを起点としてクラック
が発生することがある。このクラックはゲート電極８に
達し、ゲート・ソース間のリークの原因となったり、ゲ
ート電極８内をクラックが伝播してＮ^-型エピタキシャ
ル層２まで達し、ドレイン・ソース間のリークの原因と
なったりする。

【０００６】これに対して、図９に示すように、層間絶
縁膜１０を厚くすることにより層間絶縁膜１０の表面を
平坦化するようにしている技術もある。

【０００７】

【発明が解決しようとする課題】しかしながら、層間絶
縁膜１０を厚くすると、図９に示すようにソース電極１
２のコンタクト穴１３において、Ｎ^-型エピタキシャル
層２の表面と層間絶縁膜１０の表面との段差Ｌが大きく
なる。その結果、コンタクト穴１３においてソース電極
１２が落ち込み、ソース電極１２に空洞部１５が形成さ
れてしまう。そして、この空洞部１５が形成されると、
ソース電極１２の抵抗値が大きくなったりソース電極１
２が断線したりする不具合を生じる。

【０００８】本発明は、上記問題点に鑑み、ソース電極
における空洞部の形成を抑制した溝型の半導体装置及び
その製造方法を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明は、第１導電型の半導体層
（２）を一主面側に有する半導体基板（１）と、半導体
層に形成された溝（３）と、個々のセルに対応して半導
体層の表面に形成し、溝に隣接して、半導体層の表層に
形成した第２導電型のベース領域（４）と、該ベース領
域内の溝の近傍にチャネル（６）を形成するように、ベ
ース領域内において半導体層の表層側に形成した第１導
電型のソース領域（５）と、溝内に形成したゲート絶縁
膜（７）と、該ゲート絶縁膜の上に形成したゲート電極
（８）と、該ゲート電極の上に形成した層間絶縁膜（１
０）と、層間絶縁膜に形成されたコンタクト穴（１３）
と、コンタクト穴を介してベース領域とソース領域とに
接触し、個々のセルにおいて層間絶縁膜の上を含み、複
数のセルの上部に渡って形成したソース電極（１２）
と、半導体基板のうち半導体層の反対側に形成したドレ
イン電極（１４）とを備え、層間絶縁膜のうちコンタク
ト穴が形成された端部は、等方性エッチングした部位と
異方性エッチングした部位とを有し、これらの部位によ
って段差を設けており、層間絶縁膜の端部のうち異方性
エッチングした距離をＬ１とし、等方性エッチングした
距離をＬ２とし、層間絶縁膜の端部のうちの異方性エッ
チングした部位とソース電極との界面から、ゲート電極
の端部までの距離をＬ３とする場合、Ｌ３≧Ｌ２≧Ｌ１
となっていることを特徴としている。

【００１０】本発明では、層間絶縁膜の端部において段
差を二段階に分散し、Ｌ２≧Ｌ１とすることにより層間
絶縁膜１０の端部において傾斜の緩やかな部位を多くし
ている。その結果、ソース電極の急激な落ち込みを防止
して、ソース電極における空洞部の形成を抑制すること
ができる。また、等方性エッチングした距離Ｌ２をＬ３
以下にしているため、ソース電極１２とゲート電極８と
の距離を充分に確保して、ゲート・ソース間のショート
を防ぐことができる。

【００１１】また、請求項２に記載の発明は、請求項１
の発明において、ソース領域とソース電極との界面を含
む面をコンタクト部表面とし、溝上におけるコンタクト
部表面と層間絶縁膜の表面との最短距離をＬ４とし、ゲ
ート電極の端部におけるコンタクト部表面とゲート電極
８の表面との最長距離をＬ５とする場合、Ｌ４≧Ｌ５と
なっていることを特徴としている。

【００１２】これにより、層間絶縁膜とソース電極との
界面における層間絶縁膜の凸部の突出量を低減すること
ができ、セル上部に形成されたソース電極上にワイヤボ
ンディングを行う際に、ワイヤボンディングにより発生
する応力が凸部に集中することを防ぎ、クラックの発生
を抑制することができる。また、層間絶縁膜の突出量を
低減することによりソース電極の凹凸を低減することが
できる。

【００１３】従って、請求項１又は２の発明によりソー
ス電極の表面が平坦となっており、請求項３に記載の発
明のように、ソース電極の表面においてワイヤボンドす
るのに適している。

【００１４】請求項４に記載の発明は、コンタクト穴を
形成する工程では、層間絶縁膜を等方性エッチングする
と共に層間絶縁膜を異方性エッチングして、コンタクト
穴を形成し、等方性エッチングした部位と異方性エッチ
ングした部位とによって、層間絶縁膜のうちコンタクト
穴が形成された端部に段差を設け、ソース領域とソース
電極との界面を含む面をコンタクト部表面とし、層間絶
縁膜のうちコンタクト部表面から最も距離のある部位を
含み、コンタクト部に略平行な面を層間絶縁膜最上面と
し、コンタクト部表面と層間絶縁膜最上面との距離をＬ
６とし、層間絶縁膜の端部のうち異方性エッチングした
距離をＬ１とし、等方性エッチングした距離をＬ２と
し、層間絶縁膜のうちの異方性エッチングした部位とソ
ース電極との界面から、ゲート電極の端部までの距離を
Ｌ３とする場合、層間絶縁膜を所望の厚さにする工程に
おいて、Ｌ６≦２・Ｌ３とし、コンタクト穴を形成する
工程において、Ｌ３≧Ｌ２≧Ｌ１とすることを特徴とし
ている。これにより、請求項１に記載の半導体装置を好
適に製造することができる。

【００１５】また、請求項５に記載の発明は、請求項４
の発明において、溝上におけるコンタクト部表面と層間
絶縁膜の表面との最短距離をＬ４とし、ゲート電極の端
部におけるコンタクト部表面とゲート電極８の表面との
最長距離をＬ５とする場合、層間絶縁膜を形成する工程
において、溝上における段差が２・Ｌ３−Ｌ５以下とな
るようにし、層間絶縁膜を所望の厚さにする工程におい
て、Ｌ４≧Ｌ５となるようにすることを特徴としてい
る。これにより、請求項２に記載の半導体装置を好適に
製造することができる。

【００１６】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。

【００１７】

【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。図１に本発明の一実施形態に係る溝
型パワーＭＯＳＦＥＴの要部の概略断面図を示す。ま
た、図２〜８にこのＭＯＳＦＥＴの製造工程を概略断面
図にて示す。

【００１８】まず、図１を参照して、本発明の溝型パワ
ーＭＯＳＦＥＴの構成について説明するが、層間絶縁膜
１０以外の構成は従来と同様であるため、図１中、図８
と同一符号を付して適宜説明を省略する。

【００１９】図１に示すように、層間絶縁膜１０は溝３
上において他の領域より厚くなっている。また、層間絶
縁膜１０のうちコンタクト穴１３が形成された端部（以
下、単に層間絶縁膜１０の端部という）は、等方性エッ
チングされた部位と、異方性エッチングされた部位とを
有し、これらの部位によって段差が設けられている。こ
の層間絶縁膜１０の構成について以下に詳しく説明す
る。

【００２０】Ｎ⁺型ソース層５とソース電極１２との界
面を含む面をコンタクト部表面（図中、一点鎖線で示し
ている）とし、層間絶縁膜１０のうちコンタクト部表面
から最も距離のある部位を含み、コンタクト部表面に略
平行な面を層間絶縁膜最上面（以下、単に絶縁膜最上面
といい、図中、二点鎖線で示している）とする。

【００２１】層間絶縁膜１０の端部のうち異方性エッチ
ングされた距離、すなわち、等方性エッチングが行われ
た部位と異方性エッチングが行われた部位との境界であ
る境界部から、コンタクト部表面までの距離をＬ１とす
る。また、層間絶縁膜１０の端部のうち等方性エッチン
グされた距離、すなわち、絶縁膜最上面と境界部との距
離をＬ２とする。また、等方性エッチングされた部位で
は、絶縁膜最上面の面方向にエッチングされた距離Ｌ２
と、絶縁膜最上面の法線方向にエッチングされた距離Ｌ
２とが等しくなっている。また、層間絶縁膜１０の端部
のうちの異方性エッチングされた部位とソース電極１２
との界面からゲート電極８の端部までの距離をＬ３とす
る。

【００２２】この際、層間絶縁膜１０の端部を等方性エ
ッチングと異方性エッチングにより形成して、コンタク
ト部表面と絶縁膜最上面との段差を二段階に分散してい
るため、ソース電極１２の急激な落ち込みを防止して、
ソース電極１２における空洞部の形成を抑制することが
できる。特に、本実施形態では、Ｌ２≧Ｌ１としている
ため、層間絶縁膜１０の端部において、等方性エッチン
グにより形成された傾斜の緩やかな部位を多くして、好
適にソース電極１２における空洞部の形成を抑制してい
る。また、等方性エッチングされた距離Ｌ２をＬ３以下
にすると、ソース電極１２とゲート電極８との距離を充
分に確保して、ゲート・ソース間のショートを防ぐこと
ができる。従って、本実施形態では、Ｌ３≧Ｌ２として
いる。その結果、Ｌ３≧Ｌ２≧Ｌ１となっている。

【００２３】また、溝３上におけるコンタクト部表面と
層間絶縁膜１０の表面との最短距離をＬ４とし、ゲート
電極８の端部におけるコンタクト部表面とゲート電極８
の表面との最長距離をＬ５とする。この際、本実施形態
では、Ｌ４≧Ｌ５としている。これにより、層間絶縁膜
１０とソース電極１２との界面における層間絶縁膜１０
の凸部の突出量を低減することができる。その結果、セ
ル上部に形成されたソース電極１２上にボンディングワ
イヤ１６を用いてワイヤボンディングを行う際に、ワイ
ヤボンディングにより発生する応力が凸部に集中するこ
とを防ぎ、クラックの発生を抑制することができる。特
に、ワイヤボンディングにより発生する応力のうち、半
導体基板１の面方向の応力をゲート電極８まで達しない
ようにし、ゲート電極８にクラックが発生することを抑
制し、適正にワイヤボンディングを行うことができる。

【００２４】また、コンタクト部表面と絶縁膜最上面と
の距離をＬ６とすると、Ｌ６＝Ｌ１＋Ｌ２であるため、
上述のように、Ｌ３≧Ｌ２≧Ｌ１にしていることを考慮
すると、Ｌ６≦２・Ｌ３となっている。

【００２５】次に、図２〜図８を参照して、図１に示し
た構成の溝型パワーＭＯＳＦＥＴの製造方法について説
明する。

【００２６】（図２（ａ）に示す工程）まず、Ｎ⁺型シ
リコンからなる半導体基板１の主表面に、Ｎ^-型のエピ
タキシャル層２を成長させたウェハを用意する。そして
フィールド酸化膜２０を形成した後、レジスト膜２１を
堆積して公知のフォトリソ工程によって、ベース層４を
形成する予定の中央部が開口するパターンにレジスト膜
２１をパターニングする。そして、このレジスト膜２１
をマスクとしてボロン（Ｂ⁺）をイオン注入する。

【００２７】（図２（ｂ）に示す工程）レジスト膜２１
を剥離した後、熱拡散により接合深さが３μｍ程度のＰ
型拡散層２２を形成する。次に、ウェハの主表面に窒化
シリコン膜２３をＣＶＤ法により約２００ｎｍ堆積し、
窒化シリコン膜２３をパターニングして、ピッチ幅（ユ
ニットセルの寸法）で開口する開口パターンを形成す
る。なお、この開口パターンは隣り合うＰ型拡散層２２
の中央部に位置するようにマスク合わせしている。

【００２８】（図２（ｃ）に示す工程）窒化シリコン膜
２３をマスクとしてフィールド酸化膜２０をエッチング
し、引き続きＮ^-型エピタキシャル層２を深さ１．５μ
ｍ程度エッチングして溝２４を形成する。

【００２９】（図３（ａ）に示す工程）窒化シリコン膜
２３をマスクとして溝２４の部分を熱酸化する。これは
ＬＯＣＯＳ酸化法として良く知られた酸化方法であり、
この酸化により選択酸化膜２５が形成され、同時に選択
酸化膜２５によって食われたＮ^-型エピタキシャル層２
の表面に溝３が形成される。

【００３０】（図３（ｂ）に示す工程）例えば加熱した
リン酸液に浸してウェットエッチングを行って、窒化シ
リコン膜２３を除去する。さらに、選択酸化膜２５をマ
スクとして、薄いフィールド酸化膜２０を透過させてＰ
型ベース層４を形成するためのボロンをイオン注入す
る。このとき、選択酸化膜２５とフィールド酸化膜２０
の境界部分が自己整合位置になり、イオン注入される領
域が正確に規定される。

【００３１】（図３（ｃ）に示す工程）注入されたイオ
ンを接合深さ３μｍ程度まで熱拡散する。この熱拡散に
より、図２（ｂ）に示す工程において前もって形成した
Ｐ型拡散層２２と、図３（ｂ）に示す工程において注入
されたボロンの拡散層が一体になり、１つのＰ型ベース
層４を形成する。また、Ｐ型ベース層４の領域の両端面
は溝３の側壁の位置で自己整合的に規定される。

【００３２】（図４（ａ）に示す工程）選択酸化膜２５
により囲まれたＰ型ベース層４の表面中央部に残すよう
にパターニングされたレジスト膜２６と、選択酸化膜２
５とを共にマスクとして、薄いフィールド酸化膜２０を
透過させてＮ⁺型ソース層を形成するためのリンをイオ
ン注入する。この場合も図３（ｂ）に示す工程において
ボロンをイオン注入した場合と同様に、選択酸化膜２５
とフィールド酸化膜２０の境界部分が自己整合位置にな
り、イオン注入される領域が正確に規定される。

【００３３】（図４（ｂ）に示す工程）注入されたイオ
ンを接合深さ０．５〜１μｍ熱拡散し、Ｎ⁺型ソース層
５を形成する。これにより、チャネル６が設定される。
この熱拡散において、Ｎ⁺型ソース層５の領域の溝３に
接した端面は、溝３の側壁の位置で自己整合的に規定さ
れる。

【００３４】（図４（ｃ）に示す工程）次に、選択酸化
膜２５をウェットエッチングにより除去して溝３の内壁
２７を露出させる。その後、熱酸化により厚さ６０ｎｍ
程度のゲート酸化膜７を形成する。

【００３５】（図５（ａ）に示す工程）ウェハの主表面
にＣＶＤ法を用い厚さ４００ｎｍ程度のポリシリコン膜
を堆積する。さらに、ウェハの主表面のポリシリコン膜
をパターニングしてゲート電極８を形成する。そして、
ゲート電極８の表面を熱酸化して酸化膜９を形成する。

【００３６】（図５（ｂ）に示す工程）パターニングさ
れたレジスト膜２９をマスクとして酸化膜２８を透過し
てＰ⁺型ベースコンタクト層を形成するためのボロンを
イオン注入する。

【００３７】（図６（ａ）に示す工程）注入されたイオ
ンを接合深さ０．５μｍ程度熱拡散し、Ｐ⁺型ベースコ
ンタクト層１１を形成する。その後、ウェハの主表面に
ＢＰＳＧからなる層間絶縁膜１０をＣＶＤ法により形成
する。この際、デポジット時間を制御して、Ｌ４≧Ｌ５
となるようにする。

【００３８】（図６（ｂ）に示す工程）層間絶縁膜１０
の上にＳＯＧ膜３０を塗布する。この塗布は、例えば回
転塗布により行い、ＳＯＧの粘度とウェハの回転数を制
御して、溝３の上において形成されたＳＯＧ膜３０の段
差Ｌ７が、Ｌ７≦２・Ｌ３−Ｌ５を満たすようにする。
これは以下のようにして導き出せる。この段差Ｌ７は、
ＭＯＳＦＥＴが完成した場合に、層間絶縁膜１０の段差
として残るものであるため、上記図１を参照すると、Ｌ
４＋Ｌ７＝Ｌ６となる。また、上述のように、Ｌ６≦２
・Ｌ３であるため、Ｌ４＋Ｌ７≦２・Ｌ３となる。これ
を変形すると、Ｌ７≦２・Ｌ３−Ｌ４となり、上記Ｌ４
≧Ｌ５から、Ｌ７≦２・Ｌ３−Ｌ５となる。従って、上
記構成のＭＯＳＦＥＴを製造するためには、Ｌ７≦２・
Ｌ３−Ｌ５を満足することが必要である。

【００３９】（図７（ａ）に示す工程）ＳＯＧ膜３０の
エッチングレートと層間絶縁膜１０のエッチングレート
を１対１にして、ＳＯＧ膜３０の上面からエッチングを
行う。この際、ＳＯＧ膜３０の表面形状が維持されてＳ
ＯＧ膜３０がエッチングされ、その表面形状を維持した
まま層間絶縁膜１０がエッチングされる。この際、ＳＯ
Ｇ膜３０をすべてエッチングし、ＳＯＧ膜３０を残さな
いようにする。これは、ＳＯＧ膜３０を残すとソース電
極（Ａｌ電極）１２とＳＯＧ膜３０との間に水が発生
し、装置の信頼性上問題となるためである。また、後述
のように層間絶縁膜１０をエッチングして形成される層
間絶縁膜１０の端部と、ゲート電極８の端部との距離Ｌ
３を考慮して、Ｌ６≦２・Ｌ３となり、かつＬ４≧Ｌ５
となるまでエッチングする。このエッチングは、エッチ
ング時間を制御して行うことができる。

【００４０】（図７（ｂ）に示す工程）層間絶縁膜１０
とゲート酸化膜７にコンタクト穴１３を形成し、Ｐ⁺型
ベースコンタクト層１１とＮ⁺型ソース層５とを露出さ
せる。この際、まず、層間絶縁膜１０上にレジスト膜を
形成し等方性エッチングを行う。具体的には、ＣＦ₄ ガ
スを用いたドライエッチング（例えば、ケミカルドライ
エッチング）を行う。次に、同一のレジストを用いて異
方性エッチングを行う。具体的には、ＣＦ₄、ＣＨＦ₃
ガスを用いたドライエッチング（例えば、反応性イオン
エッチング）を行う。これらのエッチングでは、エッチ
ング時間を制御することにより、上述のように、Ｌ２≧
Ｌ１となるようにする。

【００４１】その後、以下の工程を経て、図１に示す構
成の溝型パワーＭＯＳＦＥＴが完成する。ウェハの主表
面上にソース電極１２を形成する。例えば、Ａｌをスパ
ッタすることにより形成することができる。これによ
り、ソース電極１２がコンタクト穴１３を介してＰ⁺型
ベースコンタクト層１１とＮ⁺型ソース層５とにオーミ
ック接触される。

【００４２】さらに、図示していないが、ソース電極１
２の保護用として、プラズマＣＶＤ法等により窒化シリ
コン等よりなるパッシベーション膜（保護膜）を形成
し、ワイヤボンディング用の開口部を形成する。また、
ウェハの裏面にドレイン電極１４を形成し、Ｎ⁺型半導
体基板１にオーミック接触させる。その後、パッシベー
ション膜の開口部において、ソース電極１２上にワイヤ
を圧着してワイヤボンディングを行い、その後、樹脂封
止を行う。

【００４３】このようにすれば、上述のような、ソース
電極における空洞部の形成を抑制し、さらに、セル上部
に形成されたソース電極にワイヤボンディングを適正に
行うことができる溝型のパワーＭＯＳＦＥＴを製造する
ことができる。

【図面の簡単な説明】

【図１】本実施形態にかかる溝型パワーＭＯＳＦＥＴの
要部の概略断面図である。

【図２】図１に示すＭＯＳＦＥＴの製造工程を示す概略
断面図である。

【図３】図２に続く製造工程を示す概略断面図である。

【図４】図３に続く製造工程を示す概略断面図である。

【図５】図４に続く製造工程を示す概略断面図である。

【図６】図５に続く製造工程を示す概略断面図である。

【図７】図６に続く製造工程を示す概略断面図である。

【図８】従来の溝型パワーＭＯＳＦＥＴの要部の概略断
面図である。

【図９】従来のその他の溝型パワーＭＯＳＦＥＴの要部
の概略断面図である。

【符号の説明】

１…半導体基板、２…Ｎ^-型エピタキシャル層、３…
溝、４…Ｐ型ベース層、５…Ｎ⁺型ソース層、６…チャ
ネル、７…ゲート酸化膜、８…ゲート電極、１０…層間
絶縁膜、１２…ソース電極、１３…コンタクト穴、１４
…ドレイン電極。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体層（２）を一主面側
   に有する半導体基板（１）と、 前記半導体層に形成された溝（３）と、 個々のセルに対応して前記半導体層の表面に形成され、
   前記溝に隣接して、前記半導体層の表層に形成された第
   ２導電型のベース領域（４）と、 該ベース領域内の前記溝の近傍にチャネル（６）を形成
   するように、前記ベース領域内において前記半導体層の
   表層側に形成された第１導電型のソース領域（５）と、 前記溝内に形成されたゲート絶縁膜（７）と、 該ゲート絶縁膜の上に形成されたゲート電極（８）と、 該ゲート電極の上に形成された層間絶縁膜（１０）と、 前記層間絶縁膜に形成されたコンタクト穴（１３）と、 前記コンタクト穴を介して前記ベース領域と前記ソース
   領域とに接触し、個々のセルにおいて前記層間絶縁膜の
   上を含み、複数のセルの上部に渡って形成されたソース
   電極（１２）と、 前記半導体基板のうち前記半導体層の反対側に形成され
   たドレイン電極（１４）とを備え、 前記層間絶縁膜のうち、前記コンタクト穴が形成された
   端部は、等方性エッチングされた部位と異方性エッチン
   グされた部位とを有し、これらの部位によって段差が設
   けられており、 前記層間絶縁膜の端部のうち異方性エッチングされた距
   離をＬ１とし、等方性エッチングされた距離をＬ２と
   し、前記層間絶縁膜の端部のうちの前記異方性エッチン
   グされた部位と前記ソース電極との界面から、前記ゲー
   ト電極の端部までの距離をＬ３とする場合、Ｌ３≧Ｌ２
   ≧Ｌ１となっていることを特徴とする半導体装置。
2. 【請求項２】 前記ソース領域と前記ソース電極との界
   面を含む面をコンタクト部表面とし、前記溝上における
   前記コンタクト部表面と前記層間絶縁膜の表面との最短
   距離をＬ４とし、前記ゲート電極の端部における前記コ
   ンタクト部表面と前記ゲート電極８の表面との最長距離
   をＬ５とする場合、Ｌ４≧Ｌ５となっていることを特徴
   とする請求項１に記載の半導体装置。
3. 【請求項３】 前記ソース電極の表面においてワイヤボ
   ンドされていることを特徴とする請求項１又は２に記載
   の半導体装置。
4. 【請求項４】 第１導電型の半導体層（２）を一主面側
   に有する半導体基板（１）を用意し、セル形成領域に対
   応し前記半導体層の表面の所定領域を選択酸化して選択
   酸化膜（２５）を形成する工程と、 前記選択酸化膜の側面に接する前記半導体層表面にチャ
   ネル（６）を形成すべく、前記選択酸化膜をマスクにし
   て第２導電型のベース領域（４）と第１導電型のソース
   領域（５）とを形成する工程と、 前記選択酸化膜を除去して前記半導体層の表面に溝
   （３）を形成する工程と、 前記チャネルとなる部分を含む前記溝の内壁にゲート絶
   縁膜（７）とし、該ゲート絶縁膜上にゲート電極（８）
   を形成する工程と、 前記ゲート電極上に層間絶縁膜（１０）を形成する工程
   と、 前記層間絶縁膜を所望の厚さにする工程と、 続いて、前記層間絶縁膜をエッチングして、コンタクト
   穴（１３）を形成する工程と、 個々のセルにおいて前記層間絶縁膜の上を含み前記ベー
   ス領域と前記ソース領域とに接触するように、複数のセ
   ルの上部に渡ってソース電極（１２）を形成する工程
   と、 前記半導体基板のうち前記半導体層の反対側にドレイン
   電極（１４）を形成する工程とを有し、 前記コンタクト穴を形成する工程では、前記層間絶縁膜
   を等方性エッチングすると共に前記層間絶縁膜を異方性
   エッチングして、前記コンタクト穴を形成し、前記等方
   性エッチングした部位と前記異方性エッチングした部位
   とによって、前記層間絶縁膜のうち前記コンタクト穴が
   形成された端部に段差を設け、 前記ソース領域と前記ソース電極との界面を含む面をコ
   ンタクト部表面とし、前記層間絶縁膜のうち前記コンタ
   クト部表面から最も距離のある部位を含み、前記コンタ
   クト部に略平行な面を層間絶縁膜最上面とし、前記コン
   タクト部表面と前記層間絶縁膜最上面との距離をＬ６と
   し、前記層間絶縁膜の端部のうち異方性エッチングされ
   た距離をＬ１とし、等方性エッチングされた距離をＬ２
   とし、前記層間絶縁膜のうちの前記異方性エッチングさ
   れた部位と前記ソース電極との界面から、前記ゲート電
   極の端部までの距離をＬ３とする場合、 前記層間絶縁膜を所望の厚さにする工程において、Ｌ６
   ≦２・Ｌ３とし、前記コンタクト穴を形成する工程にお
   いて、Ｌ３≧Ｌ２≧Ｌ１とすることを特徴とする半導体
   装置の製造方法。
5. 【請求項５】 前記溝上における前記コンタクト部表面
   と前記層間絶縁膜の表面との最短距離をＬ４とし、前記
   ゲート電極の端部における前記コンタクト部表面と前記
   ゲート電極８の表面との最長距離をＬ５とする場合、 前記層間絶縁膜を形成する工程において、前記溝上にお
   ける段差が２・Ｌ３−Ｌ５以下となるようにし、 前記層間絶縁膜を所望の厚さにする工程において、Ｌ４
   ≧Ｌ５となるようにすることを特徴とする請求項４に記
   載の半導体装置の製造方法。