HUT76792A - Process for manufacture of mos gated device with reduced mask count - Google Patents
Process for manufacture of mos gated device with reduced mask count Download PDFInfo
- Publication number
- HUT76792A HUT76792A HU9701354A HU9701354A HUT76792A HU T76792 A HUT76792 A HU T76792A HU 9701354 A HU9701354 A HU 9701354A HU 9701354 A HU9701354 A HU 9701354A HU T76792 A HUT76792 A HU T76792A
- Authority
- HU
- Hungary
- Prior art keywords
- layer
- regions
- conductive
- diffused regions
- diffused
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 47
- 230000008569 process Effects 0.000 title claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 72
- 239000010703 silicon Substances 0.000 claims abstract description 72
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 71
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 55
- 229920005591 polysilicon Polymers 0.000 claims description 55
- 229920002120 photoresistant polymer Polymers 0.000 claims description 43
- 238000005530 etching Methods 0.000 claims description 34
- 239000000356 contaminant Substances 0.000 claims description 29
- 230000000873 masking effect Effects 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 4
- 239000000377 silicon dioxide Substances 0.000 claims description 4
- 238000011109 contamination Methods 0.000 claims description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 2
- 239000000758 substrate Substances 0.000 claims 37
- 239000011810 insulating material Substances 0.000 claims 9
- 238000007789 sealing Methods 0.000 claims 2
- 239000011324 bead Substances 0.000 claims 1
- 239000004020 conductor Substances 0.000 claims 1
- 239000003344 environmental pollutant Substances 0.000 claims 1
- 238000009413 insulation Methods 0.000 claims 1
- 231100000719 pollutant Toxicity 0.000 claims 1
- 210000004027 cell Anatomy 0.000 abstract description 23
- 210000005056 cell body Anatomy 0.000 abstract 2
- 238000002513 implantation Methods 0.000 description 15
- 239000007943 implant Substances 0.000 description 13
- 229910052782 aluminium Inorganic materials 0.000 description 11
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- 108091006146 Channels Proteins 0.000 description 9
- 210000000746 body region Anatomy 0.000 description 9
- 229910052785 arsenic Inorganic materials 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- 239000011248 coating agent Substances 0.000 description 5
- 238000000576 coating method Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 230000007704 transition Effects 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000001413 cellular effect Effects 0.000 description 3
- 210000003850 cellular structure Anatomy 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 238000005245 sintering Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- -1 1E16 Chemical compound 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000003678 scratch resistant effect Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000004922 lacquer Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 210000001316 polygonal cell Anatomy 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- XUIMIQQOPSSXEZ-NJFSPNSNSA-N silicon-30 atom Chemical group [30Si] XUIMIQQOPSSXEZ-NJFSPNSNSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000009987 spinning Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41716—Cathode or anode electrodes for thyristors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66363—Thyristors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Memories (AREA)
- Thyristors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Thin Film Transistor (AREA)
- Non-Volatile Memory (AREA)
- Control Of Multiple Motors (AREA)
- Measuring Fluid Pressure (AREA)
- Bipolar Transistors (AREA)
Description
ELJÁRÁS MOS KAPUZOTT ESZKÖZNEK CSÖKKENTETT MASZKSZÁMMAL TÖRTÉNŐ GYÁRTÁSÁRA
A találmány tárgya eljárás MOS kapuzott eszköznek csökkentett maszkszámmal történő gyártására, mely nagy teljesítményű MOS kapuzott eszközök gyártására vonatkozik, melynek során összesen egyetlen kritikus egy vonalba helyezési lépés van.
A MOS kapuzott eszközök a szakterületen jól ismertek, és nagy teljesítményű MOSFET-eket foglalnak magukba, amilyet például az US 5 008 725 lajstromszámú szabadalmi leírásban ismertetett nagy teljesítményű MOSFET, valamint nagy teljesítményű IGBT-eket, például az 1990. május 9-én 07/521,177 bejelentési szám alatt benyújtott (a jelen bejelentés napján már ejtett) szabadalmi bejelentésben és az annak folytatásaképp 1993. március 30-án 08/041,136 szám alatt benyújtott részben folytatólagos bejelentésben (melyet most 1994. szeptember 30-án 08/316,112 számon ismét benyújtottunk) ismertetett nagy teljesítményű IGBT, mely fenti szabadalmi bejelentésekre a továbbiakban hivatkozni fogunk. A MOS-kapuzott eszközök MOS-kapuzott tirisztorokat, kioltható tirisztor eszközöket és hasonlókat is magukba foglalnak.
Az ilyen eszközök gyártási eljárása számos fotolitográfíai maszkolási lépést és kritikus maszk egy vonalba illesztési lépést foglal magába, melyekhez mindegyikhez további gyártási idők és költségek szükségesek, és amelyek során bármikor előfordulhatnak gyártási hibák. Kívánatos lenne a maszkolási és egy vonalba illesztési lépések számának csökkentése az
-2ilyen eszközök gyártása során, ami a gyártás darabszámát növeli és csökkenti a gyártási költségeket.
Az US 5 302 537 lajstromszámú szabadalmi leírásban nagy teljesítményű MOSFET gyártására szolgáló eljárást ismertetnek, amelyben egy lyukat alakítanak ki egy fonástartomány középpontján keresztül és egy az alatt fekvő bázistartományban. A lyukat fémezéssel látják el, mely összeköti egymással a forrást és a bázist. Ezeket a tartományokat azonban csak a tartományok széleinél kötik egymással össze, mely tartományszélek azonosak a lyuk falaival. Tehát nehéz kialakítani egy tömeggyártási eljárásban a forrás és a bázis között egy kis ellenállású megbízható összeköttetést.
A találmányunkkal olyan új gyártási eljárást dolgoztunk ki, mellyel egy MOS kapuzott nagy teljesítményű eszköz gyártásához szükséges maszkok számát háromra csökkentjük.
A találmány szerint és N csatornás eszköz előállításához egy első maszk meghatározza az eszköz mindegyik cellájának P típusú testét, valamint ezen P típusú testtartomány belsejében elhelyezett forrástartományt. Meg kívánjuk jegyezni, hogy az eszköz topológiája lehet egymásba fésüszerűen kapcsolódó sávos és cellás szerkezetű is.
Azt is meg kívánjuk jegyezni, hogy a testtartományt a MOSFET cella csatomatartományának is nevezik. Ezután egy második maszkot alkalmaznak, melyet az eszköz cellái vagy csíkjai FT tartományai felett egy kis középponti tartománnyal egy vonalba illesztenek, és anizotrop oxid maratással nyílásokat alakítanak ki az eszközt borító oxidrétegben, mely nyílások elérik a szilícium felületét. Ezután egy anizotrop szilícium maratás következik, melynek következtében a szilícium felületén az N+ tartományok középpontjánál egy sekély lyuk jön létre. A lyuk elegendően mély • ·
-3 ahhoz, hogy átvágja az N+ tartományokat és elérje az azok alatt elhelyezkedő P típusú csatornákat vagy testtartományokat. A második maszknak az egy vonalba illesztése az egyetlen kritikus egy vonalba illesztési lépés az eljárás során, mely második maszk az érintkező maszk.
Ezt az anizotrop szilícium maratást ezután egy izotróp maratás követi, mellyel a kapu oxid réteget és a kapu oxid réteg felett lévő védő kis hőmérsékletű oxidréteget alámetsszük, ezáltal a csip szilíciumfelületén vállak képződnek, melyek az N4- cellatartományokba maratott nyílásokat körülveszik.
Ezt követően egy villamosán vezető réteget, mely lehet fém, helyezünk a csip (vagy lapka, mely több ilyen csipet tartalmaz) felületére, és a fém az N+ tartományban lévő lyukakon keresztül azt kitölti, és ezáltal érintkezést hoz létre az alul elhelyezkedő P testtartományokkal, továbbá átlapolja a szilícium felületénél az N+ forrástartományokat körülvevő vállakat. Következésképpen jó villamos érintkezést hozunk létre az N+ forrás és az alatta elhelyezkedő P tartomány felé. Meg kívánjuk jegyezni, hogy az alul elhelyezkedő P+ testtartomány és az N+ forrástartomány közötti, ilyen módon létrehozott érintkezés azért kívánatos, hogy rövidre záijuk a parazita NPN tranzisztort, mely a dolog lényegéből fakadóan megjelenik egy MOS kapuzott eszköz minden egyes cellastruktúrájában. Egy harmadik maszkot használunk a fém mintázatának kialakítására, melyet szinterelés és hátoldali fémezés követ. Tehát a gyártási eljárást mindössze három maszkolási lépésre csökkentettük, melyek közül csak egy egy vonalba állítási lépés kritikus az érintkező maszknál.
Az eljárás egy másik változatában az érintkező fémnek az alatta elhelyezkedő kapuelektród oxid és a kis hőmérsékletű oxid felett történő
• · ···· · · · ·
-4elhelyezési lépését oly módon kívánjuk javítani, hogy a fentiekben leírt szilíciummaratási lépésnél fénynek ellenálló (fotoreziszt) árnyékoló maszkot alkalmazunk. Először a kis hőmérsékletű oxidot és a kapuelektród oxid területet izotropikusan maratjuk, hogy a szilíciumban nagyobb területet tárjunk fel, mint amekkora a fénynek ellenálló nyílás. Ez a maratás kis mértékben kúpos oldalfalakat hoz létre az oxidrétegben. Ezt követően anizotrop plazmamaratást alkalmazunk az árnyékoló maszkként használt fénynek ellenálló anyagrétegben, melyet egy jólismert változatú CL2 plazmamaratással hajtunk végre. Ez az eljárás lyukat mar az N+ forrásban az N+ bázisig, ugyanakkora területen, amekkora a fénynek ellenálló nyílás. Tehát az eredeti N+ felületnek egy része feltárt marad, és erre jön a továbbiakban az alumínium érintkező fém.
Az eszköz teljessé tételéhez érintkezést kell biztosítani a kapuelektród fém és a kapuelektród poliszilikon elektródák között. Ezt ugyanazzal a maszkolási lépéssel valósítjuk meg, amellyel létrehozzuk az érintkezést a forrás és a testtartományok között. Ez azt jelenti, hogy a poliszilikonban a szilíciumba mart lyukkal egyidejűleg marunk egy lyukat. Emiatt a szilíciummaratási mélységet szabályozni kell oly módon, hogy a P+ testréteg legyen feltárva, de a poliszilikon réteg egy része maradjon meg.
Ki kell alakítani egy élstruktúrát is, mely képes elviselni a kívánt blokkolási feszültséget. Egy előnyös élstruktúra egy sor poliszilikon gyűrűt és térközt használhat. A poliszilikon gyűrűket a szomszédos térrészben lévő diffúziókkal rövidre zárva az aktív tartomány oldalán ki lehet alakítani ilyen struktúrát.
A találmány egy további fontos jellemzője, hogy ugyanabba az ab• ·
- 5 lakba ültetjük be a nehéz test implantátumot, ahová a forrás elektródát, és a forrás elektródánál mélyebbre. Ez lehetővé teszi, hogy a forrás elektródát szinte teljesen körülvegye egy erősen szennyezett testtartomány. Ez megakadályozza az átlyukasztás típusú letörést és a nyelő-forrás elektródák közötti szivárgást is, és ugyanakkor különösen kis ellenállású útvonalat biztosít a testben az egyes cellák éleitől a középpontban lévő érintkezési tartományig. A diffúziós paramétereket úgy lehet beállítani, hogy közvetlenül a felületnél csupán egy kicsiny, kevéssé szennyezett testtartományt hagyunk, mely inverziós csatornát képez.
A találmány egy további kiviteli alakjánál a testtartományt ki lehet alakítani egyetlen implantátummal és kihajtással oly módon, hogy a testtartományt egy első mélységig implantáljuk, melynek mélysége körülbelül megegyezik a forrás elektróda mélységével, és ezt követően a forrás elektróda tartományt egy kevésbé mély mélységig implantáljuk. Mindkét implantálást ugyanazon maszkoló ablakon keresztül hajtjuk végre. Ezt a két tartományt ezután izzítjuk, és ilyen módon kihajtjuk, éspedig úgy, hogy a testtartományt 3 órán keresztül kb. 975 °C-ra hevítjük fel, így kb. 1-2 μos mélységet kapunk, a forrás elektróda tartományt pedig kb. 1 órán keresztül 975 °C-ra hevítjük fel, és ezáltal csupán kb. 0,3 μ-os mélységet érünk el. Ilyen módon egy teljes cellát lehet kialakítani mindössze két implantálás alkalmazásával. Ezt követően a gyártási eljárást úgy lehet befejezni, ahogy azt a fentiekben már leírtuk.
Egy további kiviteli változatban egy nehéz bázis érintkező implantálást hajtunk végre az érintkező ablakon keresztül, ahelyett, hogy a poliszilikon ablakon keresztül végeznénk azt. Ezt azután végezzük, hogy a lyukat kimarattuk a szilíciumban, és feltártuk a testtartományt, és mielőtt a fé-
-6met felvittük a lapkára. Figyelemre méltó módon nincs szükség hevítésre az implantálás után a fémezés előtt, hogy kis érintkezési ellenállást éljünk el a fém és a testtartományok között. Ez azért van így, mert a kb. 420 °Cos szinterezés elegendő ahhoz, hogy elegendő szennyezőanyagot aktiváljunk, ugyanakkor ez a hőmérséklet elég alacsony ahhoz, hogy az anyag elviselje, miután a fémet felvittük.
A találmány szerinti eljárást az alábbiakban kiviteli példa kapcsán a mellékelt rajzra való hivatkozással ismertetjük részletesebben, ahol az
1. ábra egy szilíciumlapka belsejében lévő csip egy részének a keresztmetszete, miután azon egy oxidréteget, poliszilikon réteget és fotoreziszt réteget alakítottunk ki; a
2. ábra az 1. ábra szerinti eszköz vagy szerkezet nézete, miután végrehajtottunk egy első maszkolási lépést, amellyel a fotoreziszt rétegben szimmetrikus elrendezésű réseket vagy nyílásokat hoztunk létre; a
3. ábra a 2. ábra szerinti szerkezetet szemlélteti, melyen a fotoreziszt rétegben lévő nyílásokon keresztül feltárt poliszilikon és kapuelektróda oxid tartományok eltávolítását szemléltetjük; a
4. ábra a 3. ábra szerinti szerkezetet szemlélteti, egy a poliszibkonban lévő ablakokon keresztül P+ tartománynak az implantálása utáni lépésben; az
5. ábra a 4. ábra szerinti szerkezetet szemlélteti, miután a fotoreziszt réteget eltávolítottuk és a P+ implantátumot kihajtottuk és így egy kevésbé szennyezett mély P tartományt alakítottunk ki; a
-76. ábra
7. ábra
8. ábrán
9. ábra
10. ábrán
11. ábra az 5. ábrához hasonló ábra, de ezen a poliszilikon kapuelektróda által határolt maszknyílásokon keresztül végrehajtott implantálással létrehozott P+ és N+ rétegek beültetését vagy implantációját szemléltetjük; a a 6. ábra szerinti szerkezet rajza, miután az eszköz felületére kis hőmérsékletű oxidréteget helyeztünk, és miután a 6. ábra szerinti P+ és N+ implantált tartományokat a kihajtáshoz kihajtottuk; a a 7. ábra szerinti szerkezet látható, a második maszkolási lépés után, melynek során a lapkában lévő minden egyes N+ tartomány felett egy középen elhelyezkedő nyílást nyitunk, és egy az az alatt elhelyezkedő alacsony hőmérsékletű oxid anizotrop maratása és a szilíciumlapka felületének poliszilikonnal való bevonása után; a a 8. ábra szerinti szerkezet rajza egy anizotrop szilícium maratást követően, mellyel az N+ rétegeken keresztül bemélyedő kivágásokat alakítunk ki, melyet izotróp oxid maratás követ, mellyel az LTO és kapuelektróda oxidokat alámetsszük; a a 9. ábra szerinti szerkezet látható, a fotoreziszt réteg eltávolítása és forrás elektróda fém, például alumínium elhelyezése után; a egy eljárásmódosítást szemléltet, melyet azért lehet alkalmazni, hogy javítsuk a fedési lépést, melynek során a 8. ábra szerinti lépés után az alacsony hőmérsékletű oxidréteg izotróp maratása történik; a
• ·
-812. ábra a 10. ábra szerinti szerkezet rajza, egy olyan lépés után, melynek során szilícium maratást hajtunk végre, árnyékoló maszkként fotoreziszt réteget alkalmazva; a
13. ábra a 12. ábra szerinti szerkezet rajza, a fotoreziszt réteg eltávolítását és a továbbfejlesztett lefedési lépéssel létrehozott szerkezet fémezése után; a
14. ábra az eljárás továbbfejlesztését szemlélteti, a 3. ábra szerinti lépés után egy N+ implantátumot és egy P+ implantátumot alakítunk ki az első maszk által képezett nyílásokon keresztül; a
15. ábrán a 14. ábra szerinti szerkezet látható az átmenet hevítése után, mellyel P+ testeket és N+ forrás elektróda tartományokat tartalmazó cellákat vagy sávokat alakítunk ki, mely szerkezetet a korábban leírt lépésekkel teszünk teljessé; a
16. ábrán a találmány egy további kiviteli változatát szemléltetjük, melyben a P+ difíuziót az érintkező maszkon keresztül alakítjuk ki.
Az alábbiakban a találmány szerinti eszköz előnyös kiviteli alakjait egy N csatornás nagy teljesítményű MOSFET eszköz gyártásának leírásával mutatjuk be. Bármilyen megfelelő átmenetmódosítást lehet alkalmazni azonban, melyhez bármilyen MOS kapuzott eszköz, például IGBT vagy MOS kapuzott tirisztor gyártásánál ugyanezt a kevesebb maszkot tartalmazó eljárást alkalmazzuk, akár N csatornás, akár P csatornás eszközről van szó. A rajzokon nem szemléltetünk felismerhetően egy bizonyos meghatározott topológiát, de meg kívánjuk jegyezni, hogy az alkalmazott topo• · · ·
-9lógia előnyösen hexagonális cellákból áll, például olyanokból amilyeneket az US 5 008 725 lajstromszámú szabadalmi leírásban írtak le. A szakember számára nyilvánvaló lesz azonban, hogy az eljárás egyformán jól alkalmazható tetszőleges sokszögű szerkezeteket tartalmazó szerkezetek gyártására, például négyzetek vagy téglalap alakú cellákat tartalmazó szerkezetek gyártására, függetlenül attól, hogy azok egy vonalban, vagy egymáshoz képest elcsúsztatva vannak elrendezve, és alkalmazható kölcsönösen egymásba ékelődő szerkezeteknél is. Meg kívánjuk továbbá még jegyezni azt is, hogy az eszköz lezáró szerkezetét nem mutatjuk be, de bármilyen MOS kapuzott eszközhöz általában használt lezárásokat itt is lehet alkalmazni.
Először az 1. ábrára hivatkozunk, melyen egy lapkának vagy csípnek csupán egy nagyon kicsiny részét szemléltetjük, mely szerkezet ismétlődik, és csupán néhány elemet mutatunk be a metszeti rajzon. A lapka tetszőleges méretű lehet, és később több csipre lesz szétvágva. A találmány előnyös kiviteli alakjainak ismertetésénél a továbbiakban időnként keverjük a ”csip” és ”lapka” kifejezéseket.
Az 1. ábrán egykristályos szilíciumból készült 30 Ν' testtel rendelkező lapkát szemléltetünk. A 30 Ν' testet egy (nem ábrázolt) N+ félvezető egykristály tetején lehet kialakítani epitaxiálisan. Az IST félvezető egykristályhoz egy drén (vagy anód) érintkezőt lehet csatlakoztatni, és az a csip bármelyik felületén hozzáférhető lehet a csatlakoztatáshoz. Az epitaxiálisan kialakított 30 Ν' test vastagsága és fajlagos ellenállása a végül kialakított eszköz letörési feszültségétől fog fíiggeni.
A találmány szerinti eljárásban az első lépés a szilíciumból álló 30 Ν' test tetején 31 szigetelő réteg kialakítása, ahol a 31 szigetelő réteg tér-
- 10mikusan növesztett szilícium-dioxid lehet, melynek vastagsága az ezt követően kialakított eszköz kívánt küszöbfeszültségétől függően 200-1500 Angström között lehet. A 31 szigetelő réteget ezután viszont 32 poliszilikon réteggel vonjuk be, melynek vastagsága például 7500 Angström lehet, és ezt bármilyen kívánt módon kialakíthatjuk. Előnyösen a 32 poliszilikon réteget beültetett arzén vagy egy azt követő CVD (kémiai rétegelőállítás gőzfázisból) szennyezési lépéssel arzénnel lehet nagy mértékben szennyezni. Ezután a 32 poliszilikon rétegen egy megfelelő 33 fotoreziszt réteget alakítunk ki.
Mint az ezután a 2. ábrán látható, a 33 fotoreziszt rétegben megfelelő fotolitográfíai maszkolási lépéssel mintázatot állítottunk elő és a 33 fotoreziszt rétegen keresztül 34 és 35 nyílásokat vágtunk a 32 poliszilikon réteg felületéig. Ha sejtes topológiát választunk, a 34 és 35 nyílások mindegyike sok ezer azonos szimmetrikus nyílás egyike lehet, melyek bármilyen kívánt sokszögű elrendezésűek, például szabályos hatszögű vagy négyzet alakú nyílások lehetnek, melyeknek az oldalai kb. 5-10 μ hosszúságúak lehetnek, a középpontjaik közötti távolság pedig a feszültségtől és a fotolitográfíai eljárástól fog fuggeni. Meg kívánjuk azonban jegyezni, hogy a 34 és 35 nyílások egymással párhuzamosan elhelyezkedő hosszúkás csík alakúak is lehetnek, ha a választott topológia egy kölcsönösen egymásba ékelődő elrendezés.
A 33 fotoreziszt rétegben a 2. ábra szerint a 34 és 35 nyílások kialakítását követően anizotrop maratást alkalmazunk a feltárt poliszilikon maratására, mint az a 3. ábrán látható. Előnyösen az anizotrop poliszilikon maratásnak nem kell alámetszenie a 33 fotoreziszt réteget, mivel az ezt követő beültetést előnyösen a 32 poliszilikon rétegnek kell határolnia, nem • ·
- 11 pedig a 33 fotoreziszt rétegnek. A maratás eléggé szelektív ahhoz, hogy le lehessen állítani, mielőtt a lapkán bárhol eltávolítanánk a kapuelektród oxidot. A poliszilikon oldalfalnak olyan merőlegesnek kell lennie, amennyire csak lehetséges, ami azért fontos, hogy pontosan határolja a 30 Ν' testben a mély beültetési tartományt.
Ezt követően az az alatt elhelyezkedő feltárt szilícium-dioxidot el lehet távolítani, ha szükséges, az eltávolítást izotróp nedves maratással végezve. Az alkalmazandó anizotrop és izotróp maratások a szakemberek számára jól ismert eljárások, és ezekhez a nem kritikus lépésekhez bármelyik maratási eljárást választhatjuk. Megjegyezzük azonban, hogy ennél a lépésnél az eljárás során a kapuelektród oxidot érintetlenül is lehet hagyni, és az ezt követő beültetési folyamatokat elegendően nagy energiával lehet végrehajtani ahhoz, hogy keresztülhatoljunk a vékony kapuelektród oxidon.
Ezt követően, mint az a 4. ábrán látható, beültetést hajtunk végre, melyhez 3-8 E 13 dózisban bort viszünk be kb. 80 kV-os energiával. Ez az implantátum 41 és 42 P+ tartományokat képez a 33 fotoreziszt rétegben és a 31 szigetelő rétegben (oxidban) a feltárt nyílások feneke alatt.
Ezt a beültetési műveletet követően az 5. ábrán szemléltetett módon a 33 fotoreziszt réteget hevítjük, és a 40 és 41 P+ tartományokat 1175 °Con kb. 30-60 percen keresztül meghajtjuk, hogy 1.0-2.0 μ-os mélységet érjenek el. Más beültetési energiákat és diffúziós időket és mélységeket is lehet választani, attól függően, hogy az áramkör tervezője milyen típusú eszközt kíván kialakítani.
A következő eljárási lépésben, a 6. ábrán látható módon, arzén vagy foszfor anyagú, viszonylag nagy N+ dózist alkalmazunk, például 1 E 16-ot,
- 12·· · · melyet kb. 120 kEV beültetési energiával ültetünk be a 34 és 35 nyílásokon keresztül. Ezután jöhet egy difíuziós lépés. Ha például arzént alkalmaztunk a beültetéshez, azt 975 °C-on kb. 1 órán keresztül lehet meghajtani. A poliszilikon oldalfalakon ez alatt az idő alatt egy vékony (nem ábrázolt) oxidot növesztünk, mellyel a poliszilikont záijuk be, mielőtt egy alacsony hőmérsékletű oxidot vinnénk fel. Ezt követően P+ bort ültetünk be a 34 és 35 nyílásokon keresztül kb. 1 E 15 dózisban és 80-120 kEV bepunk, melyek közül az 51 N4- tartomány sekélyebb lesz, mint az 50 P+ tartomány, ennek mértékét az áramkör tervezője az alkalmazott anyag és dózis megválasztásával határozhatja meg.
Ezután, mint az a 7. ábrán látható, a 6. ábra szerinti lapka felületére egy kis hőmérsékletű oxidréteget (”LTO”) 60 réteget viszünk fel 0,6-0,8 μ vastagságban. A kis hőmérsékletű oxidréteg felvitelénél oxigénnel körülbelül 425 °C hőmérsékleten oxigénnel végrehajtott szilícium-hidrogén bomlási reakciót alkalmazunk, így alakítjuk ki a kis hőmérsékletű oxid 60 réteget. A vastagságot úgy választjuk meg, hogy a lehető legkisebb legyen a kapuelektróda-forráselektróda átlapolásával kialakuló kapacitás és rövidzárakat, ugyanakkor lehetővé teszi a mintázat megfelelő kialakítását és az egyes lépések során a lefedéseket.
Miután a kis hőmérsékletű oxid 60 réteget felvittük, az 50 P+ tartományt és az 51 N+ tartományt kb. 975 °C-os hőmérsékleten kb. 30 percen keresztül meghajtjuk. Ezek az átmeneti rétegek ekkor az 51 N+ tartománynál kb. 0,3 μ, az 50 P+ tartománynál 1 μ mélységig alakulnak ki. Ha a meghajtást a kis hőmérsékletű oxid 60 réteg felvitele után végezzük, a 60 réteg is besűrűsödik a meghajtási lépés során.
- 13 Meg kívánjuk jegyezni, hogy ez a művelet a két cellához 55 és 56 gyűrű alakú csatomatartományokat hoz létre, melyek a 7. ábrán láthatók. Ezek az 55 és 56 gyűrű alakú csatomatartományok a 32 poliszilikon réteg megfelelő szegmensei alá benyúlnak, és ez minden cellánál meghatározza a poliszilikon kapuelektródát, továbbá az 55 és 56 gyűrű alakú csatomatartományok invertálhatók, ha egy kapuelektróda potenciált összekötünk a 32 poliszilikon réteggel. A 32 poliszilikon réteg a cellák között rácsszerkezetű elrendezésű lesz, ha a cellák sokszög szerkezetűek. Ez a rács oldalainál vagy éleinél a cellák belsejében az alattuk elhelyezkedő 55, 56 gyűrű alakú csatomatartományok felett fog húzódni.
A diffúziós paraméterek megfelelő megválasztásával meg lehet akadályozni, hogy a P+ típusú szennyezőanyag olyan mennyiségben élje el a felületi 55, 56 gyűrű alakú csatomatartományokat, hogy a küszöbfeszültséget lényegesen megváltoztassa. Az eljárást úgy lehet megtervezni, hogy gondos ellenőrzés mellett a P+ típusú szennyeződés részben hozájárulhasson a csúcs csatomaszennyezéshez. Ezzel a legjobb áttörésvédelmet érjük el, és a legrövidebb csatornákat lehet ilyen módon kialakítani. Hogy ezt meg lehessen valósítani, nagyon gondosan kell szabályozni a poliszilikon oldalfalprofilt, hogy az szinte teljesen függőleges legyen, amennyire csak az lehetséges.
Ezt követően, mint az a 8. ábrán látható, egy új 70 fotoreziszt réteget viszünk fel a kis hőmérsékletű oxid 60 réteg tetejére, és a 70 fotoreziszt réteget egy második, kontakt maszkolási lépéssel mintázzuk, mellyel a meglévő 34, 35 nyílásokkal jól egy vonalba eső kicsiny középponti nyílásokat alakítsunk ki, melyek az egyedi cellák tengelyei mentén helyezkednek el, vagy pedig a csíkok hosszúsága mentén, ha kölcsönösen beékelődő
- 14geometriát alkalmazunk. A találmány szerinti eljárás során ez az egyetlen kritikus egy vonalba elhelyezési lépés. Ha sejtes vagy cellás szerkezetet alkalmazunk, a 70 fotoreziszt rétegben lévő nyílások átmérője kb. 1,5-2 μ. Ez a méret a fotolitográfiai eljárástól és a fém-szilícium érintkezési rendszertől függ. A 70 fotoreziszt rétegben a fenti nyílások kialakítása után a kis hőmérsékletű oxid 60 réteget anizotrop oxid maratással maratjuk, és abban középen elhelyezkedő nyílást nyitunk, mely eléri a szilíciumfelületet.
Ezt követően, mint az a 9. ábrán látható, egy anizotrop maratást hajtunk végre, mely a feltárt szilíciumfelületet kimarja, úgyhogy a szilíciumfelületben lyukakat maratunk, melyek az 51 hT tartományokban a rétegeken áthaladnak és elérik az 50 P+ tartományokban lévő rétegeket minden egyes cellánál. Tehát ha klóros kémiai anizotrop plazmamaratást alkalmazunk, kb. 0,4 μ vastagságban eltávolítjuk a felületen a szilíciumot, és a 40, 41 P+ tartományok által képezett cellák középpontjaiban 80 és 81 nyílásokat vagy bemélyedéseket alakítunk ki.
Ezt követően, mint az szintén a 9. ábrán látható, a szilíciumlapkát izotróp nedves maratásnak tesszük ki, melynek hatására a kis hőmérsékletű oxid 60 réteg alatt 82, 83 alámetszéseket alakítunk ki, nagyobb átmérővel. Ez a művelet hatszögű vagy sokszögű cella esetében a szilíciumcsip felületén egy vállat tár fel, mely a 80 és 81 nyílások körül nyúlik el.
A találmány egy előnyös kiviteli változatánál a kis hőmérsékletű oxid 60 réteg és a kapuelektróda oxid alámetszésének kialakításához alkalmazott nedves maratás egy 2-5 percen keresztül nedves 6-1 pufferolt oxid maratást alkalmazunk. Ez kb. 0,2-0,5 μ szélességű vállat hoz létre, ami elegendő ahhoz, hogy kis ellenállású érintkezést létesítsünk a forrástarto-
- 15 mányhoz.
Ezt követően, mint az a 10. ábrán látható, a 70 fotoreziszt réteget hevítjük, és 84 forrás fémet, például alumíniumot helyezünk el az eszköz teljes felülete felett. Az alumínium ki fogja tölteni a 80 és 81 nyílásokat és a 9. és 10. ábrák szerinti 82 és 83 alámetszések által képezett, feltárt szilíciumvállakat le fogja fedni. Tehát a 84 forrásfém automatikusan összeköti az alatta elhelyezkedő 50 P+ tartományt az 51 N* tartománnyal, és egy belső rövidzárat képez minden egyes cellában a P és N tartományok között.
A 10. ábrán szemléltetett szerkezet egy teljes MOSFET cellás elrendezést (vagy ha azt választjuk, kölcsönösen egymásba ékelődő elrendezést) hoz létre, és az eszköz gyártásának további lépései a szokásos nem kritikus maszkolást fogja magába foglalni, mellyel a kapuelektróda és forráselektróda csatlakozási tartományokat hozzuk létre, valamint egy esetleges további maszkolási lépést, mellyel egy szigetelő karcolásálló rétegben vagy hasonlóban nyílásokat vágunk. Az eljárás alaplépéseihez, nem számítva a karcolásálló maszkot, csupán három maszkra van szükség a MOS kapuzott eszköz előállításához, és összesen egyetlen kritikus egy vonalba helyezés van ezek között.
Meg kívánjuk azt is jegyezni, hogy a 10. ábra szerinti eszköz befejezéséhez egy drén érintkezőre van szükség. Ez a drén érintkező a lapka aljára kerülhet a szokásos módon, vagy ha szükséges, a lapka tetején helyezhető el, és a 40 és 41 P+ tartományok által képezett cellák közötti közös vezetési tartományokkal süllyesztő anyagokkal és eltemetett rétegekkel vagy hasonlókkal kötik össze, amilyeneket az OS 5 191 396 szabadalmi leírásban ismertetnek. Megjegyezzük azt is, hogy ha az eszközt egy IGBTbe kell tenni, a lapka szerkezet aljára a szokásos vékony N+ pufferréteget
» · ·
- 16és P+ alsó réteget kell még felvinni a hagyományos módon.
All. ábrán szemléltetjük a találmány szerinti eljárás egy második kiviteli alakját, mely szerint a 8. ábra szerinti lépés után a kis hőmérsékletű oxidréteget izotróp maratással maratjuk, és a nyílások falaiban 90 lekerekítést alakítunk ki. Ezt a maratást 6-1 pufferolt oxid maratással végezhetjük, kb. 8 percen keresztül. A 90 lekerekítés alámetszésének oldalirányú mérete kb. 0,5 μ lesz, a kis hőmérsékletű oxidréteg aljánál, és kb. 1 μ annak tetejénél.
Ezután, mint az a 12. ábrán látható, a 70 fotoreziszt réteg túlnyúló részét, melyet a korábbi izotróp maratással alámetszettünk, árnyékoló maszkként használjuk egy olyan anizotrop plazma maratási eljárásban, melynél klórplazmát használunk. Ez az anizotrop plazma maratás a cellában egy középen elhelyezkedő 95 nyílást fog kialakítani, melynek mélysége 0,4 μ lesz, de elegendően mély ahhoz, hogy elérje az 50 P+ tartományt és abba bele is vágjon.
A kis hőmérsékletű oxid 60 rétegben kialakított fokozatos 90 lekerekítés és a szilícium 30 Ν' testben kialakított kis átmérőjű 95 nyílás simább felületet képeznek, mely mentén az alumínium elektródát később ki lehet alakítani. Tehát mivel az ismert, hogy az alumínium nem jól fedi az éles sarkokat, előnyös, ha fokozatos görbületekkel látjuk el a felületeket, és ezzel javítjuk az alumíniummal való lefedési lépés eredményét. A 12. ábrán szemléltetett eljárási lépéssel pontosan ezt a hatást éljük el.
A 13. ábrán látható módon a 70 fotoreziszt réteget hevítjük és 98 alumínium érintkező réteget helyezünk a felületre, mely könnyebben követi a kis hőmérsékletű oxid 60 rétegben kialakított fokozatos 90 lekerekítést, így az alumínium elektróda jobban tudja lefedni az eszközt. Megjegyez-
- 17zük, hogy az alumínium elektróda automatikusan érintkezést hoz létre az 50 P+ tartomány és az 51 N* tartomány között, és ilyen módon ezen két réteg között azok közepénél megvalósítja a kívánt rövidzárat.
A 14. és 15. ábrákon a találmány szerinti eljárás egy még további végrehajtási módját szemléltetjük, a 3. ábra szerinti lépés után, mely szerint a végső cellák vagy kölcsönösen egymásba ékelődő tartományok előállításához használt átmeneteket a két implantátummal alakítjuk ki, melyek közül az első egy 120 kV-vel kialakított hármas E 14 bór implantátum, mellyel a 31 szigetelő rétegben lévő 34 és 35 nyílásokban 100 és 101 P+ tartományokat alakítunk ki. A fotoreziszt réteget eltávolítjuk, és a 100 és 101 P+ tartományt kb. 1 órán keresztül 1050 °C-on izzítjuk. Ekkor egy arzén vagy foszfor implantátum a 34 és 35 nyílásokban egy E 16-on és 120 kV-on 102 és 103 rétegeket alakít ki. A beültetést vagy implantálást követően eltávolítjuk a fotoreziszt réteget, és kis hőmérsékletű oxid 120 réteget viszünk fel, és a forrás implantátumot kb. 1 órán keresztül 975 °C-on izzítjuk. Ez a lépés a 110 P+ tartományt kb. 1,4 μ mélységig, a 111 N+ tartományt pedig kb. 0,3 μ mélységig hajtja.
Ezt követően a két átmenetet tartalmazó lapkát a fentiekben leírtak szerint állítjuk elő. Megjegyezzük, hogy az eszköz felületénél a csatoma20 tartományban lévő P+ tartomány viszonylag kis P típusú koncentrációjú lehet, ha az eljárást megfelelő módon szabályozzuk, és így az egy könnyen invertálható csatomaterület lehet.
A következőkben aló. ábrára hivatkozunk, melyen a találmány szerinti eljárás egy további kiviteli alakját mutatjuk be, ahol az eszközt az 9.
ábrán bemutatottak szerint állítjuk elő, de az 51 P+ tartományt nem alakítjuk ki a poliszilikon 34 és 35 nyílásokon keresztül. Ehelyett a 16. ábrán
- 18·· · » · · • · ·«*·
nagy mértékben szennyezett P+ típusú 120 és 121 érintkező tartományokat alakítunk ki az érintkező maszkon keresztül, miután a 80 és 81 nyílásokat kimarattuk, hogy a 40 és 41 P+ tartományokban feltárjuk a 30 Ν' test felületeit. A szerkezetet ezután a 10-13. ábrákkal kapcsolatban leírtak szerint alakítjuk tovább. Meglepő módon a 120 és 121 rétegek implantálása után nincs szükség hevítésre. Ez azért van, mivel a 84 forrás fémnek a felvitelét követően (lásd 10. ábra) kb. 420 °C-on végzett szinterelése elegendő ahhoz, hogy elég szennyezőanyagot aktiváljunk, és ez a hőmérséklet elég alacsony ahhoz, hogy az eszköz elviselje, miután a 84 forrásfémet arra a
10. ábra szerint felvittük.
A találmányt a fentiekben kiviteli példák kapcsán ismertettük, ennek ellenére azon számos változtatás és módosítás és más alkalmazás is nyilvánvaló a szakember számára. Találmányunkat tehát nem kívánjuk a bemutatott kiviteli példákra korlátozni, annak oltalmi körét a mellékelt igénylő pontokban fogalmazzuk meg.
Claims (5)
1. Eljárás MOS kapuzott félvezető eszköz gyártására, azzal jellemezve, hogy szilícium hordozó tetejére kapuelektróda szigetelő anyagréteget viszünk fel, a kapuelektróda szigetelő anyagréteg tetejére poliszilikon réteget viszünk fel, a poliszilikon réteg tetején első fotoreziszt réteget alakítunk ki, az első fotoreziszt rétegben első fotolitográfíai lépés alkalmazásával egymástól térközökkel elválasztva nyílásokat alakítunk ki és a poliszilikon réteg részeit feltárjuk; a poliszilikon rétegnek azon részeit, melyek az első fotoreziszt rétegben kialakított és egymástól térközökkel elválasztott nyílásokon keresztül fel vannak tárva, marással a poliszilikon rétegben megfelelő nyílásokat alakítunk ki; a poliszilikon rétegben lévő nyílások alatt lévő teljes területek alatt a szilícium hordozó felületi tartományába első vezető típusú szennyezőanyagokat viszünk be és olyan első diffundált tartományokat alakítunk ki, melyek az első vezető típusú szenynyezőanyagokkal erősen adalékolva vannak; második vezető típusú szenynyezőanyagot, mely az első vezető típusú szennyezőanyaggal ellentétes vezető típusú, vezetünk be a szilícium hordozó fent említett felületi tartományaiba és olyan második diffundált tartományokat alakítunk ki, melyek a második vezető típusú szennyezőanyaggal erősen szennyezve vannak és a szilícium hordozó felületi tartományainak mindegyikénél az első diffundált tartományok végleges mélysége kisebb a második diffundált tartományokénál; a MOS kapuzott félvezető eszközt felső felülete fölé második szigetelő réteget viszünk fel; a második szigetelő réteg tetején második fotoreziszt réteget alakítunk ki; második fotolitográfíai lépéssel, mely egy vonalba esik az első fotolitográfíai lépéssel, a második fotoreziszt rétegben
-20középpontos nyílásokat alakítunk ki, melyek középpontosan egy vonalban helyezkednek el a poliszilikon rétegben lévő nyílásokkal; a középpontos nyílások oldalirányban kisebb kiterjedésűek, mint az első diffundált tartományok megfelelő nyílásainak oldalirányú kiterjedése; a második szigetelő rétegnek azon részeit, melyek a második fotoreziszt rétegben lévő középpontos nyílásokon keresztül fel vannak tárva, lemaratjuk, és a második szigetelő rétegben nyílásokat alakítunk ki, a második szigetelő rétegben lévő nyílások oldalfalait a szilícium hordozó felületének síkjára merőlegesen alakítjuk ki, és a szilícium hordozónak a nyílások alatt elhelyezkedő felületeit feltárjuk; a szilícium hordozó második felületi tartományaiban az első diffundált tartományok mélységeméi nagyobb mélységű bemélyedéseket maratunk, a második szigetelő rétegben a szilícium hordozó második felületi tartományait körülvevő alámetszéseket képező oldalfalakat maratunk és a szilícium hordozó felületének olyan részeit tárjuk fel, melyek a szilícium hordozó felületének alámetszett részeivel szomszédosak, és a felületre vezetőréteget viszünk fel, ahol a vezetőréteg a második diffundált tartományokkal érintkezik a bemélyedések aljánál és az első diffundált tartományokkal érintkezik a bemélyedések felső részeinél és a szilícium hordozó felületi tartományainak azon feltárt részeinél, melyek az alámetszett részekkel szomszédosak; a második diffundált tartományokat sokkal erősebben szennyezzük, mint a szilícium hordozó megfelelő részét, mely a második diffundált tartományt körülveszi, és a második diffundált tartományok mindegyikének közös határa van és körülveszi az első diffundált tartományok egyikét.
2. Az 1. igénypont szerinti eljárás, azzal jellemezve, hogy a kapuelektróda szigetelő anyagréteget szilícium-dioxidból állítjuk elő.
• ·
-21
3. Az 1. igénypont szerinti eljárás, azzal jellemezve, hogy az első és második difíundált tartományt a szennyező atomok beültetésének lépésével alakítjuk ki, és ezután a szilícium hordozót hevítjük és a szenynyező atomokat beledifíundáltatjuk a szilícium hordozóba.
4. Az 1. igénypont szerinti eljárás, azzal jellemezve, hogy a második felületi tartományokban lévő bemélyedéseket anizotrop maratással alakítjuk ki, és a második szigetelő rétegben lévő alámetszett részeket izotróp maratással alakítjuk ki.
5. Az 1. igénypont szerinti eljárás, azzal jellemezve, hogy az első és második difíundált tartományok kialakítását megelőzően második vezető típusú szennyezőanyagokat vezetünk be és harmadik difíundált tartományokat alakítunk ki, melyek mélyebbek és szélesebbek és alacsonyabb koncentrációjúak, mint a második difíundált tartományok.
6. Az 1. igénypont szerinti eljárás, azzal jellemezve, hogy a második szigetelő réteget, mely a középponti nyílások alatt helyezkedik el, anizotrop maratással maratjuk, és a második szigetelő réteget az első fotoreziszt réteg alá nem metsszük be, és a középponti nyílások oldalfalát függőlegesre alakítjuk ki.
7. Az 1. igénypont szerinti eljárás, azzal jellemezve, hogy az első difíundált tartományok diffúzióját megelőzően a felületi tartományokba az első vezető típusú szennyezőanyagokból harmadik tartományt diffundáltatunk; a harmadik difíundált tartományok alacsonyabb koncentrációjú csatomatartományokat határolnak, mint amilyen koncentrációjúak az első difíundált tartományok.
8. A 7. igénypont szerinti eljárás, azzal jellemezve, hogy a vezetőréteget 450 °C-nál alacsonyabb hőmérsékleten szintereljük, és ezzel a
-22harmadik diffundált tartományokat hevítjük.
9. Az 1. igénypont szerinti eljárás, azzal jellemezve, hogy a kapuelektróda szigetelő anyagrétegek a poliszilikon réteg részeinek maratási lépése során maratjuk.
10. Eljárás MOS kapuzott félvezető eszköz gyártására, fotolitográfíai lépés alkalmazásával egymástól térközökkel elválasztva nyílásokat alakítunk ki és a poliszilikon réteg részeit feltáljuk; a poliszilikon rétegnek azon részeit, melyek az első fotoreziszt rétegben kialakított és egymástól térközökkel elválasztott nyílásokon keresztül fel vannak tárva, marással a poliszilikon rétegben megfelelő nyílásokat alakítunk ki; a poliszilikon rétegben lévő nyílások alatt lévő teljes területek alatt a szilícium hordozó felületi tartományába első vezető típusú szennyezőanyagokat viszünk be és olyan első diffundált tartományokat alakítunk ki, melyek az első vezető típusú szennyezőanyagokkal erősen adalékolva vannak; második vezető típusú szennyezőanyagot, mely az első vezető típusú szennyezőanyaggal ellentétes vezető típusú, vezetünk be a szilícium hordozó fent említett felületi tartományaiba és olyan második difíundált tartományokat alakítunk ki, melyek a második vezető típusú szennyezőanyaggal erősen szennyezve vannak és a szilícium hordozó felületi tartományainak mindegyikénél az első difíundált tartományok végleges mélysége kisebb a második diffundált tartományokénál; az első és második diffundált tartományok kialakítását megelőzően második vezető típusú szennyezőanyagokat vezetünk be és harmadik diffundált tartományokat alakítunk ki, melyek mélyebbek és szélesebbek és alacsonyabb koncentrációjúak, mint a második diffundált tartományok; a MOS kapuzott félvezető eszközt felső felülete fölé második szigetelő réteget viszünk fel; a második szigetelő réteg tetején második foto• ·
-23 reziszt réteget alakítunk ki; második fotolitográfiai lépéssel, mely egy vonalba esik az első fotolitográfiai lépéssel, a második fotoreziszt rétegben középpontos nyílásokat alakítunk ki, melyek középpontosan egy vonalban helyezkednek el a poliszilikon rétegben lévő nyílásokkal; a középpontos nyílások oldalirányban kisebb kiteijedésűek, mint az első difíundált tartományok megfelelő nyílásainak oldalirányú kiterjedése; a második szigetelő rétegnek azon részeit, melyek a második fotoreziszt rétegben lévő középpontos nyílásokon keresztül fel vannak tárva, lemaratjuk, mellyel a szilícium hordozó megfelelő alatta fekvő második felületi tartományait tárjuk fel, és olyan részeket alakítunk ki, mely a második fotoreziszt réteget alámetszi, a második szigetelőrétegben az alámetszett részeket izotróp maratással alakítjuk ki, mellyel a második szigetelő rétegben görbült falakat maratunk és azokkal előre kinyúló árnyékoló maszkperemeket hozunk létre második fotoreziszt rétegben, melyek a bemélyedéseket határolják, a második felületi tartományokban lévő bemélyedéseket mélyebbre maratjuk, mint az első difíundált tartományok mélysége, a maratáshoz az előre kinyúló árnyékoló maszkperemeket felhasználva anizotrop szilícium maratást alkalmazunk, és a szilícium hordozó felületén lekerekített éleket alakítunk ki, és a vezetőréteg kialakítását javítjuk; a vezetőréteget a felület felett hozzuk létre, és a vezetőréteggel a második difíundált tartományokat a bemélyedések fenekénél érintkeztetjük, és az első difíundált tartományokat a bemélyedések felső részeinél és a szilícium hordozó felületi tartományainak feltárt részeinél érintkeztetjük, melyek a bemetszett részekkel szomszédosak; a második difíundált tartományokat az első difíundált tartományok valamelyikével határosán és azt körülvevően alakítjuk ki.
11. Az 1. vagy 10. igénypont szerinti eljárás, azzal jellemezve, • · · ·
-24hogy az első fotoreziszt rétegben egymástól térközökkel kialakított nyílásokat azonos formájúakra alakítjuk.
12. A 11. igénypont szerinti eljárás, azzal jellemezve, hogy az egymástól térközökkel elválasztott nyílások alakját a zárt sokszögeket és hosszúkás csíkokat tartalmazó csoportból választjuk ki.
13. Az 1. vagy 10. igénypont szerinti eljárás, azzal jellemezve, hogy a második szigetelő réteg alacsony hőmérsékletű oxid.
14. A 13. igénypont szerinti eljárás, azzal jellemezve, hogy az alacsony hőmérsékletű oxid kialakítását követően a szilícium hordozót felhevítjük és egyidejűleg hajtjuk meg az első és második difihindált tartományt és az alacsony hőmérsékletű oxidréteget sűrítjük.
15. Az 1. vagy 10. igénypont szerinti eljárás, azzal jellemezve, hogy a vezetőréteg a fő elektródaréteg a MOS kapuzott félvezető eszköz számára.
16. Eljárás MOS kapuzott félvezető eszköz gyártására fotolitográfíai maszkolási lépés alkalmazásával egymástól térközökkel elválasztva nyílásokat alakítunk ki és a poliszilikon réteg részeit feltáljuk; a poliszilikon rétegnek azon részeit, melyek az első fotoreziszt rétegben kialakított és egymástól térközökkel elválasztott nyílásokon keresztül fel vannak tárva, marással a poliszilikon rétegben megfelelő nyílásokat alakítunk ki; a poliszilikon rétegben a nyílások oldalfalát a szilícium hordozó felületének síkjára merőlegesen alakítjuk ki; a poliszilikon rétegben lévő nyílások alatt lévő teljes területek alatt a szilícium hordozó felületi tartományába első vezető típusú szennyezőanyagokat viszünk be és olyan első difíúndált tartományokat alakítunk ki, melyek az első vezető típusú szennyezőanyagokkal erősen adalékolva vannak; második vezető típusú szennyezőanyagot, mely
-25 az első vezető típusú szennyezőanyaggal ellentétes vezető típusú, vezetünk be a szilícium hordozó fent említett felületi tartományaiba és olyan második difíundált tartományokat alakítunk ki, melyek a második vezető típusú szennyezőanyaggal erősen szennyezve vannak és a szilícium hordozó felületi tartományainak mindegyikénél az első difíundált tartományok végleges mélysége kisebb a második difíundált tartományokénál; az első és második difíundált tartományok kialakítását megelőzően második vezető típusú szennyezőanyagokat vezetünk be és harmadik difíundált tartományokat alakítunk ki, melyek mélyebbek és szélesebbek és alacsonyabb koncentrációjúak, mint a második difíundált tartományok; a második difíundált tartományokat sokkal erősebben szennyezzük, mint a szilícium hordozó megfelelő részét, mely a második difíundált tartományt körülveszi, és a második difíundált tartományok mindegyikének közös határa van és körülveszi az első difíundált tartományok egyikét.
17. Az 1., 10. vagy 16. igénypont szerinti eljárás, azzal jellemezve, hogy az első vezető típusú szennyeződések bevezetésének és a második vezető típusú szennyeződések bevezetésének lépését megelőzően az első fotoreziszt réteget eltávolítjuk oly módon, hogy a poliszilikon réteg maradék részével maszkoljuk a szennyeződések bevitelét.
18. Eljárás MOS kapuzott félvezető eszköz gyártására első fotolitográfiai lépés alkalmazásával egymástól térközökkel elválasztva nyílásokat alakítunk ki és a poliszilikon réteg részeit feltárjuk; a poliszilikon rétegnek azon részeit, melyek az első fotoreziszt rétegben kialakított és egymástól térközökkel elválasztott nyílásokon keresztül fel vannak tárva, marással a poliszilikon rétegben megfelelő nyílásokat alakítunk ki; a poliszilikon rétegben lévő nyílások alatt lévő teljes területek alatt a szilícium
-26hordozó felületi tartományába első vezető típusú szennyezőanyagokat viszünk be és olyan első diffimdált tartományokat alakítunk ki, melyek az első vezető típusú szennyezőanyagokkal erősen adalékolva vannak; a MOS kapuzott félvezető eszközt felső felülete fölé második szigetelő réteget viszünk fel; a második szigetelő réteg tetején második fotoreziszt réteget alakítunk ki; második fotolitográfiai lépéssel, mely egy vonalba esik az első fotolitográfiai lépéssel, a második fotoreziszt rétegben középpontos nyílásokat alakítunk ki, melyek középpontosan egy vonalban helyezkednek el a poliszilikon rétegben lévő nyílásokkal; a középpontos nyílások oldalirányban kisebb kiterjedésűek, mint a második diffimdált tartományok megfelelő nyílásainak oldalirányú kiteijedése; a második szigetelő rétegnek azon részeit, melyek a második fotoreziszt rétegben lévő középpontos nyílásokon keresztül fel vannak tárva, lemaratjuk, és a második szigetelő rétegben nyílásokat alakítunk ki, a második szigetelő rétegben lévő nyílások oldalfalait a szilícium hordozó felületének síkjára merőlegesen alakítjuk ki, és a szilícium hordozónak a nyílások alatt elhelyezkedő felületeit feltárjuk; a szilícium hordozó második felületi tartományaiban a második diffimdált tartományok mélységeinél nagyobb mélységű bemélyedéseket maratunk, a második szigetelő rétegben a szilícium hordozó második felületi tartományait körülvevő alámetszéseket képező oldalfalakat maratunk és a szilícium hordozó felületének olyan részeit tárjuk fel, melyek a szilícium hordozó felületének alámetszett részeivel szomszédosak; a második felületi tartományok maratásával feltárt szilícium hordozóba az első vezető típussal ellentétes vezető típusú második szennyezőanyagokat viszünk be és a második vezető típusú szennyezőkkel erősen szennyezett második vezető típusú második diffimdált tartományokat hozunk létre, ahol a szi• · · .w lícium hordozó felületi tartományainál az első diffundált tartományok végső mélysége kisebb a második diffundált tartományok végső mélységénél; a felületre vezetőréteget viszünk fel, és a vezetőréteg a bemélyedések aljánál érintkezik a második diffundált tartományokkal és a bemélyedések felső részeinél és a szilícium hordozó felületi tartományainak feltárt részeinél érintkezik az első diffundált tartományokkal, mely utóbbiak az alámetszett részekkel szomszédosak.
19. A 18. igénypont szerinti eljárás, azzal jellemezve, hogy az első és második diffundált tartományok kialakítását megelőzően második vezető típusú szennyezőanyagokat vezetünk be és harmadik diffundált tartományokat alakítunk ki, melyek mélyebbek és szélesebbek és alacsonyabb koncentrációjúak, mint a második diffundált tartományok.
20. MOS kapuzott félvezető eszköz, azzal jellemezve, hogy egykristályos szilíciumlapkából áll, melynek legalább egy sík felülete van, amely első típusú vezetőképességü; a sík felület mentén szimmetrikusan eloszlatva egymástól térközökkel elválasztva cellák vannak a felületben kialakítva; a cellák azonos szerkezeti felépítésűek, egy második vezető típusú első tartományt foglalnak magukba, mely az első vezetési típussal ellentétes vezetési típusú, első mélységű és első oldalirányú kiterjedésű, és az első felületből a lapka testébe nyúlik be, magába foglal egy első vezetési típusú második tartományt, mely legalább részben az első tartomány belsejében van kialakítva és az első felületből kinyúlik; egy második vezetési típusú harmadik tartományt, mely mélyebb és szélesebb és szennyezéskoncentrációja alacsonyabb, mint az első tartományé; a második tartomány határvonala oldalirányban térközzel el van választva a harmadik tartomány határától legalább az első felület mentén, magába foglal továbbá egy lég- • · · ·
-28alább az első felület területe felett elnyúló kapuelektróda szigetelőréteget, mely az oldalirányban térközzel elválasztott második és harmadik tartományok között van kialakítva, egy a kapuelektróda szigetelőréteg felett elhelyezkedő kapuelektródát; a cellákba középen bemélyedések vannak kimaratva, melyek az első felületből kinyúlnak, a második tartományon keresztül belenyúlnak az első tartományba; és az első felület felett érintkezőréteg nyúlik el és nyúlik bele a középső bemélyedésekbe, és villamosán összeköti egymással az első és második tartományokat.
21. A 20. igénypont szerinti eszköz, azzal jellemezve, hogy az első vezetési típus N típus, a második vezetési típus pedig P típus.
22. A 20. igénypont szerinti eszköz, azzal jellemezve, hogy az első és második tartományok a második, illetve első vezetési típusú szenynyezőanyagokkal erősen szennyezettek.
23. A 20. igénypont szerinti eszköz, azzal jellemezve, hogy az egymástól térközökkel elválasztott cellák azonos alakúak.
24. A 20. igénypont szerinti eszköz, azzal jellemezve, hogy a kapuelektróda és az érintkezőréteg között egy azok felett elhelyezkedő szigetelőréteg van elhelyezve.
25. A 20. igénypont szerinti eszköz, azzal jellemezve, hogy az érintkezőréteg a MOS kapuzott félvezető eszköz fő elektródarétege.
26. MOS kapuzott félvezető eszköz, azzal jellemezve, hogy tartalmaz:
szilícium hordozó tetején kialakított kapuelektróda szigetelő anyagréteget;
a kapuelektróda szigetelő anyagréteg felett elhelyezett poliszilikon réteget, a kapuelektróda szigetelő anyagréteg és a poliszilikon réteg térkő- • · ·
-29zökkel elválasztott nyílásokkal vannak ellátva;
a kapuelektróda szigetelőanyag és poliszilikon rétegekben lévő nyílások alatt elhelyezkedő felületi tartományokban a szilícium hordozóba bevitt első vezetési típusú szennyeződésekkel kialakított első diffimdált tartományokat;
második vezetési típusú szennyezőanyagokkal kialakított második diffimdált tartományokat, mely második vezetési típus az első vezetési típussal ellentétes vezetési típus, mely a szilícium hordozó megfelelő felületi tartományaiba van bevive;
az első diffimdált tartományok végső mélysége kisebb a második diffimdált tartományok végső mélységénél;
a szilícium hordozó felületi tartományaiba második vezetési típusú szennyezőanyagokkal kialakított harmadik diffimdált tartományok találhatók; a harmadik diffimdált tartományok mélyebbek és szélesebbek és szennyezőanyag koncentrációjuk kisebb a második diffimdált tartományokénál;
egy fedő szigetelőréteget, melyben nyílások vannak kialakítva, melyeken keresztül a szilícium hordozó felületi tartományainak azok alatt elhelyezkedő tartományai fel vannak tárva; a szilícium hordozó felületi tartományainak a nyílások alatt elhelyezkedő területeiben bemélyedések vannak kialakítva, melyeknek mélysége nagyobb az első diffimdált tartományok mélységénél; a második nyílásokon keresztül a szilícium hordozó felületének további részei vannak feltárva, mely részek a szilícium hordozó felületi tartományainak a nyílások alatt elhelyezkedő területein kialakított bemélyedésekkel szomszédosak és azokat körülveszik; és a fedő szigetelőréteg felett és a fedő szigetelőrétegben kialakított
-30nyílásokban vezetőréteg van felvive, mely a második diffundált tartományokat a bemélyedések aljánál és az első diffundált tartományokat a bemélyedések felső részeinél és a szilícium hordozó felületének további részeinél egymással összeköti.
27. A 26. igénypont szerinti eszköz, azzal jellemezve, hogy a fedő szigetelőrétegnek görbült oldalfalai vannak, és a nyílások tetejénél azok átmérője nagyobb, mint a nyílások aljának átmérője.
28. A 26. igénypont szerinti eszköz, azzal jellemezve, hogy a szilícium hordozónak görbült oldalfalai vannak, és a bemélyedések átmérője azok tetejénél nagyobb, mint a bemélyedések fenekének átmérője.
29. MOS kapuzott félvezető eszköz, azzal jellemezve, hogy tartalmaz:
szilícium hordozó tetején kialakított kapuelektróda szigetelő anyagréteget;
a kapuelektróda szigetelő anyagréteg felett elhelyezett poliszilikon réteget, a kapuelektróda szigetelő anyagréteg és a poliszilikon réteg térközökkel elválasztott nyílásokkal vannak ellátva;
a kapuelektróda szigetelőanyag és poliszilikon rétegekben lévő nyílások alatt elhelyezkedő felületi tartományokban a szilícium hordozóba bevitt első vezetési típusú szennyeződésekkel kialakított első diffundált tartományokat;
a szilícium hordozó felületi tartományaiba második vezetési típusú szennyezőanyagokkal kialakított harmadik diffundált tartományok találhatók; a harmadik diffundált tartományok mélyebbek és szélesebbek és szennyezőanyag koncentrációjuk kisebb a második diffundált tartományokénál;
• ·· ·
-31 második vezetési típusú szennyezőanyagokkal kialakított második diffimdált tartományokat, mely második vezetési típus az első vezetési típussal ellentétes vezetési típus, mely a szilícium hordozó megfelelő felületi tartományaiba van bevive; és a fedő szigetelőréteg felett és a fedő szigetelőrétegben kialakított nyílásokban vezetőréteg van felvive, mely a második diffimdált tartományokat a bemélyedések aljánál és az első diffimdált tartományokat a bemélyedések felső részeméi és a szilícium hordozó felületének további részeinél egymással összeköti.
30. A 29. igénypont szerinti eszköz, azzal jellemezve, hogy a szilícium hordozó felületi tartományaiba második vezetési típusú szennyezőanyagokkal kialakított harmadik diffimdált tartományok találhatók; a harmadik diffimdált tartományok mélyebbek és szélesebbek és szennyezőanyag koncentrációjuk kisebb a második diffimdált tartományokénál.
31. A 26. vagy 29. igénypont szerinti eszköz, azzal jellemezve, hogy hogy az első vezetési típus N típus, a második vezetési típus pedig P típus.
32. A 26. vagy 29. igénypont szerinti eszköz, azzal jellemezve, hogy az első és második tartományok a második, illetve első vezetési típusú szennyezőanyagokkal erősen szennyezettek.
33. A 26. vagy 29. igénypont szerinti eszköz, azzal jellemezve, hogy a kapuelektróda szigetelő anyagréteg szilícium-dioxid.
34. A 26. vagy 29. igénypont szerinti eszköz, azzal jellemezve, hogy a poliszilikon rétegben egymástól térközökkel kialakított nyílások azonos alakúak.
35. A 34. igénypont szerinti eszköz, azzal jellemezve, hogy a nyílások zárt sokszögeket és hosszúkás csíkokat tartalmazó csoportból vannak kiválasztva.
36. A 26. vagy 29. igénypont szerinti eszköz, azzal jellemezve, hogy a fedő szigetelőréteg alacsony hőmérsékletű oxid.
5 37. A 26. vagy 29. igénypont szerinti eszköz, azzal jellemezve, hogy a vezetőréteg a fo elektróda réteg.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/299,533 US5795793A (en) | 1994-09-01 | 1994-09-01 | Process for manufacture of MOS gated device with reduced mask count |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| HUT76792A true HUT76792A (en) | 1997-11-28 |
Family
ID=23155225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| HU9701354A HUT76792A (en) | 1994-09-01 | 1995-08-17 | Process for manufacture of mos gated device with reduced mask count |
Country Status (17)
| Country | Link |
|---|---|
| US (2) | US5795793A (hu) |
| EP (2) | EP0777910B1 (hu) |
| JP (2) | JP3527247B2 (hu) |
| KR (1) | KR100295631B1 (hu) |
| CN (1) | CN1311526C (hu) |
| AT (1) | ATE358331T1 (hu) |
| BR (1) | BR9508883A (hu) |
| CA (1) | CA2199013A1 (hu) |
| CZ (1) | CZ62997A3 (hu) |
| DE (1) | DE69535441T2 (hu) |
| FI (1) | FI970850A (hu) |
| HU (1) | HUT76792A (hu) |
| NO (1) | NO970934L (hu) |
| PL (1) | PL178316B1 (hu) |
| SG (1) | SG52166A1 (hu) |
| TW (1) | TW280944B (hu) |
| WO (1) | WO1996007200A1 (hu) |
Families Citing this family (77)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5798554A (en) * | 1995-02-24 | 1998-08-25 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | MOS-technology power device integrated structure and manufacturing process thereof |
| US5843796A (en) * | 1995-09-11 | 1998-12-01 | Delco Electronics Corporation | Method of making an insulated gate bipolar transistor with high-energy P+ im |
| EP0768714B1 (en) * | 1995-10-09 | 2003-09-17 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Construction method for power devices with deep edge ring |
| TW344130B (en) * | 1995-10-11 | 1998-11-01 | Int Rectifier Corp | Termination structure for semiconductor device and process for its manufacture |
| DE69533134T2 (de) * | 1995-10-30 | 2005-07-07 | Stmicroelectronics S.R.L., Agrate Brianza | Leistungsbauteil hoher Dichte in MOS-Technologie |
| DE69534919T2 (de) * | 1995-10-30 | 2007-01-25 | Stmicroelectronics S.R.L., Agrate Brianza | Leistungsvorrichtung in MOS-Technologie mit einer einzigen kritischen Größe |
| US6228719B1 (en) | 1995-11-06 | 2001-05-08 | Stmicroelectronics S.R.L. | MOS technology power device with low output resistance and low capacitance, and related manufacturing process |
| EP0782201B1 (en) * | 1995-12-28 | 2000-08-30 | STMicroelectronics S.r.l. | MOS-technology power device integrated structure |
| US5879968A (en) | 1996-11-18 | 1999-03-09 | International Rectifier Corporation | Process for manufacture of a P-channel MOS gated device with base implant through the contact window |
| US5854503A (en) * | 1996-11-19 | 1998-12-29 | Integrated Device Technology, Inc. | Maximization of low dielectric constant material between interconnect traces of a semiconductor circuit |
| KR19980060634A (ko) * | 1996-12-31 | 1998-10-07 | 김영환 | 모스 전계효과 트랜지스터의 제조방법 |
| DE19706282A1 (de) * | 1997-02-18 | 1998-08-20 | Siemens Ag | Verfahren zur Erzeugung einer Transistorstruktur |
| DE19832329A1 (de) * | 1997-07-31 | 1999-02-04 | Siemens Ag | Verfahren zur Strukturierung von Halbleitern mit hoher Präzision, guter Homogenität und Reproduzierbarkeit |
| US6537899B2 (en) * | 1997-09-16 | 2003-03-25 | Sanyo Electric Co., Ltd. | Semiconductor device and a method of fabricating the same |
| DE19840402C2 (de) * | 1997-12-12 | 2003-07-31 | Nat Semiconductor Corp | Verfahren zum Herstellen einer Struktur eines DMOS-Leistungselementes und Struktur eines DMOS-Leistungselementes |
| TW434648B (en) * | 1998-04-23 | 2001-05-16 | Int Rectifier Corp | P-channel trench mosfet structure |
| US6255180B1 (en) * | 1998-05-14 | 2001-07-03 | Cypress Semiconductor Corporation | Semiconductor device with outwardly tapered sidewall spacers and method for forming same |
| DE69839439D1 (de) | 1998-05-26 | 2008-06-19 | St Microelectronics Srl | MOS-Technologie-Leistungsanordnung mit hoher Integrationsdichte |
| US6022790A (en) * | 1998-08-05 | 2000-02-08 | International Rectifier Corporation | Semiconductor process integration of a guard ring structure |
| DE19842488A1 (de) * | 1998-09-16 | 2000-03-30 | Siemens Ag | Halbleitervorrichtung und Halbleiterstruktur mit Kontaktierung |
| US6939776B2 (en) * | 1998-09-29 | 2005-09-06 | Sanyo Electric Co., Ltd. | Semiconductor device and a method of fabricating the same |
| US6346726B1 (en) * | 1998-11-09 | 2002-02-12 | International Rectifier Corp. | Low voltage MOSFET power device having a minimum figure of merit |
| US7098506B2 (en) * | 2000-06-28 | 2006-08-29 | Renesas Technology Corp. | Semiconductor device and method for fabricating the same |
| KR100590201B1 (ko) * | 1999-02-02 | 2006-06-15 | 삼성전자주식회사 | 자기정렬 콘택 패드의 제조 방법 |
| US6472327B2 (en) * | 1999-08-03 | 2002-10-29 | Advanced Micro Devices, Inc. | Method and system for etching tunnel oxide to reduce undercutting during memory array fabrication |
| JP2001094094A (ja) * | 1999-09-21 | 2001-04-06 | Hitachi Ltd | 半導体装置およびその製造方法 |
| DE10104274C5 (de) * | 2000-02-04 | 2008-05-29 | International Rectifier Corp., El Segundo | Halbleiterbauteil mit MOS-Gatesteuerung und mit einer Kontaktstruktur sowie Verfahren zu seiner Herstellung |
| US8314002B2 (en) * | 2000-05-05 | 2012-11-20 | International Rectifier Corporation | Semiconductor device having increased switching speed |
| US6781194B2 (en) * | 2001-04-11 | 2004-08-24 | Silicon Semiconductor Corporation | Vertical power devices having retrograded-doped transition regions and insulated trench-based electrodes therein |
| US6784486B2 (en) * | 2000-06-23 | 2004-08-31 | Silicon Semiconductor Corporation | Vertical power devices having retrograded-doped transition regions therein |
| JP4655340B2 (ja) * | 2000-07-10 | 2011-03-23 | 株式会社デンソー | 半導体装置の製造方法 |
| US6365942B1 (en) | 2000-12-06 | 2002-04-02 | Fairchild Semiconductor Corporation | MOS-gated power device with doped polysilicon body and process for forming same |
| JP4357753B2 (ja) | 2001-01-26 | 2009-11-04 | 株式会社東芝 | 高耐圧半導体装置 |
| GB2378314B (en) | 2001-03-24 | 2003-08-20 | Esm Ltd | Process for forming uniform multiple contact holes |
| CN1520616A (zh) * | 2001-04-11 | 2004-08-11 | ��˹�������뵼�幫˾ | 具有防止基区穿通的横向延伸基区屏蔽区的功率半导体器件及其制造方法 |
| GB0126215D0 (en) * | 2001-11-01 | 2002-01-02 | Koninkl Philips Electronics Nv | Field effect transistor on insulating layer and manufacturing method |
| US6656845B2 (en) * | 2002-02-15 | 2003-12-02 | Taiwan Semiconductor Manufacturing Co., Ltd | Method for forming semiconductor substrate with convex shaped active region |
| DE10210272B4 (de) * | 2002-03-08 | 2005-08-04 | Infineon Technologies Ag | Verfahren zur Herstellung eines Halbleiterbauelements mit wenigstens einer Transistorzelle und einer Randzelle |
| KR100903276B1 (ko) * | 2002-06-28 | 2009-06-17 | 매그나칩 반도체 유한회사 | 고전압 소자의 제조방법 |
| US7192853B1 (en) * | 2003-09-10 | 2007-03-20 | National Semiconductor Corporation | Method of improving the breakdown voltage of a diffused semiconductor junction |
| US7875936B2 (en) * | 2004-11-19 | 2011-01-25 | Stmicroelectronics, S.R.L. | Power MOS electronic device and corresponding realizing method |
| ITMI20042243A1 (it) * | 2004-11-19 | 2005-02-19 | St Microelectronics Srl | Processo per la realizzazione di un dispositivo mos di potenza ad alta densita' di integrazione |
| JP4890773B2 (ja) | 2005-03-07 | 2012-03-07 | ラピスセミコンダクタ株式会社 | 半導体装置及びその製造方法 |
| DE102005008191B4 (de) | 2005-04-13 | 2010-12-09 | X-Fab Semiconductor Foundries Ag | Verfahren zur Herstellung von VDMOS-Transistoren |
| EP1915782A1 (en) | 2005-08-10 | 2008-04-30 | Freescale Semiconductor, Inc. | Field-effect semiconductor device and method of forming the same |
| JP2007115734A (ja) * | 2005-10-18 | 2007-05-10 | Nec Electronics Corp | 半導体装置の製造方法 |
| US7956419B2 (en) * | 2005-11-02 | 2011-06-07 | International Rectifier Corporation | Trench IGBT with depletion stop layer |
| US7968394B2 (en) * | 2005-12-16 | 2011-06-28 | Freescale Semiconductor, Inc. | Transistor with immersed contacts and methods of forming thereof |
| JP4963364B2 (ja) * | 2006-03-02 | 2012-06-27 | 日本インター株式会社 | 半導体装置の製造方法 |
| US7935977B2 (en) * | 2006-07-25 | 2011-05-03 | Lg Chem, Ltd. | Method of manufacturing organic light emitting device and organic light emitting device manufactured by using the method |
| US7517807B1 (en) * | 2006-07-26 | 2009-04-14 | General Electric Company | Methods for fabricating semiconductor structures |
| JP2007036299A (ja) * | 2006-11-13 | 2007-02-08 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| KR101024638B1 (ko) * | 2008-08-05 | 2011-03-25 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| US8710665B2 (en) | 2008-10-06 | 2014-04-29 | Infineon Technologies Ag | Electronic component, a semiconductor wafer and a method for producing an electronic component |
| JP5617190B2 (ja) * | 2009-05-22 | 2014-11-05 | 富士電機株式会社 | 半導体装置の製造方法および半導体装置 |
| TWI425575B (zh) * | 2010-07-09 | 2014-02-01 | Tzu Hsiung Chen | 低閘容金氧半ｐ－ｎ接面二極體結構及其製作方法 |
| TWI489601B (zh) * | 2011-05-03 | 2015-06-21 | Ind Tech Res Inst | 電子元件封裝結構 |
| CN102776566A (zh) * | 2011-05-11 | 2012-11-14 | 深圳光启高等理工研究院 | 基于多晶硅的超材料制备方法和基于多晶硅的超材料 |
| JP2014207324A (ja) * | 2013-04-12 | 2014-10-30 | 旭化成エレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| CN104867830A (zh) * | 2014-02-20 | 2015-08-26 | 北大方正集团有限公司 | 制作dmos器件的方法 |
| CN104882369A (zh) * | 2014-02-28 | 2015-09-02 | 株洲南车时代电气股份有限公司 | 碳化硅离子注入掺杂掩膜结构及其制备方法 |
| CN105206527A (zh) * | 2014-06-05 | 2015-12-30 | 北大方正集团有限公司 | 一种vdmos器件及其制作方法 |
| US9871126B2 (en) * | 2014-06-16 | 2018-01-16 | Infineon Technologies Ag | Discrete semiconductor transistor |
| CN104576334B (zh) * | 2014-08-19 | 2017-06-06 | 上海华虹宏力半导体制造有限公司 | 具有不同bvcbo的npn器件的集成制造方法 |
| FR3029014A1 (fr) * | 2014-11-24 | 2016-05-27 | Centre Nat De La Rech Scient (Cnrs) | Transistor de puissance a structure verticale et a cathode en tranchee |
| DE102015102374A1 (de) | 2015-02-19 | 2016-08-25 | Osram Opto Semiconductors Gmbh | Verfahren zur Herstellung eines Halbleiterkörpers |
| DE102015102378B4 (de) * | 2015-02-19 | 2022-09-15 | OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung | Verfahren zur Herstellung eines Halbleiterkörpers |
| CN106033772A (zh) * | 2015-03-19 | 2016-10-19 | 国家电网公司 | 一种具有改善安全工作区的igbt器件及其制造方法 |
| CN106783606A (zh) * | 2015-11-25 | 2017-05-31 | 比亚迪股份有限公司 | 功率半导体器件及其制备方法 |
| CN108933167B (zh) * | 2017-05-22 | 2022-05-20 | 比亚迪半导体股份有限公司 | 半导体功率器件及其制作方法 |
| CN109300847B (zh) * | 2017-07-25 | 2021-03-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| GB2585696B (en) | 2019-07-12 | 2021-12-15 | Mqsemi Ag | Semiconductor device and method for producing same |
| GB2590716B (en) | 2019-12-30 | 2023-12-20 | Mqsemi Ag | Fortified trench planar MOS power transistor |
| GB2592032A (en) | 2020-02-13 | 2021-08-18 | Mqsemi Ag | Trench planar MOS cell for transistors |
| GB2592927B (en) | 2020-03-10 | 2024-06-12 | Mqsemi Ag | Semiconductor device with fortifying layer |
| CN115911087A (zh) * | 2022-09-08 | 2023-04-04 | 弘大芯源(深圳)半导体有限公司 | 一种提高uis性能的sgt-mosfet及其制造方法 |
| CN117219666B (zh) * | 2023-11-07 | 2024-01-26 | 湖北九峰山实验室 | 一种具有双触发栅电极的氧化镓异质结晶闸管及其制备方法 |
Family Cites Families (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5008725C2 (en) * | 1979-05-14 | 2001-05-01 | Internat Rectifer Corp | Plural polygon source pattern for mosfet |
| US4231811A (en) * | 1979-09-13 | 1980-11-04 | Intel Corporation | Variable thickness self-aligned photoresist process |
| DE3016749A1 (de) * | 1980-04-30 | 1981-11-05 | Siemens AG, 1000 Berlin und 8000 München | Kontakt fuer mis-halbleiterbauelement und verfahren zu seiner herstellung |
| US4598461A (en) * | 1982-01-04 | 1986-07-08 | General Electric Company | Methods of making self-aligned power MOSFET with integral source-base short |
| US4516143A (en) * | 1982-01-04 | 1985-05-07 | General Electric Company | Self-aligned power MOSFET with integral source-base short and methods of making |
| US4430792A (en) * | 1982-07-08 | 1984-02-14 | General Electric Company | Minimal mask process for manufacturing insulated-gate semiconductor devices with integral shorts |
| JPS6032364A (ja) * | 1983-08-01 | 1985-02-19 | Toshiba Corp | 半導体装置の製造方法 |
| US4809047A (en) * | 1983-09-06 | 1989-02-28 | General Electric Company | Insulated-gate semiconductor device with improved base-to-source electrode short and method of fabricating said short |
| DE3402867A1 (de) * | 1984-01-27 | 1985-08-01 | Siemens AG, 1000 Berlin und 8000 München | Halbleiterbauelement mit kontaktloch |
| EP0227894A3 (en) * | 1985-12-19 | 1988-07-13 | SILICONIX Incorporated | High density vertical dmos transistor |
| US5283202A (en) * | 1986-03-21 | 1994-02-01 | Advanced Power Technology, Inc. | IGBT device with platinum lifetime control having gradient or profile tailored platinum diffusion regions |
| EP0255970B1 (en) * | 1986-08-08 | 1993-12-15 | Philips Electronics Uk Limited | A method of manufacturing an insulated gate field effect transistor |
| JPH0834311B2 (ja) * | 1987-06-10 | 1996-03-29 | 日本電装株式会社 | 半導体装置の製造方法 |
| JPS6431469A (en) * | 1987-07-27 | 1989-02-01 | Nec Corp | Field effect transistor |
| US5173435A (en) * | 1987-11-11 | 1992-12-22 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor |
| JPH0817233B2 (ja) * | 1987-11-11 | 1996-02-21 | 三菱電機株式会社 | 絶縁ゲート型バイポーラトランジスタ |
| JPH0734474B2 (ja) * | 1988-03-03 | 1995-04-12 | 富士電機株式会社 | 伝導度変調型ｍｏｓｆｅｔの製造方法 |
| US4853345A (en) * | 1988-08-22 | 1989-08-01 | Delco Electronics Corporation | Process for manufacture of a vertical DMOS transistor |
| US4960723A (en) * | 1989-03-30 | 1990-10-02 | Motorola, Inc. | Process for making a self aligned vertical field effect transistor having an improved source contact |
| US4985740A (en) * | 1989-06-01 | 1991-01-15 | General Electric Company | Power field effect devices having low gate sheet resistance and low ohmic contact resistance |
| JPH0430477A (ja) * | 1990-05-25 | 1992-02-03 | Fuji Electric Co Ltd | 絶縁ゲートトランジスタ |
| US5223732A (en) * | 1991-05-28 | 1993-06-29 | Motorola, Inc. | Insulated gate semiconductor device with reduced based-to-source electrode short |
| US5155052A (en) * | 1991-06-14 | 1992-10-13 | Davies Robert B | Vertical field effect transistor with improved control of low resistivity region geometry |
| DE4137341C1 (hu) * | 1991-11-13 | 1993-04-29 | Siemens Ag, 8000 Muenchen, De | |
| US5304837A (en) * | 1992-01-08 | 1994-04-19 | Siemens Aktiengesellschaft | Monolithically integrated temperature sensor for power semiconductor components |
| US5268586A (en) * | 1992-02-25 | 1993-12-07 | North American Philips Corporation | Vertical power MOS device with increased ruggedness and method of fabrication |
| JPH0685266A (ja) * | 1992-09-04 | 1994-03-25 | Sanyo Electric Co Ltd | パワーｍｏｓｆｅｔの製造方法 |
| US5399892A (en) * | 1993-11-29 | 1995-03-21 | Harris Corporation | Mesh geometry for MOS-gated semiconductor devices |
-
1994
- 1994-09-01 US US08/299,533 patent/US5795793A/en not_active Expired - Lifetime
-
1995
- 1995-08-17 CZ CZ97629A patent/CZ62997A3/cs unknown
- 1995-08-17 JP JP50879796A patent/JP3527247B2/ja not_active Expired - Lifetime
- 1995-08-17 HU HU9701354A patent/HUT76792A/hu unknown
- 1995-08-17 PL PL95319098A patent/PL178316B1/pl not_active IP Right Cessation
- 1995-08-17 AT AT95929600T patent/ATE358331T1/de not_active IP Right Cessation
- 1995-08-17 CA CA002199013A patent/CA2199013A1/en not_active Abandoned
- 1995-08-17 KR KR1019970701384A patent/KR100295631B1/ko not_active IP Right Cessation
- 1995-08-17 EP EP95929600A patent/EP0777910B1/en not_active Expired - Lifetime
- 1995-08-17 DE DE69535441T patent/DE69535441T2/de not_active Expired - Lifetime
- 1995-08-17 CN CNB951957783A patent/CN1311526C/zh not_active Expired - Lifetime
- 1995-08-17 EP EP06010237A patent/EP1686616A3/en not_active Withdrawn
- 1995-08-17 WO PCT/US1995/010498 patent/WO1996007200A1/en active IP Right Grant
- 1995-08-17 BR BR9508883A patent/BR9508883A/pt not_active Application Discontinuation
- 1995-08-25 TW TW084108860A patent/TW280944B/zh not_active IP Right Cessation
- 1995-08-31 SG SG1995001261A patent/SG52166A1/en unknown
-
1996
- 1996-10-08 US US08/727,142 patent/US5731604A/en not_active Expired - Lifetime
-
1997
- 1997-02-28 FI FI970850A patent/FI970850A/fi unknown
- 1997-02-28 NO NO970934A patent/NO970934L/no not_active Application Discontinuation
-
2000
- 2000-05-24 JP JP2000153208A patent/JP3416617B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP1686616A2 (en) | 2006-08-02 |
| PL319098A1 (en) | 1997-07-21 |
| FI970850A0 (fi) | 1997-02-28 |
| US5795793A (en) | 1998-08-18 |
| NO970934L (no) | 1997-04-24 |
| FI970850A (fi) | 1997-04-24 |
| CA2199013A1 (en) | 1995-08-17 |
| EP0777910B1 (en) | 2007-03-28 |
| AU698654B2 (en) | 1998-11-05 |
| CZ62997A3 (en) | 1997-11-12 |
| DE69535441D1 (de) | 2007-05-10 |
| US5731604A (en) | 1998-03-24 |
| ATE358331T1 (de) | 2007-04-15 |
| JP3527247B2 (ja) | 2004-05-17 |
| KR100295631B1 (ko) | 2001-10-25 |
| EP0777910A4 (en) | 1998-10-07 |
| TW280944B (hu) | 1996-07-11 |
| KR970705832A (ko) | 1997-10-09 |
| AU3464395A (en) | 1996-03-22 |
| CN1311526C (zh) | 2007-04-18 |
| NO970934D0 (no) | 1997-02-28 |
| EP0777910A1 (en) | 1997-06-11 |
| WO1996007200A1 (en) | 1996-03-07 |
| DE69535441T2 (de) | 2008-04-24 |
| JPH10505198A (ja) | 1998-05-19 |
| MX9701579A (es) | 1998-03-31 |
| JP3416617B2 (ja) | 2003-06-16 |
| PL178316B1 (pl) | 2000-04-28 |
| CN1161758A (zh) | 1997-10-08 |
| EP1686616A3 (en) | 2009-03-18 |
| JP2000349093A (ja) | 2000-12-15 |
| BR9508883A (pt) | 1997-12-30 |
| SG52166A1 (en) | 1998-09-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| HUT76792A (en) | Process for manufacture of mos gated device with reduced mask count | |
| KR100415490B1 (ko) | 파워 모스 소자 및 그 제조 방법 | |
| JP3844535B2 (ja) | パワーｍｏｓｆｅｔのエッジターミネーション方法および構造 | |
| US6316807B1 (en) | Low on-resistance trench lateral MISFET with better switching characteristics and method for manufacturing same | |
| US8580640B2 (en) | Manufacturing process of a power electronic device integrated in a semiconductor substrate with wide band gap and electronic device thus obtained | |
| EP1255302B1 (en) | Method for fabricating forward and reverse blocking devices | |
| US6277695B1 (en) | Method of forming vertical planar DMOSFET with self-aligned contact | |
| CN111509035B (zh) | 低成本高性能沟槽型功率半导体器件及其制备方法 | |
| US4430792A (en) | Minimal mask process for manufacturing insulated-gate semiconductor devices with integral shorts | |
| KR19990045294A (ko) | 전계 효과 트랜지스터 및 그 제조 방법 | |
| US6777745B2 (en) | Symmetric trench MOSFET device and method of making same | |
| US5940721A (en) | Termination structure for semiconductor devices and process for manufacture thereof | |
| US6087224A (en) | Manufacture of trench-gate semiconductor devices | |
| EP1535344B1 (en) | Vertical gate semiconductor device with a self-aligned structure | |
| US6207974B1 (en) | Process for manufacture of a p-channel MOS gated device with base implant through the contact window | |
| US5879995A (en) | High-voltage transistor and manufacturing method therefor | |
| US6022790A (en) | Semiconductor process integration of a guard ring structure | |
| US4861731A (en) | Method of fabricating a lateral dual gate thyristor | |
| CN115207088A (zh) | 一种横向沟槽型mosfet器件及其制造方法 | |
| US6878997B2 (en) | Compensation component and method for fabricating the component | |
| EP0996970B1 (en) | Manufacture of field-effect semiconductor devices | |
| AU698654C (en) | Process for manufacture of mos gated device with reduced mask count | |
| US5177029A (en) | Method for manufacturing static induction type semiconductor device enhancement mode power | |
| JPH02102576A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| DFA9 | Temporary protection cancelled due to abandonment |