JP2007036299A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 ソース抵抗を低減する。
【解決手段】 ＦＥＴを含む半導体装置の製造方法であって、主面上に第１導電型を有する第１半導体層が形成された半導体基板を準備し、第１半導体層上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、第１半導体層内に第２導電型を有するベース領域を形成し、第１半導体層の表面付近のベース領域内に第１導電型を有するソース領域を形成し、ゲート電極及びソース領域上に層間絶縁膜を形成し、層間絶縁膜及び第１半導体層内にコンタクトホールを形成し、ソース領域の側壁を露出させ、層間絶縁膜の側壁をエッチングすることで前記コンタクトホールを拡大し、ソース領域の上面を露出させ、ソース領域の側面及び上面、ベース領域と接触し、かつ電気的に接続されるように、コンタクトホール内及び層間絶縁膜上にソース配線を形成し、半導体基板の裏面にドレイン電極を形成する。
【選択図】 図２６

Description

本発明は、半導体装置に関し、特に、トレンチゲート構造の半導体装置に適用して有効な技術に関するものである。

電力増幅回路、電源回路、コンバータ或は電源保護回路等にはパワートランジスタが用いられているが、これらのパワートランジスタには大電力を扱うために高耐圧化及び大電流化が要求される。

ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）
の場合には、大電流化を達成する方法として、チャネル幅を増大させることによって容易に達成できる。そして、このようなチャネル幅の増大を行なうことによってチップ面積が増大するのを回避するために、例えばメッシュゲート構造が用いられている。

メッシュゲート構造では、ゲートが平面的に格子状に配置されており、このため単位チップ面積当りのチャネル幅を大きくすることができる。メッシュゲート構造のＦＥＴについてはオーム社刊「半導体ハンドブック」第４２９頁乃至第４３０頁に記載されている。

従来、このようなパワーＦＥＴには、工程が簡単でありゲート絶縁膜となる酸化膜の形成が容易なことからプレーナ構造のものが用いられてきた。

しかしながら、ＦＥＴではゲート長によってチャネル長が決まるために、プレーナ構造のＦＥＴでは、ゲートを細くした場合にはチャネル長が短くなり短チャネル効果が生じる、或はゲートが同時に配線の機能をもっているために、ゲートを細くした場合には許容電流が減少してしまう等の問題があり、微細化には限界がある。このため、更にセルの集積度を向上させることが可能であり、加えてオン抵抗を低減させることができる等の理由からトレンチゲート構造のＦＥＴが考えられた。

トレンチゲート構造とは、半導体基板主面に延設した溝に絶縁膜を介してゲートとなる導体層を設け、前記主面の深層部をドレイン領域とし、前記主面の表層部をソース領域とし、前記ドレイン領域及びソース領域間の半導体層をチャネル形成領域とするものである。

トレンチゲート構造のＭＩＳＦＥＴについて、本出願人は、ソース領域或いはチャネル形成領域の不純物による、ゲート絶縁膜の劣化或いはしきい値電圧の変動を防止するために、トレンチゲート形成後にソース領域或いはチャネル形成領域の不純物導入を行なう技術を開発し、この技術は特願平９−２３２４２５号として出願されている。

素子の微細化が進展することにより、ソース領域もよりシャロー化が進められる。シャロー化が進むことによって、ソース領域が薄くなり、この薄いソース領域に対して、トレンチゲートを正確に位置させることが困難となって来る。トレンチゲートの誤差によって、トレンチゲートがソース領域から外れてしまうソースオフセットが発生した場合には、このソースオフセットによってＦＥＴとして機能しなくなってしまう。
本発明の課題は、このような問題を解決し、ソースオフセットの発生を防止することが可能な技術を提供することにある。
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
半導体基板主面に延設した溝にゲートとなる導体層を設けるトレンチゲート構造のＦＥＴを有する半導体装置について、前記トレンチゲート導体層の上面が、前記半導体基板主面と同等若しくはそれよりも高く形成されている。

半導体基板主面に延設した溝にゲートとなる導体層を設けるトレンチゲート構造のＦＥＴを有する半導体装置について、前記トレンチゲート導体層の上面が、略平坦或いは凸状に形成されており、このトレンチゲート導体層の上面が、前記半導体基板主面と同等若しくはそれよりも高く形成されている。

半導体基板主面に延設した溝にゲートとなる導体層を設けるトレンチゲート構造のＦＥＴを有する半導体装置について、前記トレンチゲート導体層の上面が、前記半導体基板主面と同等若しくはそれよりも高く形成されており、前記トレンチゲートの終端部に電界緩和部を設けられている。

半導体基板主面に延設した溝にゲートとなる導体層を設けるトレンチゲート構造のＦＥＴを有する半導体装置の製造方法について、前記半導体基板主面にトレンチゲートの形成される溝を形成する工程と、前記溝内にゲート絶縁膜を形成する工程と、前記溝内にトレンチゲートを形成する工程と、増速酸化現象によって、トレンチゲート上は半導体基板主面上よりも厚い膜厚を有するように、熱酸化で、半導体基板主面に絶縁膜を形成する工程と、前記絶縁膜をエッチングによって除去し、前記厚く形成されたトレンチゲート上の絶縁膜を残した状態で、半導体基板主面を露出させる工程と、前記絶縁膜に対して前記半導体基板を選択的に除去するエッチングを行なうことにより、絶縁膜によって覆われたトレンチゲートの上面が半導体基板主面と同等若しくはそれよりも高く形成する工程とを有する。

半導体基板主面に延設した溝にゲートとなる導体層を設けるトレンチゲート構造のＦＥＴを有する半導体装置の製造方法について、前記半導体基板主面にトレンチゲートの形成される溝を形成する工程と、前記溝内にゲート絶縁膜を形成する工程と、前記溝内にトレンチゲートを形成する工程と、増速酸化現象によって、トレンチゲート上は半導体基板主面上よりも厚い膜厚を有するように、熱酸化で、半導体基板主面に絶縁膜を形成する工程と、前記絶縁膜をエッチングによって除去し、前記厚く形成されたトレンチゲート上の絶縁膜を残した状態で、半導体基板主面を露出させる工程と、前記絶縁膜に対して前記半導体基板を選択的に除去するエッチングを行なうことにより、絶縁膜によって覆われたトレンチゲートの上面が半導体基板主面と同等若しくはそれよりも高く形成する工程と、前記選択的エッチング後に、半導体基板主面から不純物を導入してチャネル形成領域及びソース領域を形成する工程とを有する。

半導体基板主面に延設した溝にゲートとなる導体層を設けるトレンチゲート構造のＦＥＴを有する半導体装置の製造方法について、前記半導体基板主面にトレンチゲートの形成される溝を形成する工程と、前記溝内にゲート絶縁膜を形成する工程と、半導体基板主面全面にトレンチゲートの導電膜となる多結晶珪素膜を形成する工程と、前記多結晶珪素膜に多段酸化を併用したエッチング除去を行ない、前記溝内に、その上面が略平坦或いは凸状に形成されたトレンチゲートを形成する工程と、増速酸化現象によって、トレンチゲート上は半導体基板主面上よりも厚い膜厚を有するように、熱酸化で、半導体基板主面に絶縁膜を形成する工程と、前記絶縁膜をエッチングによって除去し、前記厚く形成されたトレンチゲート上の絶縁膜を残した状態で、半導体基板主面を露出させる工程と、前記絶縁膜に対して前記半導体基板を選択的に除去するエッチングを行なうことにより、絶縁膜によって覆われたトレンチゲートの上面が半導体基板主面と同等若しくはそれよりも高く形成する工程と、前記選択的エッチング後に、半導体基板主面から不純物を導入してチャネル形成領域及びソース領域を形成する工程とを有する。

半導体基板主面に延設した溝にゲートとなる導体層を設けるトレンチゲート構造のＦＥＴを有する半導体装置の製造方法について、前記トレンチゲートの終端部に電界緩和部を設ける工程と、前記半導体基板主面にトレンチゲートの形成される溝を形成する工程と、前記溝内にゲート絶縁膜を形成する工程と、前記溝内にトレンチゲートを形成する工程と、増速酸化現象によって、トレンチゲート上は半導体基板主面上よりも厚い膜厚を有するように、熱酸化で、半導体基板主面に絶縁膜を形成する工程と、前記絶縁膜をエッチングによって除去し、前記厚く形成されたトレンチゲート上の絶縁膜を残した状態で、半導体基板主面を露出させる工程と、前記絶縁膜に対して前記半導体基板を選択的に除去するエッチングを行なうことにより、絶縁膜によって覆われたトレンチゲートの上面が半導体基板主面と同等若しくはそれよりも高く形成する工程と、前記選択的エッチング後に、半導体基板主面から不純物を導入してチャネル形成領域及びソース領域を形成する工程とを有する。

半導体装置の製造方法において、半導体基板主面にトレンチゲートの形成される溝を形成する工程と、前記溝内にゲート絶縁膜を形成する工程と、前記溝内にトレンチゲートを形成する工程と、増速酸化現象によって、トレンチゲート上は半導体基板主面上よりも厚い膜厚を有するように、熱酸化で、半導体基板主面に絶縁膜を形成する工程と、前記トレンチゲート上の絶縁膜に、マスク膜を形成する工程と、前記マスク膜を用いて、前記絶縁膜を等方性エッチングにより除去し、前記厚く形成されたトレンチゲート上の絶縁膜を残した状態で、半導体基板主面を露出させる工程と、前記絶縁膜に対して前記半導体基板を選択的に除去するエッチングを行なうことにより、絶縁膜によって覆われたトレンチゲートの上面が半導体基板主面と同等若しくはそれよりも高く形成する工程とを有する。

半導体装置の製造方法において、（１）第１導電型の不純物を含む半導体基体主面に第１導電型の不純物を含む半導体層を形成する工程と、（２）前記半導体層主面の選択された領域にフィールド絶縁膜を形成する工程と、（３）前記半導体層に溝を形成する工程と、（４）前記溝内表面にゲート絶縁膜を形成する工程と、（５）前記ゲート絶縁膜が形成された溝内にゲート層を埋め込む工程と、（６）前記半導体層の主面が前記ゲート絶縁膜に接するゲート層の端部よりも低くなるように、前記半導体層の主面をエッチングする工程と、しかる後、（７）前記半導体層内に第２導電型の不純物を導入し、前記半導体層内に前記溝の底部よりも浅く、かつ前記ゲート絶縁膜に接する第１半導体領域を形成する工程と、（８）前記第１半導体領域内に第１導電型の不純物を導入し、前記第１半導体領域内に該第１半導体領域よりも浅く、かつ前記ゲート絶縁膜に接する第２半導体領域を形成する工程とからなる。

半導体集積回路装置の製造方法であって、半導体基板の主面上に形成された絶縁膜と、前記半導体基板とをエッチングして、前記半導体基板内に達する接続孔を形成する工程と、前記半導体基板に対して前記絶縁膜を選択的に後退させて、前記半導体基板の主面を露出させるように前記接続孔を拡げる工程と、前記接続孔内に、導電膜を形成する工程とを有する。

半導体集積回路装置であって、半導体基板の主面上に形成された絶縁膜に、前記半導体基板内に達する接続孔が形成され、前記接続孔は、前記半導体基板の主面を露出させる部分と、前記半導体基板内に達する部分とを有し、前記接続孔内に導電膜が形成され、前記導電膜は、前記半導体基板の主面を露出させる部分と、前記半導体基板内に達する部分とで前記半導体基板に電気的に接続される。

上述した手段によれば、トレンチゲート導体層の上面を、前記半導体基板主面と同等若しくはそれよりも高く形成することにより、ソースオフセットを防止することが可能となる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）本発明によれば、トレンチゲート導体層の上面を、前記半導体基板主面と同等若しくはそれよりも高く形成することによってソースオフセットを防止することができるという効果がある。
（２）本発明によれば、上記効果（１）により、ソースのシャロー化を進めることができるという効果がある。
（３）本発明によれば、上記効果（２）により、セルの微細化を進めることができるという効果がある。

フィールド絶縁膜
以下、本発明の実施の形態を説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。

（実施の形態１）
図１は、本発明の一実施の形態の半導体装置となるトレンチゲート構造のパワーＭＩＳＦＥＴを示す平面図であり、図２は、図１中ａ部を拡大して示す要部平面図であり、図３は、図２中のａ‐ａ線に沿った縦断面図である。

本実施の形態のＭＩＳＦＥＴは、例えば単結晶珪素からなるｎ＋型半導体基体１に、例えばエピタキシャル成長によってエピタキシャル層２を形成した半導体基板に形成される。このＭＩＳＦＥＴは、半導体基板の外周に沿って矩形環状に設けられ、角部内側に矩形部分を有するフィールド絶縁膜３（図２中にても二重斜線を付す）によって囲まれた領域内に、平面形状が六角形或いは扁平八角形となっているトレンチゲート構造のセルを規則的に複数配置し、各ゲートが平面的に格子状に配置され各セルを並列接続したメッシュゲート構造で構成される。

各セルでは、半導体基体１上に形成されたｎ−型の第１半導体層２ａがドレイン領域となり、第１半導体層２ａ上に形成されたｐ型の第２半導体層２ｂがチャネルの形成されるベース領域となり、第２半導体層２ｂ上に形成されたｎ＋型の第３半導体層２ｃがソース領域となる縦型ＦＥＴとなっている。

トレンチゲート４は、半導体基板主面からドレイン領域となるｎ−型第２半導体層２ａに達する溝にゲート絶縁膜５を介して形成される。トレンチゲート４としては、例えば不純物が導入された多結晶珪素を用い、ゲート絶縁膜５としては、例えば、２７ｎｍ程度の熱酸化膜と、５０ｎｍ程度の堆積膜とを順次形成した多層膜で構成されている。

後述する図１９乃至図２１に示すように、本実施の形態のトレンチゲート４の上面４ａは、ソース領域となる第３半導体層２ｃの表面即ち半導体基板主面２ｄと同等若しくはそれよりも高く形成されており、この構成によって、ソース領域がシャロー化しても、トレンチゲート４がソース領域からはずれるソースオフセットを防止することができる。また、トレンチゲート４の上面は、略平坦或いは凸状に形成されていることが望ましい。

隣接するセルのトレンチゲート４は互いに接続されて、平面的に格子状に配置されるメッシュゲート構造となっており、外周のセルの各トレンチゲート４は半導体チップの外周部近傍にて、例えば多結晶珪素を用いたゲート配線６と接続されている。

ゲート配線６は、層間絶縁膜７を介して上層に形成され、例えばシリコンを含有させたアルミニウムを用いたゲートガードリング８（図２中では破線にて部分的に示す）と電気的に接続されている。ゲートガードリング８は、フィールド絶縁膜３の矩形部分に設けられた矩形形状のゲート電極９（図２中では破線にて部分的に示す）と一体に形成され、ゲート電極９にゲート４の接続領域（図１中破線にて示す）が設けられている。

ソースとなる第３半導体層２ｃには、半導体基板主面上に層間絶縁膜７を介して上層に形成され、例えばシリコンを含有させたアルミニウムを用いたソース配線１０（図２中では破線にて部分的に示す）が電気的に接続されている。ソース配線１０は、ソース配線１０にソースとなる第３半導体層２ｃの接続領域（図１中破線にて示す）が設けられている。このソース配線１０は、ソースとなる第３半導体層２ｃの他に、ベース電位を一定とするために、第２半導体層２ｂに設けられたｐ＋型のコンタクト層１１にも電気的に接続されている。

また、図３，図２２に示すように、ゲートとソースとの間には、バックトゥバック構成の保護ダイオード１２が設けられており、保護ダイオード１２はｎ＋型半導体領域１２ａとｐ型半導体領域１２ｂとが交互に同心環状に形成されており、両端のｎ＋型半導体領域１２ａに夫々ゲート電極９及びソース配線１０が電気的に接続されている。この保護ダイオード１２は、図２７の回路図に示すように、ゲート−ソース間に位置しており、ソースからのサージに対し、ゲート絶縁膜の破壊を防止する。

また、フィールド絶縁膜３の外周には半導体基板主面に設けたｎ＋型の半導体領域１３ａに、例えばシリコンを含有させたアルミニウムを用いた配線１３ｂ（図２中では破線にて部分的に示す）を接続したソースガードリング１３が設けられており、ソースガードリング１３の配線１３ｂも、ソース配線１０と同様に、保護ダイオード１２のｎ＋型半導体領域１２ａに接続されている。

なお、ゲート配線６及びゲートガードリング８は、矩形環状に設けられたフィールド絶縁膜３上に設けられ、ゲート電極９及び保護ダイオード１２は、フィールド絶縁膜３の角部に設けた矩形部分上に設けられている。

また、矩形環状のフィールド絶縁膜３に沿って、その下部にはｐ型ウエル１４が形成されており、このｐ型ウエル１４にゲート絶縁膜５を介してトレンチゲート４の終端部を接続することによって、フィールド絶縁膜３下に空乏層をなだらかに伸ばして空乏層の不連続を防止することができるので、トレンチゲート４終端部の電界を緩和する電界緩和部としてｐ型ウエル１４が機能する。

半導体基板主面の全面には、ゲートガードリング８，ゲート電極９，ソース配線１０，ソースガードリング１３を覆い、例えば、テトラエトキシシラン（ＴＥＯＳ）ガスをソースガスの主体とするプラズマＣＶＤ法による酸化珪素膜及びポリイミドを用いた保護絶縁膜１５が形成され、この保護絶縁膜１５に、ゲート電極９及びソース配線１０を部分的に露出させる開口を設け、この開口によって露出するゲート電極９及びソース配線１０が、ゲート及びソースの接続領域となり、この接続領域にワイヤボンディング等により電気的な接続が行なわれる。

ドレインの接続領域としては、半導体基板裏面の全面に、ｎ＋型半導体基板１と導通するドレイン電極１６が、例えばニッケル，チタン，ニッケル，銀を積層した積層膜として形成され、このドレイン電極１６を例えば導電性の接着材によってリードフレームに接続することによって電気的な接続が行なわれる。

次に、前述した半導体装置の製造方法を図４乃至図２６を用いて説明する。
先ず、例えばヒ素（Ａｓ）が導入された単結晶珪素からなるｎ＋型半導体基体１上に、エピタキシャル成長によって半導体基体１よりも低濃度のｎ−型のエピタキシャル層２を５μｍ程度形成する。次に、この半導体基板の主面に４０ｎｍ程度の酸化珪素膜を、例えば熱酸化法で形成し、この酸化珪素膜上に窒化珪素（ＳｉＮ）膜のマスクを、半導体基板の外周に沿って矩形環状に形成する。次に、角部内側に矩形部分を有するフィールド絶縁膜３を、熱酸化により、窒化珪素膜に対して自己整合的に形成する。この後、このフィールド絶縁膜３の内周に沿って、例えばボロン（Ｂ）のイオン打込みを行ない、導入した不純物を拡散させて、電界緩和部となるｐ型のウエル１４を形成する。この状態を図４に示す。なお、ｐ型のウエル１４の不純物濃度は、例えば第２半導体層２ｂと等しい又はそれより低く構成される。

次に、半導体基板主面に酸化珪素膜を形成し、この酸化珪素膜に、各ゲートが平面的に格子状に配置されたメッシュゲート構造のトレンチゲートの形成される部分の半導体基板主面を露出させる開口を設けるパターニングを、フィールド絶縁膜３によって囲まれたセル形成領域内に行ない、この酸化珪素膜をマスクとして、ドライエッチングによって、半導体基板主面に例えば深さ１．６μｍ程度の溝を形成する。

この溝は、例えばドライエッチングを行なって溝をほった後に、図１４に示すように、前記マスクとなる酸化珪素膜をウエットエッチングによって除去し、ケミカルドライエッチングを行ない、底面縁部の角部をなくすことで形成される。この後、２７ｎｍ程度の熱酸化膜に５０ｎｍ程度のＣＶＤ（Chemical Vapor Diposition）による酸化珪素膜を積層したゲート絶縁膜５を形成する。この状態を
図５及び図１５に示す。

次に、前記溝内を含む半導体基板主面全面にトレンチゲート４の導電膜となる多結晶珪素膜４´をＣＶＤにより形成する。この多結晶珪素膜４´には抵抗値を低減する不純物（例えばリン）がその堆積中又は堆積後に導入される。不純物濃度は１Ｅ１８／ｃｍ^３乃至１Ｅ２１／ｃｍ^３程度と高くする。このように、ｎ−型エピタキシャル層２（半導体基板主面）の不純物濃度よりも高くする。これにより、後述する増速酸化現象を効果的に利用することができる。この状態を図６に示す。

続いて、多結晶珪素膜４´を、例えば酸化とエッチングとを数回繰り返す多段酸化を行なうエッチバックにより平坦化した後に、多結晶珪素膜４´をエッチング除去して、前記溝内にトレンチゲート４を形成する。このエッチング処理によって、同時に、フィールド絶縁膜３の矩形環状部分の上に、トレンチゲート４と接続されたゲート配線６及び矩形部分上にゲート電極９下地となる多結晶珪素膜９ａを形成する。この状態を図７及び図１６に示す。

このトレンチゲート４の形成では、前記平坦化を行なうことにより、トレンチゲート４の上面に凹部が形成されるのを防止する。凹部が形成された場合には、この凹部にて後の工程で絶縁膜の形成が少なく加えてエッチングの進行が早くなるため、トレンチゲート４が露出してしまうことがある。こうしたトレンチゲート４の露出を、前記平坦化によって防止する。なお、こうした平坦化についてはＣＭＰ（Chemical Mechanical Polishing）を用いることも可能である。

次に、半導体基板主面上に残存する余分の酸化珪素膜を除去し、半導体基板主面を露出させた後に、半導体基板主面全面及びトレンチゲート４上に例えば酸化珪素膜からなる絶縁膜１７を熱酸化により形成する。この際に、トレンチゲート４を構成する多結晶珪素膜の不純物濃度が半導体基板主面の不純物濃度よりも高いので、増速酸化現象によって、絶縁膜１７は、トレンチゲート４上の膜厚（Ｌ１）は半導体基板主面上の膜厚（Ｌ２）よりも厚く形成されることとなる。このように、増速酸化によりトレンチゲート４上に厚い膜厚（Ｌ１）の絶縁膜１７を形成する際、低濃度のエピタキシャル層２の主面上に絶縁膜１７を形成するので、トレンチゲート４上の絶縁膜の膜厚（Ｌ１）をエピタキシャル層２の主面上の膜厚（Ｌ２）よりも大きくすることができる。この状態を図８及び図１７に示す。

次に、絶縁膜１７をドライエッチングによって除去し、厚く形成されたトレンチゲート４上の絶縁膜１７を残した状態で半導体基板主面を露出させる。この状態を図９及び図１８に示す。

次に、半導体基板主面の珪素を酸化珪素に対して選択的に除去するＣＦ_４ガス等によるドライエッチングを行なうことにより、半導体基板主面２ａをトレンチゲート４の上面４ａに対して下げる。即ち、酸化珪素によって覆われたトレンチゲート４の上面４ａが、ソース領域となる第３半導体層２ｃの表面即ち半導体基板主面と同等若しくはそれよりも高く形成されることになる。この状態を図１０及び図１９に示す。この後、酸化によりエッチングダメージを除去すると共に前記ゲート絶縁膜５，絶縁膜１７を強化する酸化膜１７ａを形成する。この状態を図２０に示す。

次に、酸化珪素からなる絶縁膜１２ｃを形成した後、絶縁膜１２ｃの上に多結晶珪素膜を堆積させ、この多結晶珪素膜にｐ型の不純物の導入を行ない、フィールド絶縁膜３の矩形部分上にゲート電極９の多結晶珪素膜９ａを囲む同心環状にパターニングする。絶縁膜１２ｃは、このパターニングの際、トレンチゲート４及びゲート配線６がパターニングされるのを防ぐエッチングストッパとして作用する。その後、ｎ＋型半導体領域１２ａを例えばイオン注入によって形成し、ｎ＋型半導体領域１２ａとｐ型半導体領域１２ｂとが交互に同心環状に形成された保護ダイオード１２を形成する。この状態を図１１及び図２２に示す。

次に、エピタキシャル層２の全面にｐ型不純物（例えばボロン）のイオン打込みを行ない、１１００℃程度の１％Ｏ_２を含む窒素ガス雰囲気中にて約１００分程度の拡散処理を行い、チャネル形成領域となるｐ型の第２半導体層２ｂを形成する。続いて、ｎ型不純物（例えばヒ素）を選択的にイオン打込みして、９５０℃程度の１％Ｏ_２を含む窒素ガス雰囲気中にて約３０分程度のアニール処理を行ない、ソース領域となる第３半導体層２ｃを形成する。そして、これらの不純物導入が行なわれないエピタキシャル層２の深部、具体的には第２半導体層２ｂと半導体基体１との間に位置するエピタキシャル層２が、ドレイン領域として機能する第１半導体層２ａとなる。なお、ｎ＋型半導体領域１２ａは、第１半導体層２ａと同じイオン打込みのプロセスで行なうことにより、工程数を低減してもよい。この状態を図１２及び図２１に示す。

このように、半導体基板を後退させて、半導体基板主面２ｄをトレンチゲート４の上面４ａに対して下げた後、イオン打込みにより、チャネル形成領域となる第２半導体層２ｂとソース領域とになる第３半導体層２ｃとを形成しているので、半導体基板２内において深さ方向のプロファイル及び第２半導体層２ｂ，第３半導体層２ｃの深さを正確に制御できるので、第２半導体層２ｂ，第３半導体層２ｃを薄くするシャロー化を進めることができる。即ち、第２半導体層２ｂの深さを正確に制御できるので、チャネル長を正確に制御することができる。
次に、半導体基板主面上の全面に、例えばＢＰＳＧ膜を５００ｎｍ程度堆積させ、層間絶縁膜７を形成する。
次に、ＣＨＦ_３ガスを用いた異方性ドライエッチング処理を施し、層間絶縁膜７に、ソース領域となる第３半導体層２ｃ，ゲート配線６，ソースガードリング半導体領域１３ａ，保護ダイオード１２の接続領域を露出させる開口ＣＨを設け、この開口内を含む半導体基板主面上の全面に例えばシリコンを含むアルミニウムからなる導電膜（金属膜）を形成し、この金属膜をパターニングして、ゲートガードリング８，ゲート電極９，ソース配線１０，ソースガードリング１３を形成する。この状態を図１２に示す。

コンタクト層１１に関して、従来は、半導体基板主面表面から第２半導体層２ｂに達するコンタクト層１１を形成し、このコンタクト層１１及びその周囲の第３半導体層２ｃにソース配線１０を接続していた。これに対して本実施の形態では、先ず、図２３に示すように第２半導体層２ｂに達する開口ＣＨをエッチングによって形成し、図２４に示すようにこの開口ＣＨによって露出した第２半導体層２ｂに直接ボロン等のｐ型不純物を導入する。この構成によってｐ型のコンタクト層１１が深く形成されるため、アバランシェ耐量が向上する。ソース形成の際にコンタクト層１１を覆うマスクが不要となるため、ホトレジスト工程が削減される。一方、ＩＣ化により、他の開口ＣＨでコンタクト部にコンタクト層１１が不必要な場合には、そのコンタクトを覆う別マスクを用いることにより、容易にソース配線１０が電気的に接続される開口ＣＨにのみコンタクト層１１を有するデバイスを作成できる。

また、その後、図２５に示すように本実施の形態では、前記開口ＣＨからの不純物導入後に、層間絶縁膜７の酸化珪素を半導体基板主面の珪素に対して選択的に除去するエッチングを行ない、開口ＣＨに対して自己整合で第３半導体層２ｃ表面を露出させる。図２６に示すようにこの構成によって第３半導体層２ｃとソース配線１０との接触面積が拡大するため、接続抵抗を低減することができる。

次に、例えばソースガスの主体としてテトラエトキシシラン（ＴＥＯＳ）ガスを用いたプラズマＣＶＤによる酸化珪素膜にポリイミドを塗布積層し、半導体基板主面の全面を覆う保護絶縁膜１５を形成し、この保護絶縁膜１５にゲート電極９及びソース配線１０の前記接続領域を露出させる開口を形成し、ｎ＋型半導体基体１の裏面に研削処理を施し、この裏面に例えば蒸着によりニッケル，チタン，ニッケル，銀を順次積層したドレイン電極１４を形成して、図３に示す状態となる。

なお、本実施の形態では電界緩和部としてｐ型ウエル１４を矩形環状に設けたが、電界緩和部としては、例えばフィールド絶縁膜３に開口を設けて、この開口から不純物を導入して、フィールド絶縁膜下にｐ型ウエル１４が環状に点在する構成としてもよい。この構成ではゲート配線６の形成後に電界緩和部を形成することができる。

（実施の形態２）
図２８及び図２９に、本願発明の他の実施の形態を示す。
本実施の形態は、半導体基板２のエッチングにより、半導体基板主面２ｄをトレンチゲート４の上面４ａに対して下げる工程が、前記実施の形態とは異なる。他の工程は前記実施の形態と実質的に同様なのでその説明は省略する。

以下、本実施の形態の半導体装置の製造方法を図２８及び図２９を用いて説明する。
前記実施の形態の図１８に示す工程の後、図２８に示すように、トレンチゲート４上の絶縁膜１７上に、例えばホトレジスト膜３０を形成する。
次に、ホトレジスト膜３０をマスクにして、等方性エッチングにより、絶縁膜５，１７に対して半導体基板２を選択的にエッチングすることで、半導体基板の主面２ｄをトレンチゲート４の上面４ａに対して下げる。この状態を図２９に示す。
このように、絶縁膜１７上のホトレジスト膜３０をマスクにして、半導体基板表面を後退させることにより、増速酸化で形成された弱い絶縁膜１７を保護して、Ｓｉエッチングガスがトレンチゲート４に進入し、トレンチゲート４がエッチングされるのを防止する。
ホトレジスト膜３０を除去した後、絶縁膜１７ａを形成する前記実施の形態の図２０以降の工程と同様の工程により、半導体装置が形成される。
本実施の形態によれば、半導体基板表面を後退させる半導体基板２のエッチングにおいて、弱い絶縁膜１７を保護し、トレンチゲート４がエッチングされるのを防止することができるので、半導体装置の信頼性を向上させることができる。

以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
例えば本発明は、パワーＭＩＳＦＥＴ以外にも、ＩＧＢＴ（Integrated Gate Bipolar Transistor）等にも適用が可能である。

本発明の一実施の形態である半導体装置を示す平面図である。 本発明の一実施の形態である半導体装置の要部を示す平面図である。 図２中のａ‐ａ線に沿った部分縦断面図である。 本発明の一実施の形態である半導体装置の要部を製造工程毎に示す縦断面図である。 本発明の一実施の形態である半導体装置の要部を製造工程毎に示す縦断面図である。 本発明の一実施の形態である半導体装置の要部を製造工程毎に示す縦断面図である。 本発明の一実施の形態である半導体装置の要部を製造工程毎に示す縦断面図である。 本発明の一実施の形態である半導体装置の要部を製造工程毎に示す縦断面図である。 本発明の一実施の形態である半導体装置の要部を製造工程毎に示す縦断面図である。 本発明の一実施の形態である半導体装置の要部を製造工程毎に示す縦断面図である。 本発明の一実施の形態である半導体装置の要部を製造工程毎に示す縦断面図である。 本発明の一実施の形態である半導体装置の要部を製造工程毎に示す縦断面図である。 本発明の一実施の形態である半導体装置の要部を製造工程毎に示す縦断面図である。 本発明の一実施の形態である半導体装置の要部を製造工程毎に示す部分拡大縦断面図である。 本発明の一実施の形態である半導体装置の要部を製造工程毎に示す部分拡大縦断面図である。 本発明の一実施の形態である半導体装置の要部を製造工程毎に示す部分拡大縦断面図である。 本発明の一実施の形態である半導体装置の要部を製造工程毎に示す部分拡大縦断面図である。 本発明の一実施の形態である半導体装置の要部を製造工程毎に示す部分拡大縦断面図である。 本発明の一実施の形態である半導体装置の要部を製造工程毎に示す部分拡大縦断面図である。 本発明の一実施の形態である半導体装置の要部を製造工程毎に示す部分拡大縦断面図である。 本発明の一実施の形態である半導体装置の要部を製造工程毎に示す部分拡大縦断面図である。 本発明の一実施の形態である半導体装置の要部を製造工程毎に示す部分拡大縦断面図である。 本発明の一実施の形態である半導体装置の要部を製造工程毎に示す部分拡大縦断面図である。 本発明の一実施の形態である半導体装置の要部を製造工程毎に示す部分拡大縦断面図である。 本発明の一実施の形態である半導体装置の要部を製造工程毎に示す部分拡大縦断面図である。 本発明の一実施の形態である半導体装置の要部を製造工程毎に示す部分拡大縦断面図である。 本発明の一実施の形態である保護ダイオードの設けられたＭＩＳＦＥＴの等価回路図である。 本発明の他の実施の形態である半導体装置の要部を製造工程毎に示す部分拡大縦断面図である。 本発明の他の実施の形態である半導体装置の要部を製造工程毎に示す部分拡大縦断面図である。

符号の説明

１…半導体基体、２…エピタキシャル層、２ａ…第１半導体層（ドレイン領域）、２ｂ…第２半導体層（チャネル形成領域）、２ｃ…第３半導体層（ソース領域）、３…フィールド絶縁膜、４…トレンチゲート、５…ゲート絶縁膜、６…ゲート配線、７…層間絶縁膜、８…ゲートガードリング、９…ゲート電極、１０…ソース配線、１１…コンタクト層、１２…保護ダイオード、１３…ソースガードリング、１４…ウエル、１５…保護絶縁膜、１６…ドレイン電極、１７…絶縁膜。

Claims (13)

1. ＭＩＳＦＥＴを含む半導体装置の製造方法であって、
   （ａ）主面上に第１導電型を有する第１半導体層が形成された半導体基板を準備する工程と、
   （ｂ）前記第１半導体層上に、前記ＭＩＳＦＥＴのゲート絶縁膜を形成する工程と、
   （ｃ）前記ゲート絶縁膜上に、前記ＭＩＳＦＥＴのゲート電極を形成する工程と、
   （ｄ）前記第１半導体層内に、前記第１導電型と逆の第２導電型を有する前記ＭＩＳＦＥＴのベース領域を形成する工程と、
   （ｅ）前記第１半導体層の表面付近であって、前記ベース領域内に、前記第１導電型を有する前記ＭＩＳＦＥＴのソース領域を形成する工程と、
   （ｆ）前記ゲート電極及びソース領域上に層間絶縁膜を形成する工程と、
   （ｇ）前記工程（ｆ）の後、前記層間絶縁膜及び第１半導体層内にコンタクトホールを形成し、前記ソース領域の側壁を露出させる工程と、
   （ｈ）前記工程（ｇ）の後、前記層間絶縁膜の側壁をエッチングすることで前記コンタクトホールを拡大し、前記ソース領域の上面を露出させる工程と、
   （ｉ）前記工程（ｈ）の後、前記ソース領域の側面及び上面、前記ベース領域と接触し、かつ電気的に接続されるように、前記コンタクトホール内及び前記層間絶縁膜上にソース配線を形成する工程と、
   （ｊ）前記半導体基板の裏面にドレイン電極を形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法であって、前記工程（ｈ）の後、前記層間絶縁膜内の前記コンタクトホールの幅は、前記第１半導体層内の前記コンタクトホールの幅よりも大きくなることを特徴とする半導体装置の製造方法。
3. 請求項１に記載の半導体装置の製造方法であって、前記工程（ｈ）において、前記層間絶縁膜は選択性エッチングによってエッチングされることを特徴とする半導体装置の製造方法。
4. 請求項１に記載の半導体装置の製造方法であって、前記工程（ｇ）の後、前記ベース領域に前記第２導電型を有する不純物を導入することでソースコンタクト層を形成することを特徴とする半導体装置の製造方法。
5. 請求項１に記載の半導体装置の製造方法であって、前記第１半導体層はエピタキシャル成長法によって形成されることを特徴とする半導体装置の製造方法。
   
6. トレンチゲート型ＭＩＳＦＥＴを含む半導体装置の製造方法であって、
   （ａ）第１導電型を有する第１半導体層が形成された半導体基板を準備する工程と、
   （ｂ）前記第１半導体層の主面に、前記ＭＩＳＦＥＴのゲート用トレンチを形成する工程と、
   （ｃ）前記ゲート用トレンチの内壁に、前記ＭＩＳＦＥＴのゲート絶縁膜を形成する工程と、
   （ｄ）前記ゲート絶縁膜上に、前記ＭＩＳＦＥＴのゲート電極を形成する工程と、
   （ｅ）前記第１半導体層内に、前記第１導電型と逆の第２導電型を有する前記ＭＩＳＦＥＴのベース領域を形成する工程と、
   （ｆ）前記第１半導体層の表面付近であって、前記ベース領域内に、前記第１導電型を有する前記ＭＩＳＦＥＴのソース領域を形成する工程と、
   （ｇ）前記ゲート電極及びソース領域上に層間絶縁膜を形成する工程と、
   （ｈ）前記工程（ｇ）の後、前記層間絶縁膜及び第１半導体層内にコンタクトホールを形成し、前記ソース領域の側壁を露出させる工程と、
   （ｉ）前記工程（ｈ）の後、前記層間絶縁膜の側壁をエッチングすることで前記コンタクトホールを拡大し、前記ソース領域の上面を露出させる工程と、
   （ｊ）前記工程（ｉ）の後、前記ソース領域の側面及び上面、前記ベース領域と接触し、かつ電気的に接続されるように、前記コンタクトホール内及び前記層間絶縁膜上にソース配線を形成する工程と、
   （ｋ）前記半導体基板の裏面にドレイン電極を形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
7. 請求項６に記載の半導体装置の製造方法であって、前記工程（ｉ）の後、前記層間絶縁膜内の前記コンタクトホールの幅は、前記第１半導体層内の前記コンタクトホールの幅よりも大きくなることを特徴とする半導体装置の製造方法。
   
8. ＭＩＳＦＥＴを含む半導体装置であって、
   （ａ）第１導電型を有する第１半導体層が形成された半導体基板と、
   （ｂ）前記第１半導体層上に形成された、前記ＭＩＳＦＥＴのゲート絶縁膜と、
   （ｃ）前記ゲート絶縁膜上に形成された、前記ＭＩＳＦＥＴのゲート電極と、
   （ｄ）前記第１半導体層内に形成された、前記第１導電型と逆の第２導電型を有する前記ＭＩＳＦＥＴのベース領域と、
   （ｅ）前記第１半導体層の表面付近であって、前記ベース領域内に形成された、前記第１導電型を有する前記ＭＩＳＦＥＴのソース領域と、
   （ｆ）前記ゲート電極及びソース領域上に形成された層間絶縁膜と、
   （ｇ）前記層間絶縁膜及び第１半導体層内に形成されたコンタクトホールと、
   （ｈ）前記コンタクトホール内及び前記層間絶縁膜上に形成されたソース配線と、
   （ｉ）前記半導体基板の裏面に形成されたドレイン電極と、
   を有し、
   前記コンタクトホールは前記第１半導体層内に形成された第１部分と前記層間絶縁膜内に形成された第２部分からなり、
   前記第２部分の幅は前記第１部分より大きく、
   前記ソース配線は前記ソース領域の側面及び上面、前記ベース領域と接触し、かつ電気的に接続されていることを特徴とする半導体装置。
9. 請求項８に記載の半導体装置であって、前記第１半導体層はエピタキシャル成長法によって形成されていることを特徴とする半導体装置。
10. 請求項８に記載の半導体装置であって、前記ベース領域内に前記第２導電型を有し、かつ前記ベース領域よりも不純物濃度の高いソースコンタクト層が形成されていることを特徴とする半導体装置。
    
11. トレンチゲート型ＭＩＳＦＥＴを含む半導体装置であって、
    （ａ）第１導電型を有する第１半導体層が形成された半導体基板と、
    （ｂ）前記第１半導体層の主面に形成された前記ＭＩＳＦＥＴのゲート用トレンチと、
    （ｃ）前記ゲート用トレンチの内壁に形成された、前記ＭＩＳＦＥＴのゲート絶縁膜と、
    （ｄ）前記ゲート絶縁膜上に形成された、前記ＭＩＳＦＥＴのゲート電極と、
    （ｅ）前記第１半導体層内に形成された、前記第１導電型と逆の第２導電型を有する前記ＭＩＳＦＥＴのベース領域と、
    （ｆ）前記第１半導体層の表面付近であって、前記ベース領域内に形成された、前記第１導電型を有する前記ＭＩＳＦＥＴのソース領域と、
    （ｇ）前記ゲート電極及びソース領域上に形成された層間絶縁膜と、
    （ｈ）前記層間絶縁膜及び第１半導体層内に形成されたコンタクトホールと、
    （ｉ）前記コンタクトホール内及び前記層間絶縁膜上に形成されたソース配線と、
    （ｊ）前記半導体基板の裏面に形成されたドレイン電極と、
    を有し、
    前記コンタクトホールは前記第１半導体層内に形成された第１部分と前記層間絶縁膜内に形成された第２部分からなり、
    前記第２部分の幅は前記第１部分より大きく、
    前記ソース配線は前記ソース領域の側面及び上面、前記ベース領域と接触し、かつ電気的に接続されていることを特徴とする半導体装置。
12. 請求項１１に記載の半導体装置であって、前記第１半導体層はエピタキシャル成長法によって形成されていることを特徴とする半導体装置。
13. 請求項１１に記載の半導体装置であって、前記ベース領域内に前記第２導電型を有し、かつ前記ベース領域よりも不純物濃度の高いソースコンタクト層が形成されていることを特徴とする半導体装置。

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