CZ62997A3 - Process for producing gated semiconductor device mos with limited number of masks - Google Patents

Process for producing gated semiconductor device mos with limited number of masks Download PDF

Info

Publication number
CZ62997A3
CZ62997A3 CZ97629A CZ62997A CZ62997A3 CZ 62997 A3 CZ62997 A3 CZ 62997A3 CZ 97629 A CZ97629 A CZ 97629A CZ 62997 A CZ62997 A CZ 62997A CZ 62997 A3 CZ62997 A3 CZ 62997A3
Authority
CZ
Czechia
Prior art keywords
regions
layer
diffusion regions
silicon substrate
etching
Prior art date
Application number
CZ97629A
Other languages
English (en)
Inventor
Daniel M Kinzer
Original Assignee
Int Rectifier Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Int Rectifier Corp filed Critical Int Rectifier Corp
Publication of CZ62997A3 publication Critical patent/CZ62997A3/cs

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41716—Cathode or anode electrodes for thyristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66363—Thyristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Thyristors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Thin Film Transistor (AREA)
  • Non-Volatile Memory (AREA)
  • Control Of Multiple Motors (AREA)
  • Measuring Fluid Pressure (AREA)
  • Bipolar Transistors (AREA)

Description

Způsob výroby hradlovaného polovodičového zařízení MOS s omezeným počtem masek
Oblast techniky
Tento vynález se týká způsobu výroby výkonového hradlovaného zařízení MOS (polovodiče s vrstvou kysličníku křemíku), konkrétněji se týká nového způsobu výroby těchto zařízení prostřednictvím postupu používájícího omezený počet masek a pouze jeden krok kritického soukrytování masek.
Dosavadní stav techniky
Hradlovaná zařízení MOS jsou dané technice dobře známa a obsahují taková zařízení jako výkonové MOSFETy, takové jako výkonový MOSFET znázorněný v patentu US 5 008 725, stejně jako výkonové IGBT, takové jako znázorněný v přihlášce pořadového č. 07/521 výkonový IGBT 177, podané 9.
května, 1990 (nyní vzaté zpět) a v její pokračovací žádosti pořadového č.08/041 136, podané 30. března, 1993 (nyní znova podané, 30, 316 112 ,) , referencí. hradlované a podobně.
září, 1994, jako přihláška pořadového č. 08/ jejichž předmět je v tomto materiálu zapracován
Hradlovaná zařízení MOS rovněž obsahují tyristory MOS, hradlová vypínací zařízení
Výrobní postupy takovýchto zařízení obsahují množství fotolitografických maskovacích kroků a kritických kroků soukrytování masky, jež každý vyžadují dodatečný výrobní čas a náklady, a jež každý produkují možné zdroje závad zařízení. Omezení množství masek a kroků soukrytování nezbytných pro výrobu takového zařízení je žádoucí a zvyšuje produkci a snižuje výrobní náklady.
Patent US 5 302 537 uvádí způsob výroby výkonového
MOSFETu, ve kterém je formován otvor středem zdrojového regionu a do podkladového regionu báze. Metalizace vstupuje do tohoto otvoru a spojuje dohromady daný zdroj a bázi. Avšak tyto regiony jsou spojeny pouze v obvodových > oblastech, jimiž jsou stěny daného otvoru. Takto je v podmínkách masové výroby obtížné formovat nízkoodporový a spolehlivý kontakt mezi zdrojem a bází.
Tento vynález zajišťuje nový výrobní způsob (či postup), který omezuje počet masek potřebných pro výrobu hradlovaného výkonového zařízení MOS na tři.
Podstata vynálezu
V souladu s tímto vynálezem, a pro zařízení s kanálem N, první maska definuje těleso typu P každé z buněk tohoto uspořádaný uvnitř topologie zařízení jako celulární. Je zařízení, stejně jako zdrojový region tohoto tělesa typu P. Všimněte si, že může být vzájemně se prolínající stejně třeba si rovněž všimnout, že region tělesa se někdy nazývá kanálovým regionem buňky MOSFET. Pak je použita druhá maska, jež je soukryta s malou středovou plochou nad regiony N* každé z daných buněk či proužků tohoto zařízení a anizotropní leptání kysličníku formuje otvory ve vrstvě kysličníku pokrývající zařízení, křemíku. Následuje anizotropní mělký otvor v povrchu jež dosahuje na povrch leptání křemíku, jež vystředěný na aby procházel způsobuje regionech regiony N* a dosahuje podkladové kanály typu P~ či regiony tělesa (kostry). Soukrytí druhé masky, kterou je kontaktní křemíku,
NTento otvor je dost hluboký může být nějaký kov, je (nebo plátku, v němž je maska, je jediným kritickým soukrytím v tomto postupu.
Toto anizotropní leptání křemíku je pak následováno izotropním leptáním, které podleptává hradlový kysličník a ochranný oxid nad hradlovým oxidem, čímž exponuje ramena v křemíkovém povrchu daného čipu, jež obklopují vyleptané otvory do buňkových regionů N^.
Poté, vodivá vrstva, jíž nanesena přes povrch daného čipu obsažena mnohost takových čipů) a daný kov vyplňuje otvory skrze region N*, čímž dochází ke kontaktování podkladových regionů tělesa P, a rovněž překrývá ramena obklopující zdrojové regiony N+ na povrchu křemíku. Následně, je vytvořen dobrý kontakt ke zdroji N* a k podkladovému regionu P. Všimněte si, že tento kontakt mezi podkladovým regionem tělesa P* a zdrojovým regionem je žádoucí ke zkratování obvodu pasivního transistoru NPN, jenž se průvodně objevuje v každé struktuře buňky hradlovaného zařízení MOS. Třetí maska se používá ke vzorování daného kovu, následovaného slinováním a metalizací zadní stěny, je omezen pouze na tři maskovací kritickým soukrytím u kontaktní masky.
V alternativním postupu, aby
Tudíž, výrobní postup kroky, s pouze jedním se zdokonalil pokrytí kontaktního kovu přes podkladový hradlový krok oxid a nízkoteplotní oxid, krok leptání křemíku popsaný výše prvé, plochy oxidu izotropně leptané větší než otvor fotorez i stu. stěnu oxidu, používá stínovou masku fotorezistu. Za s nízkou teplotou a hradlového oxidu k exponování plochy povrchu křemíku
Toto leptání ponechá poněkud zkosenou boční V dalším kroku je provedeno anizotropní plazmové leptání používající fotorezistu jako stínové masky pomocí plazmového leptání CLz dobře známého způsobu. Tento postup vyleptá otvor skrze zdroj N* do báze P*, se stejnou plochou jako je otvor fotorezistu. Tudíž, část původního kontakt mezi elektrodami.
žádoucí může blokovací napětí, používat řady
Takové struktury může být povrchu N* zůstává vystavena k přijetí aluminiového kontaktního kovu.
Aby se toto zařízení dokončilo, je nezbytné zajistit hradlovým kovem a hradlovými polysilikonovými Toho se dosahuje ve stejném maskovacím kroku jako kontaktu do regionů zdroje a tělesa. To znamená, že v polysilikonu bude vyleptán otvor simultánně s otvorem v křemíku. Je tudíž nezbytné řídit hloubku leptání křemíku tak, že je exponován region tělesa P*, ale část polysilikonové vrstvy zůstává.
Rovněž je nezbytné zajistit strukturu hrany (okraje na styku ploch) schopnou vydržet Přednostní struktura hrany polysi1 ikonových prstenců a mezer, dosaženo zkratováním každého polysi 1 ikonového prstence do difúzí v přilehlé mezeře na straně aktivní plochy.
Ještě dalšího charakteristického rysu tohoto vynálezu je dosaženo pomocí zasazení implantátu s tlustým tělesem do téhož okna jako zdroj, ale hlouběji než zdroj. Toto umožňuje aby byl zdroj téměř úplně obklopen tlustě legovaným regionem tělesa. To zabraňuje zhroucení proražením stejně jako rozptylu zdroj-kolektor, a rovněž zajišťuje dráhu s extrémně nízkým odporem v tělese od okraje každé buňky do kontaktní plochy ve středu. Parametry difúze mohou být nastaveny tak, aby byl ponechán pouze malý, tence legovaný region tělesa bezprostředně přilehlý k povrchu, který formuje kanál inverze.
Jako další ztvárnění může být formován pomocí tohoto vynálezu, region tělesa jediného implantátu a jednotky prostřednictvím implantování regionu tělesa do první hloubky asi tak hluboké či hlubší, než je zdroj, a posléze implantováním regionu zdroje do mělčí hloubky. Oba implantáty jsou provedeny pomocí použití stejného okna masky. Tyto dva regiony jsou posléze žíhány a tudíž šířeny, žíháním regionu tělesa po dobu tří hodin při asi 975°C, za účelem dosažení hloubky asi 1-2 mikronů, zatímco region zdroje je žíhán po asi jednu hodinu při 975°C k dosažení hloubky jenom asi 0,3 mikronů. Tudíž, úplná buňka může být zformována použitím pouze dvou implantátů. Posléze může být výrobní postup ukončen tak jak bylo popsáno dříve.
V dalším ztvárnění je proveden implantát tlustého přívodu báze skrze okno kontaktu namísto oknem polysi 1 ikonu. Toto je provedeno potom, co byl v křemíku vyleptán otvor k vystavení regionu tělesa a před tím, než je kov nanesen na daný plátek. Stojí za povšimnutí, že před metalizací k dosažení nízkého kontaktního odporu mezi kovem a regiony tělesa není vyžadováno žádné žíhání. To je kvůli tomu, že slinutý kov při asi 420°C je dostatečný k aktivaci dosti legovací látky, a tato teplota je dosti nízká aby byla tolerována po tom, co je daný kov nanesen.
Jiné charakteristické rysy a výhody tohoto vynálezu se stanou zřejmými z následujícího popisu vynálezu, který se vztahuje k příslušným doprovodným výkresům.
Přehled obrázků na výkresech
Obr. 1 - znázorňuje příčný řez částí čipu uvnitř plátku křemíku potom, co na něm byla zformována vrstva oxidu, polysilikonu a vrstva fotorezistu.
Obr. 2 - znázorňuje pohled na zařízení či strukturu z Obr.
1, potom co byl ve vrstvě fotorezistu proveden první maskovací krok za účelem vytvoření mnohosti štěrbin či otvorů symetrického uspořádání.
Obr. 3 - znázorňuje strukturu z Obr. 2, zobrazující odstranění regionů polysilikonu a hradlového oxidu, jež jsou vystaveny otvory ve vrstvě fotorezistu.
Obr. 4 - znázorňuje strukturu z Obr. 3 následující krok implantace regionu P* skrze okna v polysilikonu.
Obr. 5 - znázorňuje strukturu z Obr. 4 potom, co byl odstraněn fotorezist a šířen implantát P* ke zformování slaběji legovaného hlubokého regionu P.
Obr. 6 - je podobný Obr. 5, ale znázorňuje implantování vrstev P* a Ν'1 implantováním skrze maskovací otvory definované polysi1 ikonovou propustí.
Obr. 7 - znázorňuje strukturu z Obr. 6 po nanesení oxidu s nízkou teplotou přes povrch zařízení a po kroku zasazení dovnitř implantovaných regionů P^ a H* z Obr. 6.
Obr. 8 - znázorňuje strukturu z Obr. 7 po druhém maskovacím kroku, jenž otevírá centrální otvor nad každým regionem N* v plátku a po anizotropním leptání podkladového oxidu s nízkou teplotou a polysilikonu na povrch křemíkového plátku.
Obr. 9 - znázorňuje strukturu z Obr. 8, po anizotropním leptání křemíku ke zformování proříznutí prohlubně skrze vrstvy N*, následovaném izotropním leptáním oxidu, jež podleptává oxid s nízkou teplotou a hradlové oxidy.
Obr. 10 - znázorňuje strukturu z Obr. 9, po odstranění fotorezistu a nanesení kovu zdroje jako je aluminium.
Obr. 11 - znázorňuje úpravu postupu, jež může být použita ke zdokonalení pokrytí stupně, v němž je, po kroku na Obr. 7, izotropní leptání oxidu s nízkou teplotou.
Obr. 12 - znázorňuje strukturu z Obr. 10, po kroku kterým je provedeno leptání křemíku za použití fotorezistu jako stínové masky.
Obr. 13 - znázorňuje strukturu z Obr. 12, po odstranění fotorezistu a metalizování této struktury se zdokonaleným pokrytím.
Obr. 14 - znázorňuje zdokonalení postupu, v němž po kroku z Obr. 3, jsou skrze otvory formovaná první maskou formovány implantát N* a implantát P*.
Obr. 15 - znázorňuje strukturu z Obr. 14, po přechodovém žíhání, jež formuje buňky či pruhy mající regiony těles P* a zdrojů N* se strukturou, která je dokončena kroky před tím popsanými.
Obr. 16 - znázorňuje další ztvárnění tohoto vynálezu, ve kterém je difúze P+ formována skrze kontaktní masku.
Příklady provedení vynálezu
Následující popis vynálezu popisuje výrobu kanálem N.
masek může přednostních ztvárnění tohoto výkonového zařízení MOSFET s Avšak k použití téhož postupu s omezeným počtem být užita jakákoli vhodná přechodová modifikace pro výrobu jakéhokoli hradlovaného zařízení MOS jako je IGTB či hradlovaný tyristor MOS ať s kanálem N či kanálem P. Na těchto výkresech není výslovně znázorněna specifická topologie, přednostně znázorněny v příslušné technice tak použitelný na úhelníkovou strukturu ale poznamenává se, ze šestiúhelníkových v patentu že použitá topologie je buněk, takových jaké jsou US 5 008 725. Avšak kvalifikovaným je zřejmé, že tento postup je stejně struktury mající jakoukoli mnohojako jsou čtvercové nebo obdélníkové na vzájemně se zařízeni zakončení běžně povšimnuto, že není znázorněna, ale používaná pro buňky, ať odsazené nebo v řadě, stejně jako prolínající struktury. Mělo by být dále struktura zakončení daného mohou zde být také použita jakákoli hradlovaná zařízení MOS.
Odkazuje nejdříve na Obr. 1, je velmi malá část plátku či čipu (integrovaného obvodu), jenž má opakující se strukturu, z níž je znázorněno v průřezu pouze několik prvků. Plátek může být jakékoli žádoucí velikosti a je dělen do mnohosti čipů. V popise přednostních zde znázorněna jenom ztvárnění tohoto vynálezu jsou pojmy čip a plátek občas vzájemně zaměnitelné.
Obr. 1 znázorňuje plátek mající těleso N~ 30 s monokrystalickým křemíkem. Těleso N~ 30 může být epitaxně formovanou vrstvou na vršku podkladu (dále substrátu) N* (není znázorněn). Kolektorový (či anodový) kontakt může být připojen k substrátu N* a může být k dispozici pro připojení k oběma povrchům daného čipu. Epitaxiálně formované těleso bude mít tloušťku a rezistivitu závisející na průrazném napětí nakonec zformovaného zařízení.
Prvním krokem v postupu tohoto vynálezu je zformování izolační vrstvy 31 na vršku křemíku 30, kde vrstva 31 může být tepelně taženým kysličníkem křemičitým s tloušťkou od 200 do 1 500 angstromů, v závislosti na žádoucím průrazovém napětí následně zformovaného zařízení. Vrstva oxidu 31 je pak pokryta, zase, vrstvou polysilikonu 32., jenž může mít tloušťku, například, 7 500 angstromů a je formována jakýmkoli žádoucím způsobem. Přednostně je polysilikon silně legován arsenem anebo následným krokem dotace příměsi CVD. Na vršku vrstvy polysilikonu 32 je pak zformována vhodná vrstva fotorezistu 33.
Jak je dále znázorněno na Obr. 2, fotorezist 33 již byl tvarován pomocí vhodného fotolitografického maskovacího kroku a jsou zformována otevření 34 a 35 skrze fotorezist k povrchu vrstvy polysilikonu 32 . Pokud je zvolena celulární topologie, každé z otevření 34 a 35 může být jedno z mnoha tisíců identických symetrických otevření, jež mají jakoukoli žádoucí mnohoúhelníkovou konfiguraci takovou jako je šestiúhelník nebo čtverec, jež budou mít rozměr ze strany ke straně asi 5-10 mikronů a centrem rozteče k vystředění, což závisí na napětí a kapacitě fotolitografie. Všimněte si však, že otevření 34 a 35 by mohla být rovněž paralelní protažené proužky, pokud bude zvolenou topologií vzájemně se prolínající topologie.
2, polys i 1 ikonu, anizotropní
Po zformování otvorů ve vrstvě fotorezistu 33 na Obr. je použito anizotropní leptání k leptání exponovaného jak je znázorněno na Obr. 3. Přednostně by leptání polysilikonu nemělo podleptat fotorezist, protože plocha následného implantátu by měla být přednostně definována pomocí polysilikonu a ne fotorezistem. Leptání je dostatečně selektivní, aby se zastavilo před odstraněním hradlového oxidu kdekoli na plátku. Boční stěna polysilikonu by měla být tak blízko kolmici jak jen to je možné, což je důležité k přesnému definování regionu implantování tlustého tělesa.
Poté může být odstraněn exponovaný kysličník křemičitý, je-li to žádoucí, pomocí izotropního mokrého leptání. Anizotropní a izotropní leptání, jež se používají, jsou ta dobře známá těm, kdo mají běžnou kvalifikaci a pro tyto nekritické kroky může být zvoleno jakékoli leptání. Všimněte si však, že v tomto kroku v postupu je rovněž možné oxid intaktní a provést následné ponechat hradlový implantační postupy tímto tenkým hradlovým oxidem.
Poté, a jak je uvedeno implantování použitím boru dávku 3-8E13 při energii s dostatečně vysokou energií k průniku na Obr
4, je provedeno jako druhu implantování mající asi 80 kV. Toto implantování formuje regiony 40 a 41 typu P pod spodní částí exponovaných otvorů fotorezistu 33 a oxidu 31.
Po této operaci a jak je znázorněno na Obr. 5, fotorezist 33 je odstraněn a P* implantáty 40 a 41 jsou šířeny (buzeny, hnány) při teplotě 1175°C po dobu 30-60 minut k dosažení hloubky 1,0-2,0 mikronů. Konstruktérem by mohly být zvoleny jiné energie implantace, v závislosti na typu zařízení, jež si přeje zformovat.
V dalším kroku zpracování, znázorněném na Obr. 6, je skrze okna 34 a 35 implantována relativně vysoká dávka arsenu či fosforu, například 1E16, při energii implantace asi 120 kEV.
kyslíkem
Tloušťka
Může následovat difúzní krok. Například, pokud je použitým druhem arsen, může být hnán při 975°C po asi jednu hodinu. Během této doby naroste tenký oxid (neznázorněn) na bočních stěnách polysilikonu k upouzdření polysilikonu před nanesením oxidu s nízkou teplotou. Poté je implantován bor P* skrze okna 34 a 35 v dávce asi 1E15V a energií implantace od 80 do 120 kEV. Daná vrstva N* 50 bude mělčí než vrstva P* 51 o velikost zvolenou konstruktérem a určenou příslušnými použitými druhy a dávkami.
Potom, a jak je znázorněno na Obr. 7, je nanesena vrstva 60 oxidu s nízkou teplotou (dále LTO) na vršek povrchu plátku na Obr. 6 do tloušťky od 0,6 až 0,8 mikronu. Podmínky nanesení LTO využívají reakci rozkladu silanu při asi 425°, takto formujíce vrstvu 60 LTO. je zvolena za účelem minimalizace překrývání kapacitance hradlo-zdroj a zkratů, při současném umožnění příhodného vzorování a dobrého pokrytí stupně.
Po usazení vrstvy LTO 60., jsou N'*' a P+ regiony 50. a 51 šířeny při teplotě asi 975° po dobu asi 30 minut. Tyto přechody pak běží do hloubek asi 0,3 mikronu u regionu N* a 1 mikronu u regionu P*. Prováděním této operace po usazení vrstvy LTO 60, vrstva LTO se za těchto podmínek rovněž zhustí.
Je povšimnuto, že tato operace vyprodukovala u dvou znázorněných buněk prstencové kanálové regiony 55 a 56.. Tyto leží pod příslušnými segmenty vrstvy jež definuje polysi1 ikonové hradlo pro jsou invertovatelné na základě připojení kanálové regiony polysilikonu 32, každou buňku, a potenciálu hradla k vrstvě polysilikonu 32. Vrstva polysilikonu 32 bude mít mřížkovou konfiguraci mezi buňkami, jestliže budou mít buňky mnohoúhelníkovou strukturu. Tato mřížka bude, na svých okrajích či stranách, ležet přes podkladové kanálové regiony uvnitř těchto buněk.
Patřičný legovaní látce výběr difúzních parametrů bude bránit P* dosáhnout povrchové kanálové regiony v dostatečném množství aby se podstatně změnilo prahové být navržen, s pečlivými řízením, částečně k legování vrcholového nejlepší ochranu před proražením To vyžaduje velmi pečlivé polysilikonu co nejvíce na Obr. 8, je aplikována napětí. Tento postup může aby umožnil P* přispět kanálu. Toto zajišťuje a příležitost pro nejkratší kanál řízení profilu boční stěny vertikální jak jen to je možné.
Potom, a jak je znázorněno nová vrstva fotorezistu 70 na vršek vrstvy LTO 60 a vrstva fotorezistu 70 je vzorována druhým a kontaktním maskovacím krokem, ke zformování dobře soukrytých malých centrálních otvorů, jež jsou umístěny v ose každé jednotlivé buňky, či podél délky pruhů, pokud je použita geometrie vzájemného prolínání se. Toto je jediný kritický krok soukrytí v novém způsobu. Pokud bude použita celulární struktura, otvory ve fotorezistu 70 mají průměr asi 1,5-2 mikrony. Tento rozměr závisí na daném litografickém postupu a systému kontaktu kov-křemík. Po formování otvorů ve fotorezistu je vrstva LTO leptána pomocí anizotropního leptání oxidu, aby se otevřel středový otvor, jenž dosahuje povrch křemíku.
Poté a jak znázorňuje Obr. 9, je prováděno anizotropní leptání, jež leptá vystavený křemíkový povrch tak, že jsou zformovány otvory v křemíkovém povrchu, které pronikají vrstvy N* 51 a dosahují k vrstvě PJ 50 pro každou buňku. Takto, použitím anizotropního plazmového leptání vlastností chlóru, je na povrchu odstraněno asi 0,6 mikronů křemíku, formujíce prohlubně či otevření 80 a 81 ve středech buněk formovaných regiony 40 a 41.
Poté, a jak je rovněž znázorněno na Obr. 9, křemíkový plátek je vystaven izotropnímu mokrému leptání, jež působí k podleptání LTO zpátky do průměrů 82 a 83.. Tento krok exponuje, u šestiúhelníkové či mnohoúhelníkové buňky, rameno povrchu křemíkového čipu, jež se protahuje okolo otvorů 80 a 81.
V přednostním ztvárnění tohoto vynálezu, mokré leptání formující podleptání v LTO a v hradlovém oxidu, je mokrým leptáním oxidu s tlumícím roztokem 6 ku 1 po dobu 2-5minut. To vytváří raménko se šířkou asi 0,2-0.5 mikronů, což je dostatečné k provedení zdrojového regionu.
Poté, a jak je vidět nízkoodporového kontaktu do produkuje kompletní vzájemně se prolínající a zbývající kroky ve na Obr. 10, fotorezist 70 je odstraněn a přes celý povrch zařízení je usazen zdrojový kov 84, například, aluminium. Aluminium vyplní otvory 80 a 81 a překryje vystavená křemíková raménka zformovaná podleptáním 82 a 83 na Obr. 9 a 10. Tudíž, zdrojový kov 84 automaticky připojuje podkladový region P 50 k regionu N1“ 51 k provedení zamýšleného zkratu mezi regiony P a N v každé z buněk. Struktura znázorněná na Obr, celulární konfiguraci MOSFET (či konfiguraci, pokud byla zvolena) zpracování zařízeni budou obsahovat obvyklou, nekritickou masku pro vzorování hradlových a zdrojovou elektrodu spojujících regionů, a volitelnou masku pro otevření oken v izolační pracovní vrstvě či podobně. Kroky základního postupu, nepočítaje pracovní masku, vyžadovaly k výrobě daného hradlovaného zařízení MOS s pouze jedním kritickým soukrytím.
Je rovněž třeba poznamenat, že ke kompletaci zařízení na Obr. 10 je potřeba svodového kontaktu. Tento svodový obvyklým způsobem procházet ke dnu plátku to žádoucí, být umístěn kontakt může může, je-li cx na vršku plátku mezi buňkami 40 a připojen k regionům společné vodivosti a 41 pomocí hlubičů a zakrytých vrstev či podobně, jak to uvádí patent US 5 191 396. Všimněte si také, že pokud má být zařízení vyrobeno do IGBT, by měla být tradičním ke spodní části struktury plátku způsobem přidána obvyklá tenká oddělovací vrstva N* a spodní vrstva P'
Obr. 11 znázorňuje druhé ztvárnění postupu tohoto vynálezu, v němž po kroku na Obr. 8, je LTO leptán pomocí izotropního leptání ke zformování zaoblené křivky 90 pro stěny daných otvorů. Toto leptání může být provedeno pomocí leptání oxidu s tlumícím roztokem 6 ku 1 po dobu 8 minut. Laterální rozměr podleptání dané křivky bude asi 0,5 mikronů ve spodní části a asi 1 mikron na vršku vrstvy LTO.
Poté, jak je znázorněno na Obr. 12, přečnívající část vrstvy fotorezistu, jež byla podleptána dřívějším izotropním leptáním, je použita jako stínová maska v anizotropním plazmovém leptacím postupu, použitím chlorové plazmy. Toto anizotropní plazmové leptání formuje středový otvor 95. v buňce, jenž může mít hloubku 0,4 mikronu, ale je dost hluboký aby dosahoval a zařezával se do regionu P* 50.
Pozvolná křivka 90 ve vrstvě LTO 60 a otvor 95 s omezeným průměrem v křemíku zajištuje hladší povrch, přes nějž může být později formována aluminiová elektroda. Takto je dobře znáno, že aluminium nepokrývá dobře ostré úhly, a dává se přednost mít povrchy s pozvolným zakřivením za účelem zdokonalení kroku pokrytí aluminiem. To je přesně účinek vytvořený krokem postupu znázorněného na Obr. 12.
Jak je znázorněno na Obr. 13, fotorezist 70 je odstraněn a přes povrch je nanesena aluminiová kontaktní vrstva 98 a snadněji sleduje pozvolnou křivku 90 v LTO k zajištění lepšího pokrytí aluminiovou elektrodou. Všimněte si, že aluminiová elektroda rovněž automaticky provádí kontakt mezi F* regionem 50 a N+ regionem 51, čímž se dosahuje žádoucího zkratu těchto dvou vrstev v jejich středu.
Obr. 14 a 15 znázorňují stále ještě další ztvárnění tohoto vynálezu, v nichž po kroku na Obr. 3, přechody (spojení) použité k výrobě konečně buňky nebo vzájemně se prolínajících regionů, jsou formovány prostřednictvím dvou implantátů, jež jsou prvním implantátem boru 3E14 při 120 kV, formujícím P* regiony 100 a 101 v otvorech 34 a 35 v oxidu 31. Fotorezist je odstraněn a daný region je pak žíhán po dobu asi jedné hodiny při 1050°C. Pak implantát arsenu nebo fosforu při 1E16 za 120 kV formuje vrstvy 102 a 103 v otvorech 34 a 3.5/ v tomto pořadí. Po implantování je odstraněna vrstva fotorezistu a nanesena vrstva LTO 120 a zdrojový implantát je žíhán po dobu asi jedné hodiny při 975°C. Tento krok šíří P* region 110 do asi 1,4 mikronů a N+ region 111 do asi 0,3 mikronu.
Poté bude plátek obsahující dané dva přechody zpracován tak, jak bylo popsáno dříve. Je povšimnuto, že P* region v regionu kanálu na povrchu zařízení může mít relativně nízkou koncentraci typu P, pokud bude patřičně řízena, a tudíž může být snadno invertovatelnou kanálovou plochou.
Odkazuje dále na Obr. 16, tento znázorňuje další ztvárnění tohoto vynálezu, v němž je dané zařízení zpracováno tak, jak je uvedeno na Obr. 9, ale P* region 51 není formován skrze polysi 1 ikonová okna 34 a 35. Namísto toho, na Obr. 16, tlustě legované P* kontaktní regiony 120 a 121 jsou, formovány skrze kontaktní masku potom, co byly leptány otvory 80 a 81 za účelem exponování povrchů regionů tělesa 40 a 41. Struktura je pak zpracována jak je popsáno na Obr. 10 až 13. Po implantování regionů 120 a 121 . neočekávaně, není potřeba žádné žíhání. Je to proto, že následné slinuté těleso z kovu 84 (Obr. 10) po jeho nanesení při asi 420°C je dostatečné k aktivizaci dosti legovací látky, a daná teplota je dost nízká aby byla tolerována po nanesení kovu jak je to na Obr. 10.
Ačkoli byl tento vynález popsán ve vztahu k jeho konkrétním ztvárněním, tomu kdo je sběhlý v příslušném stavu techniky je zřejmé, že je možno provést různé jiné změny a úpravy a jiná užití. Dává se tudíž přednost tomu aby tento vynález nebyl omezen tímto specifikem, ale pouze příslušnými připojenými patentovými nároky.

Claims (23)

  1. PATENTOVÉ NÁROKY
    1. Způsob výroby hradlovaného polovodičového zařízení MOS, jenž obsahuje kroky:
    formování vrstvy hradlového izolačního materiálu na vršku křemíkového substrátu, formování vrstvy polysilikonu na vršku této vrstvy hradlového izolačního materiálu, formování první vrstvy fotorezistu na této vrstvě polysilikonu, formování mnohosti od sebe rozmístěných otvorů v této první vrstvě fotorezistu použitím prvního fotolitografického maskovacího kroku za účelem expozice částí vrstvy polysi1 ikonu;
    leptání částí vrstvy polysilikonu, jež jsou exponovány skrze řečenou pluralitu od sebe rozmístěných otvorů ve vrstvě fotorezistu za účelem expozice odpovídajících povrchových regionů povrchu řečeného křemíkového substrátu;
    difundování příměsí prvního typu vodivosti do řečených povrchových regionů řečeného křemíkového substrátu za účelem formování prvních difúzních regionů;
    difundování příměsí druhého typu vodivosti do řečených povrchových regionů povrchu křemíkového substrátu za účelem formování druhých difúzních regionů, v nichž tyto druhé difúzní regiony v každém z řečených povrchových regionů křemíkového substrátu mají konečnou hloubku a příčnou velikost, jež je menší než mají první difúzní regiony;
    poté nanesení druhé izolační vrstvy přes horní povrch tohoto zařízení, formování druhé vrstvy fotorezistu na vršku této druhé izolační vrstvy, formování prostřednictvím druhého litografického kroku, jenž je soukrytován s prvním maskovacím krokem, mnohosti středových otvorů v druhé vrstvě fotorezistu, jež jsou centrálně soukrytovány s příslušnými otvory z mnohosti od sebe rozmístěných otvorů zformovaných v prvním litografickém maskovacím kroku; tyto středové otvory každý mají příčnou velikost, jež je menší než je příčná velikost příslušných druhých difúzních regionů a mají boční stěny kolmé k rovině povrchu řečeného silikonového substrátu;
    odleptání částí druhé izolační vrstvy, jež jsou vystaveny prostřednictvím středových otvorů za účelem expozice příslušných odpovídajících podkladových druhých povrchových regionů řečeného křemíkového substrátu;
    leptání prohlubní v druhých povrchových regionech řečeného křemíkového substrátu do větší hloubky, než hloubka druhých difúzních regionů, leptání ke zformování podleptaných částí v druhé izolační vrstvě obklopující druhé povrchové regiony řečeného křemíkového substrátu za účelem expozice částí povrchu tohoto substrátu, jež jsou přilehlé podleptaným částem tohoto povrchu v křemíkovém substrátu, a poté nanesením vodivé vrstvy přes povrch, pomocí čehož tato vodivá vrstva kontaktuje jak první difúzní regiony na spodku řečených prohlubní, tak druhé difúzní regiony v horních oblastech podleptaných částí a obklopující povrchy těchto podleptaných částí ;
    první difúzní regiony jsou poměrně vysoce legovány a těsně obklopují příslušné jednotlivé druhé difúzní regiony za účelem omezení zhroucení průrazem a svádění rozptylu zdroje a k zajištění dráhy proudu s nízkým odporem pod druhými difúzními regiony.
  2. 2. Způsob podle nároků 1, v němž je tenkou vrstvou hradlového izolačního materiálu kysličník křemičitý.
  3. 3. Způsob podle nároku 1, v němž mnohost od sebe rozmístěných otvorů ve vrstvě fotorezistu má identické tvary.
  4. 4. Způsob podle nároku 3, v němž mnohost od sebe rozmístěných otvorů je zvolena ze skupiny obsahující uzavřené mnohoúhelníky a protažené proužky.
  5. 5. Způsob podle nároku 1, v němž první a druhé difúzní regiony jsou formovány pomocí kroků implantování atomů příměsi a pak zahříváním řečeného substrátu za účelem difúze těchto atomů příměsi do tohoto substrátu.
  6. 6. Způsob podle nároku 1, v oxid s nízkou teplotou.
    němž druhou izolační vrstvou je
    Způsob podle nároku 1, povrchových regionech jsou a podleptané části v druhé pomocí izotropního leptání.
    v němž formovány izolační prohlubně v anizotropním vrstvě jsou druhých leptáním, formovány
  7. 8. Způsob podle nároku 1, v němž řečená vodivá vrstva je vrstvou hlavní elektrody pro formované zařízení.
  8. 9. Způsob podle nároku 1, v němž podleptané části v druhé izolační vrstvě jsou formovány izotropním leptáním, jež leptá zakřivené stěny v těchto podleptaných částech druhé izolační vrstvy k definování převislých okrajů stínové masky ve vrstvě druhého fotorezistu, jež hraničí s těmito prohlubněmi, a v němž leptání exponovaných druhých povrchových regionů je anizotropní leptání křemíku, používající řečených převislých okrajů stínové masky jako stínové masky k omezení ostrých okrajů na povrchu řečeného křemíkového substrátu a ke zlepšení následné formace vodivé vrstvy.
  9. 10. Způsob podle nároku 9, v němž mnohost od sebe rozmístěných otvorů ve vrstvě fotorezistu má identické tvary.
  10. 11. Způsob podle nároku 10, v němž mnohost od sebe rozmístěných otvorů je zvolena ze skupiny obsahující uzavřené mnohoúhelníky a protažené proužky.
  11. 12. Způsob podle nároku 9, v němž druhou izolační vrstvou je oxid s nízkou teplotou.
  12. 13. Způsob podle nároku 9, v němž řečená vodivá vrstva je vrstvou hlavní elektrody pro formované zařízení.
  13. 14. Způsob podle nároku 1, jenž obsahuje krok formování difúzních regionů příměsí typu první vodivosti, jež jsou hlubší a širší a jež mají nižší koncentraci než řečené první a druhé difúzní regiony.
  14. 15. Způsob podle nároku 9, jenž obsahuje krok formování difúzních regionů příměsí typu první vodivosti, jež jsou hlubší a širší a jež mají nižší koncentraci než řečené první a druhé difúzní regiony.
  15. 16. Způsob podle nároku 1, v němž plochy druhé izolační vrstvy, jež leží pod řečenými středovými otvory, jsou leptány anizotropním leptáním, jež nepodleptává druhou izolační vrstvu pod první vrstvou fotorezistu aby byla strana ústředních otvorů ponechána tak kolmou jak jen to je možné.
  16. 17. Způsob podle nároku 6, v němž je po formaci oxidu s nízkou teplotou řečený substrát ohříván za účelem simultánního šíření prvních a druhých difúzních regionů a zhuštění vrstvy oxidu s nízkou teplotou.
  17. 18. Způsob výroby hradlovaného polovodičového zařízení MOS, jenž obsahuje kroky:
    formování vrstvy hradlového izolačního materiálu na vršku křemíkového substrátu, formování vrstvy polysilikonu na vršku této vrstvy hradlového izolačního materiálu, formování první vrstvy fotorezistu na této vrstvě polysilikonu, formování mnohosti od sebe rozmístěných otvorů v této první vrstvě fotorezistu použitím prvního fotolitografického maskovacího kroku za účelem expozice částí vrstvy polysilikonu;
    leptání částí vrstvy polysilikonu a vrstvy hradlového izolačního materiálu, jež jsou exponovány skrze od sebe rozmístěné otvory v řečené první vrstvě fotorezistu za účelem expozice odpovídajících povrchových regionů povrchu řečeného křemíkového substrátu; od sebe rozmístěné otvory mají boční stěny kolmé k rovině povrchu křemíkového substrátu;
    difundování příměsí prvního typu vodivosti do řečených povrchových regionů řečeného křemíkového substrátu za účelem formování prvních difúzních regionů;
    difundování příměsí druhého typu vodivosti do řečených povrchových regionů povrchu křemíkového substrátu za účelem formování druhých difúzních regionů, v nichž tyto druhé difúzní regiony v každém z řečených povrchových regionů křemíkového substrátu mají konečnou hloubku a boční velikost, jež je menší než mají první difúzní regiony;
    první difúzní region jsou poměrně tlustě legovány a těsně obklopují příslušné druhé difúzní regiony.
  18. 19. Zařízení podle nároku 1, jež dále obsahuje difúzi třetího regionu příměsí řečeného prvního typu do exponovaných povrchových regionů před difúzí prvních difúzních regionů, tyto třetí difúzní regiony definují kanálové regiony s nižší koncentrací než mají první difúzní regiony.
  19. 20. Zařízení podle nároku 1, jež dále obsahuje difúzi třetího regionu příměsí řečeného prvního typu vodivosti do povrchových regionů před difúzí prvních difúzních regionů, tyto třetí difúzní regiony definují kanálové regiony s nižší koncentrací než mají první difúzní regiony.
  20. 21. Způsob podle nároku 1, jenž obsahuje další krok difundování příměsí prvního typu vodivosti do řečeného křemíkového substrátu exponovaného leptáním druhých povrchových regionů; tyto příměsi, jež jsou difundovány během řečeného dalšího kroku formují třetí regiony řečeného prvního typu vodivosti, jež jsou tlustěji legovány než první difúzní regiony.
  21. 22. Způsob podle nároku 19, jenž dále obsahuje krok slinování řečené vodivé vrstvy při teplotě menší než asi 450°C a tímto žíhání třetích difúzních regionů.
  22. 23. Hradlované polovodičové zařízení MOS, jež obsahuje:
    plátek monokrystalického křemíku s alespoň jedním plochým povrchem majícím první vodivost;
    mnohost od sebe rozmístěných buněk symetricky uspořádaných na a zformovaných do tohoto jednoho plochého povrchu;
    každá z těchto buněk má identickou strukturu obsahující první region druhého typu vodivosti a má první hloubku a první příčnou velikost a protahuje se z prvního povrchu a do tělesa řečeného plátku, druhý region prvního typu vodivosti formovaný alespoň částečně uvnitř prvního regionu a protahující se z prvního povrchu; druhý region je laterálně rozmístěn od prvního regionu v alespoň částech jejich koextenzivních délek na prvním povrchu, hradlová izolační vrstva leží přes alespoň určitou plochu na řečeném prvním povrchu formovanou mezi laterálně od sebe rozmístěnými prvními a druhými regiony, hradlová elektroda překrývá hradlovou izolační vrstvu; vyznačující se t i m, že do každé buňky je vyleptána laterálně středová prohlubeň, protahující se z řečeného prvního povrchu skrz druhý region a do řečeného prvního regionu; a kontaktní vrstva se protahuje přes řečený první povrch a do každé ze středových prohlubní, čímž elektricky spojuje dohromady první a druhé regiony.
  23. 24. Postup podle nároku 1, v němž je vrstva hradlového izolačního materiálu leptána během kroku leptání částí vrstvy polysilikonu.
CZ97629A 1994-09-01 1995-08-17 Process for producing gated semiconductor device mos with limited number of masks CZ62997A3 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/299,533 US5795793A (en) 1994-09-01 1994-09-01 Process for manufacture of MOS gated device with reduced mask count
PCT/US1995/010498 WO1996007200A1 (en) 1994-09-01 1995-08-17 Process for manufacture of mos gated device with reduced mask count

Publications (1)

Publication Number Publication Date
CZ62997A3 true CZ62997A3 (en) 1997-11-12

Family

ID=23155225

Family Applications (1)

Application Number Title Priority Date Filing Date
CZ97629A CZ62997A3 (en) 1994-09-01 1995-08-17 Process for producing gated semiconductor device mos with limited number of masks

Country Status (17)

Country Link
US (2) US5795793A (cs)
EP (2) EP0777910B1 (cs)
JP (2) JP3527247B2 (cs)
KR (1) KR100295631B1 (cs)
CN (1) CN1311526C (cs)
AT (1) ATE358331T1 (cs)
BR (1) BR9508883A (cs)
CA (1) CA2199013A1 (cs)
CZ (1) CZ62997A3 (cs)
DE (1) DE69535441T2 (cs)
FI (1) FI970850A (cs)
HU (1) HUT76792A (cs)
NO (1) NO970934L (cs)
PL (1) PL178316B1 (cs)
SG (1) SG52166A1 (cs)
TW (1) TW280944B (cs)
WO (1) WO1996007200A1 (cs)

Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5798554A (en) * 1995-02-24 1998-08-25 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno MOS-technology power device integrated structure and manufacturing process thereof
US5843796A (en) * 1995-09-11 1998-12-01 Delco Electronics Corporation Method of making an insulated gate bipolar transistor with high-energy P+ im
EP0768714B1 (en) * 1995-10-09 2003-09-17 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe Construction method for power devices with deep edge ring
TW344130B (en) * 1995-10-11 1998-11-01 Int Rectifier Corp Termination structure for semiconductor device and process for its manufacture
DE69533134T2 (de) * 1995-10-30 2005-07-07 Stmicroelectronics S.R.L., Agrate Brianza Leistungsbauteil hoher Dichte in MOS-Technologie
DE69534919T2 (de) * 1995-10-30 2007-01-25 Stmicroelectronics S.R.L., Agrate Brianza Leistungsvorrichtung in MOS-Technologie mit einer einzigen kritischen Größe
US6228719B1 (en) 1995-11-06 2001-05-08 Stmicroelectronics S.R.L. MOS technology power device with low output resistance and low capacitance, and related manufacturing process
EP0782201B1 (en) * 1995-12-28 2000-08-30 STMicroelectronics S.r.l. MOS-technology power device integrated structure
US5879968A (en) 1996-11-18 1999-03-09 International Rectifier Corporation Process for manufacture of a P-channel MOS gated device with base implant through the contact window
US5854503A (en) * 1996-11-19 1998-12-29 Integrated Device Technology, Inc. Maximization of low dielectric constant material between interconnect traces of a semiconductor circuit
KR19980060634A (ko) * 1996-12-31 1998-10-07 김영환 모스 전계효과 트랜지스터의 제조방법
DE19706282A1 (de) * 1997-02-18 1998-08-20 Siemens Ag Verfahren zur Erzeugung einer Transistorstruktur
DE19832329A1 (de) * 1997-07-31 1999-02-04 Siemens Ag Verfahren zur Strukturierung von Halbleitern mit hoher Präzision, guter Homogenität und Reproduzierbarkeit
US6537899B2 (en) * 1997-09-16 2003-03-25 Sanyo Electric Co., Ltd. Semiconductor device and a method of fabricating the same
DE19840402C2 (de) * 1997-12-12 2003-07-31 Nat Semiconductor Corp Verfahren zum Herstellen einer Struktur eines DMOS-Leistungselementes und Struktur eines DMOS-Leistungselementes
TW434648B (en) * 1998-04-23 2001-05-16 Int Rectifier Corp P-channel trench mosfet structure
US6255180B1 (en) * 1998-05-14 2001-07-03 Cypress Semiconductor Corporation Semiconductor device with outwardly tapered sidewall spacers and method for forming same
DE69839439D1 (de) 1998-05-26 2008-06-19 St Microelectronics Srl MOS-Technologie-Leistungsanordnung mit hoher Integrationsdichte
US6022790A (en) * 1998-08-05 2000-02-08 International Rectifier Corporation Semiconductor process integration of a guard ring structure
DE19842488A1 (de) * 1998-09-16 2000-03-30 Siemens Ag Halbleitervorrichtung und Halbleiterstruktur mit Kontaktierung
US6939776B2 (en) * 1998-09-29 2005-09-06 Sanyo Electric Co., Ltd. Semiconductor device and a method of fabricating the same
US6346726B1 (en) * 1998-11-09 2002-02-12 International Rectifier Corp. Low voltage MOSFET power device having a minimum figure of merit
US7098506B2 (en) * 2000-06-28 2006-08-29 Renesas Technology Corp. Semiconductor device and method for fabricating the same
KR100590201B1 (ko) * 1999-02-02 2006-06-15 삼성전자주식회사 자기정렬 콘택 패드의 제조 방법
US6472327B2 (en) * 1999-08-03 2002-10-29 Advanced Micro Devices, Inc. Method and system for etching tunnel oxide to reduce undercutting during memory array fabrication
JP2001094094A (ja) * 1999-09-21 2001-04-06 Hitachi Ltd 半導体装置およびその製造方法
DE10104274C5 (de) * 2000-02-04 2008-05-29 International Rectifier Corp., El Segundo Halbleiterbauteil mit MOS-Gatesteuerung und mit einer Kontaktstruktur sowie Verfahren zu seiner Herstellung
US8314002B2 (en) * 2000-05-05 2012-11-20 International Rectifier Corporation Semiconductor device having increased switching speed
US6781194B2 (en) * 2001-04-11 2004-08-24 Silicon Semiconductor Corporation Vertical power devices having retrograded-doped transition regions and insulated trench-based electrodes therein
US6784486B2 (en) * 2000-06-23 2004-08-31 Silicon Semiconductor Corporation Vertical power devices having retrograded-doped transition regions therein
JP4655340B2 (ja) * 2000-07-10 2011-03-23 株式会社デンソー 半導体装置の製造方法
US6365942B1 (en) 2000-12-06 2002-04-02 Fairchild Semiconductor Corporation MOS-gated power device with doped polysilicon body and process for forming same
JP4357753B2 (ja) 2001-01-26 2009-11-04 株式会社東芝 高耐圧半導体装置
GB2378314B (en) 2001-03-24 2003-08-20 Esm Ltd Process for forming uniform multiple contact holes
CN1520616A (zh) * 2001-04-11 2004-08-11 ��˹�������뵼�幫˾ 具有防止基区穿通的横向延伸基区屏蔽区的功率半导体器件及其制造方法
GB0126215D0 (en) * 2001-11-01 2002-01-02 Koninkl Philips Electronics Nv Field effect transistor on insulating layer and manufacturing method
US6656845B2 (en) * 2002-02-15 2003-12-02 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming semiconductor substrate with convex shaped active region
DE10210272B4 (de) * 2002-03-08 2005-08-04 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauelements mit wenigstens einer Transistorzelle und einer Randzelle
KR100903276B1 (ko) * 2002-06-28 2009-06-17 매그나칩 반도체 유한회사 고전압 소자의 제조방법
US7192853B1 (en) * 2003-09-10 2007-03-20 National Semiconductor Corporation Method of improving the breakdown voltage of a diffused semiconductor junction
US7875936B2 (en) * 2004-11-19 2011-01-25 Stmicroelectronics, S.R.L. Power MOS electronic device and corresponding realizing method
ITMI20042243A1 (it) * 2004-11-19 2005-02-19 St Microelectronics Srl Processo per la realizzazione di un dispositivo mos di potenza ad alta densita' di integrazione
JP4890773B2 (ja) 2005-03-07 2012-03-07 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
DE102005008191B4 (de) 2005-04-13 2010-12-09 X-Fab Semiconductor Foundries Ag Verfahren zur Herstellung von VDMOS-Transistoren
EP1915782A1 (en) 2005-08-10 2008-04-30 Freescale Semiconductor, Inc. Field-effect semiconductor device and method of forming the same
JP2007115734A (ja) * 2005-10-18 2007-05-10 Nec Electronics Corp 半導体装置の製造方法
US7956419B2 (en) * 2005-11-02 2011-06-07 International Rectifier Corporation Trench IGBT with depletion stop layer
US7968394B2 (en) * 2005-12-16 2011-06-28 Freescale Semiconductor, Inc. Transistor with immersed contacts and methods of forming thereof
JP4963364B2 (ja) * 2006-03-02 2012-06-27 日本インター株式会社 半導体装置の製造方法
US7935977B2 (en) * 2006-07-25 2011-05-03 Lg Chem, Ltd. Method of manufacturing organic light emitting device and organic light emitting device manufactured by using the method
US7517807B1 (en) * 2006-07-26 2009-04-14 General Electric Company Methods for fabricating semiconductor structures
JP2007036299A (ja) * 2006-11-13 2007-02-08 Renesas Technology Corp 半導体装置及びその製造方法
KR101024638B1 (ko) * 2008-08-05 2011-03-25 매그나칩 반도체 유한회사 반도체 소자의 제조방법
US8710665B2 (en) 2008-10-06 2014-04-29 Infineon Technologies Ag Electronic component, a semiconductor wafer and a method for producing an electronic component
JP5617190B2 (ja) * 2009-05-22 2014-11-05 富士電機株式会社 半導体装置の製造方法および半導体装置
TWI425575B (zh) * 2010-07-09 2014-02-01 Tzu Hsiung Chen 低閘容金氧半ｐ－ｎ接面二極體結構及其製作方法
TWI489601B (zh) * 2011-05-03 2015-06-21 Ind Tech Res Inst 電子元件封裝結構
CN102776566A (zh) * 2011-05-11 2012-11-14 深圳光启高等理工研究院 基于多晶硅的超材料制备方法和基于多晶硅的超材料
JP2014207324A (ja) * 2013-04-12 2014-10-30 旭化成エレクトロニクス株式会社 半導体装置及びその製造方法
CN104867830A (zh) * 2014-02-20 2015-08-26 北大方正集团有限公司 制作dmos器件的方法
CN104882369A (zh) * 2014-02-28 2015-09-02 株洲南车时代电气股份有限公司 碳化硅离子注入掺杂掩膜结构及其制备方法
CN105206527A (zh) * 2014-06-05 2015-12-30 北大方正集团有限公司 一种vdmos器件及其制作方法
US9871126B2 (en) * 2014-06-16 2018-01-16 Infineon Technologies Ag Discrete semiconductor transistor
CN104576334B (zh) * 2014-08-19 2017-06-06 上海华虹宏力半导体制造有限公司 具有不同bvcbo的npn器件的集成制造方法
FR3029014A1 (fr) * 2014-11-24 2016-05-27 Centre Nat De La Rech Scient (Cnrs) Transistor de puissance a structure verticale et a cathode en tranchee
DE102015102374A1 (de) 2015-02-19 2016-08-25 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Halbleiterkörpers
DE102015102378B4 (de) * 2015-02-19 2022-09-15 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung eines Halbleiterkörpers
CN106033772A (zh) * 2015-03-19 2016-10-19 国家电网公司 一种具有改善安全工作区的igbt器件及其制造方法
CN106783606A (zh) * 2015-11-25 2017-05-31 比亚迪股份有限公司 功率半导体器件及其制备方法
CN108933167B (zh) * 2017-05-22 2022-05-20 比亚迪半导体股份有限公司 半导体功率器件及其制作方法
CN109300847B (zh) * 2017-07-25 2021-03-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
GB2585696B (en) 2019-07-12 2021-12-15 Mqsemi Ag Semiconductor device and method for producing same
GB2590716B (en) 2019-12-30 2023-12-20 Mqsemi Ag Fortified trench planar MOS power transistor
GB2592032A (en) 2020-02-13 2021-08-18 Mqsemi Ag Trench planar MOS cell for transistors
GB2592927B (en) 2020-03-10 2024-06-12 Mqsemi Ag Semiconductor device with fortifying layer
CN115911087A (zh) * 2022-09-08 2023-04-04 弘大芯源(深圳)半导体有限公司 一种提高uis性能的sgt-mosfet及其制造方法
CN117219666B (zh) * 2023-11-07 2024-01-26 湖北九峰山实验室 一种具有双触发栅电极的氧化镓异质结晶闸管及其制备方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5008725C2 (en) * 1979-05-14 2001-05-01 Internat Rectifer Corp Plural polygon source pattern for mosfet
US4231811A (en) * 1979-09-13 1980-11-04 Intel Corporation Variable thickness self-aligned photoresist process
DE3016749A1 (de) * 1980-04-30 1981-11-05 Siemens AG, 1000 Berlin und 8000 München Kontakt fuer mis-halbleiterbauelement und verfahren zu seiner herstellung
US4598461A (en) * 1982-01-04 1986-07-08 General Electric Company Methods of making self-aligned power MOSFET with integral source-base short
US4516143A (en) * 1982-01-04 1985-05-07 General Electric Company Self-aligned power MOSFET with integral source-base short and methods of making
US4430792A (en) * 1982-07-08 1984-02-14 General Electric Company Minimal mask process for manufacturing insulated-gate semiconductor devices with integral shorts
JPS6032364A (ja) * 1983-08-01 1985-02-19 Toshiba Corp 半導体装置の製造方法
US4809047A (en) * 1983-09-06 1989-02-28 General Electric Company Insulated-gate semiconductor device with improved base-to-source electrode short and method of fabricating said short
DE3402867A1 (de) * 1984-01-27 1985-08-01 Siemens AG, 1000 Berlin und 8000 München Halbleiterbauelement mit kontaktloch
EP0227894A3 (en) * 1985-12-19 1988-07-13 SILICONIX Incorporated High density vertical dmos transistor
US5283202A (en) * 1986-03-21 1994-02-01 Advanced Power Technology, Inc. IGBT device with platinum lifetime control having gradient or profile tailored platinum diffusion regions
EP0255970B1 (en) * 1986-08-08 1993-12-15 Philips Electronics Uk Limited A method of manufacturing an insulated gate field effect transistor
JPH0834311B2 (ja) * 1987-06-10 1996-03-29 日本電装株式会社 半導体装置の製造方法
JPS6431469A (en) * 1987-07-27 1989-02-01 Nec Corp Field effect transistor
US5173435A (en) * 1987-11-11 1992-12-22 Mitsubishi Denki Kabushiki Kaisha Insulated gate bipolar transistor
JPH0817233B2 (ja) * 1987-11-11 1996-02-21 三菱電機株式会社 絶縁ゲート型バイポーラトランジスタ
JPH0734474B2 (ja) * 1988-03-03 1995-04-12 富士電機株式会社 伝導度変調型ｍｏｓｆｅｔの製造方法
US4853345A (en) * 1988-08-22 1989-08-01 Delco Electronics Corporation Process for manufacture of a vertical DMOS transistor
US4960723A (en) * 1989-03-30 1990-10-02 Motorola, Inc. Process for making a self aligned vertical field effect transistor having an improved source contact
US4985740A (en) * 1989-06-01 1991-01-15 General Electric Company Power field effect devices having low gate sheet resistance and low ohmic contact resistance
JPH0430477A (ja) * 1990-05-25 1992-02-03 Fuji Electric Co Ltd 絶縁ゲートトランジスタ
US5223732A (en) * 1991-05-28 1993-06-29 Motorola, Inc. Insulated gate semiconductor device with reduced based-to-source electrode short
US5155052A (en) * 1991-06-14 1992-10-13 Davies Robert B Vertical field effect transistor with improved control of low resistivity region geometry
DE4137341C1 (cs) * 1991-11-13 1993-04-29 Siemens Ag, 8000 Muenchen, De
US5304837A (en) * 1992-01-08 1994-04-19 Siemens Aktiengesellschaft Monolithically integrated temperature sensor for power semiconductor components
US5268586A (en) * 1992-02-25 1993-12-07 North American Philips Corporation Vertical power MOS device with increased ruggedness and method of fabrication
JPH0685266A (ja) * 1992-09-04 1994-03-25 Sanyo Electric Co Ltd パワーｍｏｓｆｅｔの製造方法
US5399892A (en) * 1993-11-29 1995-03-21 Harris Corporation Mesh geometry for MOS-gated semiconductor devices

Also Published As

Publication number Publication date
EP1686616A2 (en) 2006-08-02
PL319098A1 (en) 1997-07-21
FI970850A0 (fi) 1997-02-28
US5795793A (en) 1998-08-18
NO970934L (no) 1997-04-24
FI970850A (fi) 1997-04-24
CA2199013A1 (en) 1995-08-17
EP0777910B1 (en) 2007-03-28
AU698654B2 (en) 1998-11-05
DE69535441D1 (de) 2007-05-10
US5731604A (en) 1998-03-24
ATE358331T1 (de) 2007-04-15
JP3527247B2 (ja) 2004-05-17
HUT76792A (en) 1997-11-28
KR100295631B1 (ko) 2001-10-25
EP0777910A4 (en) 1998-10-07
TW280944B (cs) 1996-07-11
KR970705832A (ko) 1997-10-09
AU3464395A (en) 1996-03-22
CN1311526C (zh) 2007-04-18
NO970934D0 (no) 1997-02-28
EP0777910A1 (en) 1997-06-11
WO1996007200A1 (en) 1996-03-07
DE69535441T2 (de) 2008-04-24
JPH10505198A (ja) 1998-05-19
MX9701579A (es) 1998-03-31
JP3416617B2 (ja) 2003-06-16
PL178316B1 (pl) 2000-04-28
CN1161758A (zh) 1997-10-08
EP1686616A3 (en) 2009-03-18
JP2000349093A (ja) 2000-12-15
BR9508883A (pt) 1997-12-30
SG52166A1 (en) 1998-09-28

Similar Documents

Publication Publication Date Title
CZ62997A3 (en) Process for producing gated semiconductor device mos with limited number of masks
US5877041A (en) Self-aligned power field effect transistor in silicon carbide
US4417385A (en) Processes for manufacturing insulated-gate semiconductor devices with integral shorts
US5783474A (en) Reduced mask process for manufacture of MOS gated devices using dopant-enhanced-oxidation of semiconductor
US4798810A (en) Method for manufacturing a power MOS transistor
ITMI970242A1 (it) Transistore igbt a canali corti con caduta di tensione di conduzione perfezionata e perdita di potenza di commutazione perfezionata
EP1386352B1 (en) Trench-gate semiconductor devices and their manufacture
US4516143A (en) Self-aligned power MOSFET with integral source-base short and methods of making
KR100272051B1 (ko) 접점윈도우를통해베이스주입한p-채널mos게이트소자제조공정
JPH01268072A (ja) 接合形電界効果トランジスタを製造する方法
US6077744A (en) Semiconductor trench MOS devices
US5187117A (en) Single diffusion process for fabricating semiconductor devices
US6878997B2 (en) Compensation component and method for fabricating the component
AU698654C (en) Process for manufacture of mos gated device with reduced mask count
JPH07202191A (ja) 縦型パワーｍｏｓ半導体装置とその製造方法
KR20010058826A (ko) 바이폴라 트랜지스터 제조방법
MXPA97001579A (en) Process to manufacture a device of compuertamos with reduced account of masca
JPS60116164A (ja) 半導体装置の製造方法
JPS61127173A (ja) 半導体装置の製造方法
JPH01297862A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
PD00 Pending as of 2000-06-30 in czech republic