JPH0935494A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 置換前に冗長行および列のアクセスが可能な
ＤＲＡＭを提供する。 【解決手段】 メモリセルアレイ１００、冗長ロウメモ
リセルアレイ１０１、冗長カラムメモリセルアレイ１０
２、冗長カラムロウメモリセルアレイ１０３を設ける。
制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥ、アドレスキー信
号Ａ１〜Ａ５に応答して冗長ロウテスト活性化信号ＴＥ
ＳＴ１、冗長カラムテスト活性化信号／ＴＥＳＴ２が活
性化される。冗長ロウテストモードでは、ロウアドレス
信号ＲＡｓ１，ＲＡｓ２に応答して冗長ワード線が選択
的に駆動される。冗長カラムテストモードでは、カラム
アドレス信号ＣＡｓ１，ＣＡｓ２に応答して冗長カラム
選択線が選択的に駆動される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、さらに詳しくは、置換前にアクセス可能な冗長行
および列を有する半導体記憶装置に関する。

【０００２】

【従来の技術】半導体記憶装置の製造歩留りを向上させ
る技術として、冗長技術が知られている。この冗長技術
は、半導体チップ上に形成された多結晶ポリシリコンの
ヒューズ素子をレーザビームなどで溶断することにより
特定アドレスを冗長回路にプログラムし、これにより通
常メモリセルを冗長メモリセルに置換するものである。

【０００３】しかしながら、近年の高集積化に伴って、
置換されるべき冗長メモリセルの中に不良が存在するた
め、製造された半導体記憶装置を良品として救済するこ
とができないという問題が発生するようになった。この
ような問題を解決する方法として、たとえば特公平４−
６８７１９号公報には救済処理に先立って予め予備のメ
モリセルの検査が可能な半導体記憶装置の一例が開示さ
れている。

【０００４】図３１は、上記公報に開示された半導体記
憶装置の構成を示すブロック図である。図３１を参照し
て、この半導体記憶装置は、複数のメモリセルを含む本
体メモリ１と、行アドレスＡＲに応答してワード線ＷＬ
の１つを選択する行デコーダ３と、列アドレスＡＣに応
答してビット線ＢＬの１つを選択する列デコーダ５と、
本体メモリ１から読出されたデータを増幅するセンスア
ンプ６と、出力バッファ７とを備える。この半導体記憶
装置はさらに、複数の予備のメモリセルを含む予備メモ
リ２と、予備行イネーブル信号ＳＰＥ１〜ＳＰＥ４また
はテスト信号ＴＥＳＴ１′〜ＴＥＳＴ４′に応答して予
備メモリワード線ＳＷＬのつ１を選択する予備デコーダ
４０と、置換アドレスがプログラム可能であって行アド
レスＡＲがそのプログラムされた置換アドレスに一致す
るとき上記予備行イネーブル信号ＳＰＥ１〜ＳＰＥ４を
発生する不良アドレス検知回路８０とを備える。

【０００５】通常動作では、外部から与えられる行アド
レスＡＲに応答して行デコーダ３がワード線ＷＬの１つ
を選択する。これによりそのワード線に接続されたメモ
リセルからデータがビット線ＢＬ上に読出される。次い
で外部から与えられた列アドレスＡＣに応答して列デコ
ーダ５がビット線ＢＬの１つを選択する。これによりそ
のビット線上のデータがセンスアンプ６によって増幅さ
れ、さらに出力バッファ７を介して外部に出力される。
このような通常動作では、不良アドレス検知回路８０は
不活性状態にあり、予備デコーダ４０もまた不活性状態
にある。したがって、予備メモリワード線ＳＷＬは非選
択状態にある。

【０００６】一方、予備メモリセルのアクセス動作で
は、不良メモリセルのアドレスがヒューズ素子を含む基
本回路８１に予めプログラムされている。このような不
良アドレスが検知されたとき、基本回路８１からの予備
行イネーブル信号ＳＰＥ１〜ＳＰＥ４がＨレベルとな
り、これにより予備デコーダ４０が活性化される。ま
た、これと同時に行デコーダ３は不活性化される。活性
化された予備デコーダ４０は予備メモリワード線ＳＷＬ
の１つを選択する。これによりその予備メモリワード線
ＳＷＬに接続された予備メモリセルからデータがビット
線ＢＬ上に読出される。次いで通常動作と同様に、外部
から与えられた列アドレスＡＣに応答して列デコーダ５
がビット線ＢＬの１つを選択し、その選択されたビット
線ＢＬ上のデータがセンスアンプ６によって増幅され、
さらに出力バッファ７を介して外部に出力される。

【０００７】次に、この半導体記憶装置による予備メモ
リ２の検査方法について説明する。図３２は、この半導
体記憶装置に用いられるテストモード検知回路を示す。
このテストモード検知回路は、アドレス信号が与えられ
る入力パッドＰＤと、入力パッドＰＤに与えられた信号
を反転して内部アドレスバックアップに供給するインバ
ータ３６と、内部テスト信号生成用のインバータ３７と
を備える。このインバータ３７は、負荷用のＰチャネル
ＭＯＳトランジスタ３８と、駆動用のＮチャネルフィー
ルドトランジスタ３９とから構成される。Ｎチャネルフ
ィールドトランジスタ３９のしきい値電圧は電源電圧Ｖ
ｃｃよりも高い値（９Ｖ程度）に設定されている。

【０００８】図３３は、内部テスト信号ＴＥＳＴと行ア
ドレス信号の相補信号Ａ０，／Ａ０，Ａ１，／Ａ１に応
答して内部テスト信号ＴＥＳＴ１′〜ＴＥＳＴ４′を発
生するテスト信号デコーダ回路を示す。このような４つ
の相補信号Ａ０，／Ａ０，Ａ１，／Ａ１の組合せに従っ
て４つの予備メモリワード線ＳＷＬ１〜ＳＷＬ４が選択
的に駆動される。

【０００９】図３４は、図３１中の基本回路８１の構成
を示す。この基本回路８１は、互いに並列に接続された
複数のＮチャネルＭＯＳトランジスタ１２〜１６と、各
々が対応するＮチャネルＭＯＳトランジスタと直列に接
続された複数のヒューズ素子１８〜２２と、これらヒュ
ーズ素子１８〜２２と共通に接続されたＰチャネルＭＯ
Ｓトランジスタ１７とを備える。

【００１０】予備メモリのテスト動作では、Ｎチャネル
フィールドトランジスタ３９のしきい値電圧よりも高い
電圧（たとえば１０Ｖ）が入力パッドＰＤに与えられ
る。これにより、インバータ３７の出力信号（内部テス
ト信号／ＴＥＳＴ）は低電位になる。この反転信号ＴＥ
ＳＴがテスト信号デコーダ回路に与えられ、これにより
アドレス信号Ａ０，Ａ１に応答してテスト信号ＴＥＳＴ
１′〜ＴＥＳＴ４′のうち１つが活性化される。

【００１１】たとえば（Ａ０，Ａ１）＝（１，１）のと
きは、テスト信号ＴＥＳＴ１′がＨレベルとなり、他の
テスト信号ＴＥＳＴ２′〜ＴＥＳＴ４′はＬレベルのま
ま維持される。したがって、このような内部テスト信号
ＴＥＳＴ１′〜ＴＥＳＴ４′に応答して１つの予備メモ
リワード線ＳＷＬ１が選択される。また、この内部テス
ト信号ＴＥＳＴ１′〜ＴＥＳＴ４′に応答して通常の行
デコーダ３は不活性化される。これ以降の動作は、予備
のメモリセルがアクセスされた場合と同様である。その
ため、このような半導体記憶装置によれば、ヒューズ素
子を溶断することなく、予備のメモリセルをテストする
ことができる。

【００１２】

【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体記憶装置では、１つの予備メモリワード
線を選択する１つのＯＲゲート４１に対して１つの内部
テスト信号が必要であるため、そのための信号線が多数
必要である。したがって、その信号線のために広い領域
が必要とされるので、チップサイズが大きくなるという
問題がある。

【００１３】また、予備行イネーブル信号ＳＰＥ１〜Ｓ
ＰＥ４および内部テスト信号ＴＥＳＴ１′〜ＴＥＳＴ
４′が与えられるＮＯＲゲート８２のサイズが大きくな
るという問題がある。仮にこのＮＯＲゲート８２を分割
したとしても、選択されるべき予備のメモリセルが増加
するに従って論理ゲートの数が多くなるので、やはりチ
ップサイズが大きくなるという問題が生じる。

【００１４】また、近年の高集積化された半導体記憶装
置（たとえば１６ＭビットのダイナミックＲＡＭ）で
は、予備のメモリセルが行方向だけでなく列方向にも多
数配置されているので、このような構成では置換に先立
って単純に行および列の両方をアクセスすることはでき
ない。

【００１５】特に、行および列の両方向に予備のメモリ
セルが設けられている場合は、冗長行および冗長列を同
時に置き換えるために冗長行および冗長列の交点に位置
する予備のメモリセルをテストする必要があるが、この
ような構成ではそのようなテストを行なうことができな
い。

【００１６】また、図３２のテストモード検知回路で
は、予備メモリのテストモード中の全期間にわたって入
力パッドＰＤに高電圧を与え続けなければならない。そ
のため、入力パッドＰＤは予備のメモリセルを選択する
ために使用するアドレスピンを使用できず、予備のメモ
リセルに対して個別に設けられる必要がある。

【００１７】分割動作が可能な半導体記憶装置において
各メモリアレイブロックに上述した検知回路８０が配置
されたとすると、動作させるためのメモリアレイブロッ
クを選択するアドレスをも用いて予備のメモリセルのた
めの機能テストを行なわなければならない。そのため、
ブロック選択のために使用するアドレスと予備のメモリ
セルのためのアドレスとの関係を考慮する必要がある。

【００１８】それゆえに、この発明の目的は、置換に先
立ってアクセス可能な冗長行および冗長列を有する半導
体記憶装置を提供することである。

【００１９】この発明の他の目的は、制御信号の特殊な
組合せに応答して冗長行および冗長列をテストするモー
ドを有する半導体記憶装置を提供することである。

【００２０】この発明のさらに他の目的は、マルチビッ
トテストの可能な冗長行および冗長列を有する半導体記
憶装置を提供することである。

【００２１】置換に先立ってアクセス可能な冗長行を有
する半導体記憶装置をチップ面積の増大を抑えて実現す
ることである。

【００２２】この発明のさらに他の目的は、置換に先立
ってアクセス可能な冗長列を有する半導体記憶装置をチ
ップ面積の増大を抑えて実現することである。

【００２３】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、複数の通常ワード線、上記通常ワード線に交
差して配置される複数の通常ビット線対、上記通常ワー
ド線と上記通常ビット線対との交点に対応して配置され
る複数の通常メモリセル、外部から与えられる行アドレ
ス信号に応答して上記通常ワード線のいずれかを選択す
る通常行選択手段、外部から与えられる列アドレス信号
に応答して上記通常ビット線対のいずれかを選択する通
常列選択手段、上記通常ビット線対に交差して配置され
る冗長ワード線、上記通常ワード線と上記冗長ワード線
とに交差して配置される冗長ビット線対、上記冗長ワー
ド線と上記通常ビット線対との交点に対応して配置され
る複数の冗長行メモリセル、上記冗長ビット線対と上記
通常ワード線との交点に対応して配置される複数の冗長
列メモリセル、上記冗長ワード線と上記冗長ビット線対
との交点に対応して配置される冗長行列メモリセル、上
記冗長ワード線を選択する冗長行選択手段、上記通常行
選択手段に与えられるべき行アドレス信号が予め定めら
れた行置換アドレスを示すとき上記通常行選択手段を不
活性化するとともに上記冗長行選択手段を活性化する行
置換手段、予め定められた行テスト信号に応答して上記
通常行選択手段を不活性化するとともに上記冗長行選択
手段を活性化するよう上記行置換手段を強制的に制御す
る行置換制御手段、上記冗長ビット線対を選択する冗長
列選択手段、上記通常列選択手段に与えられるべき列ア
ドレス信号が予め定められた列置換アドレスを示すとき
上記通常列選択手段を不活性化するとともに上記冗長列
選択手段を活性化する列置換手段、および予め定められ
た列テスト信号に応答して上記通常列選択手段を不活性
化するとともに上記冗長列選択手段を活性化するよう上
記列置換手段を強制的に制御する列置換制御手段を備え
る。

【００２４】請求項２に係る半導体記憶装置は、上記請
求項１の構成に加えて、外部から与えられる制御信号に
応答して上記行テスト信号および／または上記列テスト
信号を発生するテスト信号発生手段をさらに備える。

【００２５】請求項３に係る半導体記憶装置は、上記請
求項２の構成に加えて、１つの行アドレス信号と１つの
列アドレス信号に応答して、上記通常メモリセルのいず
れかから複数のデータを複数のデータを並列的に読出す
並列読出手段、および予め定められたマルチビットテス
ト信号に応答して上記並列読出手段によって読出された
データのすべてが互いに一致するか否かを検出し、上記
データのすべてが互いに一致するとき第１の値を示し上
記データの１つが他のデータと一致しないとき上記第１
の値と異なる第２の値を示す一致／不一致検出信号を発
生する一致／不一致検出手段をさらに備え、上記テスト
信号発生手段はさらに、外部から与えられる制御信号に
応答して上記マルチビットテスト信号を発生する。

【００２６】請求項４に係る半導体記憶装置は、複数の
ブロック、通常ワード線選択手段、第１のプログラム手
段、第１の検知手段、第１の行置換制御手段、第２のプ
ログラム手段、第２の検知手段、第２の行置換制御手
段、冗長ワード線選択手段、および不活性化手段を備え
る。上記複数のブロックの各々は、複数の通常ワード
線、複数の通常行デコーダ、第１および第２の冗長ワー
ド線、冗長行デコーダ、複数のビット線対、複数の通常
メモリセル、ならびに複数の冗長メモリセルを含む。複
数の通常行デコーダの各々は、上記複数の通常ワード線
のうち第１の数の通常ワード線に対応して設けられ、対
応する第１の数の通常ワード線に対応して与えられる第
１の数の通常ワード線駆動信号に応答して対応する第１
の数の通常ワード線を選択的に駆動する。上記冗長行デ
コーダ、上記第１および第２の冗長ワード線に対応して
設けられ、第１の冗長ワード線駆動信号に応答して第１
の冗長ワード線を駆動し、第２の冗長ワード線駆動信号
に応答して第２の冗長ワード線を駆動する。上記複数の
ビット線対は上記複数の通常ワード線と上記第１および
第２の冗長ワード線とに交差して配置される。上記複数
の通常メモリセルは、上記通常ワード線と上記ビット線
対との交点に対応して配置される。複数の冗長メモリセ
ルは上記第１および第２の冗長ワード線と上記ビット線
対との交点に対応して配置される。上記通常ワード線選
択手段は、外部から与えられ行アドレス信号に応答して
上記複数のブロックにおける通常行デコーダの各々に上
記第１の数の通常ワード線駆動信号を供給する。上記第
のプログラム手段には第１の行置換アドレスがプログラ
ム可能である。上記第１の検知手段は、上記行アドレス
信号が上記第１のプログラム手段にプログラムされた上
記第１の行置換アドレスに一致するか否かを検知し、一
致するとき第１の冗長行活性化信号を発生する。上記第
１の行置換制御手段は、予め定められた行テスト信号と
上記行アドレス信号とに応答して上記第１の冗長行活性
化信号を発生するよう上記第１の検知手段を強制的に制
御する。上記第２のプログラム手段には第２の行置換ア
ドレスがプログラム可能である。上記第２の検知手段
は、上記行アドレス信号が上記第２のプログラム手段に
プログラムされた上記第２の行置換アドレスに一致する
か否かを検知し、一致するとき第２の冗長行活性化信号
を発生する。上記第２の行置換制御手段は、上記行テス
ト信号と上記行アドレス信号とに応答して上記第２の冗
長行活性化信号を発生するよう上記第２の検知手段を強
制的に制御する。冗長ワード線選択手段は、上記第１の
検知手段から与えられる上記第１の冗長行活性化信号に
応答して上記複数のブロックにおける冗長行デコーダの
各々に上記第１の冗長ワード線駆動信号を供給し、上記
第２の検知手段から与えられる上記第２の冗長行活性化
信号に応答して上記複数のブロックにおける冗長行デコ
ーダの各々に上記第２の冗長ワード線駆動信号を供給す
る。上記不活性化手段は、上記第１および第２の冗長行
活性化信号のいずれかに応答して上記通常ワード線選択
手段を不活性化する。

【００２７】請求項５に係る半導体記憶装置は、複数の
ブロック、複数の通常列選択線、第１の冗長列選択線、
第２の冗長列選択線、通常列選択手段、第１のプログラ
ム手段、第１の検知手段、第１の列置換制御手段、第２
のプログラム手段、第２の検知手段、第２の列置換制御
手段、冗長列選択手段、および不活性化手段を備える。
上記複数のブロックの各々は、複数のワード線、複数の
通常ビット線対、複数の通常メモリセル、複数の通常列
選択ゲート対、第１および第２の冗長ビット線対、複数
の冗長メモリセル、第１の冗長列選択ゲート対、および
第２の冗長列選択ゲート対を含む。上記複数の通常ビッ
ト線対は上記ワード線に交差して配置される。上記複数
の通常メモリセルは上記ワード線と上記通常ビット線対
との交点に対応して配置される。上記複数の通常の列選
択ゲート対は上記通常ビット線対に対応して設けられ
る。通常列選択ゲート対の各々は対応する通常ビット線
対に接続される。上記第１および第２の冗長ビット線対
は上記ワード線に交差して配置される。上記複数の冗長
メモリセルは上記ワード線と上記第１および第２の冗長
ビット線対との交点に対応して配置される。上記第１の
冗長列選択ゲート対は上記第１の冗長ビット線対に接続
される。上記第２の冗長列選択ゲート対は上記第２の冗
長ビット線対に接続される。上記複数の通常列選択線は
上記複数の通常列選択ゲート対に対応して設けられる。
通常列選択線の各々は対応する複数のブロックにおける
通常列選択ゲート対の各々の制御電極に接続される。上
記第１の冗長列選択線は上記複数のブロックにおける第
１の冗長列選択ゲート対の各々の制御電極に接続され
る。上記第２の冗長列選択線は上記複数のブロックにお
ける第２の冗長列選択ゲート対の各々の制御電極に接続
される。通常列選択手段は外部から与えられる列アドレ
ス信号に応答して上記通常列選択線のいずれかを選択す
る。上記第１のプログラム手段には第１の列置換アドレ
スがプログラム可能である。上記第１のプログラム手段
は外部から与えられる列アドレス信号が上記第１の列置
換アドレスに一致するとき第１の一致信号を発生する。
上記第１の検知手段は上記第１のプログラム手段から与
えられる第１の一致信号に応答して第１の冗長列活性化
信号を発生する。上記第１の列置換制御手段は、予め定
められた列テスト信号と上記列アドレス信号とに応答し
て上記第１の冗長列活性化信号を発生するよう上記第１
の検知手段を強制的に制御する。上記第２のプログラム
手段には第２の列置換アドレスがプログラム可能であ
る。上記第２のプログラム手段は、上記列アドレス信号
が上記第２の列置換アドレスに一致するとき第２の一致
信号を発生する。上記第２の検知手段は、上記第２のプ
ログラム手段から与えられる第２の一致信号に応答して
第２の冗長列活性化信号を発生する。第２の列置換制御
手段は、上記列テスト信号と上記列アドレス信号とに応
答して上記第２の冗長列活性化信号を発生するよう上記
第２の検知手段を強制的に制御する。上記冗長列選択手
段は、上記第１の検知手段から与えられる第１の冗長列
活性化信号に応答して上記第１の冗長列選択線を選択
し、上記第２の検知手段から与えられる第２の冗長列活
性化信号に応答して上記第２の冗列選択線を選択する。
活性化手段は、上記第１および第２の一致信号ならびに
上記列テスト信号のいずれかに応答して上記通常列選択
手段を不活性化する。

【００２８】請求項６に係る半導体記憶装置は、複数の
ブロック、通常ワード線選択手段、切換パッド、第１の
プログラム手段、第１の検知手段、第１の行置換制御手
段、第２のプログラム手段、第２の検知手段、第２の行
置換制御手段、冗長ワード線選択手段、および不活性化
手段を備える。上記複数のブロックの各々は上記請求項
４と同様に構成される。上記通常ワード線選択手段、第
１のプログラム手段第１の検知手段、第２のプログラム
手段、第２の検知手段、冗長ワード線選択手段、および
活性化手段もまた、上記請求項４と同様の機能を有す
る。ただし、上記第１の行置換制御手段は、予め定めら
れた行テスト信号と上記切換パッドの第１の電位とに応
答して上記第１の冗長行活性化信号を発生するよう上記
第１の検知手段を強制的に制御する。上記第２行置換制
御手段は、上記行テスト信号と上記切換パッドの上記第
１の電位と異なる第２の電位とに応答して上記第２の冗
長行活性化信号を発生するよう上記第２の検知手段を強
制的に制御する。

【００２９】請求項７に係る半導体記憶装置は、複数の
ブロック、複数の通常列選択線、第１の冗長列選択線、
第２の冗長列選択線、通常列選択手段、切換パッド、第
１のプログラム手段、第１の検知手段、第１の列置換制
御手段、第２のプログラム手段、第２の検知手段、第２
の列置換制御手段、冗長列選択手段、および不活性化手
段を備える。ブロックの各々は上記請求項５と同様に構
成される。上記複数の通常列選択線、第１の冗長列選択
線、第２の冗長列選択線、通常列選択手段、第１のプロ
グラム手段、第１検知手段、第２のプログラム手段、第
２の検知手段、冗長列選択手段、および不活性化手段
は、上記請求項５と同様の機能を有する。ただし、上記
第１の列置換制御手段は、予め定められた列テスト信号
と上記切換パッドの第１の電位とに応答して上記第１の
冗長列活性化信号を発生するよう上記第１の検知手段を
強制的に制御する。上記第２の列置換制御手段は、上記
列テスト信号と上記切換パッドの上記第１の電位と異な
る第２の電位とに応答して上記第２の冗長列活性化信号
を発生するよう上記第２の検知手段を強制的に制御す
る。

【００３０】請求項１に係る半導体記憶装置は、３つの
テストモードを有する。第１のテストモードでは、行テ
スト信号に応答して通常行選択手段が不活性化されると
ともに冗長行選択手段が活性化されるので、置換に先立
って冗長行メモリセルのアクセスが可能である。第２の
テストモードでは、列テスト信号に応答して通常列選択
手段が不活性化されるとともに冗長列選択手段が活性化
されるので、置換に先立って冗長列メモリセルのアクセ
スが可能である。第３のテストモードでは、行テスト信
号に応答して通常行選択手段が不活性化されるとともに
冗長行選択手段が活性化され、かつ列テスト信号に応答
して通常列選択手段が不活性化されるとともに冗長列選
択手段が活性化されるので、置換に先立って冗長行列メ
モリセルのアクセスが可能である。

【００３１】請求項２に係る半導体記憶装置において
は、上記請求項１の作用に加えて、行アドレスストロー
ブ信号、列アドレスストローブ信号、書込イネーブル信
号、アドレスキー信号などの制御信号に応答して行テス
ト信号および列テスト信号の一方または双方が内部的に
生成されるので、モールドされた半導体記憶装置であっ
も冗長行および冗長列の機能テストが可能である。

【００３２】請求項３に係る半導体記憶装置において
は、上記請求項２の作用に加えて、１つの行アドレス信
号と１つの列アドレス信号に応答して複数のデータが並
列的に読出され、さらにその読出されたデータのすべて
が互いに一致するか否かが検出されるので、冗長行およ
び冗長列のマルチビットテストが可能である。

【００３３】請求項４に係る半導体記憶装置において
は、行テスト信号と行アドレス信号とに応答して第１ま
たは第２の冗長行活性化信号が生成され、これにより通
常ワード線選択手段が不活性化されるとともに第１およ
び第２の冗長ワード線が選択的に駆動される。このよう
に冗長行は２系統に集約され、かつプログラムされてい
る行アドレスに応答して通常行と置換されるので、多数
の信号線が必要とされず、チップ面積の増大が抑えられ
る。

【００３４】請求項５に係る半導体記憶装置において
は、列テスト信号と列アドレス信号とに応答して第１ま
たは第２の冗長列活性化信号が生成され、これにより通
常列選択手段が不活性化されるとともに第１または第２
の冗長列選択線が選択される。このように冗長列が２系
統に集約され、かつプログラムされている列アドレスに
応答して通常列と置換されるので、多数の信号線が必要
とされず、チップ面積の増大が抑えられる。

【００３５】請求項６に係る半導体記憶装置において
は、行テスト信号と切換パッドの電位とに応答して第１
または第２の冗長行活性化信号が生成され、これにより
通常ワード線選択手段が不活性化されるとともに第１お
よび第２の冗長ワード線が選択的に駆動される。したが
って、チップ面積の増大が抑えられるとともに、切換パ
ッドによって冗長行が通常行と置換され得る。

【００３６】請求項７に係る半導体記憶装置において
は、列テスト信号と切換パッドとの電位とに応答して第
１または第２の冗長列活性化信号が生成され、これによ
り通常列選択手段が不活性化されるとともに第１または
第２の冗長列選択線が選択される。したがって、チップ
面積の増大が抑えられるとともに、切換パッドによって
冗長列が通常列と置換され得る。

【００３７】

【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一符号は同
一または相当部分を示す。

【００３８】［実施の形態１］ （１） 半導体記憶装置の全体構成（図１） 図１は、この発明の実施の形態１による半導体記憶装置
の全体構成を示すブロック図である。図１を参照して、
この半導体記憶装置は、複数の通常メモリセル（以下、
単に「メモリセル」というときは「通常メモリセル」を
表わす）を含む通常メモリセルアレイ（以下、単に「メ
モリセルアレイ」というときは「通常メモリセルアレ
イ」を表わす）１００と、複数の冗長ロウメモリセルを
含む冗長ロウメモリセルアレイ１０１と、複数の冗長カ
ラムメモリセルを含む冗長カラムメモリセルアレイ１０
２と、複数の冗長カラムロウメモリセルを含む冗長カラ
ムロウメモリセルアレイ１０３とを備える。また、メモ
リセルアレイ１００および冗長カラムメモリセルアレイ
１０２にわたって複数の通常ワード線（以下、単に「ワ
ード線」というときは「通常ワード線」を表わす）ＷＬ
０〜ＷＬｎが配置され、冗長ロウメモリセルアレイ１０
１および冗長カラムロウメモリセルアレイ１０３にわた
って複数の冗長ワード線ＳＷＬ０〜ＳＷＬｍが配置され
ている。他方、メモリセルアレイ１００および冗長ロウ
メモリセルアレイ１０１にわたって複数のカラム選択線
ＣＳＬ０〜ＣＳＬｊが配置され、冗長カラムメモリセル
アレイ１０２および冗長カラムロウメモリセルアレイ１
０３にわたって複数の冗長カラム選択線ＳＣＳＬ０〜Ｓ
ＣＳＬｉが配置されている。

【００３９】この半導体記憶装置はさらに、メモリセル
アレイ１００および冗長ロウメモリセルアレイ１０１か
ら読出されたデータを増幅するとともにデータの入出力
を制御するセンスリフレッシュアンプ入出力制御回路１
０４と、冗長カラムメモリセルアレイ１０２および冗長
カラムロウメモリセルアレイ１０３から読出されたデー
タを増幅するとともにデータの入出力を制御する冗長セ
ンスリフレッシュアンプ入出力制御回路１０５とを備え
る。

【００４０】この半導体記憶装置はさらに、内部ロウア
ドレス信号ＲＡ０〜ＲＡｐおよびその相補的な信号／Ｒ
Ａ０〜／ＲＡｐに応答してワード線ＷＬ０〜ＷＬｎのう
ちいずれかを選択するロウデコーダ１０６と、ワード線
ＷＬ０〜ＷＬｎのいずれかに不良が存在するときかある
いは冗長ロウの機能がテストされるときかに冗長ワード
線ＳＷＬ０〜ＳＷＬｍのうちいずれかを選択する冗長ロ
ウデコーダ１０７を備える。

【００４１】この半導体記憶装置はさらに、内部カラム
アドレス信号ＣＡ０〜ＣＡｑおよびその相補的な信号／
ＣＡ０〜／ＣＡｑに応答してカラム選択線ＣＳＬ０〜Ｃ
ＳＬｊのうちいずれかを選択するカラムデコーダ１０８
と、カラム選択線ＣＳＬ０〜ＣＳＬｊのいずれかに不良
が存在するときかあるいは冗長カラムの機能がテストさ
れるときかに冗長カラム選択線ＳＣＳＬ０〜ＳＣＳＬｉ
のいずれかを選択する冗長カラムデコーダ１０９とを備
える。

【００４２】この半導体記憶装置はさらに、外部から与
えられたアドレス信号Ａ０〜Ａｐに応答して内部ロウア
ドレス信号ＲＡ０〜ＲＡｐ，／ＲＡ０〜／ＲＡｐをロウ
デコーダ１０６および冗長ロウデコーダ１０７に供給す
るとともに、内部カラムアドレス信号ＣＡ０〜ＣＡｑ，
／ＣＡ０〜／ＣＡｑをカラムデコーダ１０８および冗長
カラムデコーダ１０９に供給するロウおよびカラムアド
レスバッファ１１０と、ロウアドレスストローブ信号／
ＲＡＳおよびカラムアドレスストローブ信号／ＣＡＳに
応答して種々の内部制御信号を発生するクロック発生回
路１１１と、書込イネーブル信号／ＷＥを受ける論理ゲ
ート１１７と、この論理ゲート１１７の出力信号に応答
して外部から与えられたデータＤＱ０〜ＤＱｒをセンス
リフレッシュアンプ入出力制御回路１０４および冗長セ
ンスリフレッシュアンプ入出力制御回路１０５に供給す
る入力バッファ１１４と、この論理ゲート１１７の出力
信号および出力イネーブル信号／ＯＥに応答してセンス
リフレッシュアンプ入出力制御回路１０４および冗長セ
ンスリフレッシュアンプ入出力制御回路１０５から外部
にデータを出力する出力バッファ１１５と、ＪＥＤＥＣ
標準のマルチビットテストを行なうためのデータ縮退回
路１１６とを備える。

【００４３】そしてこの発明の特徴として、この半導体
記憶装置はさらに、ロウアドレスストローブ信号／ＲＡ
Ｓ、カラムアドレスストローブ信号／ＣＡＳ、書込イネ
ーブル信号／ＷＥ、外部アドレス信号Ａ１，Ａ２、およ
びテスト用のアドレスキー信号ＴＡ３〜ＴＡ５に応答し
て、冗長ロウテスト活性化信号ＴＥＳＴ１、冗長カラム
テスト活性化信号／ＴＥＳＴ２、およびマルチビットテ
スト活性化信号ＴＭＢを選択的に発生するテストモード
制御回路１１２と、冗長ロウテスト活性化信号ＴＥＳＴ
１、冗長カラムテスト活性化信号／ＴＥＳＴ２、補助ロ
ウアドレス信号ＲＡｓ１，ＲＡｓ２、および補助カラム
アドレス信号ＣＡｓ１，ＣＡｓ２に応答して、冗長ロウ
デコーダ活性化信号ＳＲＦ０，ＳＲＦ１、冗長カラムデ
コーダ活性化信号ＳＣＥ０〜ＳＣＥｉを発生する冗長メ
モリ制御回路１１３とを備える。ここで、外部アドレス
信号Ａ１およびＡ２は直接テストモード制御回路１１２
に与えられる。また、ロウおよびカラムアドレスバッフ
ァ１１０は、外部アドレス信号Ａ３〜Ａ５（図示せず）
に応答してテストモードを選択するためのアドレスキー
信号ＴＡ３〜ＴＡ５をテストモード制御回路１１２に供
給する。冗長メモリ制御回路１１３は、従来通り置換ア
ドレスがプログラム可能なプログラム回路およびそのア
ドレス検知回路を含むとともに、新たに冗長ロウテスト
活性化信号ＴＥＳＴ１が与えられたとき補助ロウアドレ
ス信号ＲＡｓ１，ＲＡｓ２に応答して冗長ロウデコーダ
活性化信号ＳＲＦ０およびＳＲＦ１を選択的に活性化
し、さらに冗長カラムテスト活性化信号／ＴＥＳＴ２が
与えられたとき補助カラムアドレス信号ＣＡｓ１，ＣＡ
ｓ２に応答して冗長カラムデコーダ活性化信号ＳＣＥ０
〜ＳＣＥｉを選択的に活性化する。

【００４４】（２） テストモード制御回路（図２） 図２は、図１中のテストモード制御回路１１２の構成を
示すブロック図である。図２を参照して、このテストモ
ード制御回路１１２は、外部から与えられたロウアドレ
スストローブ信号／ＲＡＳ、カラムアドレスストローブ
信号／ＣＡＳ、および書込イネーブル信号／ＷＥの所定
タイミングを検出し、テストモード活性化信号ＦＥ、ア
ドレスキーラッチ制御信号ＦＳＥ、およびテストモード
リセット信号／ＦＲを発生する外部クロック検出回路１
２２と、これらの信号ＦＥ、ＦＳＥおよび／ＦＲに応答
してアドレスピンＡ１およびＡ２の状態を検出し、特殊
テストグループ信号／ＴＧＡおよび／ＴＧＢを発生する
テストグループ検出回路１２０と、信号ＦＳＥおよび／
ＦＲに応答してアドレスキー信号ＴＡ３〜ＴＡ５をラッ
チするアドレスキーラッチ回路１２１と、そのラッチさ
れた信号ＬＶ３，ＬＶ４，ＨＶ３，ＨＶ４をプリデコー
ドするアドレスキープリデコーダ１２３と、特殊テスト
グループ信号／ＴＧＡ，／ＴＧＢ、アドレスキープリデ
コーダ１２３からのアドレスキープリデコード信号Ｈ３
Ｈ４，Ｈ３Ｌ４，Ｌ３Ｈ４，Ｌ３Ｌ４、およびアドレス
キーラッチ回路１２１にラッチされた信号ＨＶ５をデコ
ードし、これにより冗長ロウテスト活性化信号ＴＥＳＴ
１、冗長カラムテスト活性化信号／ＴＥＳＴ２、および
マルチビットテスト活性化信号ＴＭＢを発生する特殊テ
ストモードクロックデコーダ１２８とを備える。

【００４５】ここで、テストグループ検出回路１２０
は、アドレスピンＡ１，Ａ２に与えられる電圧がＨレベ
ルであるか、Ｌレベルであるか、あるいはスーパーＨレ
ベル（スーパーＨレベルは通常のＨレベルよりも高い）
であるかを検知し、これによりテストグループ信号／Ｔ
ＧＡおよび／ＴＧＢを出力する。アドレスキーラッチ回
路１２１は、アドレスキー信号ＴＡ３〜ＴＡ５に対応す
るアドレスピンに与えられる電圧がＨレベルであるか、
あるいはＬレベルであるかを検知し、その電圧がＨレベ
ルであるときＨレベルのアドレスキーラッチ信号ＨＶ３
〜ＨＶ５を出力するとともに、その電圧がＬレベルであ
るときＨレベルのアドレスキーラッチ信号ＬＶ３〜ＬＶ
５を出力する。アドレスキープリデコーダ１２３は４つ
のＮＯＲゲート１２４〜１２７を備え、アドレスキーラ
ッチ信号ＨＶ３，ＨＶ４，ＬＶ３，ＬＶ４に応答してア
ドレスキープリデコード信号Ｈ３Ｈ４，Ｈ３Ｌ４，Ｌ３
Ｈ４，Ｌ３Ｌ４を出力する。たとえばプリデコード信号
Ｈ３Ｈ４は、アドレスキーラッチ信号ＨＶ３がＨレベル
でありかつアドレスキーラッチ信号ＨＶ４がＨレベルで
あるときＨレベルとなる。アドレスキープリデコーダ１
２３では相補的なアドレスキーラッチ信号ＬＶ３，ＨＶ
３またはＬＶ４，ＨＶ４が使用されているので、１つの
ＮＯＲゲートが１つのプリデコード信号を生成する。

【００４６】（２．１） 外部クロック検出回路（図
３） 図３は、図２中の外部クロック検出回路の構成を示す回
路図である。この外部クロック検出回路１２２は、マル
チビットテストモードのセットタイミングであるＷＣＢ
Ｒ（／ＷＥ，／ＣＡＳビフォア／ＲＡＳ）タイミング
と、リセットタイミングであるＲＯＲ（／ＲＡＳオンリ
リフレッシュ）またはＣＢＲ（／ＣＡＳビフォア／ＲＡ
Ｓ）リフレッシュタイミングを検出する。

【００４７】図３を参照して、この外部クロック検出回
路１２２は、遅延回路１２２１ａと、ＮＡＮＤゲート１
２２１ｂａ、インバータ１２２１ｂｂおよび１２２１ｂ
ｃを有するクロックトインバータ制御回路１２２１ｂ
と、ＷＢＲ（／ＷＥビフォア／ＲＡＳ）検出回路１２２
１ｃとを備える。遅延回路１２２１ａは、ロウアドレス
ストローブ信号／ＲＡＳの遅延信号Ｄ／ＲＡＳを出力す
る。クロックトインバータ制御回路１２２１ｂは、ロウ
アドレスストローブ信号／ＲＡＳがＬレベルに立下がっ
てから、遅延信号Ｄ／ＲＡＳがロウアドレスストローブ
信号／ＲＡＳから遅れてＨレベルに立ち上がるまでＬレ
ベルとなるクロックトインバータ制御信号ＣＬＣおよび
その反転信号／ＣＬＣを出力する。ＮＡＮＤゲート１２
２１ｂａは、ロウアドレスストローブ信号／ＲＡＳおよ
び遅延信号Ｄ／ＲＡＳがともにＨレベルになるとＬレベ
ルの信号を出力する。ＷＢＲ検出回路１２２１ｃは、書
込イネーブル信号／ＷＥ、クロックトインバータ制御信
号ＣＬＣおよび／ＣＬＣを受け、書込イネーブル信号／
ＷＥが先にＬレベルとなって、ロウアドレスストローブ
信号／ＲＡＳがＬレベルになるとＬレベルとなるＷＢＲ
検出信号／ＷＢＲを出力する。このＷＢＲ検出回路１２
２１ｃは、クロックトインバータ制御信号ＣＬＣおよび
／ＣＬＣがそれぞれＨレベルおよびＬレベルのとき、Ｗ
ＢＲ検出信号／ＷＢＲを書込イネーブル信号／ＷＥと同
じ論理とし、クロックトインバータ制御信号ＣＬＣおよ
び／ＣＬＣがそれぞれＬレベルおよびＨレベルになる
と、その時点でのＷＢＲ検出信号／ＷＢＲを保持する。

【００４８】この外部クロック検出回路１２２はさら
に、コラムアドレスストローブ信号／ＣＡＳ、クロック
トインバータ制御信号ＣＬＣおよび／ＣＬＣを受け、コ
ラムアドレスストローブ信号／ＣＡＳが先にＬレベルと
なって、ロウアドレスストローブ信号／ＲＡＳがＬレベ
ルになるとＬレベルとなるＣＢＲ検出信号／ＣＢＲを出
力するＣＢＲ検出回路１２２１ｄを備える。このＣＢＲ
検出回路１２２１ｄは、クロックトインバータ１２２１
ｄａ、インバータ１２２１ｄｂおよびクロックトインバ
ータ１２２１ｄｃを有する。このＣＢＲ検出回路１２２
１ｄは、クロックトインバータ制御信号ＣＬＣおよび／
ＣＬＣがそれぞれＨレベルおよびＬレベルのとき、ＣＢ
Ｒ検出信号／ＣＢＲを書込イネーブル信号／ＷＥと同じ
論理とし、クロックトインバータ制御信号ＣＬＣおよび
／ＣＬＣがそれぞれＬレベルおよびＨレベルになると、
その時点でのＣＢＲ検出信号／ＣＢＲを保持する。

【００４９】この外部クロック検出回路１２２はさら
に、ロウアドレスストローブ信号／ＲＡＳ、その遅延信
号Ｄ／ＲＡＳ、ＷＢＲ検出信号／ＷＢＲおよびＣＢＲ検
出信号／ＣＢＲを受け、ＷＣＢＲタイミング検出信号Ｗ
ＣＢＲを出力するＷＣＢＲタイミング検出回路１２２１
ｅを備える。このＷＣＢＲタイミング検出回路１２２１
ｅは、ロウアドレスストローブ信号／ＲＡＳおよびその
遅延信号Ｄ／ＲＡＳが共にＬレベルのときＨレベルの信
号を出力するＮＯＲゲート１２２１ｅａと、インバータ
１２２１ｅｂと、ＮＡＮＤゲート１２２１ｅｃと、ＮＯ
Ｒゲート１２２１ｅｄとを有する。したがって、このＷ
ＣＢＲタイミング検出回路１２２１ｅは、ＷＢＲ検出回
路／ＷＢＲおよびＣＢＲ検出信号／ＣＢＲがＬレベル、
つまりロウアドレスストローブ信号／ＲＡＳ、カラムア
ドレスストローブ信号／ＣＡＳおよび書込イネーブル信
号／ＷＥがＷＣＢＲタイミングで入力されると、遅延信
号Ｄ／ＲＡＳがロウアドレスストローブ信号／ＲＡＳに
続いてＬレベルになったのに応じてＨレベルにセットさ
れ、ロウアドレスストローブ信号／ＲＡＳがＨレベルに
立上がるとＬレベルにリセットされるＷＣＢＲタイミン
グ検出信号ＷＣＢＲを出力する。

【００５０】この外部クロック検出回路１２２はさら
に、ロウアドレスストローブ信号／ＲＡＳ、その遅延信
号Ｄ／ＲＡＳ、カラムアドレスストローブ信号／ＣＡ
Ｓ、ＷＢＲ検出信号／ＷＢＲおよびＣＢＲ検出信号／Ｃ
ＢＲを受け、リセットタイミング検出信号／ＲＳＴを出
力するリセットタイミング検出回路１２２１ｆを備え
る。このリセットタイミング検出信号／ＲＳＴは、ロウ
アドレスストローブ信号／ＲＡＳ、カラムアドレススト
ローブ信号／ＣＡＳおよび書込イネーブル信号／ＷＥが
ＣＢＲリフレッシュタイミングで入力されてＷＢＲ検出
信号／ＷＢＲがＨレベルでかつＣＢＲ検出信号／ＣＢＲ
がＬレベルになるか、またはロウアドレスストローブ信
号／ＲＡＳおよびカラムアドレスストローブ信号／ＣＡ
ＳがＲＯＰタイミングで入力されると、ロウアドレスス
トローブ信号／ＲＡＳがＨレベルに立上がってから所定
期間Ｌレベルとなる。

【００５１】このリセットタイミング検出回路１２２１
ｆは、ロウアドレスストローブ信号／ＲＡＳ、その遅延
信号Ｄ／ＲＡＳ、ＷＢＲ検出信号／ＷＢＲおよびＣＢＲ
検出信号／ＣＢＲを受け、ＣＢＲリフレッシュタイミン
グ検出信号ＣＢＲＲを出力するＣＢＲリフレッシュタイ
ミング検出回路１２２１ｇを有する。このＣＢＲリフレ
ッシュタイミング検出信号ＣＢＲＲは、ロウアドレスス
トローブ信号／ＲＡＳ、カラムアドレスストローブ信号
／ＣＡＳおよび書込イネーブル信号／ＷＥがＣＢＲリフ
レッシュタイミングで入力されてＷＢＲ検出信号／ＷＢ
ＲがＨレベルでかつＣＢＲ検出信号／ＣＢＲがＬレベル
になると、ロウアドレスストローブ信号／ＲＡＳがＬレ
ベルに立下がってから所定期間Ｈレベルになる。このＣ
ＢＲリフレッシュタイミング検出回路１２２１ｇは、イ
ンバータ１２２１ｇａ、ＮＯＲゲート１２２１ｇｂ、イ
ンバータ１２２１ｇｃ、ＮＯＲゲート１２２１ｇｄ、Ｎ
ＯＲゲート１２２１ｇｅ、ＮＯＲゲート１２２１ｇｆお
よびＮＯＲゲート１２２１ｇｇを有する。ＮＯＲゲート
１２２１ｇｅおよび１２２１ｇｆはフリップフロップ回
路を構成する。

【００５２】このリセットタイミング検出回路１２２１
ｆはさらに、ＲＯＲリフレッシュタイミング検出回路１
２２１ｈと、ＮＯＲゲート１２２１ｆａとを有する。こ
のＲＯＲリフレッシュタイミング検出回路１２２１ｈ
は、インバータ１２２１ｈａ、ＮＡＮＤゲート１２２１
ｈｂ、ＮＯＲゲート１２２１ｈｃ、ＮＯＲゲート１２２
１ｈｄ、ＮＯＲゲート１２２１ｈｅ、インバータ１２２
１ｈｆおよびＮＯＲゲート１２２１ｈｇを有する。ＮＯ
Ｒゲート１２２１ｈｄおよび１２２１ｈｅはフリップフ
ロップ回路を構成する。ＲＯＲリフレッシュタイミング
検出回路１２２１ｈは、ロウアドレスストローブ信号／
ＲＡＳ、その遅延信号Ｄ／ＲＡＳおよびカラムアドレス
ストローブ信号／ＣＡＳを受け、ＲＯＲタイミング検出
信号ＲＯＲを出力する。このＲＯＲタイミング検出信号
ＲＯＲは、ロウアドレスストローブ信号／ＲＡＳおよび
カラムアドレスストローブ信号／ＣＡＳがＲＯＲタイミ
ングで入力されると、ロウアドレスストローブ信号／Ｒ
ＡＳがＨレベルに立上がってから所定期間Ｈレベルにな
る。また、ＮＯＲゲート１２２１ｆａは、ＣＢＲリフレ
ッシュタイミング検出信号ＣＢＲＲおよびＲＯＲタイミ
ング検出信号ＲＯＲを受け、リセットタイミング検出信
号／ＲＳＴを出力する。このリセットタイミング検出信
号／ＲＳＴは、ＣＢＲリフレッシュタイミング検出信号
ＣＢＲＲおよびＲＯＲタイミング検出信号ＲＯＲのうち
少なくとも一方がＨレベルであると、Ｌレベルとなる。

【００５３】この外部クロック検出回路１２２はさら
に、ＷＣＢＲタイミング検出信号ＷＣＢＲおよびリセッ
トタイミング検出信号／ＲＳＴを受け、タイミング検出
信号ＴＤＡを出力するセット／リセット回路１２２１ｉ
を備える。このセット／リセット回路１２２１ｉは、イ
ンバータ１２２１ｉａ、ＮＡＮＤゲート１２２１ｉｂお
よびＮＡＮＤゲート１２２１ｉｃを有する。ＮＡＮＤゲ
ート１２２１ｉｂおよび１２２１ｉｃはフリップフロッ
プ回路を構成する。したがって、ロウアドレスストロー
ブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡ
Ｓおよび書込イネーブル信号／ＷＥがＷＣＢＲタイミン
グで入力されてＷＣＢＲタイミング検出信号ＷＣＢＲが
Ｈレベルでリセットタイミング検出信号／ＲＳＴがＨレ
ベルになると、タイミング検出信号ＴＤＡはＨレベルに
セットされる。他方、ロウアドレスストローブ信号／Ｒ
ＡＳ、カラムアドレスストローブ信号／ＣＡＳおよび書
込イネーブル信号／ＷＥがＣＢＲリフレッシュタイミン
グまたはＲＯＲタイミングで入力されて、ロウアドレス
ストローブ信号／ＲＡＳのＨレベルへの立上がりでＷＣ
ＢＲタイミング検出信号ＷＣＢＲがＬレベルでリセット
タイミング検出信号／ＲＳＴがＬレベルになると、タイ
ミング検出信号ＴＤＡはＬレベルにリセットされる。

【００５４】この外部クロック検出回路１２２はさら
に、タイミング検出信号ＴＤＡ、クロックトインバータ
制御信号ＣＬＣおよび／ＣＬＣを受け、タイミング検出
ラッチ信号ＬＴＤＡを出力するタイミング検出信号ラッ
チ回路１２２１ｊを備える。このタイミング検出ラッチ
回路１２２１ｊは、クロックトインバータ１２２１ｊ
ａ、インバータ１２２１ｊｂおよびクロックトインバー
タ１２２１ｊｃを有する。したがって、クロックトイン
バータ制御信号ＣＬＣおよび／ＣＬＣがそれぞれＨレベ
ルおよびＬレベルのとき、タイミング検出ラッチ信号Ｌ
ＴＤＡはタイミング検出信号ＴＤＡと同じ論理となる。
他方、クロックトインバータ制御信号ＣＬＣおよび／Ｃ
ＬＣがそれぞれＬレベルおよびＨレベルになると、その
時点でのタイミング検出ラッチ信号ＬＴＤＡが保持され
る。

【００５５】この外部クロック検出回路１２２はさら
に、ロウアドレスストローブ信号／ＲＡＳを受け、パル
ス信号／ＦＳＥＸを出力するパルス発生回路１２２１ｋ
を備える。このパルス発生回路１２２１ｋは、遅延回路
１２２１ｋａ、インバータ１２２１ｋｂ、遅延回路１２
２１ｋｃおよびＮＡＮＤゲート１２２１ｋｄを有する。
したがって、ロウアドレスストローブ信号／ＲＡＳがＬ
レベルに立下がってから所定時間経過後、パルス信号／
ＦＳＥＸは所定時間だけＬレベルに立下がる。

【００５６】この外部クロック検出回路１２２はさら
に、タイミング検出信号ＴＤＡ、タイミング検出ラッチ
信号ＬＴＤＡおよびパルス信号／ＦＳＥＸを受け、テス
トモードリセット信号／ＦＲ、アドレスキーラッチ制御
信号ＦＳＥおよびテストモード活性化信号ＦＥを出力す
るタイミング検出信号発生回路１２２１ｍを備える。こ
のタイミング検出信号発生回路１２２１ｍは、インバー
タ１２２１ｍａ、１２２１ｍｂ、ＮＡＮＤゲート１２２
１ｍｃ、インバータ１２２１ｍｄ、１２２１ｍｅおよび
１２２１ｍｆを有する。したがって、テストモードリセ
ット信号／ＦＲは、タイミング検出信号ＴＤＡの反転信
号である。アドレスキーラッチ制御信号ＦＳＥは、タイ
ミング検出信号ＴＤＡがＨレベル、パルス信号／ＦＳＥ
ＸがＬレベル、タイミング検出ラッチ信号ＬＴＤＡがＬ
レベルであると、Ｈレベルとなる。テストモード活性化
信号ＦＥは、タイミング検出ラッチ信号ＬＴＤＡと同じ
論理である。

【００５７】図４は、ＷＣＢＲタイミングでの外部クロ
ック検出回路１２２のセット動作を示すタイミングチャ
ートである。図５は、ＣＢＲリフレッシュタイミングま
たはＲＯＲタイミングでの外部クロック検出回路１２２
のリセット動作を示すタイミングチャートである。図４
に示されるように、ロウアドレスストローブ信号／ＲＡ
Ｓ、カラムアドレスストローブ信号／ＣＡＳおよび書込
イネーブル信号／ＷＥがＷＣＢＲタイミングで入力され
ると、テストモードリセット信号／ＦＲはＬレベルにセ
ットされる。他方、図５に示されるように、これらの信
号／ＲＡＳ、／ＣＡＳおよび／ＷＥがＣＢＲリフレッシ
ュタイミングまたはＲＯＲタイミングで入力されると、
ロウアドレスストローブ信号／ＲＡＳのＨレベルへの立
上がりに応じて、テストモードリセット信号／ＦＲはＨ
レベルにリセットされる。

【００５８】また、図４に示されるように、これらの信
号／ＲＡＳ、／ＣＡＳおよび／ＷＥがＷＣＢＲタイミン
グで入力されると、ロウアドレスストローブ信号／ＲＡ
ＳがＬレベルに立下がってから所定時間経過後に、アド
レスキーラッチ制御信号ＦＳＥが所定期間だけＨレベル
となる。

【００５９】また、図４に示されるように、これらの信
号／ＲＡＳ、／ＣＡＳおよび／ＷＥがＷＣＢＲタイミン
グで入力されると、テストモード活性化信号ＦＥは、ロ
ウアドレスストローブ信号／ＲＡＳのＨレベルへの立上
がりに応答してＨレベルとなる。他方、図５に示される
ように、これらの信号／ＲＡＳ、／ＣＡＳおよび／ＷＥ
がＣＢＲリフレッシュタイミングまたはＲＯＲタイミン
グで入力されると、ロウアドレスストローブ信号／ＲＡ
ＳのＨレベルへの立上がりに応じて、テストモード活性
化信号ＦＥはＬレベルとなる。

【００６０】（２．２） テストグループ検出回路（図
６） 図６は、図２中のテストグループ検出回路１２０の構成
を示すブロック図である。図６を参照して、このテスト
グループ検出回路１２０は、高電圧検出回路１３０およ
び１３２と、ロウアドレスバッファ１３１および１３３
と、テストグループデコーダ１３４とを備える。高電圧
検出回路１３０は、アドレスピンＡ１の電圧がスーパー
Ｈレベル以上であるか否かを検出し、その電圧がスーパ
ーＨレベル以上であるときＨレベルの高電圧検知信号Ｓ
Ｖ１Ｆを出力する。高電圧検出回路１３２も、この高電
圧検出回路１３０と同様に動作する。ロウアドレスバッ
ファ１３１はアドレス信号Ａ１を受け、出力信号／ＲＡ
１ＦＡを出力する。ロウアドレスバッファ１３３も、こ
のロウアドレスバッファ１３１と同様に動作する。テス
トグループデコーダ１３４は、アドレスラッチ制御信号
ＦＳＥがＨレベルのとき高電圧検知信号ＳＶ１Ｆおよび
ＳＶ２Ｆを取込み、特殊テストグループ信号／ＴＧＡお
よび／ＴＧＢを出力する。

【００６１】（２．２．１） 高電圧検出回路（図７） 図７は、図６中の高電圧検出回路１３０の一例を示す回
路図である。図７を参照して、この高電圧検出回路１３
０は、ダイオード接合されたｎ個のＮチャネルＭＯＳト
ランジスタ１３０１と、ＮチャネルＭＯＳトランジスタ
１３０２とを備える。ＮチャネルＭＯＳトランジスタ１
３０１はしきい値Ｖｔを有する。したがって、アドレス
ピンＡ１に電源電圧Ｖｃｃよりもｎ×Ｖｔだけ高い電圧
（スーパーＨレベル）が与えられると、高電圧検知信号
ＳＶ１Ｆが通常のＨレベルとなる。

【００６２】（２．２．２） テストグループデコーダ
（図８） 図８は、図６中のテストグループデコーダ１３４の構成
を示す回路図である。図８を参照して、このテストグル
ープデコーダ１３４は、インバータ１３４１、１３４
５、１３４７、１３５３、１３５５、クロックトインバ
ータ１３４２、１３４３、１３５０、１３５１、ＮＯＲ
ゲート１３４４、１３４６、１３４８、１３４９、１３
５２、１３５４、ＮＡＮＤゲート１３５６および１３５
７を備える。ＮＯＲゲート１３４４およびインバータ１
３４５、ＮＯＲゲート１３４６およびインバータ１３４
７、ＮＯＲゲート１３５２およびインバータ１３５３、
ならびにＮＯＲゲート１３５４およびインバータ１３５
５は、それぞれラッチ回路を構成する。

【００６３】Ｈレベルのアドレスラッチ制御信号ＦＳＥ
に応答してクロックトインバータ１３４２、１３４３、
１３５０および１３５１が動作する。これにより、高電
圧検知信号ＳＶ１ＦがＨレベルのときアドレスキーラッ
チ信号ＳＶ１がＨレベルとなり、高電圧検知信号ＳＶ２
ＦがＨレベルのときアドレスキーラッチ信号ＳＶ２がＨ
レベルとなる。また、ロウアドレスバッファ１３１の出
力信号／ＲＡ１ＦＡがＨレベルのときアドレスキーラッ
チ信号ＨＶ１がＨレベルとなり、ロウアドレスバッファ
１３３の出力信号／ＲＡ２ＦＡがＨレベルのときアドレ
スキーラッチ信号ＨＶ２がＨレベルとなる。したがっ
て、アドレスキーラッチ信号ＳＶ１，ＳＶ２，ＨＶ１，
ＨＶ２の組合せによって、アドレスピンに与えられる電
圧の３つの状態が検知され得る。たとえばアドレスキー
ラッチ信号ＳＶｎ（ｎ＝１，２）がＨレベルでかつアド
レスキーラッチ信号ＨＶｎ（ｎ＝１，２）がＬレベルの
とき、アドレスピンの電圧はスーパーＨレベルである。
また、アドレスキーラッチ信号ＳＶｎがＬレベルでかつ
アドレスキーラッチ信号ＨＶｎがＨレベルのとき、アド
レスピンの電圧は通常のＨレベルである。さらに、アド
レスキーラッチ信号ＳＶｎがＬレベルでかつアドレスキ
ーラッチ信号ＨＶｎがＬレベルのとき、アドレスピンの
電圧はＬレベルである。なお、アドレスキーラッチ信号
ＳＶｎおよびＨＶｎが同時にＨレベルとなることはな
い。

【００６４】特殊テストグループ信号／ＴＧＡおよび／
ＴＧＢは、これらのアドレスキーラッチ信号ＳＶｎ，Ｈ
Ｖｎの組合せに従って生成される。特殊テストグループ
信号／ＴＧＡは、テストモード活性化信号ＦＥ、アドレ
スキーラッチ信号ＳＶ１およびＨＶ２がすべてＨレベル
のとき、Ｌレベルとなる。特殊テストグループ信号／Ｔ
ＧＢは、テストモード活性化信号ＦＥ、アドレスキーラ
ッチ信号ＳＶ２およびＨＶ１がすべてＨレベルのとき、
Ｌレベルとなる。

【００６５】したがって、特殊テストグループ信号／Ｔ
ＧＡ，／ＴＧＢは、２つのアドレスピンに２種類の電圧
が与えられたとき活性化される。このうち１種類の電圧
が通常の使用範囲内のＬレベルであればもう１種類の電
圧がスーパーＨレベルであっても、特殊テストグループ
信号／ＴＧＡ，／ＴＧＢは活性化されない。さらに、１
種類の電圧だけが印加される場合は、いかなるレベルで
あっても特殊テストグループ信号／ＴＧＡ，／ＴＧＢは
活性化されない。そのため、アドレスピンに間違って高
い電圧が印加されてもこの半導体記憶装置は特殊テスト
モードに入ることはない。

【００６６】（２．３） アドレスキーラッチ回路（図
９） 図９は、図２中のアドレスキーラッチ回路１２１の構成
を示す回路図である。図９を参照して、このアドレスキ
ーラッチ回路１２１は、インバータ１２１１、１２１
６、１２１８、１２２０、１２２１〜１２２３、クロッ
クトインバータ１２１２〜１２１４、ＮＯＲゲート１２
１５、１２１７および１２１９を備える。ＮＯＲゲート
１２１５およびインバータ１２１６、ＮＯＲゲート１２
１７およびインバータ１２１８、ならびにＮＯＲゲート
１２１９およびインバータ１２２０は、それぞれラッチ
回路を構成する。

【００６７】このアドレスキーラッチ回路１２１はさら
に、アドレスキー信号ＴＡ３〜ＴＡ５をそれぞれ受け、
その反転信号／ＲＡ３ＦＡ〜／ＲＡ５ＦＡをそれぞれ出
力する３つのロウアドレスバッファ（図示せず）を備え
る。

【００６８】アドレスラッチ制御信号ＦＳＥがＨレベル
にある間、アドレスバッファの出力信号／ＲＡ３ＦＡ〜
／ＲＡ５ＦＡがそれぞれ取込まれ、これによりアドレス
キーラッチ信号ＨＶ３〜ＨＶ５，ＬＶ３〜ＬＶ５がラッ
チされる。これらの信号は、テストモードリセット信号
／ＦＲがＨレベルになるまでラッチされ続ける。また、
ロウアドレスバッファの出力信号／ＲＡｎＦＡ（Ｎ＝
３，４，５）は、アドレスピンにＨレベルが与えられる
とＬレベルとなり、アドレスピンにＬレベルが与えられ
るとＨレベルとなる。したがって、アドレスピンにＨレ
ベルが与えられると、アドレスキーラッチ信号ＨＶｎは
Ｈレベルとなり、アドレスキーラッチ信号ＬＶｎはＬレ
ベルとなる。他方、アドレスピンにＬレベルが与えられ
ると、アドレスキーラッチ信号ＨＶｎはＬレベルとな
り、アドレスキーラッチ信号ＬＶｎはＨレベルとなる。

【００６９】（２．４） 特殊テストモードクロックデ
コーダ（図１０） 図１０は、図２中の特殊テストモードクロックデコーダ
１２８の構成を示す回路図である。図１０を参照して、
この特殊テストモードクロックデコーダ１２８は、マル
チビットテスト活性化信号ＴＭＢを発生する回路と、冗
長ロウテスト活性化信号ＴＥＳＴ１および冗長カラムテ
スト活性化信号／ＴＥＳＴ２を発生する回路とを備え
る。このマルチビットテスト活性化信号発生回路は、イ
ンバータ１２８１、１２８４、１２８８、１２８９、Ｎ
ＡＮＤゲート１２８２、１２８５、１２８６、１２８
７、およびＮＯＲゲート１２８３とを備える。他方、こ
の冗長ロウおよび冗長カラムテスト活性化信号発生回路
は、ＮＯＲゲート１２９０、１２９１、１２９２、１２
９３、インバータ１２９４、１２９４５および１２９６
を備える。

【００７０】アドレスピンＡ１，Ａ２に通常の範囲内の
Ｌレベルの電圧とスーパーＨレベルとが与えられ、かつ
信号／ＲＡＳ，／ＣＡＳ，／ＷＥがＷＣＢＲタイミング
で入力されると、マルチビットテスト活性化信号ＴＭＢ
は必ずＨレベルに活性化され、この半導体記憶装置が特
殊テストモードに入ることはない。また、特殊テストモ
ードでこの半導体記憶装置の特性評価を行なう場合に、
マルチビットテストモードでこの半導体記憶装置のマー
ジン評価を行なえば、テスト時間が大幅に短縮される。
したがって、特殊テストモードでもマルチビットテスト
を可能とするために、アドレスキーによってもマルチビ
ットテストモードが設定可能とされている。この実施の
形態では、アドレスピンＡ１，Ａ２，Ａ５の電圧がそれ
ぞれスーパーＨレベル、ＨレベルおよびＨレベルである
か、またはＨレベル、スーパーＨレベルおよびＨレベル
であるとき、マルチビットテストが可能となる。

【００７１】図１１は、ＷＣＢＲタイミングにより冗長
ロウ活性化信号ＴＥＳＴ１、冗長カラム活性化信号／Ｔ
ＥＦＴ２およびマルチビットテスト活性化信号ＴＭＢの
すべてが活性状態となるテストモード制御回路のセット
動作を示すタイミングチャートである。図１１（ｄ）〜
（ｈ）に示されるように、アドレスピンＡ１にスーパー
Ｈレベル（図１１ではＳで示される）が与えられ、かつ
アドレスピンＡ２〜Ａ５にＨレベルの電圧がそれぞれ与
えられている場合において、図１１（ａ）〜（ｃ）に示
されるように、ロウアドレスストローブ信号／ＲＡＳ、
カラムアドレスストローブ信号／ＣＡＳおよび書込イネ
ーブル信号／ＷＥがＷＣＢＲタイミングで入力される
と、アドレスキーラッチ信号ＳＶ１はＨレベルとなり、
アドレスキーラッチ信号ＨＶ１がＬレベルとなり、アド
レスキーラッチ信号ＳＶ２はＬレベルとなり、アドレス
キーラッチ信号ＨＶ２はＨレベルとなり、アドレスキー
ラッチ信号ＨＶ３はＨレベルとなり、アドレスキーラッ
チ信号ＬＶ３はＬレベルとなり、アドレスキーラッチ信
号ＨＶ４はＨレベルとなり、アドレスキーラッチ信号Ｌ
Ｖ４はＬレベルとなり、アドレスキーラッチ信号ＨＶ５
はＨレベルとなり、さらにアドレスキーラッチ信号ＬＶ
５はＬレベルとなる。これにより、特殊テストグループ
信号／ＴＧＡが活性状態となる準備が整う。

【００７２】これらのアドレスキーラッチ信号はアドレ
スキープリデコーダ１２３によってプリデコードされ、
さらに特殊モードクロックデコーダ１２８によってデコ
ードされる。そして、ロウアドレスストローブ信号／Ｒ
ＡＳの立上りに応答してテストモード活性化信号ＦＥが
立上ると、特殊テストグループ信号／ＴＧＡが活性状態
（Ｌレベル）となり、これにより冗長ロウテスト活性化
信号ＴＥＳＴ１、冗長カラムテスト活性化信号／ＴＥＳ
Ｔ２およびマルチビットテスト活性化信号ＴＭＢが順次
活性状態となる。

【００７３】図１２は、ＲＯＲまたはＣＢＲリフレッシ
ュタイミングにより冗長ロウテスト活性化信号ＴＥＳＴ
１、冗長カラムテスト活性化信号／ＴＥＳＴ２およびマ
ルチビットテスト活性化信号ＴＭＢのすべてが不活性状
態となるテストモード制御回路のリセット動作を示すタ
イミングチャートである。図１２（ａ）〜（ｃ）に示さ
れるように、ロウアドレスストローブ信号／ＲＡＳ、カ
ラムアドレスストローブ信号／ＣＡＳおよび書込イネー
ブル信号／ＷＥがＲＯＲまたはＣＢＲリフレッシュタイ
ミングで入力され、その後ロウアドレスストローブ信号
／ＲＡＳが立上ると、テストモードリセット信号／ＦＲ
が図１２（ｄ）に示されるようにＨレベルとなる。テス
トモードリセット信号／ＦＲがＨレベルになると、すべ
てのアドレスキーラッチ信号がＬレベルとなるので、図
１２（ｅ）に示されるようにテストモード活性化信号Ｆ
ＥもＬレベルとなる。したがって、図１２（ｆ）〜
（ｈ）に示されるように、冗長ロウテスト活性化信号Ｔ
ＥＳＴ１、冗長カラムテスト活性化信号／ＴＥＳＴ２お
よびマルチビットテスト活性化信号ＴＭＢのすべてが不
活性状態となる。

【００７４】以上の説明をまとめると、テストモード制
御回路１１２のデコード表は次の表１のとおりである。
表１中、ＳはスーパーＨレベルを示し、Ｈは通常のＨ
（論理ハイ）レベルを示し、ＬがＬ（論理ロウ）レベル
を示す。

【００７５】

【表１】

【００７６】なお、この実施の形態では特殊テストグル
ープ信号／ＴＧＢで設定可能な特殊テストモードはマル
チビットテストモードだけであるが、これ以外の特殊テ
ストモードが設定可能であっても構わない。また、アド
レスキーの組合せは任意に設定可能であることは言うま
でもない。

【００７７】（３） メモリセルアレイおよびその周辺
回路（図１３，図１４） 図１３は、図１中のメモリセルアレイ１００〜１０３お
よびその周辺回路の構成を詳細に示すブロック図であ
る。図１３を参照して、図１中のメモリセルアレイ１０
０および冗長ロウメモリセルアレイ１０１は、１６個の
メモリセルアレイブロックＭＣＡ１〜ＭＣＡ１６に分割
されている。図１中の冗長カラムメモリセルアレイおよ
び冗長カラムロウメモリセルアレイ１０３は、１６個の
冗長カラムメモリセルアレイブロックＳＭＣＡ１〜ＳＭ
ＣＡ１６に分割されている。図１中のセンスリフレッシ
ュアンプ入出力制御回路１０４は、１７個のセンスリフ
レッシュアンプ入出力制御回路ブロックＳＡ１Ａ〜ＳＡ
１７Ａに分割されている。図１中の冗長センスリフレッ
シュアンプ入出力制御回路１０５は、１７個の冗長セン
スリフレッシュアンプ入出力制御回路ブロックＳＳＡ１
Ａ〜ＳＳＡ１７Ａに分割されている。

【００７８】図１中のロウデコーダ１０６は、１６個の
ロウデコーダＲＤＣ１〜ＲＤＣ１６と、１６個のレベル
変換回路ＬＣ１〜ＬＣ１６とを備える。図１中の冗長ロ
ウデコーダ１０７は、１６個の冗長ロウデコーダＳＲＤ
Ｃ１〜ＳＲＤＣ１６と、１６個の冗長レベル変換回路Ｓ
ＬＣ１〜ＳＬＣ１６とを備える。ロウデコーダＲＤＣ１
〜ＲＤＣ１６および冗長ロウデコーダＳＲＤＣ１〜ＳＲ
ＤＣ１６は、メモリセルアレイＭＣＡ１〜ＭＣＡ１６に
対応して配置される。ロウデコーダＲＤＣ１〜ＲＤＣ１
６の各々は４つの通常ワード線ＷＬｉと接続され、ワー
ド線駆動信号ＲＸ０〜ＲＸ３に応答してその４つの通常
ワード線のうち１つを駆動する。冗長ロウデコーダＳＲ
ＤＣ１〜ＳＲＤＣ１６の各々は２本の冗長ワード線ＳＷ
Ｌｊと接続され、冗長ワード線駆動信号ＳＲＸ０，ＳＲ
Ｘ１に応答してその２つの冗長ワード線のうち１つを駆
動する。

【００７９】レベル変換回路ＬＣ１〜ＬＣ１６の各々は
電源電圧レベルのワード線駆動信号ＲＸＦ０〜ＲＸＦ３
を昇圧電圧レベルのワード線駆動信号ＲＸ０〜ＲＸ３に
変換し、それらを対応するロウデコーダに供給する。冗
長レベル変換回路ＳＬＣ１〜ＳＬＣ１６の各々は、電源
電圧レベルの冗長ワード線駆動信号ＳＲＦ０，ＳＲＦ１
を昇圧電圧レベルの冗長ワード線駆動信号ＳＲＸ０，Ｓ
ＲＸ１に変換し、それらを対応する冗長ロウデコーダに
供給する。

【００８０】ワード線駆動信号ＲＸＦ０〜ＲＸＦ３は図
１３に示されたＲＸデコーダ１４２によって生成され
る。冗長ワード線駆動信号ＳＲＦ０，ＳＲＦ１は図１３
に示された冗長ＲＸデコーダ１４３によって生成され
る。ＲＸデコーダ１４２は、ＲＸデコーダ活性化信号／
ＲＸＴに応答して活性化され、これにより相補ロウアド
レス信号ＲＡＤ０，／ＲＡＤ０およびＲＡＤ１，／ＲＡ
Ｄ１に従って１つのワード線駆動信号を生成する。ここ
で、ＲＣデコーダ活性化信号／ＲＸＴは、ロウアドレス
ストローブ信号／ＲＡＳを遅延させることにより生成さ
れる。また、冗長ＲＸデコーダ１４３は、冗長ロウアド
レス検知信号ＳＲＡおよびＳＲＢに従って１つの冗長ワ
ード線駆動信号を生成する。

【００８１】図１中のカラムデコーダ１０８は、図１３
に示されたＹ上位プリデコーダ１４０と、Ｙ下位プリデ
コーダ１４１と、カラムデコーダＣＤＣを含む。Ｙ下位
プリデコーダ１４１は、相補カラムアドレス信号ＣＤＡ
２，／ＣＤＡ２〜ＣＡＤ６，／ＣＡＤ６をプリデコード
することによりプリデコード信号Ｙ４〜Ｙ１５を生成す
る。Ｙ上位プリデコーダ１４０は、カラムデコーダ活性
化信号ＣＤＥ、通常カラム活性化信号ＮＣＥＡおよびＮ
ＣＥＢに応答して活性化され、さらに相補カラムアドレ
ス信号ＣＡＤ７，／ＣＡＤ７およびＣＡＤ８，／ＣＡＤ
８をプリデコードすることによりプリデコード信号Ｙ１
６〜Ｙ２３を生成する。カラムデコーダＣＤＣは、これ
らのプリデコード信号Ｙ４〜Ｙ２３に応答してカラム選
択線ＣＳＬｉのうちいずれか１つを活性化する。

【００８２】冗長カラムデコーダＳＣＤＣは４つの冗長
カラム選択線ＳＣＳＬＡ，ＳＣＳＬＢ，ＳＣＳＬＣおよ
びＳＣＳＬＤと接続され、４つの冗長カラム活性化信号
ＳＣＥＡ，ＳＣＥＢ，ＳＣＥＣおよびＳＣＥＤに応答し
て２つの冗長カラム選択線を活性化する。ここでは、冗
長カラム活性化信号ＳＣＥＡおよびＳＣＥＣは同時にＨ
レベルとなるので、対応する冗長カラム選択線ＳＣＳＬ
ＡおよびＳＣＳＬＣが同時に活性化される。また、冗長
カラム活性化信号ＳＣＥＢおよびＳＣＥＤは同時にＨレ
ベルとなるので、対応する冗長カラム選択線ＳＣＳＬＢ
およびＳＣＳＬＤが同時に活性化される。

【００８３】図１４は、図１３中のブロックＭＣＡ１，
ＳＭＣＡ１，ＳＡ１Ａ，ＳＳＡ１Ａ〜ＭＣＡ１６，ＳＭ
ＣＡ１６，ＳＡ１７Ａ，ＳＳＡ１７Ａのうち１つのブロ
ックを示す配線図である。図１４を参照して、複数のワ
ード線ＷＬ０〜ＷＬ８および４つの冗長ワード線ＳＷＬ
０〜ＳＷＬ３と交差して複数のビット線対ＢＬ，／ＢＬ
が配置されている。

【００８４】通常ビット線対ＢＬ，／ＢＬと通常ワード
線ＷＬ０〜ＷＬ８の交点に対応して複数の通常メモリセ
ルＭＣが配置されている。通常メモリセルＭＣはハッチ
ングのない○で表わされる。また、通常ビット線対Ｂ
Ｌ，／ＢＬと冗長ワード線ＳＷＬ０〜ＳＷＬ３との交点
に対応して複数の冗長ロウメモリセルＲＭＣが配置され
ている。冗長ロウメモリセルＲＭＣは水平方向にハッチ
ングされた○で表わされる。また、冗長ビット線対ＢＬ
／ＢＬと通常ワード線ＷＬ０〜ＷＬ８との交点に対応し
て複数の冗長カラムメモリセルＣＭＣが配置されてい
る。冗長カラムメモリセルＣＭＣは垂直方向にハッチン
グされた○で表わされる。さらに、冗長ビット線対Ｂ
Ｌ，／ＢＬと冗長ワード線ＳＷＬ０〜ＳＷＬ３との交点
に対応して複数の冗長ロウカラムメモリセルＲＣＭＣが
配置されている。冗長ロウカラムメモリセルＲＣＭＣは
水平および垂直方向にハッチングされた○で表わされ
る。

【００８５】また、複数の通常ビット線対ＢＬ，／ＢＬ
に対応して複数の通常センスリフレッシュアンプＳＡ０
〜ＳＡ３が配置されている。また、冗長ビット線対Ｂ
Ｌ，／ＢＬに対応して複数の冗長センスリフレッシュア
ンプＳＳＡ０〜ＳＳＡ３が配置されている。

【００８６】このようなメモリセルアレイの一方側には
２つのローカル入出力線対ＬＩＯ１，／ＬＩＯ１および
ＬＩＯ３，／ＬＩＯ３が配置され、その他方には２つの
ローカル入出力線対ＬＩＯ０，／ＬＩＯ０およびＬＩＯ
２，／ＬＩＯ２が配置されている。通常センスリフレッ
シュアンプＳＡ０〜ＳＡ３の各々に対応して２つのカラ
ム選択ゲートＣＳが配置されている。また、冗長センス
リフレッシュアンプＳＳＡ０〜ＳＳＡ３の各々に対応し
て２つの冗長カラム選択ゲートＣＳが配置されている。

【００８７】また、４つの通常センスリフレッシュアン
プＳＡ０〜ＳＡ３に対応して１つの通常カラム選択線Ｃ
ＳＬ２５５が配置され、４つの冗長センスリフレッシュ
アンプＳＳＡ０〜ＳＳＡ３に対応して１つの冗長カラム
選択線ＳＣＳＬ１が配置されている。

【００８８】なお、ワード線ＷＬ０に沿って形状ダミー
ワード線ｄｍｙが配置され、冗長ワード線ＳＷＬ３に沿
って形状ダミーワード線ｄｍｙが配置されている。

【００８９】（４） ロウ系回路 （４．１） ロウデコーダ（図１５） 図１５は、図１３中のロウデコーダＲＤＣ１〜ＲＤＣ１
６の１つの構成を示す回路図である。図１５を参照し
て、１つのロウデコーダは、対応する４つのワード線Ｗ
Ｌ０〜ＷＬ３とそれぞれ接続される４つの駆動回路１５
０と、ＮチャネルＭＯＳトランジスタ１５２〜１５５，
１５８と、ＰチャネルＭＯＳトランジスタ１５１，１５
６，１５７とを備える。各駆動回路１５０は、Ｎチャネ
ルＭＯＳトランジスタ１５９〜１６１を備える。Ｐチャ
ネルＭＯＳトランジスタ１５１のゲート電極にはロウデ
コーダプリチャージ信号／ＲＤＰが与えられる。Ｎチャ
ネルＭＯＳトランジスタ１５５のゲート電極にはブロッ
クセレクト信号ＲＢＳが与えられる。ＮチャネルＭＯＳ
トランジスタ１５２〜１５４のゲート電極にはそれぞれ
Ｘプリデコード信号ＸＣ，ＸＡ，ＸＢが与えられる。

【００９０】ここで、ロウデコーダプリチャージ信号／
ＲＤＰがロウ系のプリチャージ期間にＬレベルになる
と、ノードＮＡは昇圧電圧Ｖｐｐレベルにプリチャージ
される。これによりすべてのワード線ＷＬ０〜ＷＬ３は
不活性状態となる。次いでロウアドレスストローブ信号
／ＲＡＳがＬレベルになると、ロウデコーダプリチャー
ジ信号／ＲＤＰがＨレベルとなるので、ブロックセレク
ト信号ＲＢＳ、およびＸプリデコード信号ＸＡ〜ＸＣの
組合せに応じて特定のロウデコーダが選択される。そし
て、選択的に供給されるワード線活性化信号ＲＸ０〜Ｒ
Ｘ３に応じて対応する１つのワード線が選択される。た
とえばワード線駆動信号ＲＸ０が供給されたときは、対
応するワード線ＷＬ０の電圧が昇圧電圧Ｖｐｐレベルま
で上昇する。

【００９１】（４．２）冗長ロウデコーダ（図１６） 図１６は、図１３中の冗長ロウデコーダＳＲＤＣ１〜Ｓ
ＲＤＣ１６の１つの構成を示す回路図である。図１６を
参照して、この１つの冗長ロウデコーダは、対応する２
つの冗長ワード線ＳＷＬ０およびＳＷＬ１にそれぞれ接
続される２つの駆動回路１６２と、ＮチャネルＭＯＳト
ランジスタ１６７，１６８，１７１と、ＰチャネルＭＯ
Ｓトランジスタ１６６，１６９，１７０とを備える。各
駆動回路１６２は、ＮチャネルＭＯＳトランジスタ１６
３〜１６５を備える。ここで、ＮチャネルＭＯＳトラン
ジスタ１６７のゲート電極には、偶数または奇数を示す
信号ＲＡＤＥ０が与えられる。冗長ロウデコーダＳＲＤ
Ｃ１〜ＳＲＤＣ１６は、通常のデコーダＲＤＣ１〜ＲＤ
Ｃ１６とほぼ同様に動作する。通常ワード線を選択する
場合は、冗長ワード線駆動信号ＳＲＸ０およびＳＲＸ１
がともにＬレベルのまま維持されるので、冗長ワード線
ＳＷＬ０，ＳＷＬ１が活性化されることはない。しかし
ながら、後述する冗長ロウアドレス検知回路が外部から
与えられたロウアドレス信号とプログラムされた置換ア
ドレスとの一致を検知すると、冗長ロウアドレス検知信
号ＳＲＡおよびＳＲＢのいずれかがＨレベルになるとと
もに、ＲＸデコーダ１４２が不活性化される。したがっ
て、通常ワード線駆動信号ＲＸＦ０〜ＲＸＦ３はすべて
Ｌレベルとなる。他方、冗長ロウアドレス検知信号ＳＲ
ＡがＨレベルになると、対応する冗長ワード線駆動信号
ＳＲＦ０がＨレベルとなり、冗長ロウアドレス検知信号
ＳＲＢがＨレベルになると、対応する冗長ワード線駆動
信号ＳＲＦ１がＨレベルとなる。したがって、選択され
たメモリセルアレイブロック内の４つの冗長ワード線が
信号ＲＡＤＥ０に応答して２つずつ活性化される。

【００９２】（４．３） ＲＸデコーダおよび冗長ＲＸ
デコーダ（図１７） 図１７は、図１３中のＲＸデコーダ１４２および冗長Ｒ
Ｘデコーダ１４３の構成を示す回路図である。図１７を
参照して、ＲＸデコーダ１４２は、ＮＡＮＤゲート１４
２１〜１４２４，１４２９〜１４３２、ＮＯＲゲート１
４２５〜４２８、およびインバータ１４３３〜１４３６
を備える。ＮＡＮＤゲート１４２９〜１４３２の一方入
力ノードには、冗長ロウアドレス検知信号ＳＲＡおよび
ＳＲＢを受けるＮＯＲゲート１４３７が接続される。

【００９３】したがって、このＲＸデコーダ１４２は、
冗長ロウアドレス検知信号ＳＲＡおよびＳＲＢがともに
Ｌレベルのとき活性化される。そして、ＲＸデコーダ活
性化信号／ＲＸＴがＬレベルに立下ると、ＮＡＮＤゲー
ト１４２１〜１４２４にそれぞれ与えられるロウアドレ
ス信号／ＲＡＤ０，／ＲＡＤ１、ＲＡＤ０，／ＲＡＤ
１、／ＲＡＤ０，ＲＡＤ１およびＲＡＤ０，ＲＡＤ１に
従ってワード線駆動信号ＲＸＦ０〜ＲＸＦ３のいずれか
１つがＨレベルに活性化される。

【００９４】また、冗長ＲＸデコーダ１４３は、インバ
ータ１４３８，１４４１，１４４２、およびＮＡＮＤゲ
ート１４３９，１４４０を備える。したがって、冗長ロ
ウアドレス検知信号ＳＲＡがＨレベルになると、ＲＸデ
コーダ活性化信号／ＲＸＴに応答して対応する冗長ワー
ド線駆動信号ＳＲＦ０がＨレベルに活性化される。この
Ｈレベルの冗長ロウアドレス検知信号ＳＲＡはＮＯＲゲ
ート１４３７にも与えられるので、ＲＸデコーダ１４２
は不活性化される。他方、冗長ロウアドレス検知信号Ｓ
ＲＢがＨレベルになると、ＲＸデコーダ活性化信号／Ｒ
ＸＴに応答して対応する冗長ワード線駆動信号ＳＲＦ１
がＨレベルに活性化される。このＨレベルの冗長ロウア
ドレス検知信号ＳＲＰはＮＯＲゲート１４３７にも与え
られるので、ＲＸデコーダ１４２は不活性化される。

【００９５】（４．４） 冗長ロウアドレスプログラム
回路および冗長ロウアドレス検知回路（図１８〜図２
０） 図１８は、図１の冗長メモリ制御回路１１３に含まれる
冗長ロウアドレスプログラム回路の構成を示す回路図で
ある。図１８を参照して、この冗長ロウアドレスプログ
ラム回路は、８つのプログラム部１８０を備える。プロ
グラム部１８０の各々は、１つのリンク信号のための信
号線と共通に接続された１４個のヒューズ素子１８１
と、各々が対応するヒューズ素子１８１と直列に接続さ
れた１４個のＮチャネルＭＯＳトランジスタ１８２とを
備える。これらＮチャネルＭＯＳトランジスタ１８２の
ゲート電極には、ロウアドレス信号ＲＡＤ１，／ＲＡＤ
１〜ＲＡＤ７，／ＲＡＤ７がそれぞれ与えられる。

【００９６】各リンク信号線と接地ノードとの間には３
つのＮチャネルＭＯＳトランジスタ１８３または１８
４、１８５または１８６、および１８７または１８８が
接続されている。ＮチャネルＭＯＳトランジスタ１８３
の各々のゲート電極にはロウアドレス信号／ＲＡＤ８が
与えられる。ＮチャネルＭＯＳトランジスタ１８４の各
々のゲート電極にはロウアドレス信号ＲＡＤ８が与えら
れる。リンク信号ＲＩＮＫ０，ＬＩＮＫ１に対応するＮ
チャネルＭＯＳトランジスタ１８５および１８６のゲー
ト電極にはロウアドレス信号／ＲＡＤ９が与えられる。
リンク信号ＬＩＮＫ０，ＬＩＮＫ１に対応するＮチャネ
ルＭＯＳトランジスタ１８７および１８８のゲート電極
にはロウアドレス信号／ＲＡＤ１０が与えられる。リン
ク信号ＬＩＮＫ２，ＬＩＮＫ３に対応するＮチャネルＭ
ＯＳトランジスタ１８５および１８６のゲート電極には
ロウアドレス信号ＲＡＤ９が与えられる。リンク信号Ｌ
ＩＮＫ２，ＬＩＮＫ３に対応するＮチャネルＭＯＳトラ
ンジスタ１８７および１８８のゲート電極にはロウアド
レス信号／ＲＡＤ１０が与えられる。リンク信号ＬＩＮ
Ｋ４，ＬＩＮＫ５に対応するＮチャネルＭＯＳトランジ
スタ１８５および１８６のゲート電極にはロウアドレス
信号／ＲＡＤ９が与えられる。リンク信号ＬＩＮＫ４，
ＬＩＮＫ５に対応するＮチャネルＭＯＳトランジスタ１
８７および１８８のゲート電極にはロウアドレス信号Ｒ
ＡＤ１０が与えられる。リンク信号ＬＩＮＫ６，ＬＩＮ
Ｋ７に対応するＮチャネルＭＯＳトランジスタ１８５お
よび１８６のゲート電極にはロウアドレス信号ＲＡＤ９
が与えられる。リンク信号ＬＩＮＫ６，ＬＩＮＫ７に対
応するＮチャネルＭＯＳトランジスタ１８７および１８
８のゲート電極にはロウアドレス信号ＲＡＤ１０が与え
られる。

【００９７】図１９は、図１の冗長メモリ制御回路１１
３に含まれる第１の冗長ロウアドレス検知回路の構成を
示す回路図である。この冗長ロウアドレス検知回路は、
図１８に示された冗長ロウアドレスプログラム回路に対
応して設けられる。図１９を参照して、この冗長ロウア
ドレス検知回路は、２つの検知部１９０を備える。検知
部１９０の各々は、ＰチャネルＭＯＳトランジスタ１９
０１，１９０２、インバータ１９０３およびＮＯＲゲー
ト１９０４を備える。この冗長ロウアドレス検知回路は
さらに、ＮＡＮＤゲート１９１、インバータ１９２，１
９４、およびＮＯＲゲート１９３を備える。ＮＡＮＤゲ
ート１９１にはロウアドレス信号ＲＡＤ６，／ＲＡＤ７
が与えられ、インバータ１９２には冗長ロウテスト活性
化信号ＴＥＳＴ１が与えられる。

【００９８】この冗長ロウアドレス検知回路はさらに、
２つのＮＯＲゲート１９０４の出力およびインバータ１
９４の出力を受けるＮＡＮＤゲート１９５を備える。こ
のＮＡＮＤゲート１９５は冗長ロウアドレス検知信号Ｓ
ＲＡを出力する。

【００９９】図２０は、図１の冗長メモリ制御回路１１
３に含まれる第２の冗長ロウアドレス検知回路の構成を
示す回路図である。この冗長ロウアドレス検知回路は、
冗長メモリ制御回路１１３に含まれるもう１つの冗長ロ
ウアドレスプログラム回路に対応して設けられる。図２
０を参照して、この第２の冗長ロウアドレス検知回路
は、図１９に示された第１の冗長ロウアドレス検知回路
とほぼ同様に構成される。但し、ＮＡＮＤゲート１９１
にはロウアドレス信号／ＲＡＤ６およびＲＡＤ７が与え
られる。また、ＮＡＮＤゲート１９５は、冗長ロウアド
レス検知信号ＳＲＢを出力する。

【０１００】図１９および図２０に示された冗長ロウプ
リチャージ信号ＳＲＰＣは、ロウアドレスストローブ信
号／ＲＡＳの立上りに応答してＬレベルとなり、これに
よりすべてのリンク信号ＬＩＮＫ０〜ＬＩＮＫ７のため
の信号線が電源電圧Ｖｃｃレベルにプリチャージされ
る。そのため、冗長ロウアドレス検知信号ＳＲＡおよび
ＳＲＢはともにＨレベルとなる。

【０１０１】図１８に示されたヒューズ素子１８１のす
べてが溶断されていない状態、つまり置換アドレスが全
くプログラムされていない状態では、どのようなアドレ
ス信号が与えられてもリンク信号ＬＩＮＫ０〜ＬＩＮＫ
７はすべてＬレベルとなる。他方、相補ロウアドレス信
号ＲＡＤ１，／ＲＡＤ１〜ＲＡＤ７，／ＲＡＤ７の各々
の一方に対応するヒューズ素子１８１が溶断されている
状態、つまり置換アドレスがプログラムされている状態
では、プログラムされていないアドレスが与えられたと
きはすべてのリンク信号ＬＩＮＫ０〜ＬＩＮＫ７がＬレ
ベルとなるが、プログラムされているアドレスが与えら
れるとリンク信号ＬＩＮＫ０〜ＬＩＮＫ７はＨレベルの
まま維持される。それは、ヒューズ素子１８１が溶断さ
れていると、そのヒューズ素子１８１に対応するＮチャ
ネルＭＯＳトランジスタ１８２がオン状態となってもリ
ンク信号のための信号線が放電されることがないからで
ある。

【０１０２】以上のように、冗長ロウテストモードに設
定されていない場合（冗長ロウテスト活性化信号ＴＥＳ
Ｔ１がＬレベルの場合）は、リンク信号ＬＩＮＫ０〜Ｌ
ＩＮＫ７に応じて冗長ロウアドレス検知信号ＳＲＡおよ
びＳＲＢの一方が活性化され、他方が不活性化される。
したがって、プログラムされていないアドレス信号が与
えられると、冗長ロウアドレス検知信号ＳＲＡおよびＳ
ＲＢの一方がＬレベルとなり、他方、プログラムされて
いるアドレス信号が与えられると冗長ロウアドレス検知
信号ＳＲＡおよびＳＲＢの一方がＨレベルのまま維持さ
れる。

【０１０３】次に、冗長ロウテストモードに設定されて
いる場合（冗長ロウテスト活性化信号ＴＥＳＴ１がＨレ
ベルの場合）の動作について説明する。この場合は、リ
ンク信号ＬＩＮＫ０〜ＬＩＮＫ７に関係なく、図１９中
のＮＡＮＤゲート１９１に与えられるロウアドレス信号
／ＲＡＤ７およびＲＡＤ６がともにＨレベルならば冗長
ロウアドレス検知信号ＳＲＡがＨレベルに活性化され
る。このとき、図２０中のＮＡＮＤゲート１９１にはと
もにＬレベルのロウアドレス信号ＲＡＤ７および／ＲＡ
Ｄ６が与えられるので、冗長ロウアドレス検知信号ＳＲ
ＢはＬレベルに不活性化される。

【０１０４】一方、図２０中のＮＡＮＤゲート１９１に
与えられるロウアドレス信号ＲＡＤ７および／ＲＡＤ６
がともにＨレベルならば冗長ロウアドレス検知信号ＳＲ
ＢはＨレベルに活性化される。このとき、図１９中のＮ
ＡＮＤゲート１９１にはともにＬレベルのロウアドレス
信号／ＲＡＤ７およびＲＡＤ６が与えられるので、冗長
ロウアドレス検知信号ＳＲＡはＬレベルに不活性化され
る。

【０１０５】ここで、プログラム部１８０に使用してい
る相補ロウアドレス信号ＲＡＤ６，／ＲＡＤ６およびＲ
ＡＤ７，／ＲＡＤ７をこのような冗長ロウテストモード
の検知にも使用しているのは、冗長ロウアドレス検知信
号ＳＲＡおよびＳＲＢを強制的に活性化することにより
プログラムすべきアドレスが不要となるからである。し
たがって、この不要となるアドレスに応じて冗長ロウア
ドレス検知信号ＳＲＡおよびＳＲＢを選択する冗長ＲＸ
デコーダ１４３が設けられているため、外部から与えら
れるアドレスの組合せによって冗長ロウと冗長カラムと
の交点に位置する冗長ロウメモリセルを除いたすべての
冗長ロウメモリセルの機能テストを行なうことができ
る。

【０１０６】この実施の形態では、２つの冗長ロウアド
レス検知信号ＳＲＡおよびＳＲＢを使用する場合につい
て説明したが、ここでは７つのプログラム用ロウアドレ
スＲＡＤ１〜ＲＡＤ７が用いられているので、これらの
外部から与えられたアドレスに応じて２⁷ 個の冗長ロウ
アドレス検知信号を選択的に活性化することができる。
但し、冗長ロウデコーダに与えられる主クロックに等し
い数の冗長ロウアドレス検知信号を用いた構成が最適で
ある。このような構成が新たな制御信号の追加を必要と
せず、しかもロウデコーダ、冗長ロウデコーダ、カラム
デコーダ、冗長カラムデコーダなどといったレイアウト
面積の制約が最も多い繰返し回路に対しても面積の増大
をもたらさないからである。

【０１０７】（５） カラム系回路 （５．１） Ｙ下位プリデコーダ（図２１） 図２１は、図１３中のＹ下位プリデコーダ１４１の構成
を示す回路図である。図２１を参照して、このＹ下位プ
リデコーダ１４１は、６つのプリデコード部２００，２
０１を備える。プリデコード部２００の各々は、ＮＡＮ
Ｄゲート２００１，２００２、およびインバータ２００
３〜２００８を備える。プリデコード部２０１の各々
は、ＮＡＮＤゲート２０１１，２０１２、およびインバ
ータ２０１３〜２０１８を備える。したがって、このＹ
下位プリデコーダ１４１は、相補カラムアドレス信号Ｃ
ＡＤ２，／ＣＡＤ２〜ＣＡＤ６，／ＣＡＤ６に応答して
プリデコード信号Ｙ４〜Ｙ１５を生成する。

【０１０８】（５．２） Ｙ上位プリデコーダ（図２
２） 図２２は、図１３中のＹ上位プリデコーダ１４０の構成
を示す回路図である。図２２を参照して、このＹ上位プ
リデコーダ１４０は、２つのプリデコード部２０２を備
える。プリデコード部２０２の各々は、ＮＡＮＤゲート
２０２１〜２０２４，２０２９〜２０３２、およびイン
バータ２０２５〜２０２８，２０３３〜２０３６を備え
る。これらのプリデコード部２０２はともに、ロウアド
レスストローブ信号ＲＡＳが遅延させられたカラムデコ
ード活性化信号ＣＤＥに応答して活性化される。また、
プリデコード部２０２の一方は、冗長ロウアドレスの未
検知時に生成される通常カラム活性化信号ＮＣＥＡに応
答して活性化され、他方のプリデコード部２０２は、通
常カラム活性化信号ＮＣＥＢに応答して活性化される。
したがって、このＹ上位プリデコーダ１４０は、カラム
デコード活性化信号ＣＤＥ、通常カラム活性化信号ＮＣ
ＥＡおよびＮＣＥＢがＨレベルのとき、与えられた相補
カラムアドレス信号ＣＡＤ７，／ＣＡＤ７〜ＣＡＤ９，
／ＣＡＤ９に応答してプリデコード信号Ｙ１６〜Ｙ２３
を生成する。後述する冗長カラムアドレス検知回路が後
述する冗長カラムアドレスプログラム回路にプログラム
された置換アドレスを検知すると、通常カラム活性化信
号ＮＣＥＡまたはＮＣＥＢがＬレベルとなり、これによ
りプリデコード信号Ｙ１６〜Ｙ１９またはＹ２０〜Ｙ２
３がＬレベルとなる。

【０１０９】（５．３） 冗長カラムアドレス検知回路
および冗長カラムアドレスプログラム回路（図２３，図
２４） 図２３は、図１の冗長メモリ制御回路１１３に含まれる
冗長カラムアドレス検知回路の構成を示す回路図であ
る。図２３を参照して、この冗長カラムアドレス検知回
路は、ＮＡＮＤゲート２０４１，２０４２，２０４６〜
２０５１、インバータ２０４４，２０４５，２０５２〜
２０５４、およびＮＯＲゲート２０４３を備える。この
冗長カラムアドレス検知回路では、後述する冗長カラム
アドレスプログラム回路から与えられる不良カラムアド
レス検知信号／ＳＣＥＡ０，／ＳＣＥＡ１，／ＳＣＥＢ
０，／ＳＣＥＢ１および冗長カラムテスト活性化信号／
ＴＥＳＴ２に応答して通常カラム活性化信号ＮＣＥが生
成される。また、不良カラムアドレス検知信号／ＳＣＥ
Ａ０，／ＳＣＥＡ１，／ＳＣＥＢ０，／ＳＣＥＢ１、相
補カラムアドレス信号ＣＡＤ７，／ＣＡＤ７，ＣＡＤ
８，／ＣＡＤ８および冗長カラムテスト活性化信号／Ｔ
ＥＳＴ２に応答して冗長カラム活性化信号ＳＣＥＡおよ
びＳＣＥＢが生成される。

【０１１０】図２４は、図１の冗長メモリ制御回路１１
３に含まれる冗長カラムアドレスプログラム回路の構成
を示す回路図である。図２４を参照して、冗長カラムア
ドレスプログラム回路は、３つの検知部２０６を備え
る。検知部２０６の各々は、２つのプログラム部２０
７、およびＮＯＲゲート２０６１を備える。プログラム
部の各々は、ＰチャネルＭＯＳトランジスタ２０７１，
２０７５，２０７９、ＮチャネルＭＯＳトランジスタ２
０７２，２０７３，２０７６，２０７７、およびヒュー
ズ素子２０７４，２０７８を備える。この冗長カラムア
ドレスプログラム回路はさらに、ＰチャネルＭＯＳトラ
ンジスタ２０８１，２０９１，２０９４，２０９８、ヒ
ューズ素子２０８２，２０８５，２０８７，２０８９，
２０９７、ＮチャネルＭＯＳトランジスタ２０８３，２
０８４，２０８６，２０８８，２０９０，２０９５，２
０９６、インバータ２０９２，２０９３、プログラム部
２０７、ＮＯＲゲート２０９９、およびＮＡＮＤゲート
２１００を備える。ＰチャネルＭＯＳトランジスタ２０
８１およびＮチャネルＭＯＳトランジスタ２０８４のゲ
ート電極には冗長カラムプリチャージ信号／ＳＣＰＣが
与えられる。プログラムされるアドレスは、相補カラム
アドレス信号ＣＡＤ２，／ＣＡＤ〜ＣＡＤ９，／ＣＡＤ
９および相補ロウアドレス信号ＲＡＤ８，／ＲＡＤ，Ｒ
ＡＤ９，／ＲＡＤに応答して生成されるプリデコード信
号Ｘ２４〜Ｘ２６から構成される。これは、プリデコー
ド信号Ｘ２４〜Ｘ２６に応答して１つの冗長カラム選択
線に接続される冗長カラムメモリセルを４つに分割して
使用することに相当する。センスリフレッシュアンプ帯
によって挟まれたメモリセルアレイブロックを越えて同
一のＹラインで不良が生じる確率は低いので、ランダム
なＹラインには自由度が多い分だけ歩留り向上には有利
である。また、プリデコード信号Ｘ２４〜Ｘ２７に対応
するヒューズ素子２０８２，２０８５，２０８７，２０
９７を同時に溶断すればカラムデコーダの不良にも対処
可能である。冗長カラムテストモードでない場合におい
て、置換アドレスがプログラムされていない場合または
置換アドレスとは異なるアドレスが与えられたとき、不
良カラムアドレス検知信号／ＳＣＥがすべてＨレベルと
なり、さらにＮＡＮＤゲート２０４６の出力信号／ＴＡ
ＣおよびＮＡＮＤゲート２０４７の出力信号／ＴＢＤは
ともにＨレベルとなる。したがって、冗長カラム活性化
信号ＳＣＥＡおよびＳＣＥＢはともにＬレベルとなる。
このとき、通常カラム活性化信号ＮＣＥはＨレベルのま
ま活性化されている。

【０１１１】冗長カラムテストモードでない場合（冗長
カラムテスト活性化信号／ＴＥＳＴ２がＨレベルの場
合）は、与えられたアドレス信号がプログラムされたア
ドレスと一致したとき、不良カラムアドレス検知信号／
ＳＣＥがＬレベルとなる。これにより冗長カラム活性化
信号ＳＣＥＡおよびＳＣＥＢのいずれか１つがＨレベル
に活性化される。

【０１１２】次に、冗長カラムテストモードの場合（冗
長カラムテスト活性化信号／ＴＥＳＴ２がＬレベルの場
合）について説明する。この場合は、カラムアドレス信
号／ＣＡＤ７およびＣＡＤ８がともにＨレベルのとき、
ＮＡＮＤゲート２０４６の出力信号／ＴＡＣがＬレベル
となり、これにより冗長カラム活性化信号ＳＣＥＡがＨ
レベルに活性化される。他方、カラムアドレス信号ＣＡ
Ｄ７および／ＣＡＤ８がともにＨレベルのとき、ＮＡＮ
Ｄゲート２０４７の出力信号／ＴＢＤがＬレベルとな
り、これにより冗長カラム活性化信号ＳＣＥＢがＨレベ
ルに活性化される。これと同時に、通常カラム活性化信
号ＮＣＥはＬレベルとなり、これにより通常カラム選択
線ＣＳＬｉは非選択状態となる。

【０１１３】ここで、相補ロウアドレスＣＡＤ７，／Ｃ
ＡＤ７，ＣＡＤ８，／ＣＡＤ８を使用する理由は上述し
た冗長ロウテストモードと同様である。冗長カラム活性
化信号ＳＣＥＡおよびＳＣＥＢを強制的に活性化するこ
とによりプログラムすべきアドレスは不要となる。した
がって、不要となるアドレスによって冗長カラム活性化
信号ＳＣＥＡ，ＳＣＥＢを選択するデコード回路を備え
ることによって外部から与えられるアドレス信号の組合
せのみによって冗長ロウと冗長カラムとの交点に位置す
る冗長カラムメモリセルを除くすべての冗長カラムメモ
リセルの機能テストを行なうことができる。また、ここ
では、冗長カラム活性化信号ＳＣＥＡ，ＳＣＥＢおよび
ＳＣＥＣ，ＳＣＥＤによって選択されるメモリセルアレ
イブロックは互いに異なるメモリプレーンに属するの
で、冗長カラム活性化信号ＳＣＥＡおよびＳＣＥＣが同
時に強制的に活性化されても選択されたメモリセルアレ
イブロックが競合することはない。ここで、メモリプレ
ーンは、図２４に示されたＰチャネルＭＯＳトランジス
タ２０９４およびＮチャネルＭＯＳトランジスタ２０９
６のゲート電極に与えられるカラムアドレス信号ＣＡＤ
９または／ＣＡＤ９によって切換えられる。また、冗長
カラム活性化信号ＳＣＥＡおよびＳＣＥＣと同様に、冗
長カラム活性化信号ＳＣＥＢおよびＳＣＥＤが同時に強
制的に活性化されても何ら支障はない。

【０１１４】このように、冗長ロウテスト活性化信号／
ＴＥＳＴ２がＬレベルになると、不良カラムアドレス検
知信号／ＳＣＥＡ０，／ＳＣＥＡ１、ＳＣＥＢ０，／Ｓ
ＣＥＢ１と関係なく、通常カラム活性化信号ＮＣＥが強
制的にＬレベルとなる。また、冗長カラムテスト活性化
信号／ＴＥＳＴ２がＬレベルになると、不良カラムアド
レス検知信号／ＳＣＥＡ０，／ＳＣＥＡ１，／ＳＣＥＢ
０，／ＳＣＥＢ１と関係なく、相補カラムアドレス信号
ＣＡＤ７，／ＣＡＤ７，ＣＡＤ８，／ＣＡＤ８に従って
冗長カラム活性化信号ＳＣＥＡおよびＳＣＥＢが選択的
に活性化される。

【０１１５】ここでは、冗長カラム活性化信号ＳＣＥＡ
〜ＳＣＥＤが４つの場合について説明したが、ここでは
７つのプログラム用アドレスＣＡＤ２，／ＣＡＤ２〜Ｃ
ＡＤ８，／ＣＡＤ８が使用されているので、外部から与
えられるアドレス信号に従って２⁷ 個の冗長カラム活性
化信号が選択可能である。但し、冗長カラムデコーダＳ
ＣＤＣに与えられる冗長カラム活性化信号の数に等しい
数のカラムアドレス信号を用いた構成が最適である。ま
た、上記のように異なるカラムのプレーンに対応する組
合せとして冗長カラム活性化信号が存在しているのなら
ばそのプレーンの数をＮとすると１／Ｎ個の冗長カラム
活性化信号を用いる構成が可能となる。このように冗長
カラム活性化信号の数を最適化すれば新たな制御信号の
追加が必要とされず、それによりカラムデコーダ面積の
増大を抑えることができる。

【０１１６】（５．４） カラムデコーダおよび冗長カ
ラムデコーダ（図２５，図２６） 図２５は、１つのカラムデコーダの構成を示す回路図で
ある。このカラムデコーダはＮＡＮＤゲート２１０およ
びインバータ２１１を備える。したがって、３つのＹプ
リデコード信号Ｙｈ，Ｙｊ，Ｙｋに応答して対応するカ
ラム選択線ＣＳＬが活性化される。

【０１１７】図２６は、図３中の冗長カラムデコーダＳ
ＣＤＣの構成を示す回路図である。図２６を参照して、
冗長カラムデコーダＳＣＤＣは、８つのインバータ２１
２，２１３を備える。したがって、冗長カラム活性化信
号ＳＣＥＡ〜ＳＣＥＤのいずれかが活性化されると、冗
長カラム選択線ＳＣＳＬＡ〜ＳＣＳＬＤのうちその活性
化された冗長カラム活性化信号に対応する冗長カラム選
択線が活性化される。図１３および図１４に示された冗
長ロウメモリセルＲＭＣは、同じメモリセルアレイブロ
ック内で通常メモリセルＭＣと置換されるので、いずれ
のメモリセルからのデータも同じローカル入出力線対を
通して入出力される。これと同様に、冗長カラムメモリ
セルＣＭＣもまた同一のメモリセルアレイブロック内で
通常メモリセルＭＣと置換されるので、いずれのメモリ
セルからのデータも同じローカル入出力線対を通して入
出力される。したがって、これ以降のデータの階層構成
に関係なく、つまりたとえこれらローカル入出力線対が
グローバル入出力線に接続されていても、通常メモリセ
ル、冗長メモリセル、リード系およびライト系のいずれ
も構成の変更を全く必要としない。そのため、ＪＥＤＣ
標準となっているマルチビットテストをする場合にも容
易にデータの縮退を行なうことが可能であるので、３通
りの冗長メモリセルテスト（冗長ロウメモリセルテス
ト、冗長カラムメモリセルテスト、冗長ロウカラムメモ
リセルテスト）のいずれにもマルチビットテストの適用
が可能である。

【０１１８】（６） 冗長メモリセルの機能テスト方法 以下、ダイソートテストにおける冗長メモリセルの機能
テスト方法について×８ビット構成で２Ｋリフレッシュ
サイクルの１６ＭＤＲＡＭを例にとって説明する。また
ここでは、冗長ロウは２系統の冗長ロウアドレス検知信
号ＳＲＡおよびＳＲＢによって制御され、冗長カラムは
４系統の冗長カラム活性化信号ＳＣＥＡ〜ＳＣＥＤによ
って制御されている。そして、冗長カラム活性化信号Ｓ
ＣＥＡ，ＳＣＥＢと冗長カラム活性化信号ＳＣＥＣ，Ｓ
ＣＥＤは互いに異なったカラムアドレス空間に対応す
る。すなわち、冗長カラム活性化信号ＳＣＥＡおよびＳ
ＣＥＣを同時に強制的に活性化しても、これらの信号は
互いに異なったカラムアドレス空間を制御するので何ら
の問題も生じない。これと同様に、冗長カラム活性化信
号ＳＣＥＢおよびＳＣＥＤを同時に強制的に活性化して
も、これらの信号は互いに異なったカラムアドレス空間
を制御するので何らの問題も生じない。したがって、冗
長カラム活性化信号ＳＣＥＡおよびＳＣＥＣを組合せる
とともに、冗長カラム活性化信号ＳＣＥＢおよびＳＣＥ
Ｄを組合せ、これにより冗長カラムを２系統に集約して
も差支えない。

【０１１９】（６．１）まず、冗長メモリセルのテスト
方法について説明する。 （６．１．１） ＷＣＢＲタイミングでアドレスピンＡ
１〜Ａ５にそれぞれスーパーＨレベル、Ｈレベル、Ｈレ
ベル、Ｌレベル、Ｌレベルを入力し、冗長ロウメモリテ
ストモードにセットする。

【０１２０】（６．１．２） 次いで、冗長ロウアドレ
ス検知信号ＳＲＡによって制御される冗長メモリセルを
テストする。ここでは、プログラムに使用するアドレス
以外を使用するので、ロウアドレス信号ＲＡ０，ＲＡ
８，ＲＡ９，ＲＡ１０，ＲＡ１１をＬレベルとし、ロウ
アドレス信号ＲＡ６をＨレベルとする。またここでは、
すべてのカラムアドレスＣＡ０〜ＣＡ９を使用する。こ
のような限定されたアドレス空間で通常のＨレベルおよ
びＬレベルを用いて機能テストを行なう。このとき、冗
長ロウメモリセルに不良があればその不良となったロウ
アドレスをメモリする。たとえば、この不良アドレスを
ＸＡ１とする。

【０１２１】（６．１．３） 次いで、冗長ロウアドレ
ス検知信号ＳＲＢによって制御される冗長メモリセルが
テストされる。上記（６．１．２）で説明した全アドレ
ス空間にわたる機能テストの終了後、ロウアドレス信号
ＲＡ７をＨレベルとし、ロウアドレス信号ＲＡ６をＬレ
ベルとし、さらにその他のロウアドレスＲＡ０，ＲＡ
８，ＲＡ９，ＲＡ１０およびすべてのカラムアドレスＣ
Ａ０〜ＣＡ９を用いて機能テストを行なう。このとき不
良があれば、その不良となったロウアドレスをメモリす
る。たとえばこの不良アドレスをＸＢ１とする。

【０１２２】（６．１．４） 冗長ロウテストモードを
リセットする。ＲＯＲタイミングまたはＣＢＲタイミン
グを入力する。

【０１２３】（６．２） 次に、冗長カラムメモリセル
のテスト方法について説明する。 （６．２．１） まず、冗長カラムテストモードにセッ
トする。ＷＣＢＲタイミングでアドレスピンＡ１〜Ａ５
にそれぞれスーパＨレベル、通常のＨレベル、Ｌレベル
を入力する。このアドレスキーによって冗長カラムメモ
リテストモードにセットされる。

【０１２４】（６．２．２） 次いで、冗長カラム活性
化信号ＳＣＥＡおよびＳＣＥＤによって制御される冗長
カラムメモリセルをテストする。プログラムに使用する
アドレス以外を使用するので、カラムアドレスＣＡ８を
Ｈレベルとし、カラムアドレスＣＡ７をＬレベルとし、
さらにカラムアドレスＣＡ０，ＣＡ１，ＣＡ９を使用す
るとともに、すべてのロウアドレスＲＡ０〜ＲＡ１０を
使用する。このような限定されたアドレス空間で通常の
ＨレベルおよびＬレベルを使用して機能テストを行な
う。このとき不良があれば、その不良となったカラムア
ドレスをメモリする。たとえばこの不良アドレスを（Ｘ
２５，ＸＡＣ１）とする。

【０１２５】（６．２．３） 次いで、冗長カラム活性
化信号ＳＣＥＢおよびＳＣＥＤによって制御される冗長
カラムメモリセルをテストする。上記（６．２．２）で
説明した全アドレス空間にわたる機能テストの終了後、
カラムアドレスＣＡ８をＬレベルとし、カラムアドレス
ＣＡ７をＨレベルとし、さらにカラムアドレスＣＡ０，
ＣＡ１，ＣＡ９と、すべてのロウアドレスＲＡ０〜ＲＡ
１０を用いて機能テストを行なう。このとき不良があれ
ば、その不良となったカラムアドレスをメモリする。た
とえばこの不良アドレスを（Ｘ２６，ＸＢＤ１）とす
る。

【０１２６】（６．２．４） 最後に、ＲＯＲタイミン
グまたはＣＢＲタイミングを入力することによって冗長
カラムテストモードをリセットする。

【０１２７】（６．３） 次に、冗長ロウおよび冗長カ
ラムの交点に位置するメモリセルのテスト方法について
説明する。

【０１２８】（６．３．１） まず、冗長ロウテストモ
ードと冗長カラムテストモードとを同時にセットする。
ＷＣＢＲタイミングでアドレスピンＡ１〜Ａ５にそれぞ
れスーパＨレベル、通常のＨレベル、通常のＨレベル、
通常のＨレベル、Ｌレベルを入力する。このアドレスキ
ーによって冗長ロウテストモードと冗長カラムテストモ
ードとを同時にセットすることができる。

【０１２９】（６．３．２） 冗長ロウアドレス検知信
号ＳＲＡによって制御されるメモリセルのうち冗長カラ
ム活性化信号ＳＣＥＡおよびＳＣＥＣで制御される交点
メモリセルをテストする。この場合、上記（６．１．
２）および（６．２．３）で説明したアドレス空間のア
ンドと選択アドレス（ＲＡ８，ＲＡ７，ＣＡ８，ＣＡ
７）が使用するアドレス空間である。ロウアドレスＲＡ
７はＬレベルとし、ロウアドレスＲＡ６はＨレベルと
し、さらにロウアドレスＲＡ０，ＲＡ８，ＲＡ９，ＲＡ
１０を使用する。また、カラムアドレスＣＡ８はＨレベ
ルとし、カラムアドレスＣＡ７はＬレベルとし、さらに
カラムアドレスＣＡ０，ＣＡ１，ＣＡ９を使用する。こ
のような限定されたアドレス空間で通常のＨレベルおよ
びＬレベルを使用して機能テストを行なう。このとき不
良アドレスがあれば、その不良となったロウアドレスと
カラムアドレスとをメモリする。たとえばこの不良アド
レスを（Ｘ＊Ａ１，Ｙ＊ＡＣ１）とする。

【０１３０】（６．３．３） 次いで、冗長ロウアドレ
ス検知信号によって制御されるメモリセルのうち冗長カ
ラム活性化信号ＳＣＥＢおよびＳＣＥＤによって制御さ
れる交点メモリセルをテストする。上記（６．３．２）
で記載した全アドレス空間にわたる機能テストの終了
後、ロウアドレスＲＡ７をＬレベルとし、ロウアドレス
ＲＡ６をＨレベルとし、さらにロウアドレスＲＡ０，Ｒ
Ａ８，ＲＡ９，ＲＡ１０を使用するとともに、カラムア
ドレスＣＡ８をＬレベルとし、カラムアドレスＣＡ７を
Ｈレベルとし、カラムアドレスＣＡ０，ＣＡ１，ＣＡ９
のすべての空間について機能テストを行なう。このとき
不良があれば、その不良となったロウアドレスとカラム
アドレスとをメモリする。たとえばこの不良アドレスを
（Ｘ＊Ａ２，Ｙ＊ＢＤ１）とする。

【０１３１】（６．３．４） 次いで、冗長ロウアドレ
ス検知信号ＳＲＢによって制御されるメモリセルのうち
冗長カラム活性化信号ＳＣＥＡおよびＳＣＥＣによって
制御される交点メモリセルをテストする。上記（６．
３．３）で説明した全空間に対する機能テストの終了
後、ロウアドレスＲＡ７をＨレベルとし、ロウアドレス
ＲＡ６をＬレベルとし、ロウアドレスＲＡ０，ＲＡ８，
ＲＡ９，ＲＡ１０を使用するとともに、カラムアドレス
ＣＡ８をＨレベルとし、カラムアドレスＣＡ７をＬレベ
ルとし、さらにカラムアドレスＣＡ０，ＣＡ１，ＣＡ９
の全空間について機能テストを行なう。このとき不良が
あれば、その不良となったロウアドレスとカラムアドレ
スをメモリする。たとえばこの不良アドレスを（Ｘ＊Ｂ
１，Ｙ＊ＡＣ２）とする。

【０１３２】（６．３．５） 次いで、冗長ロウアドレ
ス検知信号ＳＲＢによって制御されるメモリセルのうち
冗長カラム活性化信号ＳＣＥＢおよびＳＣＥＤによって
制御される交点メモリセルをテストする。上記（６．
３．４）で説明した全空間にわたる機能テストの終了
後、ロウアドレスＲＡ７をＨレベルとし、ロウアドレス
ＲＡ６をＬレベルとし、さらにロウアドレスＲＡ０，Ｒ
Ａ８，ＲＡ９，ＲＡ１０を使用するとともに、カラムア
ドレスＣＡ８をＬレベルとし、カラムアドレスＣＡ７を
Ｈレベルとし、さらにカラムアドレスＣＡ０，ＣＡ１，
ＣＡ９を使用することによりすべてのアドレス空間につ
いて機能テストを行なう。このとき不良があれば、その
不良となったロウアドレスとカラムアドレスとをメモリ
する。たとえばこの不良アドレスを（Ｘ＊Ｂ２，Ｙ＊Ｂ
Ｄ２）とする。

【０１３３】（６．３．６） 最後に、ＲＯＲタイミン
グまたはＣＢＲタイミングを入力することにより、冗長
ロウテストモードと冗長カラムテストモードとをリセッ
トする。

【０１３４】（６．３．７） 次に、得られた不良アド
レス情報に従って使用可能な冗長ロウおよび冗長カラム
を決定する。

【０１３５】（６．３．８） 次いで、通常メモリセル
の全アドレス空間で機能テストを行なう。このとき不良
があれば、その不良となったアドレスをＸライン不良、
Ｙライン不良とし、そのアドレス情報をメモリする。た
とえばこのＸライン不良を／Ｘ１，／Ｘ２，（Ｘ２５，
／Ｙ１），（Ｘ２６，／Ｙ２）とする。

【０１３６】（６．３．９） 次いで、使用可能な冗長
ロウと冗長カラムの範囲内で上記（６．３．８）の結果
を解析する。そして、救済可能ならば救済コードを出力
する。

【０１３７】（６．３．１０） 次いで、出力された救
済コードに従ってレーザトリマによってプログラムす
る。

【０１３８】（６．３．１１） 最後に、全チップに対
して機能テストを実施し、良品、不良品の判別を行な
う。

【０１３９】（６．３．１２） 上述した手順は一例で
あって、マルチビットテストモードにて機能テストを実
施することもできる。このマルチビットテストモードを
使用すれば、テスト時間が短縮されるので、非常に効果
的である。また、各種のテストモードの順番はどのよう
な順番であっても構わない。

【０１４０】（７） 実施の形態１による効果 （７．１） 特殊テストモードの設定は、アドレスキー
をラッチすることによって行なわれる。それぞれの特殊
テストモード活性化信号をラッチ回路を使用して保持す
るので、出力論理ゲートの最終で組めばそれだけ大きな
サイズの論理ゲートが必要になる（立上がりおよび立下
がり速度も考慮にいれる）。ところが、最も前段に近い
ところでラッチ回路を使用しているので、小さなサイズ
の論理ゲートですみ、面積を小さくすることができる。

【０１４１】（７．２） さらに、最終的に活性化信号
を出力させるのは、ロウアドレスストローブ信号／ＲＡ
Ｓの立上がりによって出力されるテストモード活性化信
号ＦＥであるので、それまでに活性化すべき特殊テスト
モード主クロック信号の出力準備がされているので、誤
設定されにくい。

【０１４２】（７．３） ＪＥＤＥＣ標準のマルチビッ
トテストの設定はＷＣＢＲのみだけではなくアドレスキ
ー入力による設定も可能としたので、マルチビットテス
トとの複合特殊テストモードも容易に実現することがで
きる。

【０１４３】（７．４） 特殊テストモードにおけるテ
ストグループ信号は２つの通常Ｈレベル、すなわち通常
のＨレベルとスーパＨレベルによって活性化されるの
で、実装されたときにデバイスの出力バッファ信号とア
ドレス発生回路などの他のドライバのレベルの違いによ
る誤設定はされにくい。

【０１４４】（７．５） 冗長ロウテストモードと冗長
カラムテストモードとを備え、さらにこの２つのモード
を同時に設定することができるので、冗長ロウと冗長カ
ラムの交点メモリセルの機能テストを実現することがで
きる。したがって、すべての冗長メモリセルの機能テス
トを行なうことができるので、ダイソートテスト時に救
済処理前（ヒューズ素子の溶断前）に予めすべてのメモ
リセルの機能チェックを行なうことができる。そのた
め、確実に歩留りを上げることができる。

【０１４５】（７．６） センスリフレッシュアンプ帯
に挟まれたメモリセルアレイブロック中に冗長ロウメモ
リセルと冗長カラムメモリセルとが存在し、冗長ロウデ
コーダ、冗長カラムデコーダ、冗長センスリフレッシュ
アンプ帯を備え、通常メモリセルと冗長ロウメモリセル
は同一のビット線上に存在し、通常メモリセルと冗長カ
ラムメモリセルとは同一のワード線上に存在し、メモリ
セルのデータは同一のローカル入出力線対を通して入出
力されるので、マルチビットテストによって冗長メモリ
セルの機能テストを容易に行なうことが可能である。

【０１４６】（７．７） 冗長ロウを選択するのに冗長
ワード線駆動信号を利用して選択し、さらに２つの系統
に集約し、この２つの系統の選択を、使用する必要のな
いプログラムアドレス信号の組合せで行なうようにした
ので、切換用の信号を多数使用する必要がない。また、
配線を増大させることもない。

【０１４７】（７．８） 冗長カラムを選択するのに冗
長カラム活性化信号を利用して選択するようにし、さら
に４系統の信号を同一メモリセルアレイブロックを担当
しない、つまり競合しない信号を同時に選択するように
し、２系統に集約した。さらに、この２系統の選択を使
用する必要のないプログラムアドレス信号の組合せで行
なうようにしたので、切換用の信号を多数使用する必要
がない。また、配線を増加させることもない。

【０１４８】（７．９） テストモードの判定、リセッ
ト、選択、切換もすべて外部の信号／ＲＡＳ，／ＣＡ
Ｓ，／ＷＥと、アドレスピンの状態によって行なうの
で、たとえモールド品であっても機能テストを行なうこ
とができる。この場合は、冗長メモリセルのアクセスを
特に調べたり、メモリセルアレイの端にある冗長メモリ
セルを調べることによって後工程のモールドなどによる
チップの影響を調べることができる。したがって、製造
マージンを向上させることができる。

【０１４９】（７．１０） 外部のピンと接続するクロ
ックピンとアドレスピンを利用し、他のパッドを利用し
ないので、多ビット品など、パッドがチップの増大にす
ぐに結びつくようなものにはチップ面積の増大を抑える
ことが可能である。

【０１５０】［実施の形態２］図２７は、この発明の実
施の形態２による半導体記憶装置の全体構成を示すブロ
ック図である。図１の実施の形態１と異なりこの実施の
形態２では、冗長ワード線駆動信号ＳＲＦ０およびＳＲ
Ｆ１を選択するためのアドレス信号ＲＡｓ１およびＲＡ
ｓ２の代わりに外部パッド２１４に切換用の電圧ＰＲが
与えられている。したがって、２系統の冗長ロウは、こ
の外部パッド２１４の電圧ＰＲに応じて切換えられる。
また、冗長カラム活性化信号ＳＣＥ０〜ＳＣＥｉを選択
するためのアドレス信号ＣＡｓ１およびＣＡｓ２の代わ
りに外部パッド２１５に切換用の電圧ＰＣが与えられて
いる。したがって、この外部パッド２１５の電圧ＰＣに
応じて２系統の冗長カラムが切換えられる。

【０１５１】図２８は、図１９に示された実施の形態１
の冗長ロウアドレス検知回路の代わりに用いられる冗長
ロウアドレス検知回路の構成を示す回路図である。図１
９の実施の形態１と異なりこの実施の形態２では、外部
パッド２１４と、外部パッド２１４とノードＰＲＲとの
間に接続される抵抗２１６と、外部電源電圧ＥＶｃｃが
与えられるノードとノードＰＲＲとの間に接続されるＰ
チャネルＭＯＳトランジスタ２１７と、ノードＰＲＲの
電圧と冗長ロウテスト活性化信号ＴＥＳＴ１とを受ける
ＮＡＮＤゲート２１８とを備える。このＰチャネルＭＯ
Ｓトランジスタのサイズは小さく、そのソース電極には
外部電源電圧ＥＶｃｃが与えられ、そのゲート電極には
接地電圧が与えられる。したがって、トランジスタ２１
７は、パッド２１４がフローティング状態のときにノー
ドＰＲＲの電圧をＨレベルにつり上げている。ＮＡＮＤ
ゲート２１８の出力信号はＮＡＮＤゲート１９５の１つ
の入力ノードに与えられる。

【０１５２】このような半導体記憶装置において、冗長
ロウテストモードに入っていないとき、冗長ロウテスト
活性化信号ＴＥＳＴ１はＬレベルとなっているので、Ｎ
ＡＮＤゲート２１８の出力信号はＨレベルとなる。した
がって、与えられたアドレスがプログラムされた置換ア
ドレスと一致すれば、冗長ロウアドレス検知信号ＳＲＢ
がＨレベルに活性化される。他方、与えられたアドレス
がプログラムされた置換アドレスと一致しないか、また
は置換アドレスがプログラムされていないときは、冗長
ロウアドレス検知信号ＳＲＢはＬレベルに不活性化され
る。

【０１５３】図２９は、図１９に示された実施の形態１
の冗長ロウアドレス検知回路の代わりに用いられる冗長
ロウアドレス検知回路の全体構成を示す回路図である。
図１９に示された冗長ロウアドレス検知回路と異なり、
この実施の形態２の冗長ロウアドレス検知回路はインバ
ータ２１９とＮＡＮＤゲート２２０とを備える。図２９
に示されたノードＰＲＲの電圧はインバータ２１９を介
してＮＡＮＤゲート２２０の一方入力ノードに与えられ
る。冗長ロウテスト活性化信号ＴＥＳＴ１はＮＡＮＤゲ
ート２２０の他方入力ノードに与えられる。ＮＡＮＤゲ
ート２２０の出力信号はＮＡＮＤゲート１９５の１つの
入力ノードに与えられる。したがって、冗長ロウテスト
モードに入っていないとき、この図２９に示された冗長
ロウアドレス検知回路は図２８に示された冗長ロウアド
レス検知回路と同様に動作する。

【０１５４】次いで、冗長ロウテストモードに入ると、
冗長ロウテスト活性化信号ＴＥＳＴ１がＨレベルとな
る。外部パッド２１４がフローティング状態か、あるい
は外部パッド２１４にＨレベルが与えられると、冗長ロ
ウアドレス検知信号ＳＲＢがＨレベルに活性化され、他
方、冗長ロウアドレス検知信号ＳＲＡはＬレベルのまま
不活性化されている。次に、外部パッド２１４にＬレベ
ルが与えられると、冗長ロウアドレス検知信号ＳＲＡが
Ｈレベルに活性化され、冗長ロウアドレス検知信号ＳＲ
ＢはＬレベルに不活性化される。したがって、このよう
な回路構成を採用しても２系統の冗長ロウアドレス検知
信号ＳＲＡ，ＳＲＢを強制的に切換えることが可能であ
る。このようにして２系統の冗長ロウアドレス検知信号
ＳＲＡ，ＳＲＢを外部パッド２１４によって切換え、さ
らに外部からアドレス信号を入力することにより冗長カ
ラムとの交点以外のすべての冗長ロウメモリセルの機能
テストが可能となる。

【０１５５】図３０は、図２３に示された冗長カラムア
ドレス検知回路の代わりに用いられる冗長カラムアドレ
ス検知回路の構成を示す回路図である。図２３の実施の
形態１と異なり、この実施の形態２の冗長カラムアドレ
ス検知回路は、外部パッド２１５、インバータ２２２
２，２２２５、ＰチャネルＭＯＳトランジスタ２２２
３、抵抗２２２４、およびＮＡＮＤゲート２２２６，２
２２７を備える。外部パッド２１５の電圧ＰＣは抵抗２
２２４を介してＮＡＮＤゲート２２２６の一方入力ノー
ドに与えられ、かつインバータ２２２５を介してＮＡＮ
Ｄゲート２２２７の一方入力ノードにも与えられる。Ｐ
チャネルＭＯＳトランジスタ２２２３のサイズは小さ
く、そのソース電極には外部電源電圧ＥＶｃｃが与えら
れ、そのゲート電極には接地電圧が与えられている。し
たがって、外部パッド２１５がフローティング状態のと
き、このＰチャネルＭＯＳトランジスタはノードＰＣＣ
の電圧をＨレベルにつり上げる。

【０１５６】冗長カラムテストモードに入ると、冗長カ
ラムテスト活性化信号／ＴＥＳＴ２がＬレベルとなり、
これによりＮＡＮＤゲート２２２６および２２２７はと
もに活性化される。このとき、外部パッド２１５がフロ
ーティング状態か、あるいは外部パッド２１５にＨレベ
ルが与えられると、ＮＡＮＤゲート２２２６の出力信号
／ＴＡＣがＬレベルとなる。したがって、カラムデコー
ド活性化信号ＣＤＥがＨレベルになると、冗長カラム活
性化信号ＳＣＥＡがＨレベルに活性化される。他方、外
部パッド２１５にＬレベルが与えられると、ＮＡＮＤゲ
ート２２２６の出力信号／ＴＡＣがＨレベルとなりかつ
ＮＡＮＤゲートの出力信号／ＴＢＤがＬレベルとなる。
したがって、カラムデコード活性化信号ＣＤＥがＨレベ
ルになると、冗長カラム活性化信号ＳＣＥＢがＨレベル
に活性化される。また、冗長カラムテスト活性化信号／
ＴＥＳＴ２がＬレベルになると、冗長カラム活性化信号
ＮＣＥは直ちにＬレベルとなる。

【０１５７】このようにして２系統の冗長カラム活性化
信号ＳＣＥＡおよびＳＣＥＣと、冗長カラム活性化信号
ＳＥＣＢおよびＳＣＥＤとが外部パッド２１５によって
切換えられるので、外部からアドレスを与えれば冗長ロ
ウとの交点以外のすべての冗長カラムメモリセルの機能
テストを行なうことができる。

【０１５８】さらに冗長ロウテストモードと冗長カラム
テストモードとに同時に入った場合に、外部パッド２１
４および２１５の印加電圧ＰＲおよびＰＣを変化させ、
さらにメモリセルアレイブロックの選択に必要なアドレ
スおよび下位アドレスを入力することにより冗長ロウお
よび冗長カラムの交点に位置する冗長メモリセルの機能
テストを行なうことができる。

【０１５９】この実施の形態２では冗長ロウテストモー
ドと冗長カラムテストモードとのどちらにも外部パッド
２１４および２１５による切換が可能な構成を説明した
が、冗長ロウテストモードは外部パッドによって切換可
能とし、冗長カラムテストモードは実施の形態１のよう
に外部から与えられるアドレスによって切換可能として
も、上記実施の形態１および２と同様にすべての冗長メ
モリセルをテストすることができる。

【０１６０】また、冗長ロウテストモードは外部から与
えられるアドレスによって切換可能とし、冗長カラムテ
ストモードは外部パッドによって切換可能としても、上
記実施の形態１および２と同様にすべての冗長メモリセ
ルをテストすることができる。この実施の形態２による
半導体記憶装置によれば、上述した実施の形態１による
効果（７．１）〜（７．８）と同様の効果を奏する以外
に、冗長ロウおよび冗長カラムの各系統の切換用外部パ
ッドに直接プローブなどをあてることによりダイソート
テスト時に冗長メモリセルの機能テストを行なうことが
できる。したがって、より簡単でかつ確実な冗長系統の
切換が可能となる。

【０１６１】

【発明の効果】請求項１に係る半導体記憶装置によれ
ば、予め定められた行テスト信号に応答して冗長行選択
手段が活性化され、また予め定められた列テスト信号に
応答して冗長列選択手段が活性化されるため、欠陥を伴
なう通常行を冗長行と置換する前にその冗長行の良否判
別テストを行なうことができるとともに、欠陥をともな
う通常列を冗長列と置換する前にその冗長列の良否判別
テストを行なうことができる。したがって、通常行を冗
長行に、または通常列を冗長列に置換することにより確
実にその半導体記憶装置を救済することができるため、
製造歩留りをさらに向上させることができる。

【０１６２】請求項２に係る半導体記憶装置によれば、
上記請求項１の効果に加えて、外部から与えられる制御
信号に応答して行テスト信号および列テスト信号の一方
または双方が内部的に生成されるため、この半導体記憶
装置を樹脂モールドによりパッケージングした後であっ
ても冗長行および冗長列の良否判別テストを行なうこと
ができる。

【０１６３】請求項３に係る半導体記憶装置によれば、
請求項２の効果に加えて、冗長行および冗長列から読出
されたデータのマルチビットテストを行なうことができ
るため、上記のような良否判別テストの所要時間が短縮
される。

【０１６４】請求項４に係る半導体記憶装置によれば、
予め定められた行テスト信号と行アドレス信号とに応答
して第１および第２の冗長ワード線が選択的に駆動され
るため、通常ワード線を冗長ワード線と置換する前にそ
の冗長ワード線の良否判別テストを行なうことができ
る。しかも複数の冗長ワード線が２系統に集約され、複
数の冗長ワード線を個別的に駆動していないため、テス
ト時に冗長ワード線を駆動するための信号線によってチ
ップ面積が増大することはない。

【０１６５】請求項５に係る半導体記憶装置によれば、
予め定められた列テスト信号と列アドレス信号とに応答
して第１および第２の冗長列選択線が選択的に駆動され
るため、通常ビット線対を冗長ビット線対と置換する前
にその冗長ビット線対の良否判別テストを行なうことが
できる。しかも複数の冗長ビット線対を選択するための
信号が２系統に集約されているため、そのための信号線
によってチップ面積が増大することはない。

【０１６６】請求項６に係る半導体記憶装置によれば、
予め定められた行テスト信号と切換パッドの電位とに応
答して第１および第２の冗長ワード線が選択的に駆動さ
れるため、通常ワード線を冗長ワード線と置換する前に
その冗長ワード線の良否判別テストを行なうことができ
る。しかも複数の冗長ワード線の選択が２系統に集約さ
れ、かつ外部アドレス信号を与えることで切換パッドの
電圧を制御することによってその２系統を選択できるた
め、そのような選択のための信号線によるチップ面積の
増大が抑えられるとともに、良否判別テストがさらに容
易となる。

【０１６７】請求項７に係る半導体記憶装置によれば、
予め定められた列テスト信号と切換パッドの電位とに応
答して第１および第２の冗長列選択線が選択的に駆動さ
れるため、通常ビット線対を冗長ビット線対と置換する
前にその冗長ビット線対の良否判別テストを行なうこと
ができる。しかも複数の冗長ビット線対は２系統に集約
され、かつ切換パッドの電圧を制御することによって、
２系統に切換えられるため、冗長ビット線対を駆動する
ための信号線によるチップ面積の増大が抑えられ、かつ
そのような良否判別テストがさらに容易となる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による半導体記憶装
置の全体構成を示すブロック図である。

【図２】 図１中のテストモード制御回路の構成を示す
ブロック図である。

【図３】 図２中の外部クロック検出回路の構成を示す
ブロック図である。

【図４】 図３の外部クロック検出回路１２２のＷＣＢ
Ｒによるセット動作を示すタイミングチャートである。

【図５】 図３の外部クロック検出回路のＲＯＲまたは
ＣＢＲによるリセット動作を示すタイミングチャートで
ある。

【図６】 図２中のテストグループ検出回路の構成を示
すブロック図である。

【図７】 図６中の高電圧検出回路の構成を示す回路図
である。

【図８】 図６中のテストグループデコーダの構成を示
す回路図である。

【図９】 図２中のアドレスキーラッチ回路の構成を示
す回路図である。

【図１０】 図２中の特殊テストモードクロックデコー
ダの構成を示す回路図である。

【図１１】 図２のテストモード制御回路によるセット
動作を示すタイミングチャートである。

【図１２】 図２のテストモード制御回路によるリセッ
ト動作を示すタイミングチャートである。

【図１３】 図１中のメモリセルアレイ、冗長ロウメモ
リセルアレイ、冗長カラムメモリセルアレイ、および冗
長カラムロウメモリセルアレイならびにその周辺回路の
構成を示すブロック図である。

【図１４】 図１３中のメモリセルアレイブロックの各
々の構成を示す配線図である。

【図１５】 図１３中の各ロウデコーダの構成を示す回
路図である。

【図１６】 図１３中の各冗長ロウデコーダの構成を示
す回路図である。

【図１７】 図１３中のＲＸデコーダおよび冗長ＲＸデ
コーダの構成を示す回路図である。

【図１８】 図１中の冗長メモリ制御回路に含まれる冗
長ロウアドレスプログラム回路の構成を示す回路図であ
る。

【図１９】 図１中の冗長メモリ制御回路に含まれる冗
長ロウアドレス検知回路の構成を示す回路図である。

【図２０】 図１中の冗長メモリ制御回路に含まれるも
う１つの冗長ロウアドレス検知回路の構成を示す回路図
である。

【図２１】 図１３中のＹ下位プリデコーダの構成を示
す回路図である。

【図２２】 図１３中のＹ上位プリデコーダの構成を示
す回路図である。

【図２３】 図１中の冗長メモリ制御回路に含まれる冗
長カラムアドレス検知回路の構成を示す回路図である。

【図２４】 図１中の冗長メモリ制御回路に含まれる冗
長カラムアドレスプログラム回路の構成を示す回路図で
ある。

【図２５】 図１中のカラムデコーダの一部を示す回路
図である。

【図２６】 図１中の冗長カラムデコーダの構成を示す
回路図である。

【図２７】 この発明の実施の形態２による半導体記憶
装置の全体構成を示すブロック図である。

【図２８】 図２７中の冗長メモリ制御回路に含まれる
冗長ロウアドレス検知回路の構成を示す回路図である。

【図２９】 図２７中の冗長メモリ制御回路に含まれる
もう１つの冗長ロウアドレス検知回路の構成を示す回路
図である。

【図３０】 図２７中の冗長メモリ制御回路に含まれる
冗長カラムアドレス検知回路の構成を示す回路図であ
る。

【図３１】 置換前に予備メモリの良否判別テストが可
能な従来の半導体記憶装置の構成を示すブロック図であ
る。

【図３２】 図３１の半導体記憶装置に使用されるテス
トモード検知回路の構成を示す回路図である。

【図３３】 図３１の半導体記憶装置に使用されるテス
ト信号デコーダ回路の構成を示す回路図である。

【図３４】 図３１中の１つの基本回路の構成を示す回
路図である。

【符号の説明】

１００ 通常メモリセルアレイ、１０１ 冗長ロウメモ
リセルアレイ、１０２冗長カラムメモリセルアレイ、１
０３ 冗長カラムロウメモリセルアレイ、１０６，ＲＤ
Ｃ１〜ＲＤＣ１６ ロウデコーダ、１０７，ＳＲＤＣ１
〜ＳＲＤＣ１６ 冗長ロウデコーダ、１０８，ＣＤＣス
ペースカラムデコーダ、１０９，ＳＣＤＣ 冗長カラム
デコーダ、ＷＬ０〜ＷＬｎ ワード線、ＳＷＬ０〜ＳＷ
Ｌｍ冗長ワード線、ＣＳＬ０〜ＣＳＬｊ カラム選択
線、ＳＣＳＬ０〜ＳＣＳＬｉ，ＳＣＳＬＡ，ＳＣＳＬ
Ｂ，ＳＣＳＬＣ，ＳＣＳＬＤ 冗長カラム選択線、１１
２テストモード制御回路、１１３ 冗長メモリ制御回
路、ＢＬ，／ＢＬ ビット線対、ＳＡ１〜ＳＡ３ セン
スリフレッシュアンプ、ＳＳ０〜ＳＳＡ３ 冗長センス
リフレッシュアンプ、ＣＳ カラム選択ゲート、ＭＣ
メモリセル、ＲＭＣ冗長ロウメモリセル、ＣＭＣ 冗長
カラムメモリセル、ＲＣＭＣ 冗長ロウカラムメモリセ
ル、１８０，２０７ プログラム部、１９０，２０６
検知部、２１４，２１５ 外部パッド、ＴＥＳＴ１ 冗
長ロウテスト活性化信号、／ＴＥＳＴ２ 冗長カラムテ
スト活性化信号、ＴＭＢ マルチビットテスト活性化信
号、ＳＲＡ，ＳＲＢ 冗長ロウアドレス検知信号、ＳＣ
ＥＡ，ＳＣＥＢ，ＳＣＥＣ，ＳＣＥＤ 冗長カラム活性
化信号、ＲＸＦ０，ＲＸＦ１ 通常ワード線駆動信号、
ＳＲＸＦ０，ＳＲＸＦ１ 冗長ワード線駆動信号。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数の通常ワード線、 前記通常ワード線に交差して配置される複数の通常ビッ
   ト線対、 前記通常ワード線と前記通常ビット線対との交点に対応
   して配置される複数の通常メモリセル、 外部から与えられる行アドレス信号に応答して前記通常
   ワード線のいずれかを選択する通常行選択手段、 外部から与えられる列アドレス信号に応答して前記通常
   ビット線対のいずれかを選択する通常列選択手段、 前記通常ビット線対に交差して配置される冗長ワード
   線、 前記通常ワード線と前記冗長ワード線とに交差して配置
   される冗長ビット線対、 前記冗長ワード線と前記通常ビット線対との交点に対応
   して配置される複数の冗長行メモリセル、 前記冗長ビット線対と前記通常ワード線との交点に対応
   して配置される複数の冗長列メモリセル、 前記冗長ワード線と前記冗長ビット線対との交点に対応
   して配置される冗長行列メモリセル、 前記冗長ワード線を選択する冗長行選択手段、 前記通常行選択手段に与えられるべき行アドレス信号が
   予め定められた行置換アドレスを示すとき前記通常行選
   択手段を不活性化するとともに前記冗長行選択手段を活
   性化する行置換手段、 予め定められた行テスト信号に応答して前記通常行選択
   手段を不活性化するとともに前記冗長行選択手段を活性
   化するよう前記行置換手段を強制的に制御する行置換制
   御手段、 前記冗長ビット線対を選択する冗長列選択手段、 前記通常列選択手段に与えられるべき列アドレス信号が
   予め定められた列置換アドレスを示すとき前記通常列選
   択手段を不活性化するとともに前記冗長列選択手段を活
   性化する列置換手段、および予め定められた列テスト信
   号に応答して前記通常列選択手段を不活性化するととも
   に前記冗長列選択手段を活性化するよう前記列置換手段
   を強制的に制御する列置換制御手段を備えた半導体記憶
   装置。
2. 【請求項２】 外部から与えられる制御信号に応答して
   前記行テスト信号および／または前記列テスト信号を発
   生するテスト信号発生手段をさらに備えたことを特徴と
   する請求項１に記載の半導体記憶装置。
3. 【請求項３】 １つの行アドレス信号と１つの列アドレ
   ス信号に応答して、前記通常メモリセル、前記冗長行メ
   モリセル、前記冗長列メモリセルおよび前記冗長行列メ
   モリセルのいずれかから複数のデータを並列的に読出す
   並列読出手段、および予め定められたマルチビットテス
   ト信号に応答して前記並列読出手段によって読出された
   データのすべてが互いに一致するか否かを検出し、前記
   データのすべてが互いに一致するとき第１の値を示し、
   前記データの１つが他のデータと一致しないとき前記第
   １の値と異なる第２の値を示す一致／不一致検出信号を
   発生する一致／不一致検出手段をさらに備え、 前記テスト信号発生手段はさらに、外部から与えられる
   制御信号に応答して前記マルチビットテスト信号を発生
   することを特徴とする請求項２に記載の半導体記憶装
   置。
4. 【請求項４】 （ａ）複数の通常ワード線、 （ｂ）各々が、前記複数の通常ワード線のうち第１の数
   の通常ワード線に対応して設けられ、対応する第１の数
   の通常ワード線に対応して与えられる第１の数の通常ワ
   ード線駆動信号に応答して対応する第１の数の通常ワー
   ド線を選択的に駆動する複数の通常行デコーダ、 （ｃ）第１および第２の冗長ワード線、 （ｄ）前記第１および第２の冗長ワード線に対応して設
   けられ、第１の冗長ワード線駆動信号に応答して第１の
   冗長ワード線を駆動し、第２の冗長ワード線駆動信号に
   応答して第２の冗長ワード線を駆動する冗長行デコー
   ダ、 （ｅ）前記複数の通常ワード線と前記第１および第２の
   冗長ワード線とに交差して配置される複数のビット線
   対、 （ｆ）前記通常ワード線と前記ビット線対との交点に対
   応して配置される複数の通常メモリセル、および （ｇ）前記第１および第２の冗長ワード線と前記ビット
   線対との交点に対応して配置される複数の冗長メモリセ
   ルをそれぞれ含む複数のブロック、 外部から与えられる行アドレス信号に応答して前記複数
   のブロックにおける通常行デコーダの各々に前記第１の
   数の通常ワード線駆動信号を供給する通常ワード線選択
   手段、 第１の行置換アドレスがプログラム可能な第１のプログ
   ラム手段、 前記行アドレス信号が前記第１のプログラム手段にプロ
   グラムされた前記第１の行置換アドレスに一致するか否
   かを検知し、一致するとき第１の冗長行活性化信号を発
   生する第１の検知手段、 予め定められた行テスト信号と前記行アドレス信号とに
   応答して前記第１の冗長行活性化信号を発生するよう前
   記第１の検知手段を強制的に制御する第１の行置換制御
   手段、 第２の行置換アドレスがプログラム可能な第２のプログ
   ラム手段、 前記行アドレス信号が前記第２のプログラム手段にプロ
   グラムされた前記第２の行置換アドレスに一致するか否
   かを検知し、一致するとき第２の冗長行活性化信号を発
   生する第２の検知手段、 前記行テスト信号と前記行アドレス信号とに応答して前
   記第２の冗長行活性化信号を発生するよう前記第２の検
   知手段を強制的に制御する第２の行置換制御手段、 前記第１の検知手段から与えられる前記第１の冗長行活
   性化信号に応答して前記複数のブロックにおける冗長行
   デコーダの各々に前記第１の冗長ワード線駆動信号を供
   給し、前記第２の検知手段から与えられる前記第２の冗
   長行活性化信号に応答して前記複数のブロックにおける
   冗長行デコーダの各々に前記第２の冗長ワード線駆動信
   号を供給する冗長ワード線選択手段、および前記第１お
   よび第２の冗長行活性化信号のいずれかに応答して前記
   通常ワード線選択手段を不活性化する不活性化手段を備
   えた半導体記憶装置。
5. 【請求項５】 （ａ）複数のワード線、 （ｂ）前記ワード線に交差して配置される複数の通常ビ
   ット線対、 （ｃ）前記ワード線と前記通常ビット線対との交点に対
   応して配置される複数の通常メモリセル、 （ｄ）前記通常ビット線対に対応して設けられ、各々が
   対応する通常ビット線対に接続される複数の通常列選択
   ゲート対、 （ｅ）前記ワード線に交差して配置される第１および第
   ２の冗長ビット線対、 （ｆ）前記ワード線と前記第１および第２の冗長ビット
   線対との交点に対応して配置される複数の冗長メモリセ
   ル、 （ｇ）前記第１の冗長ビット線対に接続される第１の冗
   長列選択ゲート対、および （ｈ）前記第２の冗長ビット線対に接続される第２の冗
   長列選択ゲート対をそれぞれ含む複数のブロック、 前記複数の通常列選択ゲート対に対応して設けられ、各
   々が対応する複数のブロックにおける通常列選択ゲート
   対の各々の制御電極に接続される複数の通常列選択線、 前記複数のブロックにおける第１の冗長列選択ゲート対
   の各々の制御電極に接続される第１の冗長列選択線、 前記複数のブロックにおける第２の冗長列選択ゲート対
   の各々の制御電極に接続される第２の冗長列選択線、 外部から与えられる列アドレス信号に応答して前記通常
   列選択線のいずれかを選択する通常列選択手段、 第１の列置換アドレスがプログラム可能であって外部か
   ら与えられる列アドレス信号が前記第１の列置換アドレ
   スに一致するとき第１の一致信号を発生する第１のプロ
   グラム手段、 前記第１のプログラム手段から与えられる第１の一致信
   号に応答して第１の冗長列活性化信号を発生する第１の
   検知手段、 予め定められた列テスト信号と前記列アドレス信号とに
   応答して前記第１の冗長列活性化信号を発生するよう前
   記第１の検知手段を強制的に制御する第１の列置換制御
   手段、 第２の列置換アドレスがプログラム可能であって前記列
   アドレス信号が前記第２の列置換アドレスに一致すると
   き第２の一致信号を発生する第２のプログラム手段、 前記第２のプログラム手段から与えられる第２の一致信
   号に応答して第２の冗長列活性化信号を発生する第２の
   検知手段、 前記列テスト信号と前記列アドレス信号とに応答して前
   記第２の冗長列活性化信号を発生するよう前記第２の検
   知手段を強制的に制御する第２の列置換制御手段、 前記第１の検知手段から与えられる第１の冗長列活性化
   信号に応答して前記第１の冗長列選択線を選択し、前記
   第２の検知手段から与えられる第２の冗長列活性化信号
   に応答して前記第２の冗列選択線を選択する冗長列選択
   手段、および前記第１および第２の一致信号ならびに前
   記列テスト信号のいずれかに応答して前記通常列選択手
   段を不活性化する不活性化手段を備えた半導体記憶装
   置。
6. 【請求項６】 （ａ）複数の通常ワード線、 （ｂ）各々が、前記複数の通常ワード線のうち第１の数
   の通常ワード線に対応して設けられ、対応する第１の数
   の通常ワード線に対応して与えられる第１の数の通常ワ
   ード線駆動信号に応答して対応する第１の数の通常ワー
   ド線を選択的に駆動する複数の通常行デコーダ、 （ｃ）第１および第２の冗長ワード線、 （ｄ）前記第１および第２の冗長ワード線に対応して設
   けられ、第１の冗長ワード線駆動信号に応答して第１の
   冗長ワード線を駆動し、第２の冗長ワード線駆動信号に
   応答して第２の冗長ワード線を駆動する冗長行デコー
   ダ、 （ｅ）前記複数の通常ワード線と前記第１および第２の
   冗長ワード線とに交差して配置される複数のビット線
   対、 （ｆ）前記通常ワード線と前記ビット線対との交点に対
   応して配置される複数の通常メモリセル、および （ｇ）前記第１および第２の冗長ワード線と前記ビット
   線対との交点に対応して配置される複数の冗長メモリセ
   ルをそれぞれ含む複数のブロック、 外部から与えられる行アドレス信号に応答して前記複数
   のブロックにおける通常行デコーダの各々に前記第１の
   数の通常ワード線駆動信号を供給する通常ワード線選択
   手段、 切換パッド、 第１の行置換アドレスがプログラム可能な第１のプログ
   ラム手段、 前記行アドレス信号が前記第１のプログラム手段にプロ
   グラムされた前記第１の行置換アドレスに一致するか否
   かを検知し、一致するとき第１の冗長行活性化信号を発
   生する第１の検知手段、 予め定められた行テスト信号と前記切換パッドの第１の
   電位とに応答して前記第１の冗長行活性化信号を発生す
   るよう前記第１の検知手段を強制的に制御する第１の行
   置換制御手段、 第２の行置換アドレスがプログラム可能な第２のプログ
   ラム手段、 前記行アドレス信号が前記第２のプログラム手段にプロ
   グラムされた前記第２の行置換アドレスに一致するか否
   かを検知し、一致するとき第２の冗長行活性化信号を発
   生する第２の検知手段、 前記行テスト信号と前記切換パッドの前記第１の電位と
   異なる第２の電位とに応答して前記第２の冗長行活性化
   信号を発生するよう前記第２の検知手段を強制的に制御
   する第２の行置換制御手段、 前記第１の検知手段から与えられる前記第１の冗長行活
   性化信号に応答して前記複数のブロックにおける冗長行
   デコーダの各々に前記第１の冗長ワード線駆動信号を供
   給し、前記第２の検知手段から与えられる前記第２の冗
   長行活性化信号に応答して前記複数のブロックにおける
   冗長行デコーダの各々に前記第２の冗長ワード線駆動信
   号を供給する冗長ワード線選択手段、および前記第１お
   よび第２の冗長行活性化信号のいずれかに応答して前記
   通常ワード線選択手段を不活性化する不活性化手段を備
   えた半導体記憶装置。
7. 【請求項７】 （ａ）複数のワード線、 （ｂ）前記ワード線に交差して配置される複数の通常ビ
   ット線対、 （ｃ）前記ワード線と前記通常ビット線対との交点に対
   応して配置される複数の通常メモリセル、 （ｄ）前記通常ビット線対に対応して設けられ、各々が
   対応する通常ビット線対に接続される複数の通常列選択
   ゲート対、 （ｅ）前記ワード線に交差して配置される第１および第
   ２の冗長ビット線対、 （ｆ）前記ワード線と前記第１および第２の冗長ビット
   線対との交点に対応して配置される複数の冗長メモリセ
   ル、 （ｇ）前記第１の冗長ビット線対に接続される第１の冗
   長列選択ゲート対、および （ｈ）前記第２の冗長ビット線対に接続される第２の冗
   長列選択ゲート対をそれぞれ含む複数のブロック、 前記複数の通常列選択ゲート対に対応して設けられ、各
   々が対応する複数のブロックにおける通常列選択ゲート
   対の各々の制御電極に接続される複数の通常列選択線、 前記複数のブロックにおける第１の冗長列選択ゲート対
   の各々の制御電極に接続される第１の冗長列選択線、 前記複数のブロックにおける第２の冗長列選択ゲート対
   の各々の制御電極に接続される第２の冗長列選択線、 外部から与えられる列アドレス信号に応答して前記通常
   列選択線のいずれかを選択する通常列選択手段、 切換パッド、 第１の列置換アドレスがプログラム可能であって外部か
   ら与えられる列アドレス信号が前記第１の列置換アドレ
   スに一致するとき第１の一致信号を発生する第１のプロ
   グラム手段、 前記第１のプログラム手段から与えられる第１の一致信
   号に応答して第１の冗長列活性化信号を発生する第１の
   検知手段、 予め定められた列テスト信号と前記切換パッドの第１の
   電位とに応答して前記第１の冗長列活性化信号を発生す
   るよう前記第１の検知手段を強制的に制御する第１の列
   置換制御手段、 第２の列置換アドレスがプログラム可能であって前記列
   アドレス信号が前記第２の列置換アドレスに一致すると
   き第２の一致信号を発生する第２のプログラム手段、 前記第２のプログラム手段から与えられる第２の一致信
   号に応答して第２の冗長列活性化信号を発生する第２の
   検知手段、 前記列テスト信号と前記切換パッドの前記第１の電位と
   異なる第２の電位とに応答して前記第２の冗長列活性化
   信号を発生するよう前記第２の検知手段を強制的に制御
   する第２の列置換制御手段、 前記第１の検知手段から与えられる第１の冗長列活性化
   信号に応答して前記第１の冗長列選択線を選択し、前記
   第２の検知手段から与えられる第２の冗長列活性化信号
   に応答して前記第２の冗長列選択線を選択する冗長列選
   択手段、および前記第１および第２の一致信号ならびに
   前記列テスト信号のいずれかに応答して前記通常列選択
   手段を不活性化する不活性化手段を備えた半導体記憶装
   置。