KR100425444B1 - 칩 선택회로를 구비하는 반도체 메모리장치 및 칩선택신호 발생 방법 - Google Patents

칩 선택회로를 구비하는 반도체 메모리장치 및 칩선택신호 발생 방법 Download PDF

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Abstract

많은 메모리장치들을 장착하고 있는 시스템에서 시스템 사용자가 불량 메모리장치와 같은 특정 메모리장치만을 선택하여 직접 불량 메모리장치의 불량 원인을 분석하거나 개선할 수 있도록 하는 반도체 메모리장치 및 칩 선택신호 발생방법이 게시된다. 본 발명에 따른 반도체 메모리장치는, 프로그래밍 레지스터, 입력버퍼 제어회로, 및 칩 선택회로를 구비하는 것을 특징으로 한다. 프로그래밍 레지스터는 반도체 메모리장치의 외부에서 입력되는 어드레스와 명령의 조합에 응답하여 자신의 출력신호를 활성화시킨다. 입력버퍼 제어회로는 프로그래밍 레지스터의 출력신호의 활성화에 응답하여 복수개의 데이터 입력버퍼 회로들을 활성화시킨다. 칩 선택회로는 복수개의 데이터 입력버퍼 회로들의 출력신호들중 적어도 하나가 제1논리 상태일 때 리페어 회로 또는 테스트 타임 단축회로와 같은 불량검증 및 개선회로를 활성화시킨다.

Description

칩 선택회로를 구비하는 반도체 메모리장치 및 칩 선택신호 발생 방법{Semiconductor memory device including chip selection circuit and method for generating chip selection signal}
본 발명은 반도체 메모리장치에 관한 것으로, 특히 칩 선택회로를 구비하는 반도체 메모리장치 및 칩 선택신호 발생 방법에 관한 것이다.
근래에 멀티미디어 장치가 일반화되고 있으며 고용량의 데이터를 처리하기 위해 멀티미디어 장치와 같은 각종 전자 시스템은 많은 메모리장치를 사용한다. 통상적으로 하나의 시스템에는 수개에서 수만개의 메모리장치가 장착되는 데, 이에 따라 시스템에서 발생되는 불량 원인들중 메모리장치에 의한 불량이 차지하는 비율이 증가되고 있는 추세이다.
그런데 많은 메모리장치가 장착되어 있는 시스템에서 메모리에 의한 불량이 발생하였을 경우 불량을 발생시킨 메모리장치를 찾아 이를 개선하기란 그리 쉬운 일이 아니다. 불량을 발생시킨 메모리장치를 찾는 것이 쉽지 않을 뿐더러, 설사 불량을 발생시킨 메모리장치를 찾았다고 하더라도 불량을 개선시키기 위해서는 시스템 전체의 가동을 중지시켜야 하는 문제가 발생될 수 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 많은 메모리장치들을 장착하고 있는 시스템에서 시스템 사용자가 불량 메모리장치와 같은 특정 메모리장치만을 선택하여 직접 불량 메모리장치의 불량 원인을 분석하거나 개선할 수 있도록 하는 스킴을 갖는 반도체 메모리장치를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 많은 메모리장치들을 장착하고 있는 시스템에서 시스템 사용자가 불량 메모리장치와 같은 특정 메모리장치만을 선택하여 직접 불량 메모리장치의 불량 원인을 분석하거나 개선할 수 있도록 하는 칩 선택신호 발생 방법을 제공하는 데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 반도체 메모리장치의 블락도이다.
도 2는 도 1에 도시된 입력버퍼 제어회로의 회로도이다.
도 3은 도 1에 도시된 칩 선택회로의 회로도이다.
도 4는 도 1에 도시된 본 발명에 따른 반도체 메모리장치들을 장착하는 시스템의 예를 나타내는 도면이다.
도 5는 도 1에 도시된 본 발명에 따른 반도체 메모리장치의 동작 타이밍도이다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 반도체 메모리장치의 외부에서 입력되는 어드레스와 명령의 조합에 응답하여 자신의 출력신호를 활성화시키는 프로그래밍 레지스터, 상기 프로그래밍 레지스터의 출력신호의 활성화에 응답하여 상기 복수개의 데이터 입력버퍼 회로들을 활성화시키는 입력버퍼 제어회로, 및 상기 복수개의 데이터 입력버퍼 회로들의 출력신호들중 적어도 하나가 제1논리 상태일 때 소정의 회로를 활성화시키는 칩 선택회로를 구비하는 것을 특징으로 한다.
상기 소정의 회로는 리페어 회로 또는 테스트 타임 단축회로와 같은 불량검증 및 개선회로에 해당한다. 상기 입력버퍼 제어회로는 정상동작 구간에서는 상기 반도체 메모리장치의 정상동작을 알리는 제어신호의 활성화에 응답하여 상기 복수개의 데이터 입력버퍼 회로들을 활성화시킨다.
바람직한 실시예에 따르면, 상기 입력버퍼 제어회로는, 상기 프로그래밍 레지스터의 출력신호와 상기 반도체 메모리장치의 정상동작을 알리는 제어신호를 수신하고 출력신호를 상기 복수개의 데이터 입력버퍼 회로들로 인가하는 노아게이트를 구비한다. 상기 칩 선택회로는, 상기 복수개의 데이터 입력버퍼 회로들의 출력신호들을 수신하고 자신의 출력신호를 상기 소정의 회로에 인가하는 오아게이트를 구비한다.
상기의 다른 기술적 과제를 달성하기 위한 본 발명에 따른 칩 선택신호 발생 방법은, 반도체 메모리장치의 외부에서 입력되는 어드레스와 명령의 조합에 응답하여 제1제어신호를 발생하는 단계, 상기 제1제어신호의 활성화에 응답하여 상기 복수개의 데이터 입력버퍼 회로들을 활성화시키는 제2제어신호를 발생하는 단계, 및 상기 복수개의 데이터 입력버퍼 회로들의 출력신호들중 적어도 하나가 제1논리 상태일 때 소정의 회로를 활성화시키는 칩 선택신호를 발생하는 단계를 구비하는 것을 특징으로 한다.
상기 소정의 회로는 리페어 회로 또는 테스트 타임 단축회로와 같은 불량검증 및 개선회로에 해당한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일실시예에 따른 반도체 메모리장치의 블락도이다.
도 1을 참조하면, 본 발명의 일실시예에 따른 반도체 메모리장치는, 어드레스 레지스터(11), 타이밍 레지스터(12), 프로그래밍 레지스터(13), 입력버퍼 제어회로(14), 복수개의 데이터 입력버퍼 회로들(15_0 내지 15_n), 칩 선택회로(16), 및 불량검증 및 개선회로(17)를 구비한다.
어드레스 레지스터(11)는 반도체 메모리장치의 외부에서 입력되는 어드레스(ADD)를 수신하고 수신된 어드레스를 프로그래밍 레지스터(13)로 출력한다. 타이밍 레지스터(12)는 반도체 메모리장치의 외부에서 입력되는 명령(CMD)을수신하고 수신된 명령을 프로그래밍 레지스터(13)로 출력한다.
프로그래밍 레지스터(13)는 어드레스 레지스터(11)로부터 출력되는 어드레스와 타이밍 레지스터(12)로부터 출력되는 명령의 조합에 응답하여 자신의 출력신호(MRSi)를 활성화시킨다. 반도체 메모리장치에서 일반적으로 사용되는 모드 레지스터가 프로그래밍 레지스터(13)로서 이용될 수 있다.
입력버퍼 제어회로(14)는 프로그래밍 레지스터(13)의 출력신호(MRSi)의 활성화에 응답하여 자신의 출력신호(Buff_on)를 활성화시켜 데이터 입력버퍼 회로들(15_0 내지 15_n)을 활성화시킨다. 칩 선택회로(16)는 활성화된 데이터 입력버퍼 회로들(15_0 내지 15_n)을 통해 반도체 메모리장치의 외부에서 입력되는 데이터(Data_0 내지 Data_n)중 적어도 하나가 제1논리 상태일 때 즉 데이터 입력버퍼 회로들(15_0 내지 15_n)의 출력신호들(Output_0 내지 Output_n)중 적어도 하나가 제1논리 상태일 때 칩 선택신호(CMSS)를 활성화시켜 불량검증 및 개선회로(17)를 활성화시킨다.
불량검증 및 개선회로(17)는 리페어 회로 또는 테스트 타임 단축회로일 수 있으며 이외에도 다양한 형태의 특성을 검증하거나 개선하기 위한 회로일 수 있다.
입력버퍼 제어회로(14)는 반도체 메모리장치의 정상동작 구간에서는 반도체 메모리장치의 정상동작을 알리는 제어신호(NORM)의 활성화에 응답하여 자신의 출력신호(Buff_on)를 활성화시켜 데이터 입력버퍼 회로들(15_0 내지 15_n)을 활성화시킨다.
도 2는 도 1에 도시된 입력버퍼 제어회로의 회로도이다.
도 2를 참조하면, 입력버퍼 제어회로(14)는 노아게이트(21)를 포함하여 구성된다. 노아게이트(21)는 도 1에 도시된 프로그래밍 레지스터(13)의 출력신호(MRSi)와 반도체 메모리장치의 정상동작을 알리는 제어신호(NORM)를 수신하고 출력신호(Buff_on)를 발생한다.
따라서 프로그래밍 레지스터(13)의 출력신호(MRSi)와 제어신호(NORM)중 어느 하나가 제1논리 상태 즉 논리"하이"로 활성화될 때 출력신호(Buff_on)가 제2논리 상태 즉 논리"로우"로 활성화된다. 출력신호(Buff_on)가 논리"로우"로 활성화되면 도 1에 도시된 데이터 입력버퍼 회로들(15_0 내지 15_n)이 활성화된다.
도 3은 도 1에 도시된 칩 선택회로의 회로도이다.
도 3을 참조하면, 칩 선택회로(16)는 노아게이트(31) 및 인버터(33)를 포함하여 구성되며 따라서 오아게이트 동작을 수행한다. 노아게이트(31)는 도 1에 도시된 데이터 입력버퍼 회로들(15_0 내지 15_n)의 출력신호들(Output_0 내지 Output_n)을 수신하고, 인버터(33)는 노아게이트(31)의 출력신호를 반전시켜 칩 선택신호(CMSS)를 발생한다.
따라서 데이터 입력버퍼 회로들(15_0 내지 15_n)의 출력신호들(Output_0 내지 Output_n)중 적어도 하나가 제1논리 상태 즉 논리"하이"일 때 칩 선택신호(CMSS)가 논리"하이"로 활성화된다. 선택신호(CMSS)가 논리"하이"로 활성화되면 도 1에 도시된 불량검증 및 개선회로(17)가 활성화된다.
도 4는 도 1에 도시된 본 발명에 따른 반도체 메모리장치들을 장착하는 시스템의 예를 나타내는 도면이다.
도 4를 참조하면, 어드레스(ADD)를 전달하는 어드레스버스 라인(51) 및 명령(CMD)을 전달하는 명령버스 라인(52)은 다수개의 메모리장치들(41 내지 4n)에 의해 공유되며 데이터(Data_0 내지 Data_3n+2)를 전달하는 데이터버스 라인은 각각의 메모리장치에 독립적으로 할당된다.
제1메모리장치(41)에는 데이터(Data_0 내지 Data_n)를 전달하는 데이터버스 라인(53)이 할당되고 제2메모리장치(42)에는 데이터(Data_n+1 - Data_2n+1)를 전달하는 데이터버스 라인(54)이 할당되며 제n메모리장치(4n)에는 데이터(Data_2n+2 - Data_3n+2)을 전달하는 데이터버스 라인(55)이 할당된다.
도 5는 도 1에 도시된 본 발명에 따른 반도체 메모리장치의 동작 타이밍도이다. 이하 도 4에 도시된 시스템의 예와 도 5에 도시된 타이밍도를 참조하여 도 1에 도시된 본 발명에 따른 반도체 메모리장치의 동작과 칩 선택신호 발생방법이 좀더 설명된다.
도 4에 도시된 시스템에서 제1메모리장치(41)에 불량이 발생되었다고 가정한다. 제1메모리장치(41)을 지정하는 어드레스(ADD)가 어드레스버스 라인(51)을 통해 제1메모리장치(41)로 입력되고 제1메모리장치(41) 내부의 프로그래밍 레지스터(13)를 셋팅하고자 하는 명령(CMD)이 명령버스 라인(52)을 통해 제1메모리장치(41)로 입력되면, 제1메모리장치(41) 내부의 프로그래밍 레지스터(13)의 출력신호(MRSi)가 논리"하이"로 활성화된다.
이에 따라 입력버퍼 제어회로(14)의 출력신호(Buff_on)가 논리"로우"로 활성화되어 데이터 입력버퍼 회로들(15_0 내지 15_n)이 모두 활성화된다. 이때 데이터버스 라인(53)을 통해 제1메모리장치(41)로 입력되는 데이터(Data_0 내지 Data_n)중 적어도 하나가 논리"하이" 상태일 때 즉 데이터 입력버퍼 회로들(15_0 내지 15_n)의 출력신호들(Output_0 내지 Output_n)중 적어도 하나가 논리"하이" 상태일 때 칩 선택신호(CMSS)가 논리"하이"로 활성화된다. 제1메모리장치(41)의 칩 선택신호(CMSS)가 논리"하이"로 활성화되면 제1메모리장치(41) 내부의 불량검증 및 개선회로(17)가 활성화된다.
따라서 시스템 사용자는 상기와 같은 방법에 의해 불량 메모리장치인 제1메모리장치(41) 내부의 불량검증 및 개선회로를 활성화시켜 직접 제1메모리장치(41)의 불량 원인을 분석하거나 개선할 수 있다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리장치 및 칩 선택신호 발생 방법은, 많은 메모리장치들을 장착하고 있는 시스템에서 시스템 사용자가 불량 메모리장치와 같은 특정 메모리장치만을 선택하여 직접 불량 메모리장치의 불량 원인을 분석하거나 개선할 수 있게 하는 장점이 있다.

Claims (9)

  1. 어드레스 신호와 소정의 명령 신호에 응답하여 출력신호를 활성화시키는 프로그래밍 레지스터;
    상기 프로그래밍 레지스터의 출력신호와 반도체 메모리장치의 정상동작을 알리는 제어신호중 어느 하나의 활성화에 응답하여 입력버퍼 제어신호를 활성화시키는 입력버퍼 제어회로;
    상기 입력버퍼 제어신호의 활성화에 응답하여 활성화되어 소정의 데이터를 수신하는 복수개의 데이터 입력버퍼 회로들; 및
    상기 복수개의 데이터 입력버퍼 회로들의 출력신호들중 적어도 하나가 제1논리 상태일 때 소정의 회로를 활성화시키는 칩 선택회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 소정의 회로는 불량검증 및 개선회로인 것을 특징으로 하는 반도체 메모리장치.
  3. 삭제
  4. 제1항에 있어서, 상기 제1논리 상태는 논리"하이"인 것을 특징으로 하는 반도체 메모리장치.
  5. 제1항에 있어서, 상기 입력버퍼 제어회로는,
    상기 프로그래밍 레지스터의 출력신호와 상기 반도체 메모리장치의 정상동작을 알리는 제어신호를 수신하고 출력신호를 상기 복수개의 데이터 입력버퍼 회로들로 인가하는 노아게이트를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  6. 제1항에 있어서, 상기 칩 선택회로는,
    상기 복수개의 데이터 입력버퍼 회로들의 출력신호들을 수신하고 자신의 출력신호를 상기 소정의 회로에 인가하는 오아게이트를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  7. 복수개의 데이터 입력버퍼 회로들을 구비하는 반도체 메모리장치에서 소정의 회로를 활성화시키는 칩 선택신호를 발생하는 방법에 있어서,
    어드레스 신호와 소정의 명령 신호에 응답하여 제1제어신호를 발생하는 단계;
    상기 제1제어신호와 상기 반도체 메모리장치의 정상동작을 알리는 제어신호중 어느 하나의 활성화에 응답하여 제2제어신호를 활성화시키는 단계;
    상기 제2제어신호의 활성화에 응답하여 상기 복수개의 데이터 입력버퍼 회로들을 활성화시켜 소정의 데이터를 수신하는 단계; 및
    상기 데이터 입력버퍼 회로들을 통해 수신되는 데이터중 적어도 한 비트가 제1논리 상태일 때 소정의 회로를 활성화시키는 칩 선택신호를 발생하는 단계를 구비하는 것을 특징으로 하는 칩 선택신호 발생 방법.
  8. 제7항에 있어서, 상기 소정의 회로는 불량검증 및 개선회로인 것을 특징으로 하는 칩 선택신호 발생 방법.
  9. 제7항에 있어서, 상기 제1논리 상태는 논리"하이"인 것을 특징으로 하는 칩 선택신호 발생 방법.
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