DE102004020546B4

DE102004020546B4 - Elektronische Speichervorrichtung und Verfahren zur Deaktivierung von redundanten Bit- oder Wortleitungen

Info

Publication number: DE102004020546B4
Application number: DE102004020546A
Authority: DE
Inventors: Erwin Thalmann; Sven Boldt
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2004-04-27
Filing date: 2004-04-27
Publication date: 2010-02-25
Anticipated expiration: 2024-04-28
Also published as: DE102004020546A1; US7184335B2; US20050243636A1

Abstract

Elektronische Speichervorrichtung (100) zur Datenspeicherung, mit:
a) einem Speicherzellenfeld (101), welches in Zeilen und Spalten angeordnete Speicherzellen (201a–201n) aufweist;
b) einer Spaltenadressdekodiereinheit (102) zur Dekodierung eines Spaltenadressierungssignals (105) und zur Ansteuerung einer adressierten Bitleitung des Speicherzellenfelds (101);
c) einer Spaltenredundanz-Aktivierungseinheit (103) zur Aktivierung einer redundanten Bitleitung, wenn eine aktuell verwendete Bitleitung bei einem Testen der Speichervorrichtung (100) als fehlerhaft bestimmt worden ist;
d) einer Zeilenadressdekodiereinheit (202) zur Dekodierung eines Zeilenadressierungssignals (205) und zur Ansteuerung einer adressierten Wortleitung des Speicherzellenfelds (101); und
e) einer Zeilenredundanz-Aktivierungseinheit (203) zur Aktivierung einer redundanten Wortleitung, wenn eine aktuell verwendete Wortleitung bei einem Testen der Speichervorrichtung (100) als fehlerhaft bestimmt worden ist,
dadurch gekennzeichnet,
dass die elektronische Speichervorrichtung (100) weiter aufweist:
f) eine Spaltendeaktivierungseinheit (104) zur Deaktivierung nicht verwendeter, redundanter Bitleitungen und derjenigen Bitleitungen, welche bei einem Testen der Speichervorrichtung (100) als fehlerhaft bestimmt worden sind, wobei die...

Description

Die vorliegende Erfindung betrifft allgemein eine elektronische Speichervorrichtung zur Datenspeicherung und ein Verfahren zum elektronischen Speichern von Daten in ein Speicherzellenfeld, das in Zeilen und Spalten angeordnete Speicherzellen aufweist.
Spezifisch betrifft die vorliegende Erfindung eine elektronische Speichervorrichtung zur Datenspeicherung mit:

a) einem Speicherzellenfeld, welches in Zeilen und Spalten angeordnete Speicherzellen aufweist;
b) einer Spaltenadressdekodiereinheit zur Dekodierung eines Spaltenadressierungssignals und zur Ansteuerung einer adressierten Bitleitung des Speicherzellenfelds;
c) einer Spaltenredundanz-Aktivierungseinheit zur Aktivierung einer redundanten Bitleitung, wenn eine aktuell verwendete Bitleitung bei einem Testen der Speichervorrichtung als fehlerhaft bestimmt worden ist;
d) einer Zeilenadressdekodiereinheit zur Dekodierung eines Zeilenadressierungssignals und zur Ansteuerung einer adressierten Wortleitung des Speicherzellenfelds; und
e) einer Zeilenredundanz-Aktivierungseinheit zur Aktivierung einer redundanten Wortleitung, wenn eine aktuell verwendete Wortleitung bei einem Testen der Speichervorrichtung als fehlerhaft bestimmt worden ist.

Mit einer zunehmenden Schaltungsgröße und Schaltungskomplexität werden immer mehr Bauteile, beispielsweise Transistoren auf einem einzigen Schaltungschip (elektronischer Schaltungseinheit) verwirklicht. Probleme verursacht dabei ein mit der Anzahl von Bauteilen zunehmender Betriebsstrom, da dadurch die Verlustleistung der gesamten Schaltungsanordnung ansteigt. Es ist daher erforderlich, dass bei einer weiteren Verkleinerung von Schaltungsstrukturen und einer damit verbundenen Erhöhung einer Integrationsdichte von Schaltungen eine Verlustleistung der Einzelstrukturen verringert wird.
2 zeigt ein Speicherzellenfeld (Array) nach dem Stand der Technik. Das Speicherzellenfeld wird durch Adressierungssignale (Spaltenadressierungssignal SAS, Zeilenadressierungssignal ZAS) adressiert. Ein Spaltendekoder Sp-Dek bzw. ein Zeilendekoder Z-Dek dekodieren die jeweiligen Adressierungssignale und führen sie dem Speicherzellenfeld (Array) zu.
Zur Verbesserung einer Zuverlässigkeit des Speichermoduls und/oder zur Bereitstellung einer Reparaturmöglichkeit defekter Bitleitungen und/oder Wortleitungen hat es sich bei der herkömmlichen Schaltungsanordnung als vorteilhaft erwiesen, Redundanz-Aktivierungsschaltungen RA vorzusehen, die redundante Bit- und/oder Wortleitungen dann aktivieren, wenn eine aktuell verwendete Bit- und/oder Wortleitung defekt ist. Weiterhin ist es möglich, von einer aktuell verwendeten Bit- und/oder Wortleitung auf eine redundante Bit- bzw. Wortleitung umzuschalten, wenn ein Fehler in einem der Bit- bzw. Wortleitung zugeordneten Speicherzellenbereich des Speicherzellenarrays auftritt.
Es sei darauf hingewiesen, dass nicht nur in Speichermodulen, sondern auch in zahlreichen anderen elektronischen Bauteilen redundante Bitleitungen bzw. Wortleitungen bereitgestellt werden, um defekte Bitleitungen bzw. Wortleitungen reparieren zu können. Bei Zugriffen auf Adressen von defekten Bit- und Wortleitungen werden dabei lediglich die Adressen umgeschaltet, d. h. auf redundante Bit- und Wortleitungen umgeleitet. Die defekten Bit- und Wortleitungen und die zugehörigen Schaltungsteile werden in nachteiliger Weise weiterhin mit einem Strom beaufschlagt. Durch die sogenannten Bleeder-Schaltungen fließt dabei ständig ein geringer Leckstrom, da in einem Speichermodul derartige Bleeder-Schaltungen dazu verwendet werden, um Bitleitungen bzw. Wortleitungen auf ein vorbestimmtes Potential zu ziehen und dort zu halten, so lange die entsprechende Bit- bzw. Wortleitung nicht angesprochen wird.
Nach einem Testen der elektronischen Speichervorrichtung auf Wafer-Ebene werden die als fehlerhaft erkannten Bit- und Wortleitungen durch redundante ersetzt. Obwohl die defekten Bit- und Wortleitungen und die nicht zur Reparatur herangezogenen, d. h. nicht verwendeten Bit- und Wortleitungen für einen korrekten Schaltungsbetrieb des Speichermoduls bzw. der elektronischen Speichervorrichtung nicht eingesetzt werden, verursachen sie in nachteiliger Weise einen Leckstrom. Ein derartiger Leckstrom kann bei einer großen Anzahl von nicht verwendeten und/oder defekten Bitleitungen in nachteiliger Weise eine Verlustleistung verursachen.
Dies liegt daran, dass eine Bitleitung, die als defekt bei einem Testen der elektronischen Speichervorrichtung auf Wafer-Ebene erkannt worden ist, beispielsweise einen Kurzschluss auf ein Massepotential oder auf ein Versorgungsspannungspotential aufweist.
Weiterhin ist es nachteilig, dass eine Bestimmung, ob eine redundante Bitleitung, auf die Adressen umgeleitet worden sind, verwendet werden soll, eine zusätzliche Bestimmungszeit erfordert. Dies liegt daran, dass zuerst geprüft werden muss, ob eine entsprechend adressierte Bit- oder Wortleitung oder die zuvor bestimmte redundante Bit- und/oder Wortleitung aktiviert werden soll. Nach einer derartigen Bestimmung darf nur die entsprechend ausgewählte Bit- und/oder Wortleitung aktiviert werden, während die andere Bit- und/oder Wortleitung abgeschaltet werden muss.
Eine elektronische Speichervorrichtung nach dem Stand der Technik, wie sie beispielsweise in 2 gezeigt ist, weist eine große Anzahl von Bit- und/oder Wortleitungen auf, die nicht deaktiviert werden. Durch nicht verwendete Bit- und/oder Wortleitungen bzw. defekte Bit- und/oder Wortleitungen wird auf diese Weise ein Problem dahingehend verursacht, dass ein großer Leckstrom zu einer großen Verlustleistung führt. Weiterhin ist es nachteilig, dass eine Aktivierung erst nach einer Bestimmung der relevanten Bit- und/oder Wortleitung durch eine Auswertelogik erfolgen kann.
Die DE 101 01 268 A1 offenbart eine integrierte Halbleiterschaltung mit zumindest einem Funktionsblock, zumindest einem Redundanzblock und einer Redundanz-Schaltvorrichtung zum ersatzweisen Anschalten des zumindest einen Redundanzblocks für einen ausgefallenen Funktionsblock. Die Funktionsblöcke und die dazugehörigen Redundanzblöcke der in der DE 101 01 268 A1 offenbarten Halbleiterschaltung stellen einen Speicherbereich zur Realisierung eines integrierten Halbleiterspeichers bereit. In nachteiliger Weise lassen sich einzelne Bit- bzw. Wortleitungen nicht auf ein definiertes Potential deaktivieren.
Die US 6,205,066 beschreibt ein DRAM-Speicherzellenfeld, bei dem eine Spalte deaktivierbar ist, derart, dass ein zugehöriger Leseverstärker an eine feste Spannung gelegt wird. Hierdurch werden in unzweckmäßiger Weise Leckströme auf Bit- und/oder Wortleitungen zugelassen, die zur Erhöhung der Verlustleistung in einem Fehlerfall beitragen können.
Es ist eine Aufgabe der vorliegenden Erfindung, eine elektronische Speichervorrichtung und ein Verfahren zur Datenspeicherung vorzusehen, bei welchen eine Verlustleistung reduziert ist, und bei welchen insbesondere Leckströme auf Bit- und/oder Wortleitungen vermieden werden, die zu einer Verlustleistung beitragen können.
Diese Aufgabe wird erfindungsgemäß durch eine elektronische Speichervorrichtung mit den Merkmalen des Patentanspruchs 1 gelöst.
Ferner wird die Aufgabe durch ein im Patentanspruch 3 angegebenes Verfahren gelöst.
Weitere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.
Ein wesentlicher Gedanke der Erfindung besteht darin, nicht verwendete und/oder redundante Bit- und Wortleitungen in einer elektronischen Speichervorrichtung gänzlich abzuschalten bzw. zu deaktivieren, derart, dass diese nicht mehr mit Strom versorgt werden und somit auch nicht zu einer Erhöhung der Verlustleistung der gesamten Schaltungsanordnung beitragen können. Der Kern der Erfindung besteht in einer Bereitstellung einer Spaltendeaktivierungseinheit und einer Zeilendeaktivierungseinheit zur Deaktivierung von Bitleitungen bzw. zur Deaktivierung von Wortleitungen. Auf diese Weise lassen sich nicht verwendete Schaltungsteile erfindungsgemäß deaktivieren.
Ein wesentlicher Vorteil der vorliegenden Erfindung besteht darin, dass durch ein automatisches Abschalten von nicht verwendeten redundanten Bit- und/oder Wortleitungen und defekten Bit- und/oder Wortleitungen Leckströme vermieden werden. Auf diese Weise wird eine Verlustleistung der gesamten Schaltungsanordnung minimiert.
Weiterhin ist es vorteilhaft, dass die adressierten Bit- und/oder Wortleitungen schneller aktivierbar sind. Das liegt daran, dass umgeleitete (reparierte) und redundante Bit- und/oder Wortleitungen gleichzeitig angesprochen werden können, wobei durch die Tatsache, dass eine reparierte Bit- und/oder Wortleitung vollständig abgeschaltet ist, kein Signal von diesen Schaltungen getrieben wird.
Hierdurch wird der Vorteil erzielt, dass eine fehlerhafte Aktivierung einer Bit- und/oder Wortleitung, verursacht beispielsweise durch ein Timing-Problem, eliminiert wird.
Die erfindungsgemäße elektronische Speichervorrichtung zur Datenspeicherung weist im Wesentlichen auf:

a) ein Speicherzellenfeld, welches in Zeilen und Spalten angeordnete Speicherzellen aufweist;
b) eine Spaltenadressdekodiereinheit zur Dekodierung eines Spaltenadressierungssignals und zur Ansteuerung einer adressierten Bitleitung des Speicherzellenfelds;
c) eine Spaltenredundanz-Aktivierungseinheit zur Aktivierung einer redundanten Bitleitung, wenn eine aktuell verwendete Bitleitung bei einem Testen der Speichervorrichtung als fehlerhaft bestimmt worden ist;
d) eine Zeilenadressdekodiereinheit zur Dekodierung eines Zeilenadressierungssignals und zur Ansteuerung einer adressierten Wortleitung des Speicherzellenfelds; und
e) eine Zeilenredundanz-Aktivierungseinheit zur Aktivierung einer redundanten Wortleitung, wenn eine aktuell verwendete Wortleitung bei einem Testen der Speichervorrichtung als fehlerhaft bestimmt worden ist,
f) eine Spaltendeaktivierungseinheit zur Deaktivierung nicht verwendeter, redundanter Bitleitungen und derjenigen Bitleitungen, welche bei einem Testen der Speichervorrichtung als fehlerhaft bestimmt worden sind, wobei die nicht verwendeten, redundanten Bitleitungen und diejenigen Bitleitungen, welche bei einem Testen der Speichervorrichtung als fehlerhaft be stimmt worden sind, mittels der Spaltendeaktivierungseinheit auf ein vorbestimmtes Potential gelegt werden; und
g) eine Zeilendeaktivierungseinheit zur Deaktivierung nicht verwendeter, redundanter Wortleitungen und derjenigen Wortleitungen, welche bei einem Testen der Speichervorrichtung als fehlerhaft bestimmt worden sind, wobei die nicht verwendeten, redundanten Wortleitungen und diejenigen Wortleitungen, welche bei einem Testen der Speichervorrichtung als fehlerhaft bestimmt worden sind, mittels der Zeilendeaktivierungseinheit auf ein vorbestimmtes Potential gelegt werden.

Ferner weist das erfindungsgemäße Verfahren zum elektronischen Speichern von Daten in einer Speichervorrichtung, die ein Speicherzellenfeld mit in Zeilen und Spalten angeordneten Speicherzellen aufweist, im Wesentlichen die folgenden Schritte auf:

a) Dekodieren, mittels einer Spaltenadressdekodiereinheit, eines Spaltenadressierungssignals und Ansteuern einer adressierten Bitleitung des Speicherzellenfelds mit dem dekodierten Spaltenadressierungssignal;
b) Aktivieren, mittels einer Spaltenredundanz-Aktivierungseinheit, einer redundanten Bitleitung, wenn eine aktuell verwendete Bitleitung bei einem Testen der Speichervorrichtung als fehlerhaft bestimmt worden ist;
c) Dekodieren, mittels einer Zeilenadressdekodiereinheit, eines Zeilenadressierungssignals und Ansteuern einer adressierten Wortleitung des Speicherzellenfelds mit dem dekodierten Zeilenadressierungssignal;
d) Aktivieren, mittels einer Zeilenredundanz-Aktivierungseinheit, einer redundanten Wortleitung, wenn eine aktuell verwendete Wortleitung bei einem Testen der Speichervorrichtung als fehlerhaft bestimmt worden ist,
e) Deaktivieren nicht verwendeter, redundanter Bitleitungen und derjenigen Bitleitungen, welche bei einem Testen der Speichervorrichtung als fehlerhaft bestimmt worden sind, mittels einer Spaltendeaktivierungseinheit, wobei die nicht verwendeten, redundanten Bitleitungen und diejenigen Bitleitungen, welche bei einem Testen der Speichervorrichtung als fehlerhaft bestimmt worden sind, mittels der Spaltendeaktivierungseinheit auf ein vorbestimmtes Potential gelegt werden; und
f) Deaktivieren nicht verwendeter, redundanter Wortleitungen und derjenigen Wortleitungen, welche bei einem Testen der Speichervorrichtung als fehlerhaft bestimmt worden sind, mittels einer Zeilendeaktivierungseinheit, wobei die nicht verwendeten, redundanten Wortleitungen und diejenigen Wortleitungen, welche bei einem Testen der Speichervorrichtung als fehlerhaft bestimmt worden sind, mittels der Zeilendeaktivierungseinheit auf ein vorbestimmtes Potential gelegt werden.

In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Gegenstandes der Erfindung.
Gemäß einer bevorzugten Weiterbildung der vorliegenden Erfindung sind die Spaltendeaktivierungseinheit zur Deaktivierung von Bitleitungen und/oder die Zeilendeaktivierungseinheit zur Deaktivierung von Wortleitungen zusammen mit dem Speicherzellenfeld integriert.
Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
In den Zeichnungen zeigen:
1 ein Blockbild einer Speichervorrichtung mit einem Speicherzellenfeld, Adressdekodiereinheiten, Redundanz-Aktivierungseinheiten und Deaktivierungseinheiten gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung; und
2 eine Speichervorrichtung nach dem Stand der Technik.
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Komponenten oder Schritte.
1 zeigt ein schematisches Blockdiagramm einer Speichervorrichtung 100, die ein Speicherzellenfeld 101 und Adressdekodiereinheiten 102 bzw. 202, Redundanz-Aktivierungseinheiten 103 bzw. 203 und Deaktivierungseinheiten 104 bzw. 204 jeweils für Spalten und Zeilen bzw. für Bit- und Wortleitungen einschließt.
Das Speicherzellenfeld 101 weist in Zeilen und Spalten angeordnete Speicherzellen 210a–201n auf, die durch entsprechende Signale, beispielsweise ein Spaltenadressierungssignal 105 und ein Zeilenadressierungssignal 205 ansteuerbar sind.
Es sei darauf hingewiesen, dass das Spaltenadressierungssignal 105 und das Zeilenadressierungssignal 205 als ein gemeinsames Adressierungssignal der Speichervorrichtung 100 zuführbar sind.
In dem in 1 gezeigten Ausführungsbeispiel der vorliegenden Erfindung wird das Spaltenadressierungssignal 105 sowohl einer Spaltenadressdekodiereinheit 102 als auch einer Spaltenredundanz-Aktivierungseinheit 103 zugeführt, während das Zeilenadressierungssignal 205 sowohl einer Zeilenadressdekodiereinheit 202 als auch einer Zeilenredundanz-Aktivierungseinheit 203 zugeführt wird. Die Spaltenadressdekodiereinheit dekodiert das Spaltenadressierungssignal 105, so dass es anschließend zur Ansteuerung einer mit dem Spaltenadressierungssignal 105 adressierten Bitleitung des Speicherzellenfelds 101 herangezogen werden kann.
Erfindungsgemäß wird das dekodierte Spaltenadressierungssignal 105 dem Speicherzellenfeld 101 nicht direkt zugeführt, sondern es wird über eine Spaltendeaktivierungseinheit 104 geleitet. Auf ähnliche Weise wird das Zeilenadressierungssignal 205 in einer Zeilenadressdekodiereinheit 202 dekodiert und zur Ansteuerung einer adressierten Wortleitung des Speicherzellenfelds 101 herangezogen.
Das Zeilenadressierungssignal 205 wird sowohl der Zeilenadressdekodiereinheit 202 als auch der Zeilenredundanz-Aktivierungseinheit 203 zugeführt. Erfindungsgemäß wird das dekodierte Zeilenadressierungssignal 205 dem Speicherzellenfeld 101 nicht direkt zugeführt, sondern es wird über eine Zeilendeaktivierungseinheit 204 geleitet.
Die Spaltenredundanz-Aktivierungseinheit 103 und die Zeilenredundanz-Aktivierungseinheit 203 dienen einer Aktivierung redundanter Bit- bzw. Wortleitungen, wenn aktuell verwendete Bit- bzw. Wortleitungen bei einem Testen der Speichervorrichtung 100 als fehlerhaft bestimmt worden sind. So wird mittels der Spaltenredundanz-Aktivierungseinheit 103 eine redundante Bitleitung aktiviert, wenn eine aktuell verwendete Bitleitung bei einem Testen der Speichervorrichtung 100 als fehlerhaft bestimmt worden ist.
Weiterhin wird mittels der Zeilenredundanz-Aktivierungseinheit 203 eine redundante Wortleitung aktiviert, wenn eine aktuell verwendete Wortleitung bei einem Testen der Speichervorrichtung als fehlerhaft bestimmt worden ist. Ein Ausgangssignal der Spaltenredundanz-Aktivierungseinheit 103 mit einer Information über die aktuell umgeleitete Bitleitung wird der Spaltendeaktivierungseinheit 104 zugeführt, während ein Ausgangssignal der Zeilenre dundanz-Aktivierungseinheit 203 mit einer Information über eine umgeleitete Wortleitung der Zeilendeaktivierungseinheit 204 zugeführt wird.
Die Spaltendeaktivierungseinheit 104 dient hierbei einer Deaktivierung nicht verwendeter, redundanter Bitleitungen und derjenigen Bitleitungen, welche bei einem Testen der Speichervorrichtung 100 als fehlerhaft bestimmt worden sind, während die Zeilendeaktivierungseinheit 204 einer Deaktivierung nicht verwendeter, redundanter Wortleitungen und derjenigen Wortleitungen, welche bei einem Testen der Speichervorrichtung als fehlerhaft bestimmt worden sind, dient.
Es sei darauf hingewiesen, obwohl dies in 1 nicht veranschaulicht ist, dass die Spaltendeaktivierungseinheit 104 zur Deaktivierung von Bitleitungen und/oder die Zeilendeaktivierungseinheit 204 zur Deaktivierung von Wortleitungen zusammen mit dem Speicherzellenfeld 101 integriert ausgeführt werden können.
Durch Bleeder-Schaltungen (nicht gezeigt) können die nicht verwendeten, redundanten Bitleitungen und diejenigen Bitleitungen, welche bei einem Testen der Speichervorrichtung 100 als fehlerhaft bestimmt worden sind, automatisch auf ein vorbestimmtes Potential gelegt werden. Weiterhin können die nicht verwendeten, redundanten Wortleitungen und diejenigen Wortleitungen, welche bei einem Testen der Speichervorrichtung 100 als fehlerhaft bestimmt worden sind, automatisch auf ein vorbestimmtes Potential gelegt werden. Das vorbestimmte Potential kann ein Massepotential, ein Potential einer Versorgungsspannung oder ein beliebiges dazwischenliegendes Potential sein.
Durch das erfindungsgemäße Verfahren zum elektronischen Speichern von Daten in einer Speichervorrichtung 100, die ein Speicherzellenfeld 101 mit in Zeilen und Spalten angeordneten Speicherzellen 201a–201n aufweist, erfolgt eine Ansteuerung einer adressierten Bit- und/oder Wortleitung durch eine entsprechende Adressdekodiereinheit, d. h. eine Spaltenadressdekodiereinheit 102 und/oder eine Zeilenadressdekodiereinheit 202.
Bei einer derartigen Ansteuerung wird zunächst überprüft, ob die angesteuerte Adresse durch eine redundante Bit- und/oder Wortleitung ersetzt worden ist, wobei eine Aktivierung der entsprechend ausgewählten Bit- und/oder Wortleitung erfolgt. Im Fall einer Aktivierung einer redundanten Bit- und/oder Wortleitung wird eine Aktivierung der defekten Bit- und/oder Wortleitung unterdrückt, d. h. die entsprechende Adresse wird umgeleitet.
Die Informationen über die Verwendung redundanter Bit- und/oder Wortleitungen sind in den Deaktivierungseinheiten, d. h. der Spaltendeaktivierungseinheit 104 betreffend die Bitleitungen und der Zeilendeaktivierungseinheit 204 betreffend die Wortleitungen abgespeichert. Die auf diese Weise gespeicherte Information wird erfindungsgemäß dazu verwendet, die nicht verwendeten und/oder defekten Bit- und/oder Wortleitungen vollständig abzuschalten, derart, dass diese keine Leckströme hervorrufen, welche zu einer Erhöhung der Verlustleistung der gesamten Schaltungsanordnung beitragen können.
Weiterhin ist es vorteilhaft, dass die adressierten Bit- und/oder Wortleitungen nunmehr schneller aktivierbar sind, weil die redundanten, verwendeten Bit- und/oder Wortleitungen und die übrigen (nicht verwendeten und defekten) Bit- und/oder Wortleitungen gleichzeitig angesprochen werden können. Da eine defekte bzw. nicht verwendete Bit- und/oder Wortleitung vollständig abgeschaltet ist, wird somit auch kein Signal getrieben, derart, dass Probleme durch falsch aktivierte Bit- und/oder Wortleitungen, hervorgerufen beispielsweise durch ein Timing-Problem, vermieden werden.
Bezüglich der in 2 dargestellten, herkömmlichen Speichervorrichtung zur Datenspeicherung wird auf die Beschreibungseinleitung verwiesen.
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Komponenten oder Schritte.

100: Speichervorrichtung
101: Speicherzellenfeld
102: Spaltenadressdekodiereinheit
103: Spaltenredundanz-Aktivierungseinheit
104: Spaltendeaktivierungseinheit
105: Spaltenadressierungssignal
201a–201n: Speicherzellen
202: Zeilenadressdekodiereinheit
203: Zeilenredundanz-Aktivierungseinheit
204: Zeilendeaktivierungseinheit
205: Zeilenadressierungssignal

Claims

Elektronische Speichervorrichtung (100) zur Datenspeicherung, mit: a) einem Speicherzellenfeld (101), welches in Zeilen und Spalten angeordnete Speicherzellen (201a–201n) aufweist; b) einer Spaltenadressdekodiereinheit (102) zur Dekodierung eines Spaltenadressierungssignals (105) und zur Ansteuerung einer adressierten Bitleitung des Speicherzellenfelds (101); c) einer Spaltenredundanz-Aktivierungseinheit (103) zur Aktivierung einer redundanten Bitleitung, wenn eine aktuell verwendete Bitleitung bei einem Testen der Speichervorrichtung (100) als fehlerhaft bestimmt worden ist; d) einer Zeilenadressdekodiereinheit (202) zur Dekodierung eines Zeilenadressierungssignals (205) und zur Ansteuerung einer adressierten Wortleitung des Speicherzellenfelds (101); und e) einer Zeilenredundanz-Aktivierungseinheit (203) zur Aktivierung einer redundanten Wortleitung, wenn eine aktuell verwendete Wortleitung bei einem Testen der Speichervorrichtung (100) als fehlerhaft bestimmt worden ist, dadurch gekennzeichnet, dass die elektronische Speichervorrichtung (100) weiter aufweist: f) eine Spaltendeaktivierungseinheit (104) zur Deaktivierung nicht verwendeter, redundanter Bitleitungen und derjenigen Bitleitungen, welche bei einem Testen der Speichervorrichtung (100) als fehlerhaft bestimmt worden sind, wobei die nicht verwendeten, redundanten Bitleitungen und diejenigen Bitleitungen, welche bei einem Testen der Speichervorrichtung (100) als fehlerhaft bestimmt worden sind, mittels der Spaltendeak tivierungseinheit (104) auf ein vorbestimmtes Potential gelegt werden; und g) eine Zeilendeaktivierungseinheit (204) zur Deaktivierung nicht verwendeter, redundanter Wortleitungen und derjenigen Wortleitungen, welche bei einem Testen der Speichervorrichtung (100) als fehlerhaft bestimmt worden sind, wobei die nicht verwendeten, redundanten Wortleitungen und diejenigen Wortleitungen, welche bei einem Testen der Speichervorrichtung (100) als fehlerhaft bestimmt worden sind, mittels der Zeilendeaktivierungseinheit (204) auf ein vorbestimmtes Potential gelegt werden.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Spaltendeaktivierungseinheit (104) zur Deaktivierung von Bitleitungen und/oder die Zeilendeaktivierungseinheit (204) zur Deaktivierung von Wortleitungen zusammen mit dem Speicherzellenfeld (101) integriert sind.
Verfahren zum elektronischen Speichern von Daten in einer Speichervorrichtung (100), die ein Speicherzellenfeld (101) mit in Zeilen und Spalten angeordneten Speicherzellen (201a–201n) aufweist, mit den folgenden Schritten: a) Dekodieren, mittels einer Spaltenadressdekodiereinheit (102), eines Spaltenadressierungssignals (105) und Ansteuern einer adressierten Bitleitung des Speicherzellenfelds (101) mit dem dekodierten Spaltenadressierungssignal (105); b) Aktivieren, mittels einer Spaltenredundanz-Aktivierungseinheit (103), einer redundanten Bitleitung, wenn eine aktuell verwendete Bitleitung bei einem Testen der Speichervorrichtung (100) als fehlerhaft bestimmt worden ist; c) Dekodieren, mittels einer Zeilenadressdekodiereinheit (202), eines Zeilenadressierungssignals (205) und Ansteuern einer adressierten Wortleitung des Speicherzellenfelds (101) mit dem dekodierten Zeilenadressierungssignal (205); d) Aktivieren, mittels einer Zeilenredundanz-Aktivierungseinheit (203), einer redundanten Wortleitung, wenn eine aktuell verwendete Wortleitung bei einem Testen der Speichervorrichtung (100) als fehlerhaft bestimmt worden ist, dadurch gekennzeichnet, dass das Verfahren weiter die Schritte aufweist: e) Deaktivieren nicht verwendeter, redundanter Bitleitungen und derjenigen Bitleitungen, welche bei einem Testen der Speichervorrichtung (100) als fehlerhaft bestimmt worden sind, mittels einer Spaltendeaktivierungseinheit (104), wobei die nicht verwendeten, redundanten Bitleitungen und diejenigen Bitleitungen, welche bei einem Testen der Speichervorrichtung (100) als fehlerhaft bestimmt worden sind, mittels der Spaltendeaktivierungseinheit (104) auf ein vorbestimmtes Potential gelegt werden; und f) Deaktivieren nicht verwendeter, redundanter Wortleitungen und derjenigen Wortleitungen, welche bei einem Testen der Speichervorrichtung (100) als fehlerhaft bestimmt worden sind, mittels einer Zeilendeaktivierungseinheit (104), wobei die nicht verwendeten, redundanten Wortleitungen und diejenigen Wortleitungen, welche bei einem Testen der Speichervorrichtung (100) als fehlerhaft bestimmt worden sind, mittels der Zeilendeaktivierungseinheit (204) auf ein vorbestimmtes Potential gelegt werden.