JP2004342260A - 半導体記憶装置 - Google Patents
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Abstract
【課題】動作の高速化及び低消費電力化を図る。
【解決手段】ロウアドレス信号に基づいて得られたメモリマット選択信号（ＭＳＢ０〜３）によって正規メモリマット（３０１−０〜３０１−３）のうちの何れかが選択されるとき、冗長メモリマット活性化信号（ＲＭＡＣＴＢ）により、上記マット選択に同期して冗長メモリマット（３０２）を活性化させ、上記マット選択に並行して、ロウアドレス信号と冗長アドレス情報との比較を行い、その比較結果に基づいて上記選択メモリマットのビット線又は上記冗長メモリマットのビット線を選択させることで動作の高速化を達成する。また、ビット線が選択されたない方のメモリマットを非活性化することで消費電力の低減化を達成する。
【選択図】 図１
【解決手段】ロウアドレス信号に基づいて得られたメモリマット選択信号（ＭＳＢ０〜３）によって正規メモリマット（３０１−０〜３０１−３）のうちの何れかが選択されるとき、冗長メモリマット活性化信号（ＲＭＡＣＴＢ）により、上記マット選択に同期して冗長メモリマット（３０２）を活性化させ、上記マット選択に並行して、ロウアドレス信号と冗長アドレス情報との比較を行い、その比較結果に基づいて上記選択メモリマットのビット線又は上記冗長メモリマットのビット線を選択させることで動作の高速化を達成する。また、ビット線が選択されたない方のメモリマットを非活性化することで消費電力の低減化を達成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、メモリセルの欠陥救済のための冗長メモリマットを備えた半導体記憶装置に関し、例えばＤＲＡＭ（ダイナミックランダムアクセスメモリ）に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体記憶装置は、集積度向上及びチップ面積の増大に伴い、さまざまな原因による不良が高確率で発生するようになり、歩留りの低下を招いている。それを解決するための手段として、不良メモリセル部分の救済技術が必須のものとなっている。この技術は正規のメモリセルの他に、予め予備のメモリセル（冗長ビット）を備えておき、検査工程において正常に動作しない不良メモリセルが明らかとなった場合、上記の予備メモリセルを、正常に動作しない不良メモリセルの代わりに使うというものであり、そのような救済技術は冗長救済と呼ばれる。
【０００３】
キャッシュメモリなどとして使用される半導体記憶装置のように、特に高速動作が要求される半導体記憶装置においては、フルサイズの冗長メモリマットを設け、それを選択正規メモリマットと同期動作させ、入力されたロウアドレス信号が、予め設定された冗長アドレス情報と一致したとき（この状態を「ヒット」という）、冗長メモリマット側のカラム選択系を活性化させるのに対して、入力アドレス信号が、予め設定された冗長アドレス情報と不一致のとき（この状態を「ミスヒット」という）選択正規メモリマット側のカラム選択系を活性化させることにより、実効的に冗長比較時間を有さないようにした欠陥救済方法が知られている。しかし、この欠陥救済方法は、冗長メモリマットにおける各サブワードラインは、単一の正規メモリマットにおける同一アドレスのサブワードラインにしか置き換えることができないため、複数の正規メモリマットにおける同一アドレスで欠陥が生じている場合には、冗長メモリマットへの置換えにおいてデータ競合を生ずる。そこでこのデータ競合を回避するため、複数のメモリセルアレイの少なくとも二つに複数の冗長素子を設け、複数のメモリアレイはセンスアンプバンクにより分割し、互いに隣接するメモリアレイ間でセンスアンプバンクを共有させ、欠陥救済において同一のセンスアンプバンクを同時に使用させないようにすることで、上記データ競合を回避するようにした技術が知られている（例えば特許文献１）。
【０００４】
【特許文献１】
特開２０００−２２２８９８号公報（図４、図５）
【０００５】
【発明が解決しようとする課題】
キャッシュメモリなどとして使用される半導体記憶装置のように、特に高速動作が要求される半導体記憶装置の欠陥救済について本願発明者が検討したところ、上記のように高速性を優先して正規メモリマット及び冗長メモリマットの双方を同時に活性化させるようにしているため、消費電力が大きくなり、特にシステムＬＳＩなどにオンチップされるような半導体記憶装置において、その改善が強く望まれる。また、上記特許文献１においては、欠陥救済において同一のセンスアンプバンクを同時に使用させないようにすることでデータ競合を回避することができるものの、消費電流の低減を図ることについては考慮されていない。
【０００６】
本発明の目的は、動作の高速化及び低消費電力化を図るための技術を提供することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、ロウアドレス信号に基づいて形成されたマット選択信号によって選択可能な複数の正規メモリマットと、上記マット選択信号によるマット選択に同期して活性化され、上記正規メモリマットを所定の救済単位で代替可能な冗長メモリマットと、冗長メモリマットによって救済すべき冗長アドレス情報を記憶可能な冗長アドレス記憶部と、上記マット選択信号によるマット選択に並行して、上記ロウアドレス信号と上記冗長アドレス記憶部の冗長アドレス情報とを比較可能な冗長アドレス比較手段と、上記冗長アドレス比較部の比較結果に応じて、上記正規メモリマットにおけるビット線又は上記冗長メモリマットにおけるビット線の何れかを選択可能なカラム選択回路と、上記冗長アドレス比較部の比較結果に応じて、上記カラム選択回路でビット線が非選択とされるメモリマットを非活性化するマットコントローラとを含んで半導体記憶装置を構成する。
【００１０】
上記の手段によれば、上記マット選択信号によるマット選択に同期して活性化冗長メモリマットが活性化され、上記マット選択信号によるマット選択に並行して、上記ロウアドレス信号と上記冗長アドレス記憶部の冗長アドレス情報とが比較され、このアドレス比較結果に応じて、上記正規メモリマットにおけるビット線又は上記冗長メモリマットにおけるビット線の何れかが選択される。このことが、動作の高速化を達成する。そして、マットコントローラは、上記冗長アドレス比較部の比較結果に応じて、上記カラム選択回路でビット線が非選択とされるメモリマットを非活性化し、そこでの電流消費を抑える。このことが、消費電流の低減化を達成する。
【００１１】
このとき、上記正規メモリマットに対応して配置され、上記正規メモリマットの信号を増幅するための正規メモリマット専用の第１センスアンプと、上記冗長メモリマットに対応して配置され、上記冗長メモリマットの信号を増幅するための冗長メモリマット専用の第２センスアンプとを設けることができる。
【００１２】
また、メモリマットのチップ占有面積の低減化を図るため、上記正規メモリマットと上記冗長メモリマットとの間で共有される第３センスアンプと、上記冗長メモリマットの信号と上記正規メモリの信号とを選択的に上記第３センスアンプに伝達可能なシェアード回路とを設けることができる。
【００１３】
ロウアドレス信号の上位ビットに基づいて選択される複数のメインワード線と、上記複数のメインワード線のそれぞれに対応して配置され、上記ロウアドレス信号の下位ビットに基づいて選択される複数のサブワード線とを含むとき、上記所定の救済単位を上記メインワード線単位とすることができる。
【００１４】
上記冗長アドレス比較手段は、それぞれ上記ロウアドレス信号と上記冗長アドレス記憶部の冗長アドレス情報とを比較するための複数の比較論理と、上記複数の比較論理のワイアードオア信号を取り込んで、上記ロウアドレス信号が上記冗長アドレス情報に一致するか否かを判定するための冗長ヒット判定回路とを含んで構成することができる。
【００１５】
上記冗長アドレス比較回路は、冗長アドレス情報を記憶可能な冗長アドレス記憶部と、上記入力されたアドレスと、それぞれ上記冗長アドレス記憶部に記憶された冗長アドレス情報とを比較するための複数の比較論理と、上記複数の比較論理のワイアードオア信号を取り込んで、上記入力アドレス信号が上記冗長アドレス情報に一致するか否かを判定するための冗長ヒット判定論理とを設けることができる。
【００１６】
そして、上記冗長ヒット判定回路からの出力信号を集約するための第１冗長ヒット判定集約回路、又は上記複数の比較論理の出力信号を集約するための第２冗長ヒット判定集約回路を含めることができる。
【００１７】
上記マットコントローラは、上記正規メモリマットに対応して配置された第１マットコントローラと、上記冗長メモリマットに対応して配置された第２マットコントローラとを含んで構成することができる。その場合において、上記第１マットコントローラは、少なくとも、ビット線のイコライズを指示するためのビット線イコライズ信号、上記サブワード線の駆動信号、及び上記センスアンプの動作を指示するためのイネーブル信号の論理を固定することによって上記正規メモリマットの非活性化状態を形成可能な第１アレイコントロール回路を含んで構成することができ、上記第２マットコントローラは、上記冗長アドレス比較回路の比較結果に基づいて、少なくとも、ビット線のイコライズを指示するためのビット線イコライズ信号、上記サブワード線の駆動信号、及び上記センスアンプの動作を指示するためのイネーブル信号の論理を固定することによって、上記冗長メモリマットの非活性化状態を形成可能な第２アレイコントロール回路を含んで構成することができる。
【００１８】
【発明の実施の形態】
図１８には、本発明にかかる半導体記憶装置の一例であるＤＲＡＭ論理混載ＬＳＩチップの全体的なレイアウト例が示される。
【００１９】
図１８に示されるＤＲＡＭ論理混載ＬＳＩチップは、特に制限されないが、中央部に９個のＳＲＡＭマクロセル２５１が配置され、このＳＲＡＭマクロセルを挟むように２個のＩ／Ｏ（インプット／アウトプット）セルアレイ２５４が配置され、さらに上記ＳＲＡＭマクロセル２５１やＩ／Ｏセルアレイ２５４を挟むように８個のＤＲＡＭマクロセル２００が配置され、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。ＤＲＡＭマクロセル２００は、複数のダイナミック型メモリセルを含んで成り、ＳＲＡＭマクロセル２５１は、複数のスタティック型メモリセルを含んで成る。ＤＲＡＭマクロセル２００及びＳＲＡＭ２５１は、Ｉ／Ｏセルアレイ２５４を介して外部からアクセス可能とされる。
【００２０】
図１９には、上記８個のＤＲＡＭマクロセル２００のうちの１個についてのレイアウト例が示される。
【００２１】
ＤＲＡＭマクロセル２００は、間接周辺回路及び電源回路２５、読み出し信号を増幅するためのメインアンプ（ＭＡ）及び書き込み信号を増幅するためのライトアンプ（ＷＡ）２１、冗長アドレス情報を格納するためのレーザヒューズの形成エリア１９３、正規メモリマット３０１と、上記正規メモリマット３０１の欠陥救済のための冗長メモリマット３０２、サブワード線を駆動するためのサブワードドライバ１７、電源回路２３、間接周辺回路及びＩ／Ｏラッチ回路２４を含む。上記レーザヒューズの形成エリア１９３には、その一部が拡大して示されるように規則的に配列されたレーザヒューズ１９７が形成されている。
【００２２】
図２０には、上記レーザヒューズ１９７における主要部と、その断面が示される。
【００２３】
レーザヒューズ１９７は、最上層アルミニウム（ＡＬ）配線上に形成される。最上層アルミニウム（ＡＬ）にプロテクション膜を介してクロム（Ｃｒ）膜１９８が積層される。このクロム膜１９８にレーザ光が照射されることでヒューズの切断が可能とされ、このヒューズ切断の有無により冗長アドレス情報の書き込みが行われる。また、最上層アルミニウム（ＡＬ）配線上には、ニッケル（Ｎｉ）／金（Ａｕ）による積層膜による凹部が形成される。
【００２４】
図５には上記ＤＲＡＭマクロセル２００におけるメモリマットの構成例が示される。
【００２５】
本ＤＲＡＭマクロセル２００においては、マット全体がメインアンプ（ＭＡ）及びライトアンプ（ＷＡ）２１、及びマットコントローラ２２を介して４分割配置される。上マットコントローラ２２は、後に詳述するように、アレイコントロール回路（ＡＣ）及びメインワードドライバ（ＭＷＤ）並びにＦＸドライバ（ＦＸＤ）を含む。そして、中央部には、カラム選択系などの間接周辺回路２５が配置され、一端部には、電源回路２３や間接周辺回路及びＩ／Ｏラッチ回路２４が配置される。上記メモリマットは、その一部が拡大して示されるように、メモリセルアレイ１５、メモリセルアレイ１５を挟むように配置されたセンスアンプ１６やサブワードドライバ１７が配列される。１８は、センスアンプ領域サブワードドライバ領域とのと交差領域である。上記メモリセルアレイ１５および隣接メモリセルアレイ１５間で共有されるセンスアンプ１６、サブワードドライバ１７を最小単位（サブアレイ）として横一列単位がメモリマットと定義される。
【００２６】
メモリマットの配置組み合わせは、図５に示される以外にも、図６や図７に示される例がある。
【００２７】
図６に示されるのは、分割マット群を横一列に配置した例であり、図７に示されるのは、上段分割マット群を電源回路２３、間接周辺回路及びＩ／Ｏラッチ回路２４を挟んでミラー対象に配置した例である。
【００２８】
図１には、上記ＤＲＡＭマクロセル２００における主要部の構成例が示される。上記ＤＲＡＭマクロセル２００におけるロウ系は、入力されたロウアドレス信号を取り込むためのアドレスバッファ１０１、このアドレスバッファ１０１から出力された相補アドレス信号ＢＸＴ０〜９、ＢＸＢ０〜９をプリデコードするためのプリデコーダ１０２、冗長アドレス比較を行うための冗長アドレス比較回路１０３、この冗長アドレス比較回路１０３の出力信号ＲＸＲＨＩＴＢを反転して排他非活性化信号ＲＸＲＨＩＴＲＴを形成するためのインバータ１０４、上記プリデコーダ１０２の出力信号ＡＸ３０〜３７／ＡＸ６０〜６３と上記冗長アドレス比較回路１０３の出力信号ＲＨＩＴＲ０〜７を選択的に冗長メモリマット３０２へ伝達するためのアドレススキャン用セレクタ１０５、アレイ制御やデコード及びワードドライブのための正規メモリマットコントローラ１０６−０〜１０６−３、冗長メモリマットコントローラ４０２、及びカラム選択回路１０７を含む。上記アドレスバッファ１０１にはアドレスをラッチする機能が含まれる。上記冗長アドレス比較回路１０３は、冗長アドレス情報が設定されたヒューズラッチ回路１０３−１と、このヒューズラッチ回路１０３−１に設定された冗長アドレス情報と上記アドレスバッファ１０１から伝達された相補アドレスＢＸＲＴ０〜９、ＢＸＲＢ０〜９とを比較するための冗長アドレス比較部１０３−２とを含む。冗長アドレス比較部１０３−２での比較結果として、ローカルヒット信号ＲＨＩＴＲ０〜７とそれらのオア論理を取ることで得られたメインヒット信号ＲＸＲＨＩＴＢが出力される。ローカルヒット信号ＲＨＩＴＲ０〜７は、アドレススキャン用セレクタ１０５を介して冗長メモリマットコントローラ４０２へ伝達される。ここで、上記ヒューズラッチ回路１０３−１が本発明における冗長アドレス記憶部の一例とされる。
【００２９】
上記カラム選択回路１０７は、上記正規メモリマット３０１−０〜３０１−３におけるビット線を選択的にコモン線に結合させるための複数の正規メモリマット側カラム選択スイッチと、上記冗長メモリマット３０２におけるビット線を選択的にコモン線に結合させるための複数の冗長メモリ側カラム選択スイッチとを含む。上記正規メモリマット側カラム選択スイッチと上記冗長メモリ側カラム選択スイッチとは、カラムアドレス信号に基づいて駆動制御される。また、カラム選択回路１０７には、冗長アドレス比較回路１０３からのメインヒット信号ＲＸＲＨＩＴＢが伝達される。メインヒット信号ＲＸＲＨＩＴＢがハイレベルの（ミスヒット）の場合、上記正規メモリマット側カラム選択スイッチが活性化されることで、上記正規メモリマット３０１−０〜３０１−３におけるビット線が選択的にコモン線に結合される。このとき、冗長メモリマット側カラム選択スイッチは非活性状態とされる。それに対して、メインヒット信号ＲＸＲＨＩＴＢがローレベル（ヒット）の場合には、上記正規メモリマット側カラム選択スイッチに代えて、冗長メモリマット側カラム選択スイッチが活性化されることで、上記冗長メモリマット３０２におけるビット線が選択的にコモン線に結合される。このとき、正規メモリマット側カラム選択スイッチは非活性状態とされる。
【００３０】
上記正規メモリマットコントローラ１０６−０〜１０６−３は、上記メインヒット信号ＲＸＲＨＩＴＢがハイレベルの（ミスヒット）の場合には、対応する正規メモリマット３０１−０〜３０１−３を活性化させることで、正規メモリマット３０１−０〜３０１−３のデータ読み書きが可能とされる。このとき、冗長メモリマットコントローラ４０２は、対応する冗長メモリマット３０２を非活性状態とすることで当該冗長メモリマット３０２での電流消費を抑える。それに対して、上記メインヒット信号ＲＸＲＨＩＴＢがローレベルの（ヒット）の場合には、冗長メモリマットを活性化させることで、冗長メモリマット３０２のデータ読み書きが可能とされる。このとき、正規メモリマット３０１−０〜３０１−３は非活性状態とされることで当該正規メモリマット３０１−０〜３０１−３での電流消費が抑えられる。
【００３１】
上記の構成において、入力されたロウアドレス信号はアドレスバッファ１０１に取り込まれ、ロウアドレス信号の有効性を示すＲＡＳ（ロウアドレスストローブ）サイクル中にラッチされ、相補アドレス信号ＢＸＴ０〜９、ＢＸＢ０〜９並びにＢＸＲＴ０〜９、ＢＸＲＢ０〜９がプリデコーダ１０２並びに冗長アドレス比較回路１０３に供給される。
【００３２】
プリデコーダ１０２は、入力アドレス信号をプリデコードすることで、ＳＷＬ選択用プリデコード信号ＡＸ００〜０３／ＡＸ２０〜２１、ＡＸ３０〜３７／ＡＸ６０〜６３、マット選択信号ＭＳＢ０〜３、及び冗長メモリマット活性化信号ＲＭＡＣＴＢを出力する。マット選択信号ＭＳＢ０〜３によって正規メモリマット３０１−０〜３０１−３の何れかが選択される。冗長メモリマット活性化信号ＲＭＡＣＴＢによって冗長メモリマット３０２が活性化される。ＳＷＬ選択用プリデコード信号ＡＸ００〜０３／ＡＸ２０〜２１は正規メモリマットコントローラ１０６−０〜１０６−３に伝達される。ＡＸ３０〜３７／ＡＸ６０〜６３はメインワード線ＭＷの選択のため正規メモリマットコントローラ１０６−０〜１０６−３に伝達され、また、アドレススキャン用セレクタ１０５を介して冗長メモリマットコントローラ４０２へ伝達される。マット選択信号ＭＳＢ０〜３は、正規メモリマットコントローラ１０６−０〜１０６−３に伝達される。冗長メモリマット活性化信号ＲＭＡＣＴＢは冗長メモリマットコントローラ４０２へ伝達される。ＡＸ３０〜３７／ＡＸ６０〜６３はアドレススキャン用セレクタ１０５を介して冗長メモリマットコントローラ４０２に伝達される。
【００３３】
冗長アドレス比較部１０３−２では、予めヒューズラッチ回路１０３−１に記憶されている救済アドレスのラッチ信号とロウアドレス信号の相補信号とのアドレス比較が行われ、各救済アドレス比較セットのローカルヒット信号ＲＨＩＴＲ０〜７が冗長メモリマットの救済セット活性化のために冗長メモリコントローラ４０２に入力される。また、非選択メモリマットを非活性化するために、上記ローカルヒットＲＨＩＴＲ０〜７のオア論理を取ったメインヒット信号ＲＸＲＨＩＴＢは、後段のインバータ１０４で反転されることにより正規メモリマットコントローラ１０６−０〜１０６−３と冗長メモリマットコントローラ４０２とに、互いに逆位相で入力される。
【００３４】
図８には、正規メモリマットコントローラ１０６−０の構成例が示される。尚、他の正規メモリマットコントローラ１０６−１〜１０６−３も上記正規メモリマットコントローラ１０６−０と同様に構成される。
【００３５】
図２には、上記正規メモリマット３０１−０〜３０１−３及び上記冗長メモリマット３０２と、それにおける主要部の構成例が示される。
【００３６】
図２に示される例では、特に制限されないが、正規メモリマット３０１−０〜３０１−３、及び冗長メモリマット３０２においては、それぞれ専用のセンスアンプ（ＳＡ）６０８，６３５が設けられる。
【００３７】
正規メモリマット３０１−０〜３０１−３は、複数のビット線ＢＬと、それに交差するように配列された複数のサブワード線ＳＷＬと、上記ビット線ＢＬと上記サブワード線ＳＷＬとの交差箇所に配置された複数のメモリセルとを含む。上記複数のメモリセルは、そのうちの一つが代表的に示されるように電荷蓄積容量６３０と、この電荷蓄積容量６３０をビット線ＢＬに結合させるためのｎチャネル型ＭＯＳトランジスタ６２９とを含んで成る。ｎチャネル型ＭＯＳトランジスタ６２９は、サブワード線ＳＷＬがハイレベルに駆動されることによって導通されて、電荷蓄積容量６３０を対応するビット線ＢＬに結合させる。
【００３８】
上記正規メモリマット３０１−０〜３０１−３に配置されるセンスアンプ６０８は、対応する正規メモリマットコントローラ１０６−０〜１０６−３からのセンスアンプコントロール信号ＡＰＣＳＢ／ＡＮＣＳＴによって動作制御される。上記センスアンプ６０８で増幅されたメモリセルデータはリードＩ／Ｏへ伝達される。上記センスアンプ６０８は、それを挟むように配置されたメモリマット間で共有され、そのために、シェアード回路６０１，６１４によって、対応するメモリマットが選択的に上記センスアンプ６０８に結合されるようになっている。シェアード回路６０１は、ビット線を断続可能に配置されたｎチャネル型ＭＯＳトランジスタ６０２，６０３を含んで成り、図面上省略されているが、対応する正規メモリマットコントローラ１０６−０〜１０６−３からのシェアード制御信号によって動作制御される。シェアード回路６１４は、ビット線を断続可能に配置されたｎチャネル型ＭＯＳトランジスタ６１５，６１６を含んで成り、対応する正規メモリマットコントローラ１０６−０〜１０６−３からのシェアード制御信号ＡＳＨＲＵＴによって動作制御される。
【００３９】
上記シェアード回路６０１と上記センスアンプ６０８との間には、ビット線ＢＬを高電位側電源ＶＤＤの１／２の電圧（ＶＤＤ／２）でイコライズするためのイコライザ６０４が設けられている。このイコライザ６０４は、特に制限されないが、３個のｎチャネル型ＭＯＳトランジスタ６０５〜６０７が結合されて成る。ｎチャネル型ＭＯＳトランジスタ６０６，６０７は、互いに直列接続され、この直列接続ノードに、高電位側電源ＶＤＤの１／２の電圧（ＶＤＤ／２）が供給される。また、ｎチャネル型ＭＯＳトランジスタ６０５〜６０７のゲート電極には、対応する正規メモリマットコントローラ１０６−０〜１０６−３からのビット線イコライズ信号ＡＢＬＥＱＳＡＴが伝達され、このビット線イコライズ信号ＡＢＬＥＱＳＡＴによって上記ｎチャネル型ＭＯＳトランジスタ６０５〜６０７が導通されてビット線ＢＬのイコライズが行われる。同様に、シェアード回路６１４の近傍には、ビット線ＢＬを高電位側電源ＶＤＤの１／２の電圧（ＶＤＤ／２）でイコライズするためのイコライザ６２０が設けられている。このイコライザ６２０は、特に制限されないが、３個のｎチャネル型ＭＯＳトランジスタ６１７〜６１９が結合されて成る。ｎチャネル型ＭＯＳトランジスタ６１８，６１９は、互いに直列接続され、この直列接続ノードに、高電位側電源ＶＤＤの１／２の電圧（ＶＤＤ／２）が供給される。また、ｎチャネル型ＭＯＳトランジスタ６１７〜６１９のゲート電極には、対応する正規メモリマットコントローラ１０６−０〜１０６−３からのビット線イコライズ信号ＡＢＬＥＱＵＴが伝達され、このビット線イコライズ信号ＡＢＬＥＱＵＴによって上記ｎチャネル型ＭＯＳトランジスタ６１７〜６１９が導通されてビット線ＢＬのイコライズが行われる。
【００４０】
また、上記センスアンプ６０８とは別のセンスアンプに対応するシェアード回路６２１が設けられ、このシェアード回路６２１は、ビット線を断続可能に配置されたｎチャネル型ＭＯＳトランジスタ６２３，６２４を含んで成り、対応する正規メモリマットコントローラ１０６−０〜１０６−３からのシェアード制御信号ＡＳＨＲＤＴによって動作制御される。そして、このシェアード回路６２１の近傍には、ビット線ＢＬを高電位側電源ＶＤＤの１／２の電圧（ＶＤＤ／２）でイコライズするためのイコライザ６２５が設けられている。このイコライザ６２５は、特に制限されないが、３個のｎチャネル型ＭＯＳトランジスタ６２６〜６２８が結合されて成る。ｎチャネル型ＭＯＳトランジスタ６２７，６２８は、互いに直列接続され、この直列接続ノードに、高電位側電源ＶＤＤの１／２の電圧（ＶＤＤ／２）が供給される。また、ｎチャネル型ＭＯＳトランジスタ６２６〜６２８のゲート電極には、対応する正規メモリマットコントローラ１０６−０〜１０６−３からのビット線イコライズ信号ＡＢＬＥＱＤＴが伝達され、このビット線イコライズ信号ＡＢＬＥＱＤＴによって上記ｎチャネル型ＭＯＳトランジスタ６１７〜６１９が導通されてビット線ＢＬのイコライズが行われる。
【００４１】
上記センスアンプ６０８の近傍にはライトアンプ６０９が配置され、ライトＩ／Ｏを介して伝達された書き込みデータは、このライトアンプ６０９で選択されてからビット線ＢＬに伝達される。ライトアンプ６０９は、特に制限されないが、４個のｎチャネル型ＭＯＳトランジスタ６１０〜６１３が結合されて成る。ｎチャネル型ＭＯＳトランジスタ６１０，６１２は、カラム選択信号ＹＳによって動作制御され、ｎチャネル型ＭＯＳトランジスタ６１１，６１３は、ライトアンプ制御信号ＷＳによって動作制御される。
【００４２】
冗長メモリマット３０２は、上記正規メモリマット３０１−０〜３０１−３よりも規模が小さいものの、基本的には正規メモリマット３０１−０〜３０１−３と同様に、複数のビット線ＢＬＲと、それに交差するように配列された複数のサブワード線ＳＷＬＲと、上記ビット線ＢＬＲと上記サブワード線ＳＷＬＲとの交差箇所に配置された複数のメモリセルとを含んで成る。上記複数のメモリセルは、そのうちの一つが代表的に示されるように電荷蓄積容量６４１と、この電荷蓄積容量６４１をビット線ＢＬＲに結合させるためのｎチャネル型ＭＯＳトランジスタ６４２とを含んで成る。ｎチャネル型ＭＯＳトランジスタ６４２は、サブワード線ＳＷＬがハイレベルに駆動されることによって導通されて、電荷蓄積容量６４１を対応するビット線ＢＬＲに結合させる。
【００４３】
上記冗長メモリマット３０２に配置されるセンスアンプ６３５は、冗長メモリマットコントローラ４０２からのセンスアンプコントロール信号ＡＰＣＳＲＢ／ＡＮＣＳＲＴによって動作制御される。上記センスアンプ６３５で増幅されたメモリセルデータはリードＩ／Ｏへ伝達される。
【００４４】
上記センスアンプ６３５の近傍には、ビット線ＢＬを高電位側電源ＶＤＤの１／２の電圧（ＶＤＤ／２）でイコライズするためのイコライザ６３１が設けられている。このイコライザ６３１は、特に制限されないが、３個のｎチャネル型ＭＯＳトランジスタ６３２〜６３４が結合されて成る。ｎチャネル型ＭＯＳトランジスタ６３３，６３４は、互いに直列接続され、この直列接続ノードに、高電位側電源ＶＤＤの１／２の電圧（ＶＤＤ／２）が供給される。また、ｎチャネル型ＭＯＳトランジスタ６３２〜６３４のゲート電極には、対応する冗長メモリマットコントローラ４０２からのビット線イコライズ信号ＡＢＬＥＱＳＡＲＴが伝達され、このビット線イコライズ信号ＡＢＬＥＱＳＡＲＴによって上記ｎチャネル型ＭＯＳトランジスタ６３２〜６３４が導通されてビット線ＢＬのイコライズが行われる。
【００４５】
また、上記センスアンプ６３５の近傍には、ライトアンプ６３６が配置され、ライトＩ／Ｏを介して伝達された書き込みデータは、このライトアンプ６３６で選択されてからビット線ＢＬに伝達される。ライトアンプ６３６は、特に制限されないが、４個のｎチャネル型ＭＯＳトランジスタ６３７〜６４０が結合されて成る。ｎチャネル型ＭＯＳトランジスタ６３７，６３９は、カラム選択信号ＹＳによって動作制御され、ｎチャネル型ＭＯＳトランジスタ６３８，６４０は、ライトアンプ制御信号ＷＳによって動作制御される。
【００４６】
ここで、上記冗長メモリマット３０２においては、上記正規メモリマット３０１−０〜３０１−３とは異なり、複数のメモリマット間でセンスアンプ６３５が共有されないため、上記正規メモリマット３０１−０〜３０１−３におけるシェアード回路６０１，６１４，６２１に相当するものは存在しない。
【００４７】
図８には、上記正規メモリマットコントローラ１０６−０における構成例が示される。尚、他の正規メモリマットコントローラ１０６−１〜１０６−３も同様に構成される。
【００４８】
正規メモリマットコントローラ１０６−０は、特に制限されないが、図８に示されるように、アレイ制御のためのアレイコントロール回路ＡＣ、ＦＸドライブのためのＦＸドライバＦＸＤ、メインワード線をドライブのためのメインワードドライバＭＷＤ、サブワード線をドライブするためのサブワードドライバＳＷＤを含んで成る。
【００４９】
アレイコントロール回路ＡＣは、プリデコーダ１０２からのマット選択信号ＭＳＢ０〜３及びその他の制御信号Ｒ１Ｂ，Ｒ２Ｂ，冗長センスアンプイネーブル信号ＲＳＡＥＢに基づいて、ビット線イコライズ信号ＡＢＬＥＱＢ、シェアードコントロール信号ＡＳＨＲＢ、ワード線プリチャージ信号ＷＰＨＭＷＴ、ＷＰＨＦＸＴ、サブワード線起動信号ＡＸＤＧＢ、センスアンプコントロール信号ＡＰＣＳＢ／ＡＮＣＳＴなどの各種制御信号を生成することにより、上記ＦＸドライバＦＸＤ、メインワードドライバＭＷＤ、サブワードドライバＳＷＤなど、正規メモリマット１０６−０における各部の動作を制御する。
【００５０】
ＦＸドライバＦＸＤは、上記プリデコーダ１０２の出力信号ＡＸ００〜ＡＸ０３、ＡＸ２０，ＡＸ２１に基づいて駆動信号ＦＸ０Ｂ〜ＦＸ７Ｂを形成するための８個のＦＸドライブ回路を含む。８個のＦＸドライブ回路は互いに同一構成とされ、そのうちの一つについての構成が代表的に示されるように、ｐチャネル型ＭＯＳトランジスタ８１，８２，８５と、ｎチャネル型ＭＯＳトランジスタ８６と、インバータ８３とが結合されて成る。上記ｐチャネル型ＭＯＳトランジスタ８１のゲート電極には、ワード線プリチャージ信号ＷＰＨＦＸＴが伝達される。そして、上記８個のＦＸドライブ回路を動作制御するためのｎチャネル型ＭＯＳトランジスタ８４，８７，８８及びｐチャネル型ＭＯＳトランジスタ８９〜９１が設けられる。ｎチャネル型ＭＯＳトランジスタ８７，８８のソース電極にはサブワード線起動信号ＡＸＤＧＢが伝達され、ｎチャネル型ＭＯＳトランジスタ８９〜９１のゲート電極にはワード線プリチャージ信号ＷＰＨＦＸＢが伝達される。
【００５１】
メインワードドライバＭＷＤは、上記プリデコーダ１０２の出力信号ＡＸ３０〜ＡＸ３７、ＡＸ６０〜ＡＸ６３に基づいてメインワード線ＭＷＬ０Ｂ〜ＭＷＬ３１Ｂのの駆動信号を形成するための複数のメインワードドライブ回路を含む。メインワード線の駆動信号ＭＷＬ０Ｂ〜ＭＷＬ３１Ｂを形成するための複数のメインワードドライブ回路は互いに同一構成とされ、そのうちの一つについての構成が代表的に示されるように、ｐチャネル型ＭＯＳトランジスタ１２１，１２２，１２３と、ｎチャネル型ＭＯＳトランジスタ１２４，１２６と、インバータ１２７とが結合されて成る。また、プリデコーダ１０２から伝達された信号ＡＸ３０〜ＡＸ３７に対応するｎチャネル型ＭＯＳトランジスタ１２４および信号ＡＸ６０〜ＡＸ６３に対応するｎチャネル型ＭＯＳトランジスタ１２５が設けられ、このｎチャネル型ＭＯＳトランジスタ１２５のソース電極にサブワード線起動信号ＡＸＤＧＢが伝達されることにより、サブワード線起動信号ＡＸＤＧＢがローレベルにされた状態で、メインワード線ＭＷＬの選択駆動が可能とされ、それによって当該メインワード線ＭＷＬの下位に位置するサブワード線ＳＷＬの駆動が可能とされる。メインワード線ＭＷＬ０Ｂ〜ＭＷＬ３１Ｂの端部はサブワードドライバＳＷＤに結合される。
【００５２】
サブワードドライバＳＷＤは、上記ＦＸドライバＦＸＤからの制御信号ＦＸ０Ｂ〜ＦＸ７Ｂと、上記メインワードドライバＭＷＤからのメインワード駆動信号ＭＷＬ０Ｂ〜ＭＷＬ３１Ｂとに基づいてサブワード線ＳＷＬを駆動するための複数のサブワードドライブ回路を含む。一本のサブワード線に対応するサブワードドライブ回路は、ｐチャネル型ＭＯＳトランジスタ９２，９４、ｎチャネル型ＭＯＳトランジスタ９３，９５，９６とが結合されて成る。ＭＯＳトランジスタ９２，９３、９６のゲート電極に、上記ＦＸドライバＦＸＤの出力信号ＦＸ１Ｂが伝達され、その反転信号がＭＯＳトランジスタ９４のソース電極に伝達される。ＭＯＳトランジスタ９４，９５のゲート電極に上記メインワード線ＭＷＬ０Ｂの信号が伝達され、このＭＯＳトランジスタ９４，９５の直列接続ノードからサブワード線ＳＷＬの駆動信号が得られる。
【００５３】
図９には、冗長メモリマットコントローラ４０２の構成例が示される。
【００５４】
冗長メモリマットコントローラ４０２は、基本的には正規メモリマット３０１−０〜３０１−３に対応する回路と同様に、アレイ制御のためのアレイコントロール回路ＡＣ、ＦＸドライブのためのＦＸドライバＦＸＤ、メインワード線をドライブするためのメインワードドライバＭＷＤ、サブワード線をドライブするためのサブワードドライバを含んで成る。しかし、冗長メモリマットコントローラ４０２では、アレイコントロール回路ＡＣにおいて、排他非活性化信号ＲＸＲＨＩＴＲＴや冗長メモリマット活性化信号ＲＭＡＣＴＢが伝達される点、メインワードドライバＭＷＤにおいてＲＨＩＴＲ０〜ＲＨＩＴＲ７、又はＡＸ３０〜ＡＸ３７がデコードされる点、及び冗長エリアテストモード切り換え信号ＴＲＡＴＸＴが取り込まれる点が大きく異なる。また、本例の冗長メモリマット３０２においては、図２に示されるように、複数のメモリマット間でセンスアンプ６３５が共有されないため、シェアード回路が不要であり、アレイコントロール回路ＡＣにおいては、上記シェアード回路の制御信号（図８におけるＡＳＨＲＢに相当する信号）は生成されない。
【００５５】
冗長メモリマットコントローラ４０２に含まれるメインワードドライバＭＷＤは、上記プリデコーダ１０２の出力信号ＡＸ３０〜ＡＸ３７及び上記冗長アドレス比較回路１０３の出力信号ＲＨＩＴＲ０〜７に基づいて冗長メインワード線ＲＭＷＬ０Ｂ〜ＲＭＷＬ７Ｂの駆動信号を形成するための複数の冗長メインワードドライブ回路を含む。複数の冗長メインワードドライブ回路は互いに同一構成とされる。そのうちの一つにつての構成が代表的に示されるように、ｐチャネル型ＭＯＳトランジスタ１３１，１３２，１３３と、ｎチャネル型ＭＯＳトランジスタ１３４，１３６，１３８と、インバータ１３７とが結合されて成る。ｐチャネル型ＭＯＳトランジスタ１３１のゲート電極にはワード線プリチャージ信号ＷＰＨＭＷＲＴが伝達され、ｎチャネル型ＭＯＳトランジスタ１３４のゲート電極にはＲＨＩＴＲ０が伝達され、ｎチャネル型ＭＯＳトランジスタ１３８のゲート電極にはＡＸ３０が伝達される。また、冗長エリアテストモード切り換え信号ＴＲＡＴＸＴはインバータ１３９を介してｎチャネル型ＭＯＳトランジスタ１４１のゲート電極伝達され、さらに後段のインバータ１４０を介してｎチャネル型ＭＯＳトランジスタ１４２のゲート電極に伝達されることにより、上記ｎチャネル型ＭＯＳトランジスタ１３４，１３８が選択的に活性化される。
【００５６】
尚、ＦＸドライバＦＸＤやサブワードドライバＳＷＤは、図８に示されるのと同様に構成されるため、その詳細な説明を省略する。
【００５７】
図１０には、図８におけるアレイコントロール回路ＡＣの構成例が示される。
【００５８】
正規メモリマット３０１−０〜３０１−３に対応するアレイコントロール回路ＡＣは、図１０に示されるように、サブワード起動コントロール回路１１１、センスアンプ及びビット線イコライズコントロール回路１１２、シェアード及びビット線イコライズコントロール回路１１３−１，１１３−２、ワードプリチャージコントロール回路１１４を含んで成る。
【００５９】
サブワード起動コントロール回路１１１は、ノアゲートＮＲ１，ＮＲ２、信号遅延のためのディレイ回路ＤＬＹ、アンドゲートＡＮ１、インバータＩＶ１，ＩＶ２、ｎチャネル型ＭＯＳトランジスタＱ１が結合されて成り、制御信号ＤＦＴ、メインヒット信号ＲＸＲＨＩＴＢ、マット選択信号ＭＳＢ、制御信号Ｒ１Ｂの論理演算によりサブワード線起動信号ＡＸＤＧＢを生成する。
【００６０】
センスアンプ及びビット線イコライズコントロール回路１１２は、インバータＩＶ３〜ＩＶ１８、ナンドゲートＮＡ２、ノアゲートＮＲ３、及び信号遅延のためのディレイ回路ＤＬＹが結合されて成り、マット選択信号ＭＳＢ、センスアンプイネーブル信号ＲＳＡＥＢ、メインヒット信号ＲＸＲＨＩＴＢの論理演算によりセンスアンプコントロール信号ＡＰＣＳＢ，ＡＮＣＳＴを生成する。
【００６１】
シェアード及びビット線イコライズコントロール回路１１３−１は、インバータＩＶ１９〜ＩＶ２６、ナンドゲートＮＡ３、ノアゲートＮＲ５、レベルシフト回路ＬＶＳＦＴが結合されて成り、マット選択信号ＭＳＢ、プデコード信号ＲＡＸＴ６２，ＲＡＸＴ６３、メインヒット信号ＲＸＲＨＩＴＢの論理演算によりシェアードコントロール信号ＡＳＨＲＢ、ビット線イコライズ制御信号ＡＶＬＥＱＢを生成する。
【００６２】
シェアード及びビット線イコライズコントロール回路１１３−２は、インバータＩＶ２７〜ＩＶ３４、ナンドゲートＮＡ５、ノアゲートＮＲ６、レベル変換のためのレベルシフト回路ＬＶＬＳＦＴが結合されて成り、マット選択信号ＭＳＢ、プデコード信号ＲＡＸＴ６０，ＲＡＸＴ６１、メインヒット信号ＲＸＲＨＩＴＢの論理演算によりシェアードコントロール信号ＡＳＨＲＢ、ビット線イコライズ制御信号ＡＶＬＥＱＢを生成する。
【００６３】
ワードプリチャージコントロール回路１１４は、インバータＩＶ３５〜ＩＶ４１、アンドゲートＡＮ２、ノアゲートＮＲ７レベルシフト回路ＬＶＬＳＦＴが結合されて成り、ＤＦＴ、ＭＳＢ、Ｒ２Ｂの論理演算によりワード線プリチャージ信号ＷＰＨＭＷＴ、ＷＰＨＦＸＴを生成する。
【００６４】
図１１には、図９におけるアレイコントロール回路ＡＣの構成例が示される。
【００６５】
冗長メモリマット３０２に対応するアレイコントロール回路ＡＣは、図１１に示されるように、サブワード起動コントロール回路２１１、センスアンプ及びビット線イコライズコントロール回路２１２、ワードプリチャージコントロール回路２１４を含んで成る。尚、冗長メモリマット３０２に対応するアレイコントロール回路ＡＣには、図１０に示されるシェアード及びビット線イコライズコントロール回路１１３−１，１１３−２に相当するものは設けられていない。
【００６６】
サブワード起動コントロール回路２１１は、インバータＩＶ４２〜４５、ナンドゲートＮＡ７〜ＮＡ９、ディレイ回路ＤＬＹ、ｎチャネル型ＭＯＳトランジスタＱ２が結合されて成り、ＲＭＡＣＴＢ、ＲＸＲＨＩＴＲＴ、Ｒ１Ｂ、ＤＦＴの論理演算によりＦＸドライバ制御信号ＡＸＤＧＲＢを生成する。
【００６７】
センスアンプ及びビット線イコライズコントロール回路２１２は、インバータＩＶ４６〜ＩＶ６１、ナンドゲートＮＡ９、ノアゲートＮＲ８、ディレイ回路ＤＬＹが結合されて成り、冗長メモリマット活性化信号ＲＭＡＣＴＢ、センスアンプイネーブル信号ＲＳＡＥＢ、メインヒット信号ＲＸＲＨＩＴＢの論理演算によりセンスアンプコントロール信号ＡＰＣＳＲＢ、ＡＮＣＳＲＴ、ビット線イコライズ信号ＡＢＬＥＱＲＢを生成する。
【００６８】
ワードプリチャージコントロール回路２１４は、インバータＩＶ６２〜ＩＶ６８、アンドゲートＡＮ３、ノアゲートＮＲ９、レベルシフト回路ＬＶＬＳＦＴが結合されて成り、ＤＦＴ、ＲＭＡＣＴＢ、Ｒ２Ｂの論理演算により、ワード線プリチャージ信号ＷＰＨＭＷＲＴ、ＷＰＨＦＸＲＴを生成する。
【００６９】
図１２には、図１に示される冗長アドレス比較回路１０３の詳細な構成例が示される。
【００７０】
冗長アドレス比較回路１０３は、図１２に示されるように、冗長アドレス情報を保持可能なヒューズラッチ回路１０３−１、上記アドレスバッファ１０１を介して入力されたロウアドレス信号と上記ヒューズラッチ回路１０３−１に格納されている冗長アドレス情報との比較を行う冗長アドレス比較部１０３−２、この冗長アドレス比較部１０３−２での比較結果に基づいて冗長ヒット判定を行う冗長ヒット判定回路１０３−３、この冗長アドレス比較経路のプリチャージを行うための冗長アドレス比較プリチャージ回路１０３−４、上記冗長ヒット判定回路１０３−３の出力信号を集約するための冗長ヒット判定集約回路１０３−５を含む。
【００７１】
図１３には、上記ヒューズラッチ回路１０３−１の詳細な構成例が上記アドレスバッファ１０１との関係で示される。
【００７２】
アドレスバッファ１０１は、１０ビット構成のロウアドレス信号ＲＡＤＤａ（ａ＝０〜９）に対応して配置された複数のアドレスバッファ回路を含む。図１３には、上記複数のアドレスバッファ回路における一つの回路構成が代表的に示される。
【００７３】
図１３に示されるアドレスバッファ回路は、入力されたロウアドレス信号ＲＡＤＤａをラッチするためのアドレスラッチ部１３４０と、このアドレスラッチ部１３４０の出力信号を後段回路へ伝達するための出力部１３６０と、上記アドレスラッチ回路１３４０や上記出力部１３６０の動作タイミングを制御するための動作タイミング制御部１３５０とを含む。
【００７４】
上記アドレスラッチ部１３４０は、トライステートバッファ１３１６，１３１７と、インバータ１３１８とが結合されて成る。トライステートバッファ１３１６，１３１７の動作は上記動作タイミング制御部１３５０によって制御される。
【００７５】
上記出力部１３６０は、インバータ１３１９，１３２０、１３２１，１３２２，１３２４，１３２６、ノアゲート１３２３，１３２５を含んで成る。インバータ１３２０から出力信号ＲＢＸＴａが得られる。インバータ１３２２から出力信号ＲＢＸＢａが得られる。この出力信号ＲＢＸＴａ，ＲＢＸＢａは、上記プリデコーダ１０２へ伝達される。また、インバータ１３２４から出力信号ＲＢＸＲＴａが得られ、インバータ１３２６から出力信号ＲＢＸＲＢａが得られる。この出力信号ＲＢＸＲＴａ，ＲＢＸＲＢａは、後述するヒューズラッチ回路１０３−１の出力信号ＲＦＳｍｎＢａ（ｍ＝０〜７，ｎ＝Ｔ／Ｂ，ａ＝０〜９）と共に冗長アドレス比較部１０３−２へ伝達される。尚、信号名における添え字「Ｔ」は正転、「Ｂ」は反転を示す。
【００７６】
動作タイミング制御部１３５０は、内部ＲＡＳ信号（ロウアクティブ信号）ＰＩＲＡＳＴを取り込むインバータ１３１１、このインバータ１３１１の出力信号とロウリセット信号Ｒ３Ｂとのナンド論理を得るナンドゲート１３１２、このナンドゲート１３１２の出力に基づいて上記トライステートバッファ１３１６，１３１７の動作を制御するためのインバータ１３１３，１３１４、上記ナンドゲート１３１２の出力信号に基づいて上記出力部１３６０の動作を制御するためのインバータ１３１５とを含む。
【００７７】
上記ヒューズラッチ回路１０３−１は、特に制限されないが、８個のヒューズラッチ部を含んで成り、図１３にはそのうちの一つが代表的に示される。一つのヒューズラッチ部は、ヒューズ１３０５と、ｎチャネル型ＭＯＳトランジスタ１３０１〜１３０４、インバータ１３０６，１３０７を含んで成る。上記ヒューズ１３０５と、ｎチャネル型ＭＯＳトランジスタ１３０１〜１３０３は互いに直列接続される。ヒューズ１３０５は高電位側電源ＶＤＤに結合される。このヒューズ１３０５は、図１９や図２０に示されるレーザヒューズ１９７の一部とされる。ｎチャネル型ＭＯＳトランジスタ１３０１のゲート電極にはセット信号ＳＥＴが伝達され、このセット信号ＳＥＴがハイレベルの期間にこのヒューズラッチ回路１０３−１の冗長アドレス情報の読み出しが可能とされる。上記ｎチャネル型ＭＯＳトランジスタ１３０２，１３０３は、それらのゲート電極に高電位側電源ＶＤＤが供給されることによって導通される。上記ｎチャネル型ＭＯＳトランジスタ１３０３，１３０４のソース電極は低電位側電源ＶＳＳに結合される。インバータ１３０６，１３０７は互いに直列接続され、インバータ１３０７から出力信号ＲＦＳｍｎＢａが得られる。インバータ１３０６の出力信号がｎチャネル型ＭＯＳトランジスタ１３０４を介してインバータ１３０６の入力端子側にフィードバックされることで、上記出力信号ＲＦＳｍｎＢａの論理を保持するためのラッチ回路が形成される。
【００７８】
上記ヒューズ１３０５の切断の有無により冗長アドレス情報の書き込みが行われる。上記ヒューズ１３０５が切断されていない状態では、インバータ１３０７からの出力信号ＲＦＳｍｎＢａはハイレベルとなる。それに対して、上記ヒューズ１３０５が切断された状態ではインバータ１３０７からの出力信号ＲＦＳｍｎＢａはローレベルとなる。
【００７９】
図１４には、上記冗長アドレス比較部１０３−２の詳細な構成例が示される。
【００８０】
上記冗長アドレス比較部１０３−２は、上記ヒューズラッチ回路１０３−１におけるヒューズラッチ部に対応して形成された８個の比較回路ＣＯＭＰ０〜ＣＯＭＰ７と、上記アドレスバッファ１０１の出力信号ＲＢＸＲＴａ，ＲＢＸＲＢａ（ａ＝０〜９）を取り込むための複数のインバータ９０とを含む。
【００８１】
図面上省略されているが、上記８個の比較回路ＣＯＭＰ０〜ＣＯＭＰ７は互いに同一構成とされる。上記８個の比較回路ＣＯＭＰ０〜ＣＯＭＰ７は、そのうちの一つである比較回路ＣＯＭＰ０が代表的に示されるように、上記アドレスバッファ１０１の出力信号ＲＢＸＲＴａ（ａ＝０〜９），ＲＢＸＲＢａ（ａ＝０〜９）に対応する複数の比較論理５００を含んで成る。上記比較論理５００は、特に制限されないが、４個のｎチャネル型ＭＯＳトランジスタ５０１〜５０４を含んで成る。各比較回路ＣＯＭＰ０〜ＣＯＭＰ７毎に上記複数の比較論理５００のワイアードオアがとられ、その結果が冗長ヒット判定回路１０３−３に伝達される。尚、複数の比較論理５００の中には、ヒューズラッチ回路１０３−１と冗長アドレス比較部との間の配線数の低減を図るため、ｎチャネル型ＭＯＳトランジスタ５０２，５０４のゲート電極間をインバータ５０５で結合するものがある。ｎチャネル型ＭＯＳトランジスタ５０１，５０２は互いに直列接続され、ｎチャネル型ＭＯＳトランジスタ５０３，５０４は互いに直列接続される。上記ｎチャネル型ＭＯＳトランジスタ５０１のゲート電極には、信号ＲＢＸＲＴａ（ａ＝０〜９）が、対応するインバータ９０を介して伝達される。上記ｎチャネル型ＭＯＳトランジスタ５０３のゲート電極には、ＲＢＸＲＢａ（ａ＝０〜９）が、対応するインバータ９０を介して伝達される。上記ｎチャネル型ＭＯＳトランジスタ５０２のゲート電極には、上記ヒューズラッチ回路１０３−１の出力信号ＲＦＳｍＴＢａ（ｍ＝０〜７，ａ＝０〜９）が伝達される。上記ｎチャネル型ＭＯＳトランジスタ５０４のゲート電極には、上記ヒューズラッチ回路１０３−１の出力信号ＲＦＳｍＢＢａ（ｍ＝０〜７，ａ＝０〜９）が伝達される。尚、ＳＷは、冗長アドレス比較部において回路動作に関与する回路規模の変更を可能とするためのスイッチである。
【００８２】
比較回路ＣＯＭＰ０〜ＣＯＭＰ７において、アドレスバッファ１０１から伝達された信号ＲＢＸＲＴａ（ａ＝０〜９），ＲＢＸＲＢａ（ａ＝０〜９）と、ヒューズラッチ回路１０３−１から伝達された信号ＲＦＳｍｎＢａ（ｍ＝０〜７，ｎ＝Ｔ／Ｂ，ａ＝０〜９）との比較が行われ、その比較結果ＲＦＵ００〜ＲＦＵ０７，ＲＦＵ１０〜ＲＦＵ１７が後段の冗長ヒット判定回路１０３−３へ伝達される。
【００８３】
図１２に示されるように、冗長ヒット判定回路１０３−３は、上記冗長アドレス比較部１０３における比較回路ＣＯＭＰ０〜ＣＯＭＰ７に対応して配置された８個の冗長ヒット判定部ＪＵＤ０〜ＪＵＤ７を含む。８個の冗長ヒット判定部ＪＵＤ０〜ＪＵＤ７は、互いに同一構成とされる。例えば８個の冗長ヒット判定部ＪＵＤ０〜ＪＵＤ７のうちの一つである冗長ヒット判定部ＪＵＤ０は、ｐチャネル型ＭＯＳトランジスタ１２０１，１２０３〜１２０５、インバータ１２０６，１２１０，１２１１、ナンドゲート１２０９、ｎチャネル型ＭＯＳトランジスタ１２０７，１２０８を含んで成る。ｐチャネル型ＭＯＳトランジスタ１２０１，１２０５は、冗長アドレス比較経路を高電位側電源ＶＤＤレベルにプリチャージするために設けられ、冗長アドレス比較プリチャージ制御回路１０３−４からのプリチャージ制御信号ＲＸＲＰＴを取り込むインバータ１２０６の出力信号によって動作制御される。ｐチャネル型ＭＯＳトランジスタ１２０３，１２０４は、ナンドゲート１２０９の出力状態をラッチするのに設けられている。ナンドゲート１２０９から出力信号ＲＨＩＴ０が得られ、それは冗長ヒット判定集約回路１０３−５へ伝達される。また、ナンドゲート１２０９の後段に配置されたインバータ１２１０，１２１１を介して出力信号ＲＨＩＴＲ０が得られ、この信号ＲＨＩＴＲ０は、図１に示されるようにセレクタ１０５を介して冗長メモリマットコントローラ４０２へ伝達される。尚、冗長エリアスキップモード信号ＴＲＳＫＴがハイレベルの場合、冗長ヒット判定がスキップされる。
【００８４】
冗長アドレス比較プリチャージ制御回路１０３−４は、内部ＲＡＳ信号（ロウアクティブ信号）ＩＲＡＳＴを取り込むインバータ１２１３、このインバータ１２１３の出力信号とロウリセット信号Ｒ３Ｂとのナンド論理を得るためのナンドゲート１２１４、このナンドゲート１２１４の出力信号を反転することによりプリチャージ制御信号ＲＸＲＰＴを得るためのインバータ１２１５を含んで成る。
【００８５】
図１５には、上記冗長ヒット判定集約回路１０３−５の構成例が示される。
【００８６】
冗長ヒット判定集約回路１０３−５は、３入力ナンドゲート１５１，１５２，２入力ナンドゲート１５３，１５５、３入力ノアゲート１５４、及びインバータ１５６，１５７を含んで成る。上記３入力ナンドゲート１５１は、上記冗長ヒット判定回路１０３−３からのローカルヒット信号ＲＨＩＴ０〜ＲＨＩＴ３についてのナンド論理を得る。上記３入力ナンドゲート１５２は、上記冗長ヒット判定回路１０３−３からのローカルヒット信号ＲＨＩＴ３〜ＲＨＩＴ５についてのナンド論理を得る。上記２入力ナンドゲート１５３は、上記冗長ヒット判定回路１０３−３からのローカルヒット信号ＲＨＩＴ６，ＲＨＩＴ７のナンド論理を得る。そして、上記ナンドゲート１５１，１５２，１５３の出力信号は後段に配置されたノアゲート１５４によって集約され、後段のナンドゲート１５５の伝達される。このナンドゲート１５５では、冗長エリア強制選択モード信号ＴＲＡＴＸＴを取り込むインバータ１５７の出力信号と上記ノアゲート１５４の出力信号とのナンド論理が得られ、その出力信号が後段のインバータ１５６を介して出力される。このインバータ１５６の出力信号がメインヒット信号ＲＸＲＨＩＴＢとして、図１に示される正規メモリマットコントローラ１０６−０〜１０６−３およびカラム選択回路１０７に伝達され、また、インバータ１０４を介して冗長メモリマットコントローラ４０２へ伝達される。
【００８７】
次に、上記構成の作用について説明する。
【００８８】
図１６には、ＤＲＡＭマクロセル２００のミスヒット時におけるロウ系の動作タイミングが示され、図１７には、上記ＤＲＡＭマクロセル２００のヒット時におけるロウ系の動作タイミングが示される。ＤＲＡＭマクロセル２００は、例えばクロック信号ＣＬＫ＿Ｎの波形立ち下がりに同期してロウアドレスストローブ信号ＲＡＳ＿Ｎがローレベルにアサートされた期間にロウアドレス信号の取り込みが行われるなど、クロック信号ＣＬＫ＿Ｎに同期動作される。尚、クロック信号ＣＬＫ＿Ｎの波形立ち下がりに同期してカラムアドレスストローブ信号がローレベルにアサートされた期間にカラムアドレスストローブ信号にカラムアドレスの取り込みが行われるが、カラム系の信号については省略されている。
【００８９】
欠陥救済は、メインワード線ＭＷＬ単位で行われているものとする。つまり、入力されたアドレス信号と冗長アドレス情報との比較結果に基づいて、正規メモリマットにおける欠陥部が、メインワード線ＭＷＬ単位で冗長メモリセルアレイに置換されることで救済される。この救済の単位を「救済セット」という。特定の救済セットにおいて、入力されたアドレス信号と冗長アドレス情報とが一致（冗長ヒット）した場合、冗長メモリマット３０２において、その救済セットに対応したメインワードドライバＭＷＤ（ＲＭＷＬｎＢ／ｎ＝０〜７）とＦＸドライバＦＸＤ（ＦＸｎＢ／ｎ＝０〜７）がそれぞれ選択され、冗長メモリマット３０２内のサブワード線ＳＷＬが活性化される。
【００９０】
一方、正規メモリマット３０１−０〜３０１−３におけるサブワード線ＳＷＬは、メインワードドライバＭＷＤ及びＦＸドライバＦＸＤが非選択状態とされることで非活性化される。
【００９１】
このような制御は、正規メモリマットコントローラ１０６−０〜１０６−３及び冗長メモリマットコントローラ４０２におけるアレイコントロール回路ＡＣによって排他的に行われる。
【００９２】
すなわち、メインヒット信号ＲＸＲＨＩＴＢがハイレベル（ミスヒット）の場合、正規メモリマットコントローラ１０６−０〜１０６−３におけるアレイコントロール回路ＡＣは、図１６に示されるように、ビット線イコライズ信号ＡＢＬＥＱＢをハイレベルにすることでビット線イコライズ解除を指示し、シェアードコントロール信号ＡＳＨＲＴをハイレベル（ＡＳＨＲＢをローレベル）にすることでメモリマットとそれにに対応するセンスアンプとを結合させ、ワード線プリチャージ信号ＷＰＨＭＷＴ，ＷＰＨＦＸＴをローレベルにすることで対応するワード線のプリチャージを解除し、サブワード線起動信号ＡＸＤＧＢをローレベルにすることで、サブワード線の駆動を可能にし、センスアンプコントロール信号ＡＰＣＳＢ／ＡＮＣＳＴを活性化させる。メインヒット信号ＲＸＲＨＩＴＢがハイレベル（ミスヒット）の場合には、排他非活性化信号ＲＸＲＨＩＴＲＴはローレベルとされることから、冗長メモリマットコントローラ４０２におけるアレイコントロール回路ＡＣは、ビット線イコライズ信号ＡＢＬＥＱＲＢをローレベルに固定し（スタンバイ状態）、ワード線プリチャージ信号ＷＰＨＭＷＲＴ，ＷＰＨＦＸＲＴをハイレベルにすることでワード線プリチャージを指示し、ＦＸドライバ制御信号ＡＸＤＧＲＢをハイレベルに固定し（非活性状態）、センスアンプコントロール信号ＡＰＣＳＲＢ／ＡＮＣＳＲＴを非活性状態にすることで、冗長メモリマット３０２での電流消費を抑える。
【００９３】
これに対して、メインヒット信号ＲＸＲＨＩＴＢがローレベル（ヒット）の場合、正規メモリマットコントローラ１０６−０〜１０６−３におけるアレイコントロール回路ＡＣは、図１７に示されるように、ビット線イコライズ信号ＡＢＬＥＱＢをローレベルに固定し（スタンバイ状態）、シェアードコントロール信号ＡＳＨＲＴをローレベル（ＡＳＨＲＢをハイレベル）に固定し（非活性状態）、ワード線プリチャージ信号ＷＰＨＭＷＴ，ＷＰＨＦＸＴをハイレベルにすることで対応するワード線のプリチャージを可能にし、サブワード線起動信号ＡＸＤＧＢをハイレベルに固定し（非活性状態）、センスアンプコントロール信号ＡＰＣＳＢ／ＡＮＣＳＴを非活性状態にさせることで、正規メモリマット３０１−０〜３０１−３での電流消費を抑える。メインヒット信号ＲＸＲＨＩＴＢがローレベル（ヒット）の場合には、排他非活性化信号ＲＸＲＨＩＴＲＴはハイレベルとされることから、冗長メモリマットコントローラ４０２におけるアレイコントロール回路ＡＣは、ビット線イコライズ信号ＡＢＬＥＱＲＢをハイレベルにすることでビット線のイコライズを解除し、ワード線プリチャージ信号ＷＰＨＭＷＲＴ，ＷＰＨＦＸＲＴをローレベルにすることでワード線プリチャージを解除し、ＦＸドライバ制御信号ＡＸＤＧＲＢをローレベルにすることで、ＦＸドライバを動作させ、センスアンプコントロール信号ＡＰＣＳＲＢ／ＡＮＣＳＲＴを活性状態にすることで、冗長メモリマット３０２からのデータ読み出し及び冗長メモリマット３０２へのデータ書き込みが可能とされる。
【００９４】
このように、メインヒット信号ＲＸＲＨＩＴＢがハイレベル（ミスヒット）の場合には、正規メモリマットコントローラ１０６−０〜１０６−３におけるアレイコントロール回路ＡＣの制御によって、正規メモリマット３０１−０〜３０１−３の各部が活性化されることで、正規メモリマット３０１−０〜３０１−３へのデータ書き込みや当該正規メモリマット３０１−０〜３０１−３からのデータ読み出しが可能とされ、その場合において、排他非活性化信号ＲＸＲＨＩＴＲＴがローレベルとされ、冗長メモリマット３０２の各部が非活性状態とされることで、冗長メモリマット３０２での電流消費が抑えられる。
【００９５】
また、メインヒット信号ＲＸＲＨＩＴＢがローレベル（ヒット）の場合には、正規メモリマットコントローラ１０６−０〜１０６−３におけるアレイコントロール回路ＡＣの制御によって、正規メモリマット３０１−０〜３０１−３の各部が非活性化されることで電流消費が抑えられ、その場合において、排他非活性化信号ＲＸＲＨＩＴＲＴがハイレベルとされ、冗長メモリマット３０２の各部が活性状態とされることで、冗長メモリマット３０２からのデータ読み出しや、冗長メモリマットへのデータ書き込みが可能とされる。
【００９６】
上記の例によれば、以下の作用効果を得ることができる。
【００９７】
（１）ロウアドレス信号をプリデコーダ１０２でプリデコードすることで得られたメモリマット選択信号ＭＳＢ０〜３によって正規メモリマット３０１−０〜３０１−３のうちの何れかが選択されるとき、冗長メモリマット活性化信号ＲＭＡＣＴＢにより、上記マット選択信号ＭＳＢ０〜３によるマット選択に同期して冗長メモリマット３０２が活性化される。そして、冗長アドレス比較回路においては、上記マット選択に並行して、入力されたロウアドレス信号と冗長アドレス情報との比較が行われ、このアドレス比較においてミスヒットの場合には、カラム選択回路１０７により上記選択メモリマットにおけるビット線が選択され、上記アドレス比較においてヒットした場合には、カラム選択回路１０７により上記冗長メモリマット３０２におけるビット線が選択されるようになっているため、高速動作が可能とされる。
【００９８】
（２）冗長アドレス比較部１０３−２は、救済セットに対応して配置された複数の比較回路ＣＯＭＰ０〜ＣＯＭＰ７を有し、この比較回路ＣＯＭＰ０〜ＣＯＭＰ７での比較結果に基づいて欠陥救済が行われるようになっているため、例えば図３に示されるように、冗長メモリマット３０２を複数のサブワード線に対応するメインワードドライバ（ＭＷＤ）単位を救済アドレス比較回路１セット当たりの救済単位とし、それぞれの救済セットがすべての正規メモリマット３０１における全てのサブワード線に対応可能とされ、メインワード単位での置換が可能とされる。ここで、図４に示されるように、使用される冗長メモリマットが、正規メモリマットと同一アドレス構成（フルマット）とされる場合には、救済先衝突（データ競合）により、複数マットで同一アドレス救済が物理的に不可能とされることから、冗長メモリマット分の面積オーバーヘッドが大きくなる上、救済先衝突により救済効率の向上が阻害されるが、上記のように冗長メモリマットにおける上記救済単位に対応して比較回路ＣＯＭＰ０〜ＣＯＭＰ７が配置され、個々の比較回路において、入力されたアドレス信号と予め設定された冗長アドレス情報との比較が可能とされることにより、それぞれの救済セットがすべての正規メモリマット３０１における全てのサブワード線に対応可能とされるため、欠陥救済におけるデータ競合を回避することができる。
【００９９】
（３）正規メモリマットコントローラ１０６−０〜１０６−３、及び冗長メモリマットコントローラ４０２においては、カラム選択回路１０７によってビット線が選択されていない方のメモリマットを非活性化するようにしているため、カラム選択回路１０７によってビット線が選択されていない方のメモリマットにおいて無駄な活性化動作による充放電電流を抑えることができ、それによってＤＲＡＭマクロセル２００での消費電流を低減することができる。
【０１００】
次に、別の構成例について説明する。
【０１０１】
図２４には、上記正規メモリマット３０１−０及び上記冗長メモリマット３０２と、それにおける主要部の構成例が示される。図２４に示される構成で注目すべきは、冗長メモリマット３０２とそれに隣接配置された正規メモリマット３０１−０との間でセンスアンプ（ＳＡ）６３５が共有されている点であり、それを可能とするため、シェアード回路７００，７２０が設けられる。シェアード回路７００は、ｎチャネル型ＭＯＳトランジスタ７１１，７１２を含んで成る。このｎチャネル型ＭＯＳトランジスタ７１１，７１２はシェアード制御信号ＡＳＨＲＵＴによって動作制御される。シェアード回路７２０は、ｎチャネル型ＭＯＳトランジスタ７２１，７２２を含んで成る。このｎチャネル型ＭＯＳトランジスタ７２１，７２２はシェアード制御信号ＡＳＨＲＳＲＴによって動作制御される。
【０１０２】
このように冗長メモリマット３０２とそれに隣接配置された正規メモリマット３０１−０との間でセンスアンプ（ＳＡ）６３５が共有されることによってセンスアンプの数を減少させることができるので、その分のチップ占有面積の低減を図ることができる。
【０１０３】
図２５には、図２４に示される構成を採用する場合における正規メモリマットコントローラ１０６−０〜１０６−３内のアレイコントロール回路ＡＣの構成例が示され、図２６には、図２４に示される構成を採用する場合における冗長メモリマットコントローラ４０２内のアレイコントロール回路ＡＣの構成例が示される。図２５に示されるアレイコントロール回路ＡＣは、サブワード起動コントロール回路１１１、センスアンプ及びビット線イコライズコントロール回路１１２、シェアード及びビット線イコライズコントロール回路１１３−１，１１３−２、ワードプリチャージコントロール回路１１４を含んで成り、各回路は、図１０に示される場合と同一構成とされる。それに対して、図２６に示される、冗長メモリマットコントローラ４０２内のアレイコントロール回路ＡＣは、冗長メモリマット３０２とそれに隣接配置された正規メモリマット３０１−０との間でセンスアンプ（ＳＡ）６３５が共有され、シェアード回路７００，７２０が設けられているため、センスアンプ及びビット線イコライズコントロール回路２１２−１，２１２−２、及びシェアード及びビット線イコライズコントロール回路２１３が設けられている点で、図１１に示される場合と大きく異なる。尚、サブワード起動コントロール回路２１１、センスアンプ及びビット線イコライズコントロール回路２１２−１、ワードプリチャージコントロール回路２１４については、図１１に示されるのと同一構成とされる。
【０１０４】
センスアンプ及びビット線イコライズコントロール回路２１２−１は、図１１に示されるセンスアンプ及びビット線イコライズコントロール回路２１２と同一構成とされる。それに対して、センスアンプ及びビット線イコライズコントロール回路２１２−２は、冗長メモリマット３０２と正規メモリマット３０１−０との間でのセンスアンプ（ＳＡ）６３５の共有部の動作制御のために設けられたもので、インバータＩＶ８７〜ＩＶ１０２、ナンドゲートＮＡ１２、ノアゲートＮＲ１２〜ＮＲ１３及びディレイ回路ＤＬＹを含んで成り、冗長メモリマット活性化信号ＲＭＡＣＴＢ、センスアンプイネーブル信号ＲＳＡＥＢ、メインヒット信号ＲＸＲＨＩＴＢ、マット選択信号ＭＳＢの論理演算により、センスアンプコントロール信号ＡＰＣＳＳＢ，ＡＮＣＳＳＴ、ビット線イコライズ信号ＡＢＬＥＱＳＢを生成する。
【０１０５】
また、シェアード及びビット線イコライズコントロール回路２１３は、インバータＩＶ１０３〜ＩＶ１０８、ナンドゲートＮＡ１３、ノアゲートＮＲ１４、ディレイ回路ＤＬＹ、レベルシフト回路ＬＶＬＳＦＴを含み、排他非活性化信号ＲＸＲＨＩＴＲＴ、冗長メモリマット活性化信号ＲＭＡＣＴＢの論理演算によりシェアードコントロール信号ＡＳＨＲＢ、ビット線イコライズ信号ＡＢＬＥＱＢを生成する。
【０１０６】
冗長メモリマット３０２は、任意の正規メモリマット３０１−０〜３０１−３との間でセンスアンプを共有することができる。例えば図２７に示される構成例は、冗長メモリマット３０２と正規メモリマット３０１−１との間でセンスアンプ６３５を共有するようにしている。
【０１０７】
図２８には、上記冗長ヒット判定回路１０３−５の別の構成例が示される。図２８に示される冗長ヒット判定回路１０３−５は、冗長アドレス比較部１０３−２での比較結果ＲＦＵ００〜ＲＦＵ０７，ＲＦＵ１０〜ＲＦＵ１７を直接複合論理で集約することで、メインヒット信号ＲＸＲＨＩＴＢを得るようにしている。上記複合論理は、特に制限されないが、上記冗長アドレス比較部１０３−２での比較結果のオア論理を得るナンドゲート７１，７２，７３と、ナンドゲート７４と、インバータ７５とを含んで成る。
【０１０８】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０９】
例えば、 正規メモリマット３０１−０〜３０１−３及び冗長メモリマット３０２の非活性状態において、ワード線プリチャージ信号ＷＰＨＭＷＴ／ＷＰＨＭＷＲＴ，ＷＰＨＦＸＴ／ＷＰＨＦＸＲＴなどの論理を固定することにより、非活性メモリマットにおける電流消費をさらに低減することができる。
【０１１０】
また、本発明は汎用ＤＲＡＭチップへも適用することができる。
【０１１１】
図２１には、汎用ＤＲＡＭチップのレイアウト例が示される。
【０１１２】
図２１に示される汎用ＤＲＡＭチップ２１０のメモリマットは、ビット線方向に２分割され、ワード線方向に２分割される。分割メモリマットは、正規メモリマット６９と、冗長メモリマット２０とを含む。チップ中央部には、ロウアドレス信号をデコードするためのメインロウデコーダ１１、メインワードドライバ１２、周辺回路及びボンディングパッド１４が形成される。そしてこの周辺回路及びボンディングパッド１４を挟むように上記冗長メモリマット２０が形成される。上記正規メモリマット６９は、部分的に拡大して示されるように、メモリセルアレイ１５、メモリセルアレイ１５を挟むように配置されたセンスアンプ１６やサブワードドライバ１７が配列される。１８は、センスアンプ領域サブワードドライバ領域とのと交差領域である。上記冗長メモリマット２０は、部分的に拡大して示されるように、冗長メモリセルアレイ１５Ｒ、この冗長メモリセルアレイ１５Ｒを挟むように配置されたセンスアンプ１６やサブワードドライバ１７が配列されており、正規メモリマット６９と冗長メモリマットとの間でそれぞれ専用のセンスアンプが用いられる。これに対して図２２に示されるように、冗長メモリセルアレイ１５Ｒと、それに隣接配置された正規メモリセルアレイ１５との間で、センスアンプ１６を共有することができる。このセンスアンプ共有のためには、既述したシェアード技術を用いる。さらに、上記冗長メモリマット２０は、図２３に示されるように、任意の位置に形成することができ、その場合において、冗長メモリセルアレイと、それに隣接する正規メモリセルアレイとの間でセンスアンプを共有することができる。
【０１１３】
一般には、冗長メモリマットの形成領域は、正規メモリマットの形成領域よりも小さくて良いが、これに限定されるものではない。例えば冗長メモリマットの形成領域と正規メモリマットの形成領域との規模が等しくても良い。
【０１１４】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＤＲＡＭに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体記憶装置に適用することができる。
【０１１５】
本発明は、少なくとも複数の正規メモリマットとそれを救済可能な冗長メモリマットを含むことを条件に適用することができる。
【０１１６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【０１１７】
すなわち、マット選択信号によるマット選択に同期して活性化冗長メモリマットが活性化され、マット選択信号によるマット選択に並行して、ロウアドレス信号と上記冗長アドレス記憶部の冗長アドレス情報とが比較され、このアドレス比較結果に応じて、正規メモリマットにおけるビット線又は冗長メモリマットにおけるビット線の何れかが選択されることにより、動作の高速化が達成される。そして、マットコントローラによって、上記冗長アドレス比較部の比較結果に応じて、上記カラム選択回路でビット線が非選択とされるメモリマットを非活性化され、そこでの電流消費を抑えられるため、消費電流の低減化が達成される。
【図面の簡単な説明】
【図１】本発明にかかる半導体記憶装置の一例とされるＤＲＡＭマクロセルにおける主要部の構成例ブロック図である。
【図２】上記ＤＲＡＭマクロセルにおけるメモリマット及び上記冗長メモリマットと、それにおける主要部の構成例回路図である。
【図３】上記ＤＲＡＭマクロセルにおける欠陥救済の説明図である。
【図４】上記ＤＲＡＭマクロセルの比較対象とされるＤＲＡＭマクロセルにおける欠陥救済の説明図である。
【図５】上記ＤＲＡＭマクロセルにおけるマット定義についての説明図である。
【図６】上記ＤＲＡＭマクロセルにおけるマット配置組み合わせ例の説明図である。
【図７】上記ＤＲＡＭマクロセルにおけるマット配置組み合わせ例の説明図である。
【図８】上記ＤＲＡＭマクロセルにおける正規メモリマットコントローラの構成例回路図である。
【図９】上記ＤＲＡＭマクロセルにおける冗長メモリマットコントローラの構成例回路図である。
【図１０】図８における主要部の詳細な構成例回路図である。
【図１１】図８における主要部の詳細な構成例回路図である。
【図１２】上記ＤＲＡＭマクロセルにおける冗長アドレス比較回路の構成例回路図である。
【図１３】上記冗長アドレス比較回路に含まれるヒューズラッチ回路と、それに対応するアドレスバッファとの詳細な構成例回路図である。
【図１４】上記冗長アドレス比較回路に含まれる冗長アドレス比較部の詳細な構成例回路図である。
【図１５】上記冗長アドレス比較回路に含まれる冗長ヒット判定集約回路の構成例回路図である。
【図１６】上記ＤＲＡＭマクロセルのミスヒット時におけるロウ系の動作タイミング図である。
【図１７】上記ＤＲＡＭマクロセルのヒット時におけるロウ系の動作タイミング図である。
【図１８】上記ＤＲＡＭマクロセルが含まれるＤＲＡＭ論理混載ＬＳＩチップの全体的なレイアウト例説明図である。
【図１９】上記ＤＲＡＭマクロセルのレイアウト説明図である。
【図２０】上記ＤＲＡＭマクロセルにおける欠陥救済に使用されるレーザヒューズの構成例説明図である。
【図２１】本発明にかかる半導体記憶装置の別の例である汎用ＤＲＡＭチップのレイアウト説明図である。
【図２２】上記汎用ＤＲＡＭチップのレイアウト説明図である。
【図２３】上記汎用ＤＲＡＭチップのレイアウト説明図である。
【図２４】上記ＤＲＡＭマクロセルにおける正規メモリマット及び冗長メモリマットと、それにおける主要部の別の構成例回路図である。
【図２５】図２４に示される構成を採用する場合の正規メモリマットコントローラ内のアレイコントロール回路の構成例回路図である。
【図２６】図２４に示される構成を採用する場合の冗長メモリマットコントローラ内のアレイコントロール回路の構成例回路図である。
【図２７】上記ＤＲＡＭマクロセルにおける正規メモリマット及び冗長メモリマットと、それにおける主要部の別の構成例回路図である。
【図２８】上記ＤＲＡＭマクロセルにおける上記冗長ヒット判定回路の別の構成例回路図である。
【符号の説明】
１０１ アドレスバッファ
１０２ プリデコーダ
１０３ 冗長アドレス比較回路
１０３−１ ヒューズラッチ回路
１０３−２ 冗長アドレス比較部
１０３−３ 冗長ヒット判定回路
１０３−４ 冗長アドレス比較プリチャージ回路
１０３−５ 冗長ヒット判定集約回路
１０６−０〜１０６−３ 正規メモリマットコントローラ
１０７ カラム選択回路
２００ ＤＲＡＭマクロセル
３０１−０〜３０１−３ 正規メモリマット
３０２ 冗長メモリマット
４０２ 冗長メモリマットコントローラ
５００ 比較論理
ＡＣ アレイコントロール回路
ＦＸＤ ＦＸドライバ
ＭＷＬ メインワード線
ＭＷＤ メインワードドライバ
ＳＷＤ サブワードドライバ
ＳＷＬ サブワード線
ＳＡ センスアンプ
【発明の属する技術分野】
本発明は、メモリセルの欠陥救済のための冗長メモリマットを備えた半導体記憶装置に関し、例えばＤＲＡＭ（ダイナミックランダムアクセスメモリ）に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体記憶装置は、集積度向上及びチップ面積の増大に伴い、さまざまな原因による不良が高確率で発生するようになり、歩留りの低下を招いている。それを解決するための手段として、不良メモリセル部分の救済技術が必須のものとなっている。この技術は正規のメモリセルの他に、予め予備のメモリセル（冗長ビット）を備えておき、検査工程において正常に動作しない不良メモリセルが明らかとなった場合、上記の予備メモリセルを、正常に動作しない不良メモリセルの代わりに使うというものであり、そのような救済技術は冗長救済と呼ばれる。
【０００３】
キャッシュメモリなどとして使用される半導体記憶装置のように、特に高速動作が要求される半導体記憶装置においては、フルサイズの冗長メモリマットを設け、それを選択正規メモリマットと同期動作させ、入力されたロウアドレス信号が、予め設定された冗長アドレス情報と一致したとき（この状態を「ヒット」という）、冗長メモリマット側のカラム選択系を活性化させるのに対して、入力アドレス信号が、予め設定された冗長アドレス情報と不一致のとき（この状態を「ミスヒット」という）選択正規メモリマット側のカラム選択系を活性化させることにより、実効的に冗長比較時間を有さないようにした欠陥救済方法が知られている。しかし、この欠陥救済方法は、冗長メモリマットにおける各サブワードラインは、単一の正規メモリマットにおける同一アドレスのサブワードラインにしか置き換えることができないため、複数の正規メモリマットにおける同一アドレスで欠陥が生じている場合には、冗長メモリマットへの置換えにおいてデータ競合を生ずる。そこでこのデータ競合を回避するため、複数のメモリセルアレイの少なくとも二つに複数の冗長素子を設け、複数のメモリアレイはセンスアンプバンクにより分割し、互いに隣接するメモリアレイ間でセンスアンプバンクを共有させ、欠陥救済において同一のセンスアンプバンクを同時に使用させないようにすることで、上記データ競合を回避するようにした技術が知られている（例えば特許文献１）。
【０００４】
【特許文献１】
特開２０００−２２２８９８号公報（図４、図５）
【０００５】
【発明が解決しようとする課題】
キャッシュメモリなどとして使用される半導体記憶装置のように、特に高速動作が要求される半導体記憶装置の欠陥救済について本願発明者が検討したところ、上記のように高速性を優先して正規メモリマット及び冗長メモリマットの双方を同時に活性化させるようにしているため、消費電力が大きくなり、特にシステムＬＳＩなどにオンチップされるような半導体記憶装置において、その改善が強く望まれる。また、上記特許文献１においては、欠陥救済において同一のセンスアンプバンクを同時に使用させないようにすることでデータ競合を回避することができるものの、消費電流の低減を図ることについては考慮されていない。
【０００６】
本発明の目的は、動作の高速化及び低消費電力化を図るための技術を提供することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、ロウアドレス信号に基づいて形成されたマット選択信号によって選択可能な複数の正規メモリマットと、上記マット選択信号によるマット選択に同期して活性化され、上記正規メモリマットを所定の救済単位で代替可能な冗長メモリマットと、冗長メモリマットによって救済すべき冗長アドレス情報を記憶可能な冗長アドレス記憶部と、上記マット選択信号によるマット選択に並行して、上記ロウアドレス信号と上記冗長アドレス記憶部の冗長アドレス情報とを比較可能な冗長アドレス比較手段と、上記冗長アドレス比較部の比較結果に応じて、上記正規メモリマットにおけるビット線又は上記冗長メモリマットにおけるビット線の何れかを選択可能なカラム選択回路と、上記冗長アドレス比較部の比較結果に応じて、上記カラム選択回路でビット線が非選択とされるメモリマットを非活性化するマットコントローラとを含んで半導体記憶装置を構成する。
【００１０】
上記の手段によれば、上記マット選択信号によるマット選択に同期して活性化冗長メモリマットが活性化され、上記マット選択信号によるマット選択に並行して、上記ロウアドレス信号と上記冗長アドレス記憶部の冗長アドレス情報とが比較され、このアドレス比較結果に応じて、上記正規メモリマットにおけるビット線又は上記冗長メモリマットにおけるビット線の何れかが選択される。このことが、動作の高速化を達成する。そして、マットコントローラは、上記冗長アドレス比較部の比較結果に応じて、上記カラム選択回路でビット線が非選択とされるメモリマットを非活性化し、そこでの電流消費を抑える。このことが、消費電流の低減化を達成する。
【００１１】
このとき、上記正規メモリマットに対応して配置され、上記正規メモリマットの信号を増幅するための正規メモリマット専用の第１センスアンプと、上記冗長メモリマットに対応して配置され、上記冗長メモリマットの信号を増幅するための冗長メモリマット専用の第２センスアンプとを設けることができる。
【００１２】
また、メモリマットのチップ占有面積の低減化を図るため、上記正規メモリマットと上記冗長メモリマットとの間で共有される第３センスアンプと、上記冗長メモリマットの信号と上記正規メモリの信号とを選択的に上記第３センスアンプに伝達可能なシェアード回路とを設けることができる。
【００１３】
ロウアドレス信号の上位ビットに基づいて選択される複数のメインワード線と、上記複数のメインワード線のそれぞれに対応して配置され、上記ロウアドレス信号の下位ビットに基づいて選択される複数のサブワード線とを含むとき、上記所定の救済単位を上記メインワード線単位とすることができる。
【００１４】
上記冗長アドレス比較手段は、それぞれ上記ロウアドレス信号と上記冗長アドレス記憶部の冗長アドレス情報とを比較するための複数の比較論理と、上記複数の比較論理のワイアードオア信号を取り込んで、上記ロウアドレス信号が上記冗長アドレス情報に一致するか否かを判定するための冗長ヒット判定回路とを含んで構成することができる。
【００１５】
上記冗長アドレス比較回路は、冗長アドレス情報を記憶可能な冗長アドレス記憶部と、上記入力されたアドレスと、それぞれ上記冗長アドレス記憶部に記憶された冗長アドレス情報とを比較するための複数の比較論理と、上記複数の比較論理のワイアードオア信号を取り込んで、上記入力アドレス信号が上記冗長アドレス情報に一致するか否かを判定するための冗長ヒット判定論理とを設けることができる。
【００１６】
そして、上記冗長ヒット判定回路からの出力信号を集約するための第１冗長ヒット判定集約回路、又は上記複数の比較論理の出力信号を集約するための第２冗長ヒット判定集約回路を含めることができる。
【００１７】
上記マットコントローラは、上記正規メモリマットに対応して配置された第１マットコントローラと、上記冗長メモリマットに対応して配置された第２マットコントローラとを含んで構成することができる。その場合において、上記第１マットコントローラは、少なくとも、ビット線のイコライズを指示するためのビット線イコライズ信号、上記サブワード線の駆動信号、及び上記センスアンプの動作を指示するためのイネーブル信号の論理を固定することによって上記正規メモリマットの非活性化状態を形成可能な第１アレイコントロール回路を含んで構成することができ、上記第２マットコントローラは、上記冗長アドレス比較回路の比較結果に基づいて、少なくとも、ビット線のイコライズを指示するためのビット線イコライズ信号、上記サブワード線の駆動信号、及び上記センスアンプの動作を指示するためのイネーブル信号の論理を固定することによって、上記冗長メモリマットの非活性化状態を形成可能な第２アレイコントロール回路を含んで構成することができる。
【００１８】
【発明の実施の形態】
図１８には、本発明にかかる半導体記憶装置の一例であるＤＲＡＭ論理混載ＬＳＩチップの全体的なレイアウト例が示される。
【００１９】
図１８に示されるＤＲＡＭ論理混載ＬＳＩチップは、特に制限されないが、中央部に９個のＳＲＡＭマクロセル２５１が配置され、このＳＲＡＭマクロセルを挟むように２個のＩ／Ｏ（インプット／アウトプット）セルアレイ２５４が配置され、さらに上記ＳＲＡＭマクロセル２５１やＩ／Ｏセルアレイ２５４を挟むように８個のＤＲＡＭマクロセル２００が配置され、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。ＤＲＡＭマクロセル２００は、複数のダイナミック型メモリセルを含んで成り、ＳＲＡＭマクロセル２５１は、複数のスタティック型メモリセルを含んで成る。ＤＲＡＭマクロセル２００及びＳＲＡＭ２５１は、Ｉ／Ｏセルアレイ２５４を介して外部からアクセス可能とされる。
【００２０】
図１９には、上記８個のＤＲＡＭマクロセル２００のうちの１個についてのレイアウト例が示される。
【００２１】
ＤＲＡＭマクロセル２００は、間接周辺回路及び電源回路２５、読み出し信号を増幅するためのメインアンプ（ＭＡ）及び書き込み信号を増幅するためのライトアンプ（ＷＡ）２１、冗長アドレス情報を格納するためのレーザヒューズの形成エリア１９３、正規メモリマット３０１と、上記正規メモリマット３０１の欠陥救済のための冗長メモリマット３０２、サブワード線を駆動するためのサブワードドライバ１７、電源回路２３、間接周辺回路及びＩ／Ｏラッチ回路２４を含む。上記レーザヒューズの形成エリア１９３には、その一部が拡大して示されるように規則的に配列されたレーザヒューズ１９７が形成されている。
【００２２】
図２０には、上記レーザヒューズ１９７における主要部と、その断面が示される。
【００２３】
レーザヒューズ１９７は、最上層アルミニウム（ＡＬ）配線上に形成される。最上層アルミニウム（ＡＬ）にプロテクション膜を介してクロム（Ｃｒ）膜１９８が積層される。このクロム膜１９８にレーザ光が照射されることでヒューズの切断が可能とされ、このヒューズ切断の有無により冗長アドレス情報の書き込みが行われる。また、最上層アルミニウム（ＡＬ）配線上には、ニッケル（Ｎｉ）／金（Ａｕ）による積層膜による凹部が形成される。
【００２４】
図５には上記ＤＲＡＭマクロセル２００におけるメモリマットの構成例が示される。
【００２５】
本ＤＲＡＭマクロセル２００においては、マット全体がメインアンプ（ＭＡ）及びライトアンプ（ＷＡ）２１、及びマットコントローラ２２を介して４分割配置される。上マットコントローラ２２は、後に詳述するように、アレイコントロール回路（ＡＣ）及びメインワードドライバ（ＭＷＤ）並びにＦＸドライバ（ＦＸＤ）を含む。そして、中央部には、カラム選択系などの間接周辺回路２５が配置され、一端部には、電源回路２３や間接周辺回路及びＩ／Ｏラッチ回路２４が配置される。上記メモリマットは、その一部が拡大して示されるように、メモリセルアレイ１５、メモリセルアレイ１５を挟むように配置されたセンスアンプ１６やサブワードドライバ１７が配列される。１８は、センスアンプ領域サブワードドライバ領域とのと交差領域である。上記メモリセルアレイ１５および隣接メモリセルアレイ１５間で共有されるセンスアンプ１６、サブワードドライバ１７を最小単位（サブアレイ）として横一列単位がメモリマットと定義される。
【００２６】
メモリマットの配置組み合わせは、図５に示される以外にも、図６や図７に示される例がある。
【００２７】
図６に示されるのは、分割マット群を横一列に配置した例であり、図７に示されるのは、上段分割マット群を電源回路２３、間接周辺回路及びＩ／Ｏラッチ回路２４を挟んでミラー対象に配置した例である。
【００２８】
図１には、上記ＤＲＡＭマクロセル２００における主要部の構成例が示される。上記ＤＲＡＭマクロセル２００におけるロウ系は、入力されたロウアドレス信号を取り込むためのアドレスバッファ１０１、このアドレスバッファ１０１から出力された相補アドレス信号ＢＸＴ０〜９、ＢＸＢ０〜９をプリデコードするためのプリデコーダ１０２、冗長アドレス比較を行うための冗長アドレス比較回路１０３、この冗長アドレス比較回路１０３の出力信号ＲＸＲＨＩＴＢを反転して排他非活性化信号ＲＸＲＨＩＴＲＴを形成するためのインバータ１０４、上記プリデコーダ１０２の出力信号ＡＸ３０〜３７／ＡＸ６０〜６３と上記冗長アドレス比較回路１０３の出力信号ＲＨＩＴＲ０〜７を選択的に冗長メモリマット３０２へ伝達するためのアドレススキャン用セレクタ１０５、アレイ制御やデコード及びワードドライブのための正規メモリマットコントローラ１０６−０〜１０６−３、冗長メモリマットコントローラ４０２、及びカラム選択回路１０７を含む。上記アドレスバッファ１０１にはアドレスをラッチする機能が含まれる。上記冗長アドレス比較回路１０３は、冗長アドレス情報が設定されたヒューズラッチ回路１０３−１と、このヒューズラッチ回路１０３−１に設定された冗長アドレス情報と上記アドレスバッファ１０１から伝達された相補アドレスＢＸＲＴ０〜９、ＢＸＲＢ０〜９とを比較するための冗長アドレス比較部１０３−２とを含む。冗長アドレス比較部１０３−２での比較結果として、ローカルヒット信号ＲＨＩＴＲ０〜７とそれらのオア論理を取ることで得られたメインヒット信号ＲＸＲＨＩＴＢが出力される。ローカルヒット信号ＲＨＩＴＲ０〜７は、アドレススキャン用セレクタ１０５を介して冗長メモリマットコントローラ４０２へ伝達される。ここで、上記ヒューズラッチ回路１０３−１が本発明における冗長アドレス記憶部の一例とされる。
【００２９】
上記カラム選択回路１０７は、上記正規メモリマット３０１−０〜３０１−３におけるビット線を選択的にコモン線に結合させるための複数の正規メモリマット側カラム選択スイッチと、上記冗長メモリマット３０２におけるビット線を選択的にコモン線に結合させるための複数の冗長メモリ側カラム選択スイッチとを含む。上記正規メモリマット側カラム選択スイッチと上記冗長メモリ側カラム選択スイッチとは、カラムアドレス信号に基づいて駆動制御される。また、カラム選択回路１０７には、冗長アドレス比較回路１０３からのメインヒット信号ＲＸＲＨＩＴＢが伝達される。メインヒット信号ＲＸＲＨＩＴＢがハイレベルの（ミスヒット）の場合、上記正規メモリマット側カラム選択スイッチが活性化されることで、上記正規メモリマット３０１−０〜３０１−３におけるビット線が選択的にコモン線に結合される。このとき、冗長メモリマット側カラム選択スイッチは非活性状態とされる。それに対して、メインヒット信号ＲＸＲＨＩＴＢがローレベル（ヒット）の場合には、上記正規メモリマット側カラム選択スイッチに代えて、冗長メモリマット側カラム選択スイッチが活性化されることで、上記冗長メモリマット３０２におけるビット線が選択的にコモン線に結合される。このとき、正規メモリマット側カラム選択スイッチは非活性状態とされる。
【００３０】
上記正規メモリマットコントローラ１０６−０〜１０６−３は、上記メインヒット信号ＲＸＲＨＩＴＢがハイレベルの（ミスヒット）の場合には、対応する正規メモリマット３０１−０〜３０１−３を活性化させることで、正規メモリマット３０１−０〜３０１−３のデータ読み書きが可能とされる。このとき、冗長メモリマットコントローラ４０２は、対応する冗長メモリマット３０２を非活性状態とすることで当該冗長メモリマット３０２での電流消費を抑える。それに対して、上記メインヒット信号ＲＸＲＨＩＴＢがローレベルの（ヒット）の場合には、冗長メモリマットを活性化させることで、冗長メモリマット３０２のデータ読み書きが可能とされる。このとき、正規メモリマット３０１−０〜３０１−３は非活性状態とされることで当該正規メモリマット３０１−０〜３０１−３での電流消費が抑えられる。
【００３１】
上記の構成において、入力されたロウアドレス信号はアドレスバッファ１０１に取り込まれ、ロウアドレス信号の有効性を示すＲＡＳ（ロウアドレスストローブ）サイクル中にラッチされ、相補アドレス信号ＢＸＴ０〜９、ＢＸＢ０〜９並びにＢＸＲＴ０〜９、ＢＸＲＢ０〜９がプリデコーダ１０２並びに冗長アドレス比較回路１０３に供給される。
【００３２】
プリデコーダ１０２は、入力アドレス信号をプリデコードすることで、ＳＷＬ選択用プリデコード信号ＡＸ００〜０３／ＡＸ２０〜２１、ＡＸ３０〜３７／ＡＸ６０〜６３、マット選択信号ＭＳＢ０〜３、及び冗長メモリマット活性化信号ＲＭＡＣＴＢを出力する。マット選択信号ＭＳＢ０〜３によって正規メモリマット３０１−０〜３０１−３の何れかが選択される。冗長メモリマット活性化信号ＲＭＡＣＴＢによって冗長メモリマット３０２が活性化される。ＳＷＬ選択用プリデコード信号ＡＸ００〜０３／ＡＸ２０〜２１は正規メモリマットコントローラ１０６−０〜１０６−３に伝達される。ＡＸ３０〜３７／ＡＸ６０〜６３はメインワード線ＭＷの選択のため正規メモリマットコントローラ１０６−０〜１０６−３に伝達され、また、アドレススキャン用セレクタ１０５を介して冗長メモリマットコントローラ４０２へ伝達される。マット選択信号ＭＳＢ０〜３は、正規メモリマットコントローラ１０６−０〜１０６−３に伝達される。冗長メモリマット活性化信号ＲＭＡＣＴＢは冗長メモリマットコントローラ４０２へ伝達される。ＡＸ３０〜３７／ＡＸ６０〜６３はアドレススキャン用セレクタ１０５を介して冗長メモリマットコントローラ４０２に伝達される。
【００３３】
冗長アドレス比較部１０３−２では、予めヒューズラッチ回路１０３−１に記憶されている救済アドレスのラッチ信号とロウアドレス信号の相補信号とのアドレス比較が行われ、各救済アドレス比較セットのローカルヒット信号ＲＨＩＴＲ０〜７が冗長メモリマットの救済セット活性化のために冗長メモリコントローラ４０２に入力される。また、非選択メモリマットを非活性化するために、上記ローカルヒットＲＨＩＴＲ０〜７のオア論理を取ったメインヒット信号ＲＸＲＨＩＴＢは、後段のインバータ１０４で反転されることにより正規メモリマットコントローラ１０６−０〜１０６−３と冗長メモリマットコントローラ４０２とに、互いに逆位相で入力される。
【００３４】
図８には、正規メモリマットコントローラ１０６−０の構成例が示される。尚、他の正規メモリマットコントローラ１０６−１〜１０６−３も上記正規メモリマットコントローラ１０６−０と同様に構成される。
【００３５】
図２には、上記正規メモリマット３０１−０〜３０１−３及び上記冗長メモリマット３０２と、それにおける主要部の構成例が示される。
【００３６】
図２に示される例では、特に制限されないが、正規メモリマット３０１−０〜３０１−３、及び冗長メモリマット３０２においては、それぞれ専用のセンスアンプ（ＳＡ）６０８，６３５が設けられる。
【００３７】
正規メモリマット３０１−０〜３０１−３は、複数のビット線ＢＬと、それに交差するように配列された複数のサブワード線ＳＷＬと、上記ビット線ＢＬと上記サブワード線ＳＷＬとの交差箇所に配置された複数のメモリセルとを含む。上記複数のメモリセルは、そのうちの一つが代表的に示されるように電荷蓄積容量６３０と、この電荷蓄積容量６３０をビット線ＢＬに結合させるためのｎチャネル型ＭＯＳトランジスタ６２９とを含んで成る。ｎチャネル型ＭＯＳトランジスタ６２９は、サブワード線ＳＷＬがハイレベルに駆動されることによって導通されて、電荷蓄積容量６３０を対応するビット線ＢＬに結合させる。
【００３８】
上記正規メモリマット３０１−０〜３０１−３に配置されるセンスアンプ６０８は、対応する正規メモリマットコントローラ１０６−０〜１０６−３からのセンスアンプコントロール信号ＡＰＣＳＢ／ＡＮＣＳＴによって動作制御される。上記センスアンプ６０８で増幅されたメモリセルデータはリードＩ／Ｏへ伝達される。上記センスアンプ６０８は、それを挟むように配置されたメモリマット間で共有され、そのために、シェアード回路６０１，６１４によって、対応するメモリマットが選択的に上記センスアンプ６０８に結合されるようになっている。シェアード回路６０１は、ビット線を断続可能に配置されたｎチャネル型ＭＯＳトランジスタ６０２，６０３を含んで成り、図面上省略されているが、対応する正規メモリマットコントローラ１０６−０〜１０６−３からのシェアード制御信号によって動作制御される。シェアード回路６１４は、ビット線を断続可能に配置されたｎチャネル型ＭＯＳトランジスタ６１５，６１６を含んで成り、対応する正規メモリマットコントローラ１０６−０〜１０６−３からのシェアード制御信号ＡＳＨＲＵＴによって動作制御される。
【００３９】
上記シェアード回路６０１と上記センスアンプ６０８との間には、ビット線ＢＬを高電位側電源ＶＤＤの１／２の電圧（ＶＤＤ／２）でイコライズするためのイコライザ６０４が設けられている。このイコライザ６０４は、特に制限されないが、３個のｎチャネル型ＭＯＳトランジスタ６０５〜６０７が結合されて成る。ｎチャネル型ＭＯＳトランジスタ６０６，６０７は、互いに直列接続され、この直列接続ノードに、高電位側電源ＶＤＤの１／２の電圧（ＶＤＤ／２）が供給される。また、ｎチャネル型ＭＯＳトランジスタ６０５〜６０７のゲート電極には、対応する正規メモリマットコントローラ１０６−０〜１０６−３からのビット線イコライズ信号ＡＢＬＥＱＳＡＴが伝達され、このビット線イコライズ信号ＡＢＬＥＱＳＡＴによって上記ｎチャネル型ＭＯＳトランジスタ６０５〜６０７が導通されてビット線ＢＬのイコライズが行われる。同様に、シェアード回路６１４の近傍には、ビット線ＢＬを高電位側電源ＶＤＤの１／２の電圧（ＶＤＤ／２）でイコライズするためのイコライザ６２０が設けられている。このイコライザ６２０は、特に制限されないが、３個のｎチャネル型ＭＯＳトランジスタ６１７〜６１９が結合されて成る。ｎチャネル型ＭＯＳトランジスタ６１８，６１９は、互いに直列接続され、この直列接続ノードに、高電位側電源ＶＤＤの１／２の電圧（ＶＤＤ／２）が供給される。また、ｎチャネル型ＭＯＳトランジスタ６１７〜６１９のゲート電極には、対応する正規メモリマットコントローラ１０６−０〜１０６−３からのビット線イコライズ信号ＡＢＬＥＱＵＴが伝達され、このビット線イコライズ信号ＡＢＬＥＱＵＴによって上記ｎチャネル型ＭＯＳトランジスタ６１７〜６１９が導通されてビット線ＢＬのイコライズが行われる。
【００４０】
また、上記センスアンプ６０８とは別のセンスアンプに対応するシェアード回路６２１が設けられ、このシェアード回路６２１は、ビット線を断続可能に配置されたｎチャネル型ＭＯＳトランジスタ６２３，６２４を含んで成り、対応する正規メモリマットコントローラ１０６−０〜１０６−３からのシェアード制御信号ＡＳＨＲＤＴによって動作制御される。そして、このシェアード回路６２１の近傍には、ビット線ＢＬを高電位側電源ＶＤＤの１／２の電圧（ＶＤＤ／２）でイコライズするためのイコライザ６２５が設けられている。このイコライザ６２５は、特に制限されないが、３個のｎチャネル型ＭＯＳトランジスタ６２６〜６２８が結合されて成る。ｎチャネル型ＭＯＳトランジスタ６２７，６２８は、互いに直列接続され、この直列接続ノードに、高電位側電源ＶＤＤの１／２の電圧（ＶＤＤ／２）が供給される。また、ｎチャネル型ＭＯＳトランジスタ６２６〜６２８のゲート電極には、対応する正規メモリマットコントローラ１０６−０〜１０６−３からのビット線イコライズ信号ＡＢＬＥＱＤＴが伝達され、このビット線イコライズ信号ＡＢＬＥＱＤＴによって上記ｎチャネル型ＭＯＳトランジスタ６１７〜６１９が導通されてビット線ＢＬのイコライズが行われる。
【００４１】
上記センスアンプ６０８の近傍にはライトアンプ６０９が配置され、ライトＩ／Ｏを介して伝達された書き込みデータは、このライトアンプ６０９で選択されてからビット線ＢＬに伝達される。ライトアンプ６０９は、特に制限されないが、４個のｎチャネル型ＭＯＳトランジスタ６１０〜６１３が結合されて成る。ｎチャネル型ＭＯＳトランジスタ６１０，６１２は、カラム選択信号ＹＳによって動作制御され、ｎチャネル型ＭＯＳトランジスタ６１１，６１３は、ライトアンプ制御信号ＷＳによって動作制御される。
【００４２】
冗長メモリマット３０２は、上記正規メモリマット３０１−０〜３０１−３よりも規模が小さいものの、基本的には正規メモリマット３０１−０〜３０１−３と同様に、複数のビット線ＢＬＲと、それに交差するように配列された複数のサブワード線ＳＷＬＲと、上記ビット線ＢＬＲと上記サブワード線ＳＷＬＲとの交差箇所に配置された複数のメモリセルとを含んで成る。上記複数のメモリセルは、そのうちの一つが代表的に示されるように電荷蓄積容量６４１と、この電荷蓄積容量６４１をビット線ＢＬＲに結合させるためのｎチャネル型ＭＯＳトランジスタ６４２とを含んで成る。ｎチャネル型ＭＯＳトランジスタ６４２は、サブワード線ＳＷＬがハイレベルに駆動されることによって導通されて、電荷蓄積容量６４１を対応するビット線ＢＬＲに結合させる。
【００４３】
上記冗長メモリマット３０２に配置されるセンスアンプ６３５は、冗長メモリマットコントローラ４０２からのセンスアンプコントロール信号ＡＰＣＳＲＢ／ＡＮＣＳＲＴによって動作制御される。上記センスアンプ６３５で増幅されたメモリセルデータはリードＩ／Ｏへ伝達される。
【００４４】
上記センスアンプ６３５の近傍には、ビット線ＢＬを高電位側電源ＶＤＤの１／２の電圧（ＶＤＤ／２）でイコライズするためのイコライザ６３１が設けられている。このイコライザ６３１は、特に制限されないが、３個のｎチャネル型ＭＯＳトランジスタ６３２〜６３４が結合されて成る。ｎチャネル型ＭＯＳトランジスタ６３３，６３４は、互いに直列接続され、この直列接続ノードに、高電位側電源ＶＤＤの１／２の電圧（ＶＤＤ／２）が供給される。また、ｎチャネル型ＭＯＳトランジスタ６３２〜６３４のゲート電極には、対応する冗長メモリマットコントローラ４０２からのビット線イコライズ信号ＡＢＬＥＱＳＡＲＴが伝達され、このビット線イコライズ信号ＡＢＬＥＱＳＡＲＴによって上記ｎチャネル型ＭＯＳトランジスタ６３２〜６３４が導通されてビット線ＢＬのイコライズが行われる。
【００４５】
また、上記センスアンプ６３５の近傍には、ライトアンプ６３６が配置され、ライトＩ／Ｏを介して伝達された書き込みデータは、このライトアンプ６３６で選択されてからビット線ＢＬに伝達される。ライトアンプ６３６は、特に制限されないが、４個のｎチャネル型ＭＯＳトランジスタ６３７〜６４０が結合されて成る。ｎチャネル型ＭＯＳトランジスタ６３７，６３９は、カラム選択信号ＹＳによって動作制御され、ｎチャネル型ＭＯＳトランジスタ６３８，６４０は、ライトアンプ制御信号ＷＳによって動作制御される。
【００４６】
ここで、上記冗長メモリマット３０２においては、上記正規メモリマット３０１−０〜３０１−３とは異なり、複数のメモリマット間でセンスアンプ６３５が共有されないため、上記正規メモリマット３０１−０〜３０１−３におけるシェアード回路６０１，６１４，６２１に相当するものは存在しない。
【００４７】
図８には、上記正規メモリマットコントローラ１０６−０における構成例が示される。尚、他の正規メモリマットコントローラ１０６−１〜１０６−３も同様に構成される。
【００４８】
正規メモリマットコントローラ１０６−０は、特に制限されないが、図８に示されるように、アレイ制御のためのアレイコントロール回路ＡＣ、ＦＸドライブのためのＦＸドライバＦＸＤ、メインワード線をドライブのためのメインワードドライバＭＷＤ、サブワード線をドライブするためのサブワードドライバＳＷＤを含んで成る。
【００４９】
アレイコントロール回路ＡＣは、プリデコーダ１０２からのマット選択信号ＭＳＢ０〜３及びその他の制御信号Ｒ１Ｂ，Ｒ２Ｂ，冗長センスアンプイネーブル信号ＲＳＡＥＢに基づいて、ビット線イコライズ信号ＡＢＬＥＱＢ、シェアードコントロール信号ＡＳＨＲＢ、ワード線プリチャージ信号ＷＰＨＭＷＴ、ＷＰＨＦＸＴ、サブワード線起動信号ＡＸＤＧＢ、センスアンプコントロール信号ＡＰＣＳＢ／ＡＮＣＳＴなどの各種制御信号を生成することにより、上記ＦＸドライバＦＸＤ、メインワードドライバＭＷＤ、サブワードドライバＳＷＤなど、正規メモリマット１０６−０における各部の動作を制御する。
【００５０】
ＦＸドライバＦＸＤは、上記プリデコーダ１０２の出力信号ＡＸ００〜ＡＸ０３、ＡＸ２０，ＡＸ２１に基づいて駆動信号ＦＸ０Ｂ〜ＦＸ７Ｂを形成するための８個のＦＸドライブ回路を含む。８個のＦＸドライブ回路は互いに同一構成とされ、そのうちの一つについての構成が代表的に示されるように、ｐチャネル型ＭＯＳトランジスタ８１，８２，８５と、ｎチャネル型ＭＯＳトランジスタ８６と、インバータ８３とが結合されて成る。上記ｐチャネル型ＭＯＳトランジスタ８１のゲート電極には、ワード線プリチャージ信号ＷＰＨＦＸＴが伝達される。そして、上記８個のＦＸドライブ回路を動作制御するためのｎチャネル型ＭＯＳトランジスタ８４，８７，８８及びｐチャネル型ＭＯＳトランジスタ８９〜９１が設けられる。ｎチャネル型ＭＯＳトランジスタ８７，８８のソース電極にはサブワード線起動信号ＡＸＤＧＢが伝達され、ｎチャネル型ＭＯＳトランジスタ８９〜９１のゲート電極にはワード線プリチャージ信号ＷＰＨＦＸＢが伝達される。
【００５１】
メインワードドライバＭＷＤは、上記プリデコーダ１０２の出力信号ＡＸ３０〜ＡＸ３７、ＡＸ６０〜ＡＸ６３に基づいてメインワード線ＭＷＬ０Ｂ〜ＭＷＬ３１Ｂのの駆動信号を形成するための複数のメインワードドライブ回路を含む。メインワード線の駆動信号ＭＷＬ０Ｂ〜ＭＷＬ３１Ｂを形成するための複数のメインワードドライブ回路は互いに同一構成とされ、そのうちの一つについての構成が代表的に示されるように、ｐチャネル型ＭＯＳトランジスタ１２１，１２２，１２３と、ｎチャネル型ＭＯＳトランジスタ１２４，１２６と、インバータ１２７とが結合されて成る。また、プリデコーダ１０２から伝達された信号ＡＸ３０〜ＡＸ３７に対応するｎチャネル型ＭＯＳトランジスタ１２４および信号ＡＸ６０〜ＡＸ６３に対応するｎチャネル型ＭＯＳトランジスタ１２５が設けられ、このｎチャネル型ＭＯＳトランジスタ１２５のソース電極にサブワード線起動信号ＡＸＤＧＢが伝達されることにより、サブワード線起動信号ＡＸＤＧＢがローレベルにされた状態で、メインワード線ＭＷＬの選択駆動が可能とされ、それによって当該メインワード線ＭＷＬの下位に位置するサブワード線ＳＷＬの駆動が可能とされる。メインワード線ＭＷＬ０Ｂ〜ＭＷＬ３１Ｂの端部はサブワードドライバＳＷＤに結合される。
【００５２】
サブワードドライバＳＷＤは、上記ＦＸドライバＦＸＤからの制御信号ＦＸ０Ｂ〜ＦＸ７Ｂと、上記メインワードドライバＭＷＤからのメインワード駆動信号ＭＷＬ０Ｂ〜ＭＷＬ３１Ｂとに基づいてサブワード線ＳＷＬを駆動するための複数のサブワードドライブ回路を含む。一本のサブワード線に対応するサブワードドライブ回路は、ｐチャネル型ＭＯＳトランジスタ９２，９４、ｎチャネル型ＭＯＳトランジスタ９３，９５，９６とが結合されて成る。ＭＯＳトランジスタ９２，９３、９６のゲート電極に、上記ＦＸドライバＦＸＤの出力信号ＦＸ１Ｂが伝達され、その反転信号がＭＯＳトランジスタ９４のソース電極に伝達される。ＭＯＳトランジスタ９４，９５のゲート電極に上記メインワード線ＭＷＬ０Ｂの信号が伝達され、このＭＯＳトランジスタ９４，９５の直列接続ノードからサブワード線ＳＷＬの駆動信号が得られる。
【００５３】
図９には、冗長メモリマットコントローラ４０２の構成例が示される。
【００５４】
冗長メモリマットコントローラ４０２は、基本的には正規メモリマット３０１−０〜３０１−３に対応する回路と同様に、アレイ制御のためのアレイコントロール回路ＡＣ、ＦＸドライブのためのＦＸドライバＦＸＤ、メインワード線をドライブするためのメインワードドライバＭＷＤ、サブワード線をドライブするためのサブワードドライバを含んで成る。しかし、冗長メモリマットコントローラ４０２では、アレイコントロール回路ＡＣにおいて、排他非活性化信号ＲＸＲＨＩＴＲＴや冗長メモリマット活性化信号ＲＭＡＣＴＢが伝達される点、メインワードドライバＭＷＤにおいてＲＨＩＴＲ０〜ＲＨＩＴＲ７、又はＡＸ３０〜ＡＸ３７がデコードされる点、及び冗長エリアテストモード切り換え信号ＴＲＡＴＸＴが取り込まれる点が大きく異なる。また、本例の冗長メモリマット３０２においては、図２に示されるように、複数のメモリマット間でセンスアンプ６３５が共有されないため、シェアード回路が不要であり、アレイコントロール回路ＡＣにおいては、上記シェアード回路の制御信号（図８におけるＡＳＨＲＢに相当する信号）は生成されない。
【００５５】
冗長メモリマットコントローラ４０２に含まれるメインワードドライバＭＷＤは、上記プリデコーダ１０２の出力信号ＡＸ３０〜ＡＸ３７及び上記冗長アドレス比較回路１０３の出力信号ＲＨＩＴＲ０〜７に基づいて冗長メインワード線ＲＭＷＬ０Ｂ〜ＲＭＷＬ７Ｂの駆動信号を形成するための複数の冗長メインワードドライブ回路を含む。複数の冗長メインワードドライブ回路は互いに同一構成とされる。そのうちの一つにつての構成が代表的に示されるように、ｐチャネル型ＭＯＳトランジスタ１３１，１３２，１３３と、ｎチャネル型ＭＯＳトランジスタ１３４，１３６，１３８と、インバータ１３７とが結合されて成る。ｐチャネル型ＭＯＳトランジスタ１３１のゲート電極にはワード線プリチャージ信号ＷＰＨＭＷＲＴが伝達され、ｎチャネル型ＭＯＳトランジスタ１３４のゲート電極にはＲＨＩＴＲ０が伝達され、ｎチャネル型ＭＯＳトランジスタ１３８のゲート電極にはＡＸ３０が伝達される。また、冗長エリアテストモード切り換え信号ＴＲＡＴＸＴはインバータ１３９を介してｎチャネル型ＭＯＳトランジスタ１４１のゲート電極伝達され、さらに後段のインバータ１４０を介してｎチャネル型ＭＯＳトランジスタ１４２のゲート電極に伝達されることにより、上記ｎチャネル型ＭＯＳトランジスタ１３４，１３８が選択的に活性化される。
【００５６】
尚、ＦＸドライバＦＸＤやサブワードドライバＳＷＤは、図８に示されるのと同様に構成されるため、その詳細な説明を省略する。
【００５７】
図１０には、図８におけるアレイコントロール回路ＡＣの構成例が示される。
【００５８】
正規メモリマット３０１−０〜３０１−３に対応するアレイコントロール回路ＡＣは、図１０に示されるように、サブワード起動コントロール回路１１１、センスアンプ及びビット線イコライズコントロール回路１１２、シェアード及びビット線イコライズコントロール回路１１３−１，１１３−２、ワードプリチャージコントロール回路１１４を含んで成る。
【００５９】
サブワード起動コントロール回路１１１は、ノアゲートＮＲ１，ＮＲ２、信号遅延のためのディレイ回路ＤＬＹ、アンドゲートＡＮ１、インバータＩＶ１，ＩＶ２、ｎチャネル型ＭＯＳトランジスタＱ１が結合されて成り、制御信号ＤＦＴ、メインヒット信号ＲＸＲＨＩＴＢ、マット選択信号ＭＳＢ、制御信号Ｒ１Ｂの論理演算によりサブワード線起動信号ＡＸＤＧＢを生成する。
【００６０】
センスアンプ及びビット線イコライズコントロール回路１１２は、インバータＩＶ３〜ＩＶ１８、ナンドゲートＮＡ２、ノアゲートＮＲ３、及び信号遅延のためのディレイ回路ＤＬＹが結合されて成り、マット選択信号ＭＳＢ、センスアンプイネーブル信号ＲＳＡＥＢ、メインヒット信号ＲＸＲＨＩＴＢの論理演算によりセンスアンプコントロール信号ＡＰＣＳＢ，ＡＮＣＳＴを生成する。
【００６１】
シェアード及びビット線イコライズコントロール回路１１３−１は、インバータＩＶ１９〜ＩＶ２６、ナンドゲートＮＡ３、ノアゲートＮＲ５、レベルシフト回路ＬＶＳＦＴが結合されて成り、マット選択信号ＭＳＢ、プデコード信号ＲＡＸＴ６２，ＲＡＸＴ６３、メインヒット信号ＲＸＲＨＩＴＢの論理演算によりシェアードコントロール信号ＡＳＨＲＢ、ビット線イコライズ制御信号ＡＶＬＥＱＢを生成する。
【００６２】
シェアード及びビット線イコライズコントロール回路１１３−２は、インバータＩＶ２７〜ＩＶ３４、ナンドゲートＮＡ５、ノアゲートＮＲ６、レベル変換のためのレベルシフト回路ＬＶＬＳＦＴが結合されて成り、マット選択信号ＭＳＢ、プデコード信号ＲＡＸＴ６０，ＲＡＸＴ６１、メインヒット信号ＲＸＲＨＩＴＢの論理演算によりシェアードコントロール信号ＡＳＨＲＢ、ビット線イコライズ制御信号ＡＶＬＥＱＢを生成する。
【００６３】
ワードプリチャージコントロール回路１１４は、インバータＩＶ３５〜ＩＶ４１、アンドゲートＡＮ２、ノアゲートＮＲ７レベルシフト回路ＬＶＬＳＦＴが結合されて成り、ＤＦＴ、ＭＳＢ、Ｒ２Ｂの論理演算によりワード線プリチャージ信号ＷＰＨＭＷＴ、ＷＰＨＦＸＴを生成する。
【００６４】
図１１には、図９におけるアレイコントロール回路ＡＣの構成例が示される。
【００６５】
冗長メモリマット３０２に対応するアレイコントロール回路ＡＣは、図１１に示されるように、サブワード起動コントロール回路２１１、センスアンプ及びビット線イコライズコントロール回路２１２、ワードプリチャージコントロール回路２１４を含んで成る。尚、冗長メモリマット３０２に対応するアレイコントロール回路ＡＣには、図１０に示されるシェアード及びビット線イコライズコントロール回路１１３−１，１１３−２に相当するものは設けられていない。
【００６６】
サブワード起動コントロール回路２１１は、インバータＩＶ４２〜４５、ナンドゲートＮＡ７〜ＮＡ９、ディレイ回路ＤＬＹ、ｎチャネル型ＭＯＳトランジスタＱ２が結合されて成り、ＲＭＡＣＴＢ、ＲＸＲＨＩＴＲＴ、Ｒ１Ｂ、ＤＦＴの論理演算によりＦＸドライバ制御信号ＡＸＤＧＲＢを生成する。
【００６７】
センスアンプ及びビット線イコライズコントロール回路２１２は、インバータＩＶ４６〜ＩＶ６１、ナンドゲートＮＡ９、ノアゲートＮＲ８、ディレイ回路ＤＬＹが結合されて成り、冗長メモリマット活性化信号ＲＭＡＣＴＢ、センスアンプイネーブル信号ＲＳＡＥＢ、メインヒット信号ＲＸＲＨＩＴＢの論理演算によりセンスアンプコントロール信号ＡＰＣＳＲＢ、ＡＮＣＳＲＴ、ビット線イコライズ信号ＡＢＬＥＱＲＢを生成する。
【００６８】
ワードプリチャージコントロール回路２１４は、インバータＩＶ６２〜ＩＶ６８、アンドゲートＡＮ３、ノアゲートＮＲ９、レベルシフト回路ＬＶＬＳＦＴが結合されて成り、ＤＦＴ、ＲＭＡＣＴＢ、Ｒ２Ｂの論理演算により、ワード線プリチャージ信号ＷＰＨＭＷＲＴ、ＷＰＨＦＸＲＴを生成する。
【００６９】
図１２には、図１に示される冗長アドレス比較回路１０３の詳細な構成例が示される。
【００７０】
冗長アドレス比較回路１０３は、図１２に示されるように、冗長アドレス情報を保持可能なヒューズラッチ回路１０３−１、上記アドレスバッファ１０１を介して入力されたロウアドレス信号と上記ヒューズラッチ回路１０３−１に格納されている冗長アドレス情報との比較を行う冗長アドレス比較部１０３−２、この冗長アドレス比較部１０３−２での比較結果に基づいて冗長ヒット判定を行う冗長ヒット判定回路１０３−３、この冗長アドレス比較経路のプリチャージを行うための冗長アドレス比較プリチャージ回路１０３−４、上記冗長ヒット判定回路１０３−３の出力信号を集約するための冗長ヒット判定集約回路１０３−５を含む。
【００７１】
図１３には、上記ヒューズラッチ回路１０３−１の詳細な構成例が上記アドレスバッファ１０１との関係で示される。
【００７２】
アドレスバッファ１０１は、１０ビット構成のロウアドレス信号ＲＡＤＤａ（ａ＝０〜９）に対応して配置された複数のアドレスバッファ回路を含む。図１３には、上記複数のアドレスバッファ回路における一つの回路構成が代表的に示される。
【００７３】
図１３に示されるアドレスバッファ回路は、入力されたロウアドレス信号ＲＡＤＤａをラッチするためのアドレスラッチ部１３４０と、このアドレスラッチ部１３４０の出力信号を後段回路へ伝達するための出力部１３６０と、上記アドレスラッチ回路１３４０や上記出力部１３６０の動作タイミングを制御するための動作タイミング制御部１３５０とを含む。
【００７４】
上記アドレスラッチ部１３４０は、トライステートバッファ１３１６，１３１７と、インバータ１３１８とが結合されて成る。トライステートバッファ１３１６，１３１７の動作は上記動作タイミング制御部１３５０によって制御される。
【００７５】
上記出力部１３６０は、インバータ１３１９，１３２０、１３２１，１３２２，１３２４，１３２６、ノアゲート１３２３，１３２５を含んで成る。インバータ１３２０から出力信号ＲＢＸＴａが得られる。インバータ１３２２から出力信号ＲＢＸＢａが得られる。この出力信号ＲＢＸＴａ，ＲＢＸＢａは、上記プリデコーダ１０２へ伝達される。また、インバータ１３２４から出力信号ＲＢＸＲＴａが得られ、インバータ１３２６から出力信号ＲＢＸＲＢａが得られる。この出力信号ＲＢＸＲＴａ，ＲＢＸＲＢａは、後述するヒューズラッチ回路１０３−１の出力信号ＲＦＳｍｎＢａ（ｍ＝０〜７，ｎ＝Ｔ／Ｂ，ａ＝０〜９）と共に冗長アドレス比較部１０３−２へ伝達される。尚、信号名における添え字「Ｔ」は正転、「Ｂ」は反転を示す。
【００７６】
動作タイミング制御部１３５０は、内部ＲＡＳ信号（ロウアクティブ信号）ＰＩＲＡＳＴを取り込むインバータ１３１１、このインバータ１３１１の出力信号とロウリセット信号Ｒ３Ｂとのナンド論理を得るナンドゲート１３１２、このナンドゲート１３１２の出力に基づいて上記トライステートバッファ１３１６，１３１７の動作を制御するためのインバータ１３１３，１３１４、上記ナンドゲート１３１２の出力信号に基づいて上記出力部１３６０の動作を制御するためのインバータ１３１５とを含む。
【００７７】
上記ヒューズラッチ回路１０３−１は、特に制限されないが、８個のヒューズラッチ部を含んで成り、図１３にはそのうちの一つが代表的に示される。一つのヒューズラッチ部は、ヒューズ１３０５と、ｎチャネル型ＭＯＳトランジスタ１３０１〜１３０４、インバータ１３０６，１３０７を含んで成る。上記ヒューズ１３０５と、ｎチャネル型ＭＯＳトランジスタ１３０１〜１３０３は互いに直列接続される。ヒューズ１３０５は高電位側電源ＶＤＤに結合される。このヒューズ１３０５は、図１９や図２０に示されるレーザヒューズ１９７の一部とされる。ｎチャネル型ＭＯＳトランジスタ１３０１のゲート電極にはセット信号ＳＥＴが伝達され、このセット信号ＳＥＴがハイレベルの期間にこのヒューズラッチ回路１０３−１の冗長アドレス情報の読み出しが可能とされる。上記ｎチャネル型ＭＯＳトランジスタ１３０２，１３０３は、それらのゲート電極に高電位側電源ＶＤＤが供給されることによって導通される。上記ｎチャネル型ＭＯＳトランジスタ１３０３，１３０４のソース電極は低電位側電源ＶＳＳに結合される。インバータ１３０６，１３０７は互いに直列接続され、インバータ１３０７から出力信号ＲＦＳｍｎＢａが得られる。インバータ１３０６の出力信号がｎチャネル型ＭＯＳトランジスタ１３０４を介してインバータ１３０６の入力端子側にフィードバックされることで、上記出力信号ＲＦＳｍｎＢａの論理を保持するためのラッチ回路が形成される。
【００７８】
上記ヒューズ１３０５の切断の有無により冗長アドレス情報の書き込みが行われる。上記ヒューズ１３０５が切断されていない状態では、インバータ１３０７からの出力信号ＲＦＳｍｎＢａはハイレベルとなる。それに対して、上記ヒューズ１３０５が切断された状態ではインバータ１３０７からの出力信号ＲＦＳｍｎＢａはローレベルとなる。
【００７９】
図１４には、上記冗長アドレス比較部１０３−２の詳細な構成例が示される。
【００８０】
上記冗長アドレス比較部１０３−２は、上記ヒューズラッチ回路１０３−１におけるヒューズラッチ部に対応して形成された８個の比較回路ＣＯＭＰ０〜ＣＯＭＰ７と、上記アドレスバッファ１０１の出力信号ＲＢＸＲＴａ，ＲＢＸＲＢａ（ａ＝０〜９）を取り込むための複数のインバータ９０とを含む。
【００８１】
図面上省略されているが、上記８個の比較回路ＣＯＭＰ０〜ＣＯＭＰ７は互いに同一構成とされる。上記８個の比較回路ＣＯＭＰ０〜ＣＯＭＰ７は、そのうちの一つである比較回路ＣＯＭＰ０が代表的に示されるように、上記アドレスバッファ１０１の出力信号ＲＢＸＲＴａ（ａ＝０〜９），ＲＢＸＲＢａ（ａ＝０〜９）に対応する複数の比較論理５００を含んで成る。上記比較論理５００は、特に制限されないが、４個のｎチャネル型ＭＯＳトランジスタ５０１〜５０４を含んで成る。各比較回路ＣＯＭＰ０〜ＣＯＭＰ７毎に上記複数の比較論理５００のワイアードオアがとられ、その結果が冗長ヒット判定回路１０３−３に伝達される。尚、複数の比較論理５００の中には、ヒューズラッチ回路１０３−１と冗長アドレス比較部との間の配線数の低減を図るため、ｎチャネル型ＭＯＳトランジスタ５０２，５０４のゲート電極間をインバータ５０５で結合するものがある。ｎチャネル型ＭＯＳトランジスタ５０１，５０２は互いに直列接続され、ｎチャネル型ＭＯＳトランジスタ５０３，５０４は互いに直列接続される。上記ｎチャネル型ＭＯＳトランジスタ５０１のゲート電極には、信号ＲＢＸＲＴａ（ａ＝０〜９）が、対応するインバータ９０を介して伝達される。上記ｎチャネル型ＭＯＳトランジスタ５０３のゲート電極には、ＲＢＸＲＢａ（ａ＝０〜９）が、対応するインバータ９０を介して伝達される。上記ｎチャネル型ＭＯＳトランジスタ５０２のゲート電極には、上記ヒューズラッチ回路１０３−１の出力信号ＲＦＳｍＴＢａ（ｍ＝０〜７，ａ＝０〜９）が伝達される。上記ｎチャネル型ＭＯＳトランジスタ５０４のゲート電極には、上記ヒューズラッチ回路１０３−１の出力信号ＲＦＳｍＢＢａ（ｍ＝０〜７，ａ＝０〜９）が伝達される。尚、ＳＷは、冗長アドレス比較部において回路動作に関与する回路規模の変更を可能とするためのスイッチである。
【００８２】
比較回路ＣＯＭＰ０〜ＣＯＭＰ７において、アドレスバッファ１０１から伝達された信号ＲＢＸＲＴａ（ａ＝０〜９），ＲＢＸＲＢａ（ａ＝０〜９）と、ヒューズラッチ回路１０３−１から伝達された信号ＲＦＳｍｎＢａ（ｍ＝０〜７，ｎ＝Ｔ／Ｂ，ａ＝０〜９）との比較が行われ、その比較結果ＲＦＵ００〜ＲＦＵ０７，ＲＦＵ１０〜ＲＦＵ１７が後段の冗長ヒット判定回路１０３−３へ伝達される。
【００８３】
図１２に示されるように、冗長ヒット判定回路１０３−３は、上記冗長アドレス比較部１０３における比較回路ＣＯＭＰ０〜ＣＯＭＰ７に対応して配置された８個の冗長ヒット判定部ＪＵＤ０〜ＪＵＤ７を含む。８個の冗長ヒット判定部ＪＵＤ０〜ＪＵＤ７は、互いに同一構成とされる。例えば８個の冗長ヒット判定部ＪＵＤ０〜ＪＵＤ７のうちの一つである冗長ヒット判定部ＪＵＤ０は、ｐチャネル型ＭＯＳトランジスタ１２０１，１２０３〜１２０５、インバータ１２０６，１２１０，１２１１、ナンドゲート１２０９、ｎチャネル型ＭＯＳトランジスタ１２０７，１２０８を含んで成る。ｐチャネル型ＭＯＳトランジスタ１２０１，１２０５は、冗長アドレス比較経路を高電位側電源ＶＤＤレベルにプリチャージするために設けられ、冗長アドレス比較プリチャージ制御回路１０３−４からのプリチャージ制御信号ＲＸＲＰＴを取り込むインバータ１２０６の出力信号によって動作制御される。ｐチャネル型ＭＯＳトランジスタ１２０３，１２０４は、ナンドゲート１２０９の出力状態をラッチするのに設けられている。ナンドゲート１２０９から出力信号ＲＨＩＴ０が得られ、それは冗長ヒット判定集約回路１０３−５へ伝達される。また、ナンドゲート１２０９の後段に配置されたインバータ１２１０，１２１１を介して出力信号ＲＨＩＴＲ０が得られ、この信号ＲＨＩＴＲ０は、図１に示されるようにセレクタ１０５を介して冗長メモリマットコントローラ４０２へ伝達される。尚、冗長エリアスキップモード信号ＴＲＳＫＴがハイレベルの場合、冗長ヒット判定がスキップされる。
【００８４】
冗長アドレス比較プリチャージ制御回路１０３−４は、内部ＲＡＳ信号（ロウアクティブ信号）ＩＲＡＳＴを取り込むインバータ１２１３、このインバータ１２１３の出力信号とロウリセット信号Ｒ３Ｂとのナンド論理を得るためのナンドゲート１２１４、このナンドゲート１２１４の出力信号を反転することによりプリチャージ制御信号ＲＸＲＰＴを得るためのインバータ１２１５を含んで成る。
【００８５】
図１５には、上記冗長ヒット判定集約回路１０３−５の構成例が示される。
【００８６】
冗長ヒット判定集約回路１０３−５は、３入力ナンドゲート１５１，１５２，２入力ナンドゲート１５３，１５５、３入力ノアゲート１５４、及びインバータ１５６，１５７を含んで成る。上記３入力ナンドゲート１５１は、上記冗長ヒット判定回路１０３−３からのローカルヒット信号ＲＨＩＴ０〜ＲＨＩＴ３についてのナンド論理を得る。上記３入力ナンドゲート１５２は、上記冗長ヒット判定回路１０３−３からのローカルヒット信号ＲＨＩＴ３〜ＲＨＩＴ５についてのナンド論理を得る。上記２入力ナンドゲート１５３は、上記冗長ヒット判定回路１０３−３からのローカルヒット信号ＲＨＩＴ６，ＲＨＩＴ７のナンド論理を得る。そして、上記ナンドゲート１５１，１５２，１５３の出力信号は後段に配置されたノアゲート１５４によって集約され、後段のナンドゲート１５５の伝達される。このナンドゲート１５５では、冗長エリア強制選択モード信号ＴＲＡＴＸＴを取り込むインバータ１５７の出力信号と上記ノアゲート１５４の出力信号とのナンド論理が得られ、その出力信号が後段のインバータ１５６を介して出力される。このインバータ１５６の出力信号がメインヒット信号ＲＸＲＨＩＴＢとして、図１に示される正規メモリマットコントローラ１０６−０〜１０６−３およびカラム選択回路１０７に伝達され、また、インバータ１０４を介して冗長メモリマットコントローラ４０２へ伝達される。
【００８７】
次に、上記構成の作用について説明する。
【００８８】
図１６には、ＤＲＡＭマクロセル２００のミスヒット時におけるロウ系の動作タイミングが示され、図１７には、上記ＤＲＡＭマクロセル２００のヒット時におけるロウ系の動作タイミングが示される。ＤＲＡＭマクロセル２００は、例えばクロック信号ＣＬＫ＿Ｎの波形立ち下がりに同期してロウアドレスストローブ信号ＲＡＳ＿Ｎがローレベルにアサートされた期間にロウアドレス信号の取り込みが行われるなど、クロック信号ＣＬＫ＿Ｎに同期動作される。尚、クロック信号ＣＬＫ＿Ｎの波形立ち下がりに同期してカラムアドレスストローブ信号がローレベルにアサートされた期間にカラムアドレスストローブ信号にカラムアドレスの取り込みが行われるが、カラム系の信号については省略されている。
【００８９】
欠陥救済は、メインワード線ＭＷＬ単位で行われているものとする。つまり、入力されたアドレス信号と冗長アドレス情報との比較結果に基づいて、正規メモリマットにおける欠陥部が、メインワード線ＭＷＬ単位で冗長メモリセルアレイに置換されることで救済される。この救済の単位を「救済セット」という。特定の救済セットにおいて、入力されたアドレス信号と冗長アドレス情報とが一致（冗長ヒット）した場合、冗長メモリマット３０２において、その救済セットに対応したメインワードドライバＭＷＤ（ＲＭＷＬｎＢ／ｎ＝０〜７）とＦＸドライバＦＸＤ（ＦＸｎＢ／ｎ＝０〜７）がそれぞれ選択され、冗長メモリマット３０２内のサブワード線ＳＷＬが活性化される。
【００９０】
一方、正規メモリマット３０１−０〜３０１−３におけるサブワード線ＳＷＬは、メインワードドライバＭＷＤ及びＦＸドライバＦＸＤが非選択状態とされることで非活性化される。
【００９１】
このような制御は、正規メモリマットコントローラ１０６−０〜１０６−３及び冗長メモリマットコントローラ４０２におけるアレイコントロール回路ＡＣによって排他的に行われる。
【００９２】
すなわち、メインヒット信号ＲＸＲＨＩＴＢがハイレベル（ミスヒット）の場合、正規メモリマットコントローラ１０６−０〜１０６−３におけるアレイコントロール回路ＡＣは、図１６に示されるように、ビット線イコライズ信号ＡＢＬＥＱＢをハイレベルにすることでビット線イコライズ解除を指示し、シェアードコントロール信号ＡＳＨＲＴをハイレベル（ＡＳＨＲＢをローレベル）にすることでメモリマットとそれにに対応するセンスアンプとを結合させ、ワード線プリチャージ信号ＷＰＨＭＷＴ，ＷＰＨＦＸＴをローレベルにすることで対応するワード線のプリチャージを解除し、サブワード線起動信号ＡＸＤＧＢをローレベルにすることで、サブワード線の駆動を可能にし、センスアンプコントロール信号ＡＰＣＳＢ／ＡＮＣＳＴを活性化させる。メインヒット信号ＲＸＲＨＩＴＢがハイレベル（ミスヒット）の場合には、排他非活性化信号ＲＸＲＨＩＴＲＴはローレベルとされることから、冗長メモリマットコントローラ４０２におけるアレイコントロール回路ＡＣは、ビット線イコライズ信号ＡＢＬＥＱＲＢをローレベルに固定し（スタンバイ状態）、ワード線プリチャージ信号ＷＰＨＭＷＲＴ，ＷＰＨＦＸＲＴをハイレベルにすることでワード線プリチャージを指示し、ＦＸドライバ制御信号ＡＸＤＧＲＢをハイレベルに固定し（非活性状態）、センスアンプコントロール信号ＡＰＣＳＲＢ／ＡＮＣＳＲＴを非活性状態にすることで、冗長メモリマット３０２での電流消費を抑える。
【００９３】
これに対して、メインヒット信号ＲＸＲＨＩＴＢがローレベル（ヒット）の場合、正規メモリマットコントローラ１０６−０〜１０６−３におけるアレイコントロール回路ＡＣは、図１７に示されるように、ビット線イコライズ信号ＡＢＬＥＱＢをローレベルに固定し（スタンバイ状態）、シェアードコントロール信号ＡＳＨＲＴをローレベル（ＡＳＨＲＢをハイレベル）に固定し（非活性状態）、ワード線プリチャージ信号ＷＰＨＭＷＴ，ＷＰＨＦＸＴをハイレベルにすることで対応するワード線のプリチャージを可能にし、サブワード線起動信号ＡＸＤＧＢをハイレベルに固定し（非活性状態）、センスアンプコントロール信号ＡＰＣＳＢ／ＡＮＣＳＴを非活性状態にさせることで、正規メモリマット３０１−０〜３０１−３での電流消費を抑える。メインヒット信号ＲＸＲＨＩＴＢがローレベル（ヒット）の場合には、排他非活性化信号ＲＸＲＨＩＴＲＴはハイレベルとされることから、冗長メモリマットコントローラ４０２におけるアレイコントロール回路ＡＣは、ビット線イコライズ信号ＡＢＬＥＱＲＢをハイレベルにすることでビット線のイコライズを解除し、ワード線プリチャージ信号ＷＰＨＭＷＲＴ，ＷＰＨＦＸＲＴをローレベルにすることでワード線プリチャージを解除し、ＦＸドライバ制御信号ＡＸＤＧＲＢをローレベルにすることで、ＦＸドライバを動作させ、センスアンプコントロール信号ＡＰＣＳＲＢ／ＡＮＣＳＲＴを活性状態にすることで、冗長メモリマット３０２からのデータ読み出し及び冗長メモリマット３０２へのデータ書き込みが可能とされる。
【００９４】
このように、メインヒット信号ＲＸＲＨＩＴＢがハイレベル（ミスヒット）の場合には、正規メモリマットコントローラ１０６−０〜１０６−３におけるアレイコントロール回路ＡＣの制御によって、正規メモリマット３０１−０〜３０１−３の各部が活性化されることで、正規メモリマット３０１−０〜３０１−３へのデータ書き込みや当該正規メモリマット３０１−０〜３０１−３からのデータ読み出しが可能とされ、その場合において、排他非活性化信号ＲＸＲＨＩＴＲＴがローレベルとされ、冗長メモリマット３０２の各部が非活性状態とされることで、冗長メモリマット３０２での電流消費が抑えられる。
【００９５】
また、メインヒット信号ＲＸＲＨＩＴＢがローレベル（ヒット）の場合には、正規メモリマットコントローラ１０６−０〜１０６−３におけるアレイコントロール回路ＡＣの制御によって、正規メモリマット３０１−０〜３０１−３の各部が非活性化されることで電流消費が抑えられ、その場合において、排他非活性化信号ＲＸＲＨＩＴＲＴがハイレベルとされ、冗長メモリマット３０２の各部が活性状態とされることで、冗長メモリマット３０２からのデータ読み出しや、冗長メモリマットへのデータ書き込みが可能とされる。
【００９６】
上記の例によれば、以下の作用効果を得ることができる。
【００９７】
（１）ロウアドレス信号をプリデコーダ１０２でプリデコードすることで得られたメモリマット選択信号ＭＳＢ０〜３によって正規メモリマット３０１−０〜３０１−３のうちの何れかが選択されるとき、冗長メモリマット活性化信号ＲＭＡＣＴＢにより、上記マット選択信号ＭＳＢ０〜３によるマット選択に同期して冗長メモリマット３０２が活性化される。そして、冗長アドレス比較回路においては、上記マット選択に並行して、入力されたロウアドレス信号と冗長アドレス情報との比較が行われ、このアドレス比較においてミスヒットの場合には、カラム選択回路１０７により上記選択メモリマットにおけるビット線が選択され、上記アドレス比較においてヒットした場合には、カラム選択回路１０７により上記冗長メモリマット３０２におけるビット線が選択されるようになっているため、高速動作が可能とされる。
【００９８】
（２）冗長アドレス比較部１０３−２は、救済セットに対応して配置された複数の比較回路ＣＯＭＰ０〜ＣＯＭＰ７を有し、この比較回路ＣＯＭＰ０〜ＣＯＭＰ７での比較結果に基づいて欠陥救済が行われるようになっているため、例えば図３に示されるように、冗長メモリマット３０２を複数のサブワード線に対応するメインワードドライバ（ＭＷＤ）単位を救済アドレス比較回路１セット当たりの救済単位とし、それぞれの救済セットがすべての正規メモリマット３０１における全てのサブワード線に対応可能とされ、メインワード単位での置換が可能とされる。ここで、図４に示されるように、使用される冗長メモリマットが、正規メモリマットと同一アドレス構成（フルマット）とされる場合には、救済先衝突（データ競合）により、複数マットで同一アドレス救済が物理的に不可能とされることから、冗長メモリマット分の面積オーバーヘッドが大きくなる上、救済先衝突により救済効率の向上が阻害されるが、上記のように冗長メモリマットにおける上記救済単位に対応して比較回路ＣＯＭＰ０〜ＣＯＭＰ７が配置され、個々の比較回路において、入力されたアドレス信号と予め設定された冗長アドレス情報との比較が可能とされることにより、それぞれの救済セットがすべての正規メモリマット３０１における全てのサブワード線に対応可能とされるため、欠陥救済におけるデータ競合を回避することができる。
【００９９】
（３）正規メモリマットコントローラ１０６−０〜１０６−３、及び冗長メモリマットコントローラ４０２においては、カラム選択回路１０７によってビット線が選択されていない方のメモリマットを非活性化するようにしているため、カラム選択回路１０７によってビット線が選択されていない方のメモリマットにおいて無駄な活性化動作による充放電電流を抑えることができ、それによってＤＲＡＭマクロセル２００での消費電流を低減することができる。
【０１００】
次に、別の構成例について説明する。
【０１０１】
図２４には、上記正規メモリマット３０１−０及び上記冗長メモリマット３０２と、それにおける主要部の構成例が示される。図２４に示される構成で注目すべきは、冗長メモリマット３０２とそれに隣接配置された正規メモリマット３０１−０との間でセンスアンプ（ＳＡ）６３５が共有されている点であり、それを可能とするため、シェアード回路７００，７２０が設けられる。シェアード回路７００は、ｎチャネル型ＭＯＳトランジスタ７１１，７１２を含んで成る。このｎチャネル型ＭＯＳトランジスタ７１１，７１２はシェアード制御信号ＡＳＨＲＵＴによって動作制御される。シェアード回路７２０は、ｎチャネル型ＭＯＳトランジスタ７２１，７２２を含んで成る。このｎチャネル型ＭＯＳトランジスタ７２１，７２２はシェアード制御信号ＡＳＨＲＳＲＴによって動作制御される。
【０１０２】
このように冗長メモリマット３０２とそれに隣接配置された正規メモリマット３０１−０との間でセンスアンプ（ＳＡ）６３５が共有されることによってセンスアンプの数を減少させることができるので、その分のチップ占有面積の低減を図ることができる。
【０１０３】
図２５には、図２４に示される構成を採用する場合における正規メモリマットコントローラ１０６−０〜１０６−３内のアレイコントロール回路ＡＣの構成例が示され、図２６には、図２４に示される構成を採用する場合における冗長メモリマットコントローラ４０２内のアレイコントロール回路ＡＣの構成例が示される。図２５に示されるアレイコントロール回路ＡＣは、サブワード起動コントロール回路１１１、センスアンプ及びビット線イコライズコントロール回路１１２、シェアード及びビット線イコライズコントロール回路１１３−１，１１３−２、ワードプリチャージコントロール回路１１４を含んで成り、各回路は、図１０に示される場合と同一構成とされる。それに対して、図２６に示される、冗長メモリマットコントローラ４０２内のアレイコントロール回路ＡＣは、冗長メモリマット３０２とそれに隣接配置された正規メモリマット３０１−０との間でセンスアンプ（ＳＡ）６３５が共有され、シェアード回路７００，７２０が設けられているため、センスアンプ及びビット線イコライズコントロール回路２１２−１，２１２−２、及びシェアード及びビット線イコライズコントロール回路２１３が設けられている点で、図１１に示される場合と大きく異なる。尚、サブワード起動コントロール回路２１１、センスアンプ及びビット線イコライズコントロール回路２１２−１、ワードプリチャージコントロール回路２１４については、図１１に示されるのと同一構成とされる。
【０１０４】
センスアンプ及びビット線イコライズコントロール回路２１２−１は、図１１に示されるセンスアンプ及びビット線イコライズコントロール回路２１２と同一構成とされる。それに対して、センスアンプ及びビット線イコライズコントロール回路２１２−２は、冗長メモリマット３０２と正規メモリマット３０１−０との間でのセンスアンプ（ＳＡ）６３５の共有部の動作制御のために設けられたもので、インバータＩＶ８７〜ＩＶ１０２、ナンドゲートＮＡ１２、ノアゲートＮＲ１２〜ＮＲ１３及びディレイ回路ＤＬＹを含んで成り、冗長メモリマット活性化信号ＲＭＡＣＴＢ、センスアンプイネーブル信号ＲＳＡＥＢ、メインヒット信号ＲＸＲＨＩＴＢ、マット選択信号ＭＳＢの論理演算により、センスアンプコントロール信号ＡＰＣＳＳＢ，ＡＮＣＳＳＴ、ビット線イコライズ信号ＡＢＬＥＱＳＢを生成する。
【０１０５】
また、シェアード及びビット線イコライズコントロール回路２１３は、インバータＩＶ１０３〜ＩＶ１０８、ナンドゲートＮＡ１３、ノアゲートＮＲ１４、ディレイ回路ＤＬＹ、レベルシフト回路ＬＶＬＳＦＴを含み、排他非活性化信号ＲＸＲＨＩＴＲＴ、冗長メモリマット活性化信号ＲＭＡＣＴＢの論理演算によりシェアードコントロール信号ＡＳＨＲＢ、ビット線イコライズ信号ＡＢＬＥＱＢを生成する。
【０１０６】
冗長メモリマット３０２は、任意の正規メモリマット３０１−０〜３０１−３との間でセンスアンプを共有することができる。例えば図２７に示される構成例は、冗長メモリマット３０２と正規メモリマット３０１−１との間でセンスアンプ６３５を共有するようにしている。
【０１０７】
図２８には、上記冗長ヒット判定回路１０３−５の別の構成例が示される。図２８に示される冗長ヒット判定回路１０３−５は、冗長アドレス比較部１０３−２での比較結果ＲＦＵ００〜ＲＦＵ０７，ＲＦＵ１０〜ＲＦＵ１７を直接複合論理で集約することで、メインヒット信号ＲＸＲＨＩＴＢを得るようにしている。上記複合論理は、特に制限されないが、上記冗長アドレス比較部１０３−２での比較結果のオア論理を得るナンドゲート７１，７２，７３と、ナンドゲート７４と、インバータ７５とを含んで成る。
【０１０８】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０９】
例えば、 正規メモリマット３０１−０〜３０１−３及び冗長メモリマット３０２の非活性状態において、ワード線プリチャージ信号ＷＰＨＭＷＴ／ＷＰＨＭＷＲＴ，ＷＰＨＦＸＴ／ＷＰＨＦＸＲＴなどの論理を固定することにより、非活性メモリマットにおける電流消費をさらに低減することができる。
【０１１０】
また、本発明は汎用ＤＲＡＭチップへも適用することができる。
【０１１１】
図２１には、汎用ＤＲＡＭチップのレイアウト例が示される。
【０１１２】
図２１に示される汎用ＤＲＡＭチップ２１０のメモリマットは、ビット線方向に２分割され、ワード線方向に２分割される。分割メモリマットは、正規メモリマット６９と、冗長メモリマット２０とを含む。チップ中央部には、ロウアドレス信号をデコードするためのメインロウデコーダ１１、メインワードドライバ１２、周辺回路及びボンディングパッド１４が形成される。そしてこの周辺回路及びボンディングパッド１４を挟むように上記冗長メモリマット２０が形成される。上記正規メモリマット６９は、部分的に拡大して示されるように、メモリセルアレイ１５、メモリセルアレイ１５を挟むように配置されたセンスアンプ１６やサブワードドライバ１７が配列される。１８は、センスアンプ領域サブワードドライバ領域とのと交差領域である。上記冗長メモリマット２０は、部分的に拡大して示されるように、冗長メモリセルアレイ１５Ｒ、この冗長メモリセルアレイ１５Ｒを挟むように配置されたセンスアンプ１６やサブワードドライバ１７が配列されており、正規メモリマット６９と冗長メモリマットとの間でそれぞれ専用のセンスアンプが用いられる。これに対して図２２に示されるように、冗長メモリセルアレイ１５Ｒと、それに隣接配置された正規メモリセルアレイ１５との間で、センスアンプ１６を共有することができる。このセンスアンプ共有のためには、既述したシェアード技術を用いる。さらに、上記冗長メモリマット２０は、図２３に示されるように、任意の位置に形成することができ、その場合において、冗長メモリセルアレイと、それに隣接する正規メモリセルアレイとの間でセンスアンプを共有することができる。
【０１１３】
一般には、冗長メモリマットの形成領域は、正規メモリマットの形成領域よりも小さくて良いが、これに限定されるものではない。例えば冗長メモリマットの形成領域と正規メモリマットの形成領域との規模が等しくても良い。
【０１１４】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＤＲＡＭに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体記憶装置に適用することができる。
【０１１５】
本発明は、少なくとも複数の正規メモリマットとそれを救済可能な冗長メモリマットを含むことを条件に適用することができる。
【０１１６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【０１１７】
すなわち、マット選択信号によるマット選択に同期して活性化冗長メモリマットが活性化され、マット選択信号によるマット選択に並行して、ロウアドレス信号と上記冗長アドレス記憶部の冗長アドレス情報とが比較され、このアドレス比較結果に応じて、正規メモリマットにおけるビット線又は冗長メモリマットにおけるビット線の何れかが選択されることにより、動作の高速化が達成される。そして、マットコントローラによって、上記冗長アドレス比較部の比較結果に応じて、上記カラム選択回路でビット線が非選択とされるメモリマットを非活性化され、そこでの電流消費を抑えられるため、消費電流の低減化が達成される。
【図面の簡単な説明】
【図１】本発明にかかる半導体記憶装置の一例とされるＤＲＡＭマクロセルにおける主要部の構成例ブロック図である。
【図２】上記ＤＲＡＭマクロセルにおけるメモリマット及び上記冗長メモリマットと、それにおける主要部の構成例回路図である。
【図３】上記ＤＲＡＭマクロセルにおける欠陥救済の説明図である。
【図４】上記ＤＲＡＭマクロセルの比較対象とされるＤＲＡＭマクロセルにおける欠陥救済の説明図である。
【図５】上記ＤＲＡＭマクロセルにおけるマット定義についての説明図である。
【図６】上記ＤＲＡＭマクロセルにおけるマット配置組み合わせ例の説明図である。
【図７】上記ＤＲＡＭマクロセルにおけるマット配置組み合わせ例の説明図である。
【図８】上記ＤＲＡＭマクロセルにおける正規メモリマットコントローラの構成例回路図である。
【図９】上記ＤＲＡＭマクロセルにおける冗長メモリマットコントローラの構成例回路図である。
【図１０】図８における主要部の詳細な構成例回路図である。
【図１１】図８における主要部の詳細な構成例回路図である。
【図１２】上記ＤＲＡＭマクロセルにおける冗長アドレス比較回路の構成例回路図である。
【図１３】上記冗長アドレス比較回路に含まれるヒューズラッチ回路と、それに対応するアドレスバッファとの詳細な構成例回路図である。
【図１４】上記冗長アドレス比較回路に含まれる冗長アドレス比較部の詳細な構成例回路図である。
【図１５】上記冗長アドレス比較回路に含まれる冗長ヒット判定集約回路の構成例回路図である。
【図１６】上記ＤＲＡＭマクロセルのミスヒット時におけるロウ系の動作タイミング図である。
【図１７】上記ＤＲＡＭマクロセルのヒット時におけるロウ系の動作タイミング図である。
【図１８】上記ＤＲＡＭマクロセルが含まれるＤＲＡＭ論理混載ＬＳＩチップの全体的なレイアウト例説明図である。
【図１９】上記ＤＲＡＭマクロセルのレイアウト説明図である。
【図２０】上記ＤＲＡＭマクロセルにおける欠陥救済に使用されるレーザヒューズの構成例説明図である。
【図２１】本発明にかかる半導体記憶装置の別の例である汎用ＤＲＡＭチップのレイアウト説明図である。
【図２２】上記汎用ＤＲＡＭチップのレイアウト説明図である。
【図２３】上記汎用ＤＲＡＭチップのレイアウト説明図である。
【図２４】上記ＤＲＡＭマクロセルにおける正規メモリマット及び冗長メモリマットと、それにおける主要部の別の構成例回路図である。
【図２５】図２４に示される構成を採用する場合の正規メモリマットコントローラ内のアレイコントロール回路の構成例回路図である。
【図２６】図２４に示される構成を採用する場合の冗長メモリマットコントローラ内のアレイコントロール回路の構成例回路図である。
【図２７】上記ＤＲＡＭマクロセルにおける正規メモリマット及び冗長メモリマットと、それにおける主要部の別の構成例回路図である。
【図２８】上記ＤＲＡＭマクロセルにおける上記冗長ヒット判定回路の別の構成例回路図である。
【符号の説明】
１０１ アドレスバッファ
１０２ プリデコーダ
１０３ 冗長アドレス比較回路
１０３−１ ヒューズラッチ回路
１０３−２ 冗長アドレス比較部
１０３−３ 冗長ヒット判定回路
１０３−４ 冗長アドレス比較プリチャージ回路
１０３−５ 冗長ヒット判定集約回路
１０６−０〜１０６−３ 正規メモリマットコントローラ
１０７ カラム選択回路
２００ ＤＲＡＭマクロセル
３０１−０〜３０１−３ 正規メモリマット
３０２ 冗長メモリマット
４０２ 冗長メモリマットコントローラ
５００ 比較論理
ＡＣ アレイコントロール回路
ＦＸＤ ＦＸドライバ
ＭＷＬ メインワード線
ＭＷＤ メインワードドライバ
ＳＷＤ サブワードドライバ
ＳＷＬ サブワード線
ＳＡ センスアンプ
Claims (9)
- ロウアドレス信号に基づいて形成されたマット選択信号によって選択可能な複数の正規メモリマットと、
上記マット選択信号によるマット選択に同期して活性化され、上記正規メモリマットを所定の救済単位で代替可能な冗長メモリマットと、
上記冗長メモリマットによって救済すべき冗長アドレス情報を記憶可能な冗長アドレス記憶部と、
上記マット選択信号によるマット選択に並行して、上記ロウアドレス信号と上記冗長アドレス記憶部の冗長アドレス情報とを比較可能な冗長アドレス比較手段と、
上記冗長アドレス比較手段の比較結果に応じて、上記正規メモリマットにおけるビット線又は上記冗長メモリマットにおけるビット線の何れかを選択可能なカラム選択回路と、
上記冗長アドレス比較手段の比較結果に応じて、上記カラム選択回路でビット線が非選択とされるメモリマットを非活性化するマットコントローラと、を含むことを特徴とする半導体記憶装置。 - 上記正規メモリマットに対応して配置され、上記正規メモリマットの信号を増幅するための正規メモリマット専用の第１センスアンプと、
上記冗長メモリマットに対応して配置され、上記冗長メモリマットの信号を増幅するための冗長メモリマット専用の第２センスアンプと、を含む請求項１記載の半導体記憶装置。 - 正規メモリマットとそれに隣接配置された上記冗長メモリマットとの間に設けられ、上記正規メモリマットと上記冗長メモリマットとの間で共有される第３センスアンプと、
上記冗長メモリマットの信号と上記正規メモリの信号とを選択的に上記第３センスアンプに伝達可能なシェアード回路と、を含む請求項１又は２記載の半導体記憶装置。 - 上記冗長メモリマットの形成領域は、上記正規メモリマットの形成領域よりも小さくされて成る請求項１乃至３の何れか１項記載の半導体記憶装置。
- ロウアドレス信号の上位ビットに基づいて選択される複数のメインワード線と、上記複数のメインワード線のそれぞれに対応して配置され、上記ロウアドレス信号の下位ビットに基づいて選択される複数のサブワード線とを含み、上記所定の救済単位を上記メインワード線単位とした請求項１乃至４の何れか１項記載の半導体記憶装置。
- 上記冗長アドレス比較手段は、それぞれ上記ロウアドレス信号と上記冗長アドレス記憶部の冗長アドレス情報とを比較するための複数の比較論理と、
上記複数の比較論理のワイアードオア信号を取り込んで、上記ロウアドレス信号と上記冗長アドレス情報とが一致するか否かを判定するための冗長ヒット判定回路と、を含む請求項１乃至５の何れか１項記載の半導体記憶装置。 - 上記冗長ヒット判定回路からの出力信号を集約するための第１冗長ヒット判定集約回路を含み、
上記マットコントローラは、上記第１冗長ヒット判定集約回路の出力信号に基づいて上記カラム選択回路でビット線が非選択とされるメモリマットを非活性化する請求項６記載の半導体記憶装置。 - 上記複数の比較論理の出力信号を集約するための第２冗長ヒット判定集約回路を含み、上記マットコントローラは、上記第２冗長ヒット判定集約回路の出力信号に基づいて上記カラム選択回路でビット線が非選択とされるメモリマットを非活性化する請求項６項記載の半導体記憶装置。
- 上記マットコントローラは、上記正規メモリマットに対応して配置された第１マットコントローラと、上記冗長メモリマットに対応して配置された第２マットコントローラとを含み、
上記第１マットコントローラは、上記冗長アドレス比較回路の比較結果に基づいて、少なくとも、ビット線のイコライズを指示するためのビット線イコライズ信号、上記サブワード線の駆動信号、及び上記センスアンプの動作を指示するためのイネーブル信号の論理を固定することによって上記正規メモリマットの非活性化状態を形成可能な第１アレイコントロール回路を含み、
上記第２マットコントローラは、少なくとも、ビット線のイコライズを指示するためのビット線イコライズ信号、上記サブワード線の駆動信号、及び上記センスアンプの動作を指示するためのイネーブル信号の論理を固定することによって、上記冗長メモリマットの非活性化状態を形成可能な第２アレイコントロール回路を含む請求項５乃至８の何れか１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2003139265A JP2004342260A (ja) | 2003-05-16 | 2003-05-16 | 半導体記憶装置 |
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Publications (1)
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|---|---|
| JP2004342260A true JP2004342260A (ja) | 2004-12-02 |
Family
ID=33528408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003139265A Pending JP2004342260A (ja) | 2003-05-16 | 2003-05-16 | 半導体記憶装置 |
Country Status (1)
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| JP (1) | JP2004342260A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004259338A (ja) * | 2003-02-25 | 2004-09-16 | Hitachi Ltd | 半導体集積回路装置 |
| US8675430B2 (en) | 2010-12-09 | 2014-03-18 | Fujitsu Semiconductor Limited | Semiconductor storage device |
-
2003
- 2003-05-16 JP JP2003139265A patent/JP2004342260A/ja active Pending
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