JP2009157957A - 半導体記憶装置、および冗長領域のリフレッシュ方法 - Google Patents

半導体記憶装置、および冗長領域のリフレッシュ方法 Download PDF

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Abstract

【課題】冗長領域のリフレッシュテスト時において、通常領域のＣＢＲリフレッシュ動作の所定回数ごとに１回、通常領域のＣＢＲリフレッシュと冗長領域のＣＢＲリフレッシュとを同時に行なうことができる、半導体記憶装置を提供する。
【解決手段】メモリセルアレイ１内の通常領域２のリフレッシュを行うためのワード線のアドレスを生成する通常ワードリフレッシュカウンタ５に加えて、冗長ワードリフレッシュカウンタ１１を設ける。この冗長ワードリフレッシュカウンタ１１は、通常ワードリフレッシュカウンタ５で生成されたアドレスデータを基に、通常領域２のＣＢＲリフレッシュ動作の所定回数ごとに、冗長領域３のリフレッシュを行なうためのワード線のアドレスを生成する。この冗長ワードリフレッシュカウンタ１１により生成されたアドレスにより冗長領域３のＣＢＲリフレッシュを行なう。
【選択図】図１

Description

本発明は、メモリセルとして冗長領域を有するＤＲＡＭ(Dynamic Random Access Memory)等の半導体記憶装置に関し、特に、冗長領域のリフレッシュテストにおいて、通常領域のＣＢＲリフレッシュと冗長領域のＣＢＲリフレッシュとを同時に行なうことができるとともに、冗長領域におけるリフレッシュテスト時間を短縮できる、半導体記憶装置、および冗長領域のリフレッシュ方法に関する。
ＤＲＡＭ等の半導体記憶装置においては、所定の周期ごとに保持するデータのリフレッシュ動作を行なうが、このリフレッシュには、ＣＢＲ（ＣＡＳビフォアＲＡＳ）リフレッシュを使用することが多い。
このＣＢＲリフレッシュによるリフレッシュ動作では、ＣＢＲリフレッシュコマンド入力後、リフレッシュアドレスが自動的にチップ内部で決定され、対応するアドレスに応じたワード線がＸ−デコーダにより活性化し、チップ内部で自動的にリフレッシュ動作される。更に、ＣＢＲリフレッシュコマンドの入力毎にリフレッシュアドレスがインクリメントまたはデクリメントされ、順々に異なるワード線が活性化されてリフレッシュ動作が行われる。
一方、「アクティブ（Ａｃｔｉｖｅ）コマンド→プリチャージ（Ｐｒｅｃｈａｒｇｅ）コマンド」によるリフレッシュ動作もある。このリフレッシュ動作では、メモリセルアレイに対するアクティブコマンド入力と共に、リフレッシュアドレスをデバイスに入力する。そして、一定期間（ｔＲＡＳ：アクティブコマンドを出したあとプリチャージコマンドを送るまでの待ち時間）待った後に、プリチャージコマンドを入力してビット線をプリチャージし、リフレッシュ動作を行う。このリフレッシュ方法では、アクティブコマンドを入力する毎に、リフレッシュアドレスの入力が必要であり、リフレッシュ期間も、外部からのコマンドの入力間隔（Ａｃｔｉｖｅ→Ｐｒｅｃｈａｒｇｅ)で決定される。
ところで、従来の半導体記憶装置おける冗長領域のリフレッシュテスト方法では、いくつかの問題がある。
第１の問題点は，通常領域にはＣＢＲリフレッシュコマンドが入力可能であるが、冗長領域はＣＢＲリフレッシュ動作を行う構成になっておらず、「アクティブコマンド→プリチャージコマンド」によるリフレッシュ動作で代用していることである。この問題が発生する原因は、冗長領域にＣＢＲリフレッシュコマンドを入力できる構成になっていないことに起因する。
第２の問題点は，通常領域と冗長領域のリフレッシュ方法の違いにより、検出される不良ビット（Ｂｉｔ）に相違が生じることである。この問題が発生する原因は、ＣＢＲリフレッシュコマンドと、「アクティブコマンド→プリチャージコマンド」によるリフレッシュ動作での内部の動作タイミングに差があることに起因する。すなわち、ＣＢＲリフレッシュコマンドでは、「アクティブ→プリチャージ」によるリフレッシュ動作をチップ内部で自動実施しており、「アクティブコマンド→プリチャージコマンド」によるリフレッシュ動作では、テスタからのコマンド入力で実施している。
したがって、冗長領域にＣＢＲリフレッシュコマンドを入力することで、「アクティブコマンド→プリチャージコマンド」で代用していたリフレッシュとのタイミングが異なることによる、不良メモリセルの発生を防ぐことが望まれていた。すなわち、冗長領域についても実使用と同じ条件のＣＢＲリフレッシュ動作をさせ、不安定ビットを救済することが望まれていた。また、冗長領域のメモリセルに対しＣＢＲリフレッシュを行なうと、リフレッシュ時間が冗長ワード線の数に比例して増加するという問題の解決も望まれていた。
なお、冗長領域に対してＣＢＲリフレッシュを行なう、従来技術の半導体記憶装置がある（特許文献１を参照）。この特許文献１の半導体記憶装置では、通常のメモリセルと同様に、冗長ワード線の本数分のＣＢＲコマンドの入力によるＣＢＲリフレッシュテストが行え、冗長ワード線の信頼性を確保できる半導体記憶装置を提供することを目的としている。このために、冗長ＣＢＲリフレッシュカウンタを設け、冗長メモリセルに対するリフレッシュテストを行う場合、制御信号が入力される毎に活性化され、冗長ＣＢＲコマンドの入力される数を計数し、計数値を冗長カウンタ信号として、Ｘアドレスバッファへ出力する。Ｘアドレスバッファは、内部Ｘアドレス信号ＸＡ０〜ＸＡ１１を生成する元となるカウンタ信号を、メモリセルと冗長メモリセルとのリフレッシュテストの場合に対応して、ＣＢＲリフレッシュカウンタの出力するアドレスカウンタ信号と、冗長ＣＢＲリフレッシュカウンタの出力する冗長カウンタ信号とを切り替えて出力する。
しかしながら、上記特許文献１の半導体記憶装置では、メモリセルと冗長メモリセルとのリフレッシュテストの場合に対応して、ＣＢＲリフレッシュカウンタの出力するアドレスカウンタ信号と、冗長ＣＢＲリフレッシュカウンタの出力する冗長カウンタ信号とを切り替えて出力している。このため、メモリセルと冗長メモリセルの両方を同時にはテストできず、個別にテストする必要があり、リフレッシュテスト時間の増加につながる。また、ＣＢＲリフレッシュカウンタの出力するアドレスカウンタ信号と、冗長ＣＢＲリフレッシュカウンタの出力する冗長カウンタ信号とを切り替えて出力するための制御が複雑化するなどの問題があった。
特開２００２−１２４０９６号公報
上述したように、従来の半導体記憶装置おける冗長領域のテスト方法では、いくつかの問題があった。
第１の問題点は，通常領域にはＣＢＲリフレッシュコマンドが入力可能であるが、冗長領域はＣＢＲリフレッシュ動作を行う構成になっておらず、「アクティブコマンド→プリチャージコマンド」によるリフレッシュ動作で代用していることである。
第２の問題点は，通常領域と冗長領域のリフレッシュ方法の違いにより、検出される不良ビット（Ｂｉｔ）に相違が生じることである。
したがって、冗長領域についても実使用と同じ条件のＣＢＲリフレッシュ動作をさせることが望まれていた。また、冗長領域のメモリセルに対しＣＢＲリフレッシュを行なうと、リフレッシュ時間が冗長ワード線の数に比例して増加するという問題の解決も望まれていた。
本発明は、斯かる実情に鑑みなされたものであり、本発明は、冗長領域のメモリセルに対するリフレッシュテストにおいてＣＢＲリフレッシュを行なうことができるようにし、また、通常領域のＣＢＲリフレッシュ動作の所定回数ごとに１回、通常領域のＣＢＲリフレッシュと冗長領域のＣＢＲリフレッシュとを同時に行なうことができるようにし、リフレッシュテストモード時における冗長領域のＣＢＲリフレッシュ時間を短縮することができる、半導体記憶装置、および冗長領域のリフレッシュ方法を提供することを目的とする。
本発明は上記課題を解決するためになされたものであり、本発明の半導体記憶装置は、通常領域のメモリセルアレイと、前記通常領域の不良メモリセルを救済する冗長領域のメモリセルアレイとを備えると共に、前記メモリセルアレイの異なるワード線を順次に選択して該ワード線に繋がるメモリセルに保存されたデータのリフレッシュ動作を行なう半導体記憶装置であって、前記通常領域のメモリセルアレイに対するＣＢＲリフレッシュコマンドを計数し、前記通常領域のリフレッシュを行うワード線のアドレスを生成する通常ワードリフレッシュカウンタと、前記通常ワードリフレッシュカウンタで生成されたワード線のアドレスデータを入力とし、前記通常領域のワード線の所定のアドレス間隔ごとに前記冗長領域のリフレッシュを行なうワード線のアドレスを生成する冗長ワードリフレッシュカウンタと、を備え、前記通常ワードリフレッシュカウンタにより生成されたワード線のアドレスを基に、前記通常領域のメモリセルのＣＢＲリフレッシュを行なうと共に、前記通常領域のメモリセルのリフレッシュ動作の所定の回数ごとに、前記冗長ワードリフレッシュカウンタにより生成されたワード線のアドレスを基に、前記冗長領域のメモリセルのＣＢＲリフレッシュを行なうように構成されたこと、を特徴とする。
上記構成からなる本発明の半導体記憶装置では、冗長領域おいても通常領域と同様にＣＢＲリフレッシュを行なう構成とする。この場合、通常領域から冗長領域に連続的にＣＢＲリフレッシュコマンドコマンドを入れると、冗長本数によって、リフレッシュ時間が増加するため、通常領域のリフレッシュ動作の所定の回数ごとに１回、冗長領域のＣＢＲリフレッシュを、通常領域のＣＢＲリフレッシュと同時に行なうようにする。このために、通常領域のリフレッシュを行うワード線のアドレスを生成する通常ワードリフレッシュカウンタに加えて、冗長ワードリフレッシュカウンタを設ける。この冗長ワードリフレッシュカウンタは、通常ワードリフレッシュカウンタで生成されたアドレスデータを入力とし、通常領域のＣＢＲリフレッシュ動作の所定回数ごとに、冗長領域のリフレッシュを行なうワード線のアドレスを生成する。この冗長ワードリフレッシュカウンタにより生成されたアドレスにより冗長領域のＣＢＲリフレッシュを行なう。
これにより、冗長領域のメモリセルに対するリフレッシュテストにおいてＣＢＲリフレッシュを行なうことができると共に、通常領域のＣＢＲリフレッシュの所定回数ごとに、通常領域と冗長領域のＣＢＲリフレッシュとを同時にかつ同等に行なうことができる。このため、リフレッシュテスト時における冗長領域のＣＢＲリフレッシュ時間を短縮することができる。
また、本発明の半導体記憶装置は、冗長領域のリフレッシュテスト時において、前記冗長ワードリフレッシュカウンタに冗長領域のワード線のアドレスを生成させると共に、前記冗長ワードリフレッシュカウンタにより生成されたアドレスを基に前記冗長領域のＣＢＲリフレッシュ動作を行なわせるためのテスモード信号を生成するテストモード信号生成部を、備えることを特徴とする。
上記構成からなる本発明の半導体記憶装置では、通常動作時には冗長領域のリフレッシュ動作を行なわせないように制御する。このために、テストモード信号生成部を設け、テストモード時にだけ、冗長ワードリフレッシュカウンタを作動させる。
これにより、テストモード時にだけ冗長領域のＣＢＲリフレッシュを行なうことができる。
また、本発明の半導体記憶装置は、前記冗長ワードリフレッシュカウンタは、前記通常ワードリフレッシュカウンタから入力されるアドレスデータの所定範囲の下位ビットが全て‘０’または‘１’になったことを検出すると共に、前記アドレスデータの所定範囲の下位ビットが全て‘０’または‘１’になったことを検出した際に、前記通常ワードリフレッシュカウンタから入力されるアドレスデータの所定範囲の上位ビットを基に、前記ＣＢＲリフレッシュコマンドに同期して前記冗長領域のワード線のアドレスを生成するように、構成されたことを特徴とする。
上記構成からなる本発明の半導体記憶装置では、冗長ワードリフレッシュカウンタは、通常ワードリフレッシュカウンタから入力されるアドレスデータの所定範囲の下位ビットが全て‘０’または‘１’になったことを検出し、その際のアドレスデータの所定範囲の上位ビットを基に、冗長領域のワード線のアドレスを生成する。
これにより、通常領域のＣＢＲリフレッシュの所定回数ごとに、冗長領域のワード線のアドレスを生成できる。このため、通常領域のＣＢＲリフレッシュの所定回数ごとに、通常領域と冗長領域のＣＢＲリフレッシュを同時に行なうことができる。
また、本発明の半導体記憶装置は、前記通常領域のメモリセルアレイと、前記通常領域のメモリセルアレイに対応する冗長領域のメモリセルアレイとからなるプレートを複数有し、前記冗長ワードリフレッシュカウンタは、前記冗長領域のワード線のアドレスを生成する際には、前記通常領域のリフレッシュを行なうプレートとは異なるプレートの冗長領域のワード線のアドレスを生成するように、構成されたことを特徴とする。
上記構成からなる本発明の半導体記憶装置では、通常領域と冗長領域のＣＢＲリフレッシュを同時に行なう場合に、リフレッシュする通常領域のプレートと、リフレッシュする冗長領域のプレートとが異なるようにする。
これにより、同じプレートにおいて同じビット線に繋がっているセルデータを同時にリフレッシュさせることがなくなり、メモリセルのデータの破壊が起きない。
また、本発明の半導体記憶装置は、前記通常領域のメモリセルアレイと前記冗長領域のメモリセルアレイとからなるプレートとして、１からＮ番目までのＮ個のプレートを有し、前記各プレートにおいて前記通常領域のメモリセルアレイのワード線をｍ本、前記冗長領域のメモリセルアレイのワード線をｐ本有し、前記通常領域のメモリセルアレイのワード線のアドレスは、１からＮ番目までの各プレートに対し、「１〜ｍ」、「ｍ＋１〜２ｍ」、・・・・、「ｍ（Ｎ−１）＋１〜Ｎｍ」の順番に設定され、前記冗長領域のメモリセルアレイのワード線のアドレスは、１からＮ番目までの各プレートに対し、「ｐ（Ｎ−１）＋１〜Ｎｐ」、・・・・・、「ｐ＋１〜２ｐ」、「１〜ｐ」の順番に設定されること、を特徴とする。
上記構成からなる本発明の半導体記憶装置では、通常領域と冗長領域からなＮ個のプレートを有し、各プレートにおいて通常領域のワード線をｍ本、冗長領域のワード線をｐ本有する場合に、通常領域のメモリセルアレイのワード線のアドレスは、１からＮ番目までの各プレートに対し、「１〜ｍ」、「ｍ＋１〜２ｍ」、・・・・、「ｍ（Ｎ−１）＋１〜Ｎｍ」の順番に設定する。また、冗長領域のメモリセルアレイのワード線のアドレスは、１からＮ番目までの各プレートに対し、「ｐ（Ｎ−１）＋１〜Ｎｐ」、・・・・・、「ｐ＋１〜２ｐ」、「１〜ｐ」の順番に設定する。
これにより、同じプレートにおいて同じビット線に繋がっているセルデータを同時にリフレッシュさせることがなくなり、メモリセルのデータの破壊が起きない。
また、本発明の冗長領域のリフレッシュ方法は、通常領域のメモリセルアレイと、前記通常領域の不良メモリセルを救済する冗長領域のメモリセルアレイとを備えると共に、前記メモリセルアレイの異なるワード線を順次に選択して該ワード線に繋がるメモリセルに保存されたデータのリフレッシュ動作を行なう半導体記憶装置における冗長領域のリフレッシュ方法であって、前記通常領域のメモリセルアレイに対するＣＢＲリフレッシュコマンドを計数し、前記通常領域のリフレッシュを行うワード線のアドレスを生成する通常ワードリフレッシュカウント手順と、前記通常ワードリフレッシュカウント手順により生成されたワード線のアドレスデータを入力とし、前記通常領域のワード線の所定のアドレス間隔ごとに前記冗長領域のリフレッシュを行なうワード線のアドレスを生成する冗長ワードリフレッシュカウント手順と、前記通常ワードリフレッシュカウント手順により生成されたワード線のアドレスを基に、前記通常領域のメモリセルのＣＢＲリフレッシュを行なう手順と、前記通常領域のメモリセルのリフレッシュ動作の所定の回数ごとに、前記冗長ワードリフレッシュカウント手順により生成されたワード線のアドレスを基に、前記冗長領域のメモリセルのＣＢＲリフレッシュを行なう手順と、を含むことを特徴とする。
上記手順を含む本発明の冗長領域のリフレッシュ方法では、冗長領域おいても通常領域と同様にＣＢＲリフレッシュを行なう構成とする。この場合、通常領域から冗長領域に連続的にＣＢＲリフレッシュコマンドコマンドを入れると、冗長本数によって、リフレッシュ時間が増加するため、通常領域のリフレッシュ動作の所定の回数ごとに１回、冗長領域のＣＢＲリフレッシュを、通常領域のＣＢＲリフレッシュと同時に行なうようにする。このために、通常領域のリフレッシュを行うワード線のアドレスを生成する通常ワードリフレッシュカウンタに加えて、冗長ワードリフレッシュカウンタを設ける。この冗長ワードリフレッシュカウンタは、通常ワードリフレッシュカウンタで生成されたアドレスデータを入力とし、通常領域のＣＢＲリフレッシュ動作の所定回数ごとに、冗長領域のリフレッシュを行なうワード線のアドレスを生成する。この冗長ワードリフレッシュカウンタにより生成されたアドレスにより冗長領域のＣＢＲリフレッシュを行なう。
これにより、冗長領域のメモリセルに対するリフレッシュテストにおいてＣＢＲリフレッシュを行なうことができると共に、通常領域のＣＢＲリフレッシュの所定回数ごとに、通常領域と冗長領域のＣＢＲリフレッシュとを同時にかつ同等に行なうことができる。このため、リフレッシュテスト時における冗長領域のＣＢＲリフレッシュ時間を短縮することができる。
本発明においては、通常領域のリフレッシュを行うワード線のアドレスを生成する通常ワードリフレッシュカウンタに加えて、冗長ワードリフレッシュカウンタを設ける。この冗長ワードリフレッシュカウンタは、通常ワードリフレッシュカウンタで生成されたアドレスデータを入力とし、通常領域のＣＢＲリフレッシュ動作の所定回数ごとに、冗長領域のリフレッシュを行なうワード線のアドレスを生成する。この冗長ワードリフレッシュカウンタにより生成されたアドレスにより冗長領域のＣＢＲリフレッシュを行なう。
これにより、冗長領域のメモリセルに対するリフレッシュテストにおいてＣＢＲリフレッシュを行なうことができると共に、通常領域のＣＢＲリフレッシュの所定回数ごとに、通常領域と冗長領域のＣＢＲリフレッシュとを同時にかつ同等に行なうことができる。このため、リフレッシュテスト時における冗長領域のＣＢＲリフレッシュ時間を短縮することができる。
次に、本発明の実施の形態について図面を参照して詳細に説明する。
［本発明の実施の形態の構成の説明］
図１は、本発明の実施の形態に係わる半導体記憶装置の構成を示す図であり、本発明の半導体記憶装置における冗長領域テスト回路の全体構成を示すブロック図である。
図１において、１はワード線とビット線の交点にメモリセルがアレイ配置されたメモリセルアレイである。このメモリセルアレイ１は通常領域（Ｎｏｒｍａｌ Ａｒｅａ）２のメモリセルアレイと、通常領域２の不良メモリセルを救済するための冗長領域（Ｒｅｄｕｄａｎｃｙ Ａｒｅａ）３のメモリセルアレイとで構成されている。
また、４はコマンドデコーダ、５は通常領域２のワード線をＣＢＲリフレッシュする時のアドレスを生成するために使用する通常ワードリフレッシュカウンタ（Ｒｅｆｒｅｓｈ Ｃｏｕｎｔｅｒ）、６は通常領域２のワード線選択用のＸ−デコーダ（Ｘ−Ｄｅｃｏｄｅｒ）である。
また、１１は冗長領域３のＣＢＲリフレッシュを行なう場合に、冗長領域３のワード線のアドレスを生成するために使用する冗長回路用の冗長ワードリフレッシュカウンタ、１２は冗長ワード線選択用のＲｅｄＸ−デコーダである。
１３はテストモード信号生成部である。通常動作では冗長ワードリフレッシュカウンタ１１は不要のため、冗長領域３のＣＢＲリフレッシュテストを行う際にだけ、テストモード信号生成部１３によりテストモード信号ＴＳＴを生成し、このテストモード信号ＴＳＴにより、冗長ワードリフレッシュカウンタ１１の動作を有効にする。
コマンドデコーダ４は、外部からの入力信号（ＲＡＳ、ＣＡＳ、ＷＥ、ＣＳ）により制御され、通常ワードリフレッシュカウンタ５、Ｘ−デコーダ６は、各々バス線を介してコマンドデコーダ４と接続され、制御される。なお、入力信号ＲＡＳはロウアドレスストローブ信号、ＣＡＳはカラムアドレスストローブ信号、ＷＥはライトイネーブル信号、ＣＳはチップ選択信号である。
また、冗長ワードリフレッシュカウンタ１１は、コマンドデコーダ４と、通常ワードリフレッシュカウンタ５により制御され、ＲｅｄＸ−デコーダ１２は、バス線を介して冗長ワードリフレッシュカウンタ１１と接続され、制御される。
通常ワードリフレッシュカウンタ５とコマンドデコーダ４で、冗長ワードリフレッシュカウンタ１１を制御する方式は、次のように行なう。
ＣＢＲリフレッシュコマンドが入力され、通常ワードリフレッシュカウンタ５で作られるアドレス信号の下位Ｂｉｔ(例えば、アドレスＡ０−Ａ６)が、全て‘０’または全て‘１’になったことを、冗長ワードリフレッシュカウンタ１１が検知する。
冗長ワードリフレッシュカウンタ１１は、アドレス信号の下位Ｂｉｔが、全て‘０’または全て‘１’になったことを検知した場合に、冗長領域３のワード線のアドレスを生成して、冗長領域３のＣＢＲリフレッシュ動作を行なう。
この場合に、通常ワードリフレッシュカウンタ５による通常領域のＣＢＲリフレッシュ動作と、冗長ワードリフレッシュカウンタ１１によるＣＢＲリフレッシュ動作を同時に行なうようにする。
［実施の形態の動作の説明］
次に、通常領域２と冗長領域３のリフレッシュ動作について説明する。
図２に示すように、通常領域２のＣＢＲリフレッシュは、コマンドデコーダ４と、通常領域２のリフレッシュワードを選択する通常ワードリフレッシュカウンタ５と、該カウンタ５で選択されたワード線を決定するＸ−デコーダ６とで行なわれる。また、コマンドデコーダ４には外部から、コマンド（ＲＡＳ、ＣＡＳ、ＷＥ、ＣＳ）が入力される。
この通常のＣＢＲリフレッシュは、ＣＢＲリフレッシュコマンドを受け取る毎に、通常ワードリフレッシュカウンタ５によって、通常領域２の異なるワード線を選択し、該当ワード線上のメモリセルのリフレッシュ動作を行う。
また、図３に示すように、冗長領域３のリフレッシュは、通常ワードリフレッシュカウンタ５からのアドレスデータ（Ａ０−Ａ１２）が、冗長ワードリフレッシュカウンタ１１に伝達される。そして、冗長ワードリフレッシュカウンタ１１から、ＲｅｄＸ−デコーダ１２にアドレスデータが伝達され、ＲｅｄＸ−デコーダ１２において冗長領域３のワード線が選択される。この場合、冗長ワードリフレッシュカウンタ１１は、通常は使用されないため、リフレッシュテスト時にテストモード信号生成部１３から出力されるテストモード信号ＴＳＴにより有効にする。
例えば、通常領域２のワード線数が８１９２本で、冗長領域３のワード線数が６４本の場合、通常領域２のワード線の１２８本のリフレッシュ動作ごとに１回、通常ワード線と冗長ワード線のＣＢＲリフレッシュ動作を同時に行う。
この場合に、図３に示す通常ワードリフレッシュカウンタ５で作られるアドレスデータの下位アドレスＡ０−Ａ６が、全て‘０’または全て‘１’になったことを、冗長ワードリフレッシュカウンタ１１が検知して動作をする。
６４本の冗長ワードの内１本のワード線を選択をする場合、冗長ワードリフレッシュカウンタ１１は、通常ワードリフレッシュカウンタ５から上位アドレスＡ７−Ａ１２のアドレスデータを受け取る。そして、この上位アドレスＡ７−Ａ１２のアドレスデータを基に、冗長領域のワード線を１本選択した上で、通常領域２のワードと冗長領域３の冗長ワードのＣＢＲリフレッシュを同時に行う。
この時、通常領域２のＣＢＲリフレッシュを８１９２回行うことで、冗長ワード線の６４本の全てのワードのＣＢＲリフレッシュも完了する。
なお、通常領域２のワード線数が４０９６本、冗長領域３の冗長ワード線数が６４本の場合には、通常ワードのＣＢＲリフレッシュの６４回に１回、同時に冗長ワードのＣＢＲリフレッシュを行う。
この場合、冗長ワードリフレッシュカウンタ１１は、通常ワードリフレッシュカウンタ５から入力されるアドレスＡ０−Ａ５が全て‘０’もしくは、全て‘１’を検知して動作する。冗長領域３の６４本の冗長ワード線の内の１本のワード線を選択をする場合、通常領域２の通常ワードリフレッシュカウンタ５からアドレスＡ６−Ａ１１を受け取り、冗長ワード線を１本選択した上で、通常ワードと冗長ワードのＣＢＲリフレッシュを同時に行う。
図４は、同時にＣＢＲリフレッシュされる時の、通常領域のワード線と冗長領域のワード線の第１のアドレス配置例を示す図である。図４に示す例は、８１９２ワードの通常領域と６４ワードの冗長領域を、８つのプレートＰ１〜Ｐ８に分割して配置した例を示している。図４において、各プレートＰ１〜Ｐ８のそれぞれは、１０２４ワードの通常領域と、８ワードの冗長領域で構成され、各プレートＰ１〜Ｐ８ごとにＳＡ（センスアンプ）列が配置されている。
そして、プレートＰ１の通常領域のワード線のアドレスには、１、２、・・・、１０２４のアドレスが割り当てられ、冗長領域のワード線のアドレスには、１、２、・・・、８のアドレスが割り当てられている。
また、プレートＰ２の通常領域のワード線のアドレスには、１０２５、１０２６、・・・、２０４８のアドレスが割り当てられ、冗長領域のワード線のアドレスには、９、１０、・・・、１６のアドレスが割り当てられている。
以下、各プレートＰ３〜Ｐ８においても、通常領域には１０２４個のワード線アドレスが順次に割り当てられ、冗長領域には８個のワード線アドレスが順次に割り当てられている。
しかしながら、図４に示す通常領域のワード線のアドレス配置、および冗長領域のワード線のアドレス配置では、通常領域のワード線１２８本に１回、通常領域と冗長領域のワード線を同時にＣＢＲリフレッシュをすることになる。すなわち、「通常領域のワード線数１０２４：冗長領域のワード線数８」の比で常領域と冗長領域のワード線を同時にＣＢＲリフレッシュをすることになる。
この場合、例えば、プレートＰ１において、１２８番目の通常領域ワード線と、１番目の冗長領域ワード線が同時に選択されることになる。このため、同じビット（Ｂｉｔ）線上のワード線が、２本同時に立ち上がることになり、セルのデータが壊れてしまう場合が起こりうる。
そこで、データが壊れる事の回避案として、図５の、通常領域のワード線と冗長領域のワード線の第２のアドレス配置例を示すように、冗長領域ワード線のアドレス配置を変更する。具体的には、図４に示すプレートＰ８の５７番目の冗長領域ワードを、図５に示すプレートＰ１の１番目の冗長領域ワードになる様に、冗長ワードのアドレス割付を変更する。
また、通常領域の通常ワードリフレッシュカウンタ５の上位アドレス（Ａ７−Ａ１２）を用いて、冗長領域のワード線のアドレスを決めてやることで、通常領域のリフレッシュプレートと冗長領域のリフレッシュプレートが確定させる。
このように、図５に示すプレート配置にすると、通常領域と冗長領域を同時にＣＢＲリフレッシュする場合に、通常領域のプレートと冗長領域のプレートとが異なるようにでき、データの破壊が起きない。
なお、通常領域と冗長領域のメモリセルアレイとで構成されるプレートがＮ個あり、各プレートにおいて通常領域のメモリセルアレイのワード線数がｍ本、冗長領域のメモリセルアレイのワード線数がｐ本ある場合のアドレス配置は、例えば、以下のようにする。
通常領域のワード線のアドレスは、１からＮ番目までの各プレートに対し、以下のように設定する。
１番目のプレートＰ１の通常領域において、ワード線のアドレスは、「１，２，・・・、ｍ」に設定する。
また、２番目のプレートＰ２の通常領域において、ワード線のアドレスは、「ｍ＋１，ｍ＋２，・・・、２ｍ」に設定する。
また、Ｎ番目のプレートＰｎの通常領域において、ワード線のアドレスは、「ｍ（Ｎ−１）＋１，ｍ（Ｎ−１）＋２，・・・，Ｎｍ」の順番に設定する。
また、冗長領域のワード線のアドレスは、１からＮ番目までの各プレートに対し、以下のように設定する。
１番目のプレートＰ１の冗長領域において、ワード線のアドレスを、「ｐ（Ｎ−１）＋１，・・・，Ｎｐ」、に設定する。
また、Ｎ−１番目のプレートの通常領域において、ワード線のアドレスは、「ｐ＋１，ｐ＋２，・・・，２ｐ」、の順番に設定する。
また、Ｎ番目のプレートの通常領域において、ワード線のアドレスは、「１，２，・・・ｐ」の順番に設定する。
例えば、図５に示す例では、１から８番目までの各プレートＰ１〜Ｐ８に対し、通常領域のワード線のアドレスを、「１〜１０２４」、「１０２５〜２０４８」、・・・・、「７１６９〜８１９２」の順番に設定する。
また、冗長領域のワード線のアドレスを、１から８番目までの各プレートＰ１〜Ｐ８に対し、「５７〜６４」、・・・・・、「９〜１６」、「１〜８」の順番に設定する。
なお、通常領域のワード線と冗長領域のワード線のアドレス配置例は、図５に示す例に限られるものではなく、要は、通常領域と冗長領域を同時にリフレッシュする場合に、リフレッシュする通常領域のプレートと、リフレッシュする冗長領域のプレートが異なるようにすればよい。従って、通常領域のワード線と冗長領域のワード線のアドレス配置は、種々の組み合わせが可能である。
以上、本発明の実施の形態について説明したが、本発明の半導体記憶装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
本発明の実施の形態に係わる半導体記憶装置の構成を示すブロック図である。 通常領域のメモリセルに対するＣＢＲリフレッシュ動作について説明するための図である。 冗長領域のメモリセルに対するＣＢＲリフレッシュ動作について説明するための図である。 通常領域のワード線と冗長領域のワード線の第１のアドレス配置例を示す図である。 通常領域のワード線と冗長領域のワード線の第２のアドレス配置例を示す図である。
符号の説明
１・・・メモリセルアレイ、２・・・通常領域、３・・・冗長領域、４・・・コマンドデコーダ、５・・・通常ワードリフレッシュカウンタ、６・・・Ｘ−デコーダ、１１・・・冗長ワードリフレッシュカウンタ、１２・・・ＲｅｄＸ−デコーダ、１３・・・テストモード信号生成部、Ｐ１〜Ｐ８・・・プレート

Claims (6)

  1. 通常領域のメモリセルアレイと、前記通常領域の不良メモリセルを救済する冗長領域のメモリセルアレイとを備えると共に、前記メモリセルアレイの異なるワード線を順次に選択して該ワード線に繋がるメモリセルに保存されたデータのリフレッシュ動作を行なう半導体記憶装置であって、
    前記通常領域のメモリセルアレイに対するＣＢＲリフレッシュコマンドを計数し、前記通常領域のリフレッシュを行うワード線のアドレスを生成する通常ワードリフレッシュカウンタと、
    前記通常ワードリフレッシュカウンタで生成されたワード線のアドレスデータを入力とし、前記通常領域のワード線の所定のアドレス間隔ごとに前記冗長領域のリフレッシュを行なうワード線のアドレスを生成する冗長ワードリフレッシュカウンタと、
    を備え、
    前記通常ワードリフレッシュカウンタにより生成されたワード線のアドレスを基に、前記通常領域のメモリセルのＣＢＲリフレッシュを行なうと共に、
    前記通常領域のメモリセルのリフレッシュ動作の所定の回数ごとに、前記冗長ワードリフレッシュカウンタにより生成されたワード線のアドレスを基に、前記冗長領域のメモリセルのＣＢＲリフレッシュを行なうように構成されたこと、
    を特徴とする半導体記憶装置。
  2. 冗長領域のリフレッシュテスト時において、
    前記冗長ワードリフレッシュカウンタに冗長領域のワード線のアドレスを生成させると共に、
    前記冗長ワードリフレッシュカウンタにより生成されたアドレスを基に前記冗長領域のＣＢＲリフレッシュ動作を行なわせるためのテスモード信号を生成するテストモード信号生成部を、
    備えることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記冗長ワードリフレッシュカウンタは、
    前記通常ワードリフレッシュカウンタから入力されるアドレスデータの所定範囲の下位ビットが全て‘０’または‘１’になったことを検出すると共に、
    前記アドレスデータの所定範囲の下位ビットが全て‘０’または‘１’になったことを検出した際に、前記通常ワードリフレッシュカウンタから入力されるアドレスデータの所定範囲の上位ビットを基に、前記ＣＢＲリフレッシュコマンドに同期して前記冗長領域のワード線のアドレスを生成するように、
    構成されたことを特徴とする請求項１または請求項２に記載の半導体記憶装置。
  4. 前記通常領域のメモリセルアレイと、前記通常領域のメモリセルアレイに対応する冗長領域のメモリセルアレイとからなるプレートを複数有し、
    前記冗長ワードリフレッシュカウンタは、前記冗長領域のワード線のアドレスを生成する際には、
    前記通常領域のリフレッシュを行なうプレートとは異なるプレートの冗長領域のワード線のアドレスを生成するように、
    構成されたことを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
  5. 前記通常領域のメモリセルアレイと前記冗長領域のメモリセルアレイとからなるプレートとして、１からＮ番目までのＮ個のプレートを有し、
    前記各プレートにおいて前記通常領域のメモリセルアレイのワード線をｍ本、前記冗長領域のメモリセルアレイのワード線をｐ本有し、
    前記通常領域のメモリセルアレイのワード線のアドレスは、１からＮ番目までの各プレートに対し、「１〜ｍ」、「ｍ＋１〜２ｍ」、・・・・、「ｍ（Ｎ−１）＋１〜Ｎｍ」の順番に設定され、
    前記冗長領域のメモリセルアレイのワード線のアドレスは、１からＮ番目までの各プレートに対し、「ｐ（Ｎ−１）＋１〜Ｎｐ」、・・・・・、「ｐ＋１〜２ｐ」、「１〜ｐ」の順番に設定されること、
    を特徴とする請求項４に記載の半導体記憶装置。
  6. 通常領域のメモリセルアレイと、前記通常領域の不良メモリセルを救済する冗長領域のメモリセルアレイとを備えると共に、前記メモリセルアレイの異なるワード線を順次に選択して該ワード線に繋がるメモリセルに保存されたデータのリフレッシュ動作を行なう半導体記憶装置における冗長領域のリフレッシュ方法であって、
    前記通常領域のメモリセルアレイに対するＣＢＲリフレッシュコマンドを計数し、前記通常領域のリフレッシュを行うワード線のアドレスを生成する通常ワードリフレッシュカウント手順と、
    前記通常ワードリフレッシュカウント手順により生成されたワード線のアドレスデータを入力とし、前記通常領域のワード線の所定のアドレス間隔ごとに前記冗長領域のリフレッシュを行なうワード線のアドレスを生成する冗長ワードリフレッシュカウント手順と、
    前記通常ワードリフレッシュカウント手順により生成されたワード線のアドレスを基に、前記通常領域のメモリセルのＣＢＲリフレッシュを行なう手順と、
    前記通常領域のメモリセルのリフレッシュ動作の所定の回数ごとに、前記冗長ワードリフレッシュカウント手順により生成されたワード線のアドレスを基に、前記冗長領域のメモリセルのＣＢＲリフレッシュを行なう手順と、
    を含むことを特徴とする冗長領域のリフレッシュ方法。
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