KR100946752B1

KR100946752B1 - 반도체 메모리 및 시스템

Info

Publication number: KR100946752B1
Application number: KR1020070081777A
Authority: KR
Inventors: 히로유키 고바야시
Original assignee: 후지쯔 마이크로일렉트로닉스 가부시키가이샤
Priority date: 2006-08-17
Filing date: 2007-08-14
Publication date: 2010-03-11
Also published as: US7697355B2; CN101127242A; EP1895546B1; JP4952137B2; EP1895546A1; DE602007013327D1; KR20080016475A; TW200814072A; US20080043780A1; TWI345239B; CN101127242B; JP2008047227A

Abstract

본 발명은 더미 신호선에 인접한 리얼 신호선 및 리얼 메모리 셀을 충분히 평가하는 것을 목적으로 한다. 더미 신호선을 리얼 신호선으로서 사용할 수 있도록 한다.

반도체 메모리는 리얼 메모리 셀에 접속되고, 리얼 드라이버에 의해 구동되는 리얼 신호선과, 리얼 신호선의 외측에 배치되며, 더미 메모리 셀에 접속되고, 더미 드라이버에 의해 구동되는 더미 신호선을 구비한다. 리얼 드라이버 및 더미 드라이버는 동작 제어 회로에 의해 생성되는 공통의 타이밍 신호에 동기하여 리얼 신호선 및 더미 신호선을 구동한다. 이에 따라, 예컨대, 메모리 셀 어레이의 외주부에 위치하는 리얼 신호선도 내측에 위치하는 리얼 신호선과 동일한 조건으로 스트레스 평가를 실시할 수 있다. 더미 신호선은 공통의 타이밍 신호를 이용하여 구동되고, 평가되기 때문에, 불량을 구제하기 위한 용장 신호선으로서 사용할 수 있다.

Description

반도체 메모리 및 시스템{SEMICONDUCTOR MEMORY AND SYSTEM}

본 발명은 더미 메모리 셀 등의 더미 회로를 갖는 반도체 메모리에 관한 것이다.

반도체 메모리의 메모리 셀 어레이는 주변의 회로에 비하여 소자 및 배선이 높은 밀도로 형성되어 있다. 이 때문에, 반도체 메모리의 제조 공정에 있어서, 메모리 셀 어레이 내의 소자 및 배선의 형상은 헐레이션(halation) 등의 영향에 의해 내부와 외주부에서 다른 경우가 있다. 형상의 차이는 쇼트 불량 및 단선 불량의 원인이 되어 수율을 낮추는 요인이 된다.

종래, 메모리 셀 어레이 내의 소자 및 배선의 형상을 메모리 셀 어레이의 내부와 외주부에서 같게 하고, 수율을 향상시키기 위해서 더미 메모리 셀 및 더미 신호선(더미 워드선 등)이 메모리 셀 어레이의 외주부에 형성되어 있다(예컨대, 특허 문헌 1∼3 참조). 또한, 더미 신호선을 구동하기 위한 더미 드라이버가 형성되어 있다.

더미 드라이버는 예컨대 외부 단자에 공급되는 타이밍 신호에 동기하여 더미 신호선을 구동한다. 또는, 더미 드라이버는 리얼 신호선을 구동하는 리얼 드라이 버에 공급되는 타이밍 신호와는 다른 타이밍에 더미 신호선을 구동한다.

[특허 문헌 1] 일본 특허 공개 제2005-332446호 공보

[특허 문헌 2] 일본 특허 평성 제5-144294호 공보

[특허 문헌 3] 일본 특허 공개 제2006-59481호 공보

종래의 더미 드라이버는 리얼 드라이버와는 다른 타이밍에 더미 신호선을 구동하고 있고, 더미 신호선의 구동 타이밍은 리얼 신호선의 구동 타이밍과 다르다. 이 때문에, 더미 신호선에 인접한 리얼 신호선의 테스트를 충분히 실시할 수 없다고 하는 문제가 있다. 구체적으로는, 예컨대, 더미 신호선에 인접한 리얼 신호선에서는, 인접한 신호선 사이의 커플링 용량의 영향을 충분히 평가할 수 없다. 또한, 전술한 바와 같이, 더미 신호선의 구동 타이밍은 리얼 신호선의 구동 타이밍과 다르기 때문에, 더미 신호선을 리얼 신호선으로 사용할 수 없다.

본 발명의 목적은 더미 신호선과 리얼 신호선에 공급되는 신호의 특성을 일치시킴으로써 더미 신호선에 인접한 리얼 신호선 및 리얼 메모리 셀을 충분히 평가하는 것이다.

본 발명의 다른 목적은 더미 신호선과 리얼 신호선에 공급되는 타이밍 신호의 특성을 일치시킴으로써 더미 신호선을 리얼 신호선으로서 사용할 수 있도록 하는 것이다.

본 발명의 일 형태에서는, 반도체 메모리는 리얼 메모리 셀에 접속되고, 리얼 드라이버에 의해 구동되는 리얼 신호선과, 리얼 신호선의 외측에 배치되며, 더미 메모리 셀에 접속되고, 더미 드라이버에 의해 구동되는 더미 신호선을 구비한다. 리얼 드라이버 및 더미 드라이버는 동작 제어 회로에 의해 생성되는 공통의 타이밍 신호에 동기하여 리얼 신호선 및 더미 신호선을 구동한다. 예컨대, 더미 드라이버는 테스트 모드 중에 더미 신호선을 구동하기 위해서 동작한다. 테스트 모드 설정 회로는 컨트롤러로부터 출력되는 제1 외부 신호에 따라 동작 모드를 통상 동작 모드에서 테스트 모드로 이행한다. 컨트롤러는 제1 외부 신호를 출력하는 테스트 제어 회로를 구비한다. 공통의 타이밍 신호를 이용하여 리얼 신호선 및 더미 신호선을 구동함으로써, 더미 신호선에 인접한 리얼 신호선 및 리얼 메모리 셀을 충분히 평가할 수 있다. 이에 따라, 예컨대, 메모리 셀 어레이의 외주부에 위치하는 리얼 신호선도 내측에 위치하는 리얼 신호선과 동일한 조건으로 스트레스 평가를 실시할 수 있다. 더미 신호선은 공통의 타이밍 신호를 이용하여 구동되고, 평가된다. 이 때문에, 더미 신호선은 리얼 신호선으로서 사용할 수 있다. 즉, 더미 신호선을, 불량을 구제하기 위한 용장 신호선으로서 사용할 수 있다.

본 발명에서는, 더미 신호선에 인접한 리얼 신호선 및 리얼 메모리 셀을 충분히 평가할 수 있다. 이에 따라, 더미 신호선을 리얼 신호선으로서 사용할 수 있게 된다. 예컨대, 더미 신호선을, 불량을 구제하기 위한 용장 신호선으로서 사용할 수 있다.

이하, 본 발명의 실시 형태를 도면을 이용하여 설명한다. 도면 중, 굵은 선으로 도시한 신호선은 복수 라인으로 구성되어 있다. 또한, 굵은 선이 접속되어 있는 블록의 일부는 복수의 회로로 구성되어 있다. 신호가 전달되는 신호선에는 신호명과 동일한 부호를 사용한다. 선두에 "/"가 붙어 있는 신호는 부논리를 나타내고 있다. 말미에 "Z"가 붙어 있는 신호는 정논리를 나타내고 있다. 도면 중의 ◎은 외부 단자를 나타내고 있다.

도 1은 본 발명의 제1 실시 형태를 나타내고 있다. 반도체 메모리(MEM)는 예컨대 FCRAM(Fast Cycle RAM)이다. FCRAM은 DRAM의 메모리 셀을 가지며, SRAM의 인터페이스를 갖는 의사 SRAM이다. 메모리(MEM)는 커맨드 디코더(10), 코어 제어 회로(12), 테스트 모드 설정 회로(14), 어드레스 입력 회로(16), 데이터 입출력 회로(18) 및 메모리 코어(20)를 구비하고 있다. 또한, 반도체 메모리(MEM)는 메모리 셀(MC)의 리프레시 동작을 자동적으로 실행하기 위해서 내부 리프레시 요구를 생성하는 리프레시 타이머 및 리프레시 어드레스를 생성하는 리프레시 어드레스 카운터 등을 구비하고 있다(도시하지 않음). 본 발명은 리프레시 동작의 제어에는 관계하지 않기 때문에, 리프레시 동작에 관계하는 회로 및 동작은 기재하지 않는다.

커맨드 디코더(10)는 커맨드 신호(CMD)[예컨대, 칩 인에이블 신호(/CE1), 라이트 인에이블 신호(/WE) 및 아웃풋 인에이블 신호(/OE) 등]에 따라 내부 커맨드 신호[ICMD(판독 커맨드, 기록 커맨드)] 및 테스트 모드 커맨드(TMD) 등을 출력한다. 판독 커맨드 및 기록 커맨드는 메모리 코어(20)에 판독 액세스 동작 및 기록 액세스 동작을 실행시키기 위한 액세스 커맨드(액세스 요구)이다. 테스트 모드 커맨드(TMD)는 메모리 코어(20)를 테스트하기 위해서 테스트 모드 설정 회로(14)의 상태를 설정하기 위한 커맨드이다.

코어 제어 회로(12)는 액세스 요구(판독 커맨드, 기록 커맨드 또는 내부 리프레시 요구)에 응답하여 메모리 코어(20)에 판독 동작, 기록 동작 또는 리프레시 동작을 실행시키기 위해서 워드선 활성화 신호(WLZ), 센스 앰프 활성화 신호(LEZ), 칼럼 제어 신호(CLZ) 및 프리차지 제어 신호(BRS)를 출력한다. 프리차지 제어 신호(BRS), 워드선 활성화 신호(WLZ), 센스 앰프 활성화 신호(SAEZ) 및 칼럼 제어 신호(CLZ)는 액세스 요구에 동기하여 코어 제어 회로(12) 내에서 생성되는 기본 타이밍 신호에 기초하여 순차적으로 생성된다.

워드선 활성화 신호(WLZ)는 워드선(WL)의 활성화 타이밍을 제어하는 타이밍 신호이다. 센스 앰프 활성화 신호(LEZ)는 센스 앰프(SA)의 활성화 타이밍을 제어하는 타이밍 신호이다. 칼럼 제어 신호(CLZ)는 칼럼 스위치(CSW)의 온 타이밍을 제어하는 타이밍 신호이다. 프리차지 제어 신호(BRS)는 프리차지 회로(PRE)의 온/오프를 제어하는 타이밍 신호이다.

테스트 모드 설정 회로(14)는 테스트 모드 커맨드[TMD(CMD; 제1 외부 신호)]에 응답하여 메모리(MEM)의 동작 모드를 통상 동작 모드에서 테스트 모드로 이행하고, 테스트 모드 커맨드(TMD)와 함께 공급되는 어드레스[AD(RAD, CAD; 제2 외부 신호)]에 따라 테스트 제어 신호(TESZ1∼TESZ3) 중 어느 하나를 활성화한다. 테스트 모드 커맨드(TMD)와 함께 공급되는 어드레스(AD)에 따라 테스트 제어 신호(TESZ1∼ TESZ3)를 활성화함으로써, 테스트의 종류를 늘리는 경우에도 커맨드 시퀀스를 변경하지 않고 용이하게 대응할 수 있다. 예컨대, 칼럼 어드레스(CAD)가 8비트로 구성되는 경우, 테스트 모드 커맨드(TMD)와 함께 16진수로 "01", "02", "03"의 칼럼 어드레스(CAD)가 공급되었을 때, 테스트 모드 설정 회로(14)는 테스트 제어 신호(TESZ1∼TESZ3)를 각각 활성화하고, 16진수로 "FF"의 칼럼 어드레스(CAD)가 공급되었을 때, 동작 모드를 테스트 모드에서 통상 동작 모드로 이행한다. 또한, 메모리(MEM)의 동작 사양을 설정하기 위한 모드 레지스터가 메모리(MEM) 내에 형성되는 경우, 테스트 모드 설정 회로(14)는 모드 레지스터 내에 형성되어도 좋다.

어드레스 입력 회로(16)는 어드레스(AD)를 수신하고, 수신한 어드레스(AD)를 로우 어드레스(RAD) 및 칼럼 어드레스(CAD)로서 출력한다. 로우 어드레스(RAD)는 워드선(WL)을 선택하기 위해서 사용된다. 칼럼 어드레스(CAD)는 비트선(BL, /BL)을 선택하기 위해서 사용된다. 데이터 입출력 회로(16)는 기록 데이터를 데이터 단자(DQ)를 통해 수신하고, 수신한 데이터를 데이터 버스(DB)에 출력한다. 또한, 데이터 입출력 회로(16)는 메모리 셀(MC)로부터의 판독 데이터를 데이터 버스(DB)를 통해 수신하고, 수신한 데이터를 데이터 단자(DQ)에 출력한다.

메모리 코어(20)는 메모리 셀 어레이(ARY), 리얼 워드 디코더(WDEC), 더미 워드 디코더(DWDEC), 센스 앰프(SA), 칼럼 스위치(CSW), 프리차지 회로(PRE), 칼럼 디코더(CDEC), 리드 앰프(RA) 및 라이트 앰프(WA)를 구비하고 있다. 메모리 셀 어레이(ARY)는 복수의 리얼 메모리 셀(MC) 및 더미 메모리 셀(DMC)과, 도면의 가로 방향으로 배열되는 리얼 메모리 셀(MC)에 접속된 리얼 워드선(WL)과, 도면의 가로 방향으로 배열되는 더미 메모리 셀(DMC)에 접속된 더미 워드선(DWL)과, 도면의 세로 방향으로 배열되는 메모리 셀(MC, DMC)에 접속된 비트선(BL, /BL)을 구비한다. 메모리 셀(MC, DMC)은 서로 동일한 형상으로 형성되며, 동일한 특성을 갖고 있다. 각 메모리 셀(MC, DMC)은 데이터를 전하로서 유지하기 위한 커패시터와, 이 커패시터에 일단을 비트선[BL(또는 /BL)]에 접속하기 위한 전송 트랜지스터를 구비하고 있다. 커패시터의 타단은 프리차지 전압선[VPR(도 5)] 및 도시하지 않은 셀 플레이트선(VCP) 등에 접속되어 있다. 전송 트랜지스터의 게이트는 워드선[WL(또는 DWL)]에 접속되어 있다. 워드선(WL)의 선택에 의해 판독 동작, 기록 동작 및 리프레시 동작 중 어느 하나가 실행된다.

리얼 워드 디코더(WDEC)는 통상 동작 모드 중에 워드선(WL) 중 어느 하나를 선택하기 위해서 로우 어드레스(RAD)를 디코드한다. 리얼 워드 디코더(WDEC)는 테스트 모드 중, 테스트 제어 신호(TESZ1∼TESZ3)에 따라 워드선(WL) 중 적어도 어느 하나를 활성화한다. 더미 워드 디코더(WDEC)는 통상 동작 모드 중에 비활성화되어 동작하지 않는다. 더미 워드 디코더(WDEC)는 테스트 모드 중에 테스트 제어 신호(TESZ1∼TESZ3)에 따라 더미 워드선(DWL) 중 적어도 어느 하나를 활성화한다. 워드선(WL) 및 더미 워드선(DWL)은 테스트 모드 중에 공통의 워드선 활성화 신호(WLZ)에 동기하여 동일한 타이밍에 활성화된다.

센스 앰프(SA)는 비트선 쌍(BL, /BL)에 판독된 데이터 신호의 신호량의 차를 증폭한다. 칼럼 스위치(CSW)는 칼럼 어드레스(CAD)에 따라 선택적으로 온되고, 칼럼 어드레스(CAD)에 대응하는 비트선(BL, /BL)을 리드 앰프(RA) 및 라이트 앰 프(WA)에 접속한다. 프리차지 회로(PRE)는 워드선(WL) 및 센스 앰프(SA)의 비활성화 중에 비트선(BL, /BL)에 프리차지 전압(VPR)을 공급한다. 칼럼 디코더(CDEC)는 데이터(DQ)를 입출력하는 비트선 쌍(BL, /BL)을 선택하기 위해서 칼럼 어드레스(CAD)를 디코드한다. 리드 앰프(RA)는 판독 액세스 동작시에 칼럼 스위치(CSW)를 통해 출력되는 상보의 판독 데이터를 증폭한다. 라이트 앰프(WA)는 기록 액세스 동작시에 데이터 버스(DB)를 통해 공급되는 상보의 기록 데이터를 증폭하여 비트선 쌍(BL, /BL)에 공급한다.

도 2는 도 1에 도시된 리얼 워드 디코더(WDEC)를 상세하게 나타내고 있다. 워드 디코더(WDEC)는 프리디코더(RADEC), 리얼 메인 워드 디코더(MWD), 쿼터 디코더(RAQDEC), 리얼 쿼터 드라이버(QDRV) 및 리얼 서브 워드 디코더(SWD)를 구비하고 있다.

프리디코더(RADEC)는 리얼 메인 워드선[MWLX(MWLX0∼MWLX31 중 어느 하나)]을 활성화하기 위해서 로우 어드레스(RAD)의 상위 비트의 값에 대응하는 디코드 신호(RAZ)를 활성화한다. 메인 워드 디코더(MWD)는 통상 동작 모드 중에 디코드 신호(RAZ)에 따라 메인 워드선(MWLX0∼MWLX31) 중 어느 하나를 저논리 레벨로 활성화한다. 메인 워드 디코더(MWD)는 테스트 모드 중에 디코드 신호(RAZ)의 값에 관계없이 테스트 제어 신호(TESZ1∼TESZ3)에 따라 리얼 메인 워드선(MWLX0∼MWLX31)을 활성화한다. 메인 워드 디코더(MWD)는 테스트 제어 신호(TESZ1∼TESZ3)가 전부 저논리 레벨일 때에, 통상 동작 모드를 인식하고, 테스트 제어 신호(TESZ1∼TESZ3) 중 어느 하나가 고논리 레벨일 때에, 테스트 모드를 인식한다.

쿼터 디코더(RAQDEC)는 서브 워드선(SWL)[워드선(WL)]을 선택하기 위해서 로우 어드레스(RAD)의 하위 2비트의 값에 대응하는 디코드 신호[RAQZ(RAQZ0∼RAQZ3 중 어느 하나)]를 활성화한다.

쿼터 드라이버(QDRV)는 통상 동작 모드 중에 활성화된 디코드 신호(RAQZ0∼RAQZ3)에 대응하는 리얼 서브 워드 활성화 신호(QWLX0∼QWLX3)를 워드선 활성화 신호(WLZ)에 동기하여 저논리 레벨로 활성화한다. 쿼터 드라이버(QDRV)는 테스트 모드 중에 디코드 신호(RAQZ0∼RAQZ3)의 값에 관계없이 테스트 제어 신호(TESZ1∼TESZ3)에 따라 리얼 서브 워드 활성화 신호(QWLX0∼QWLX3)를 활성화한다. 쿼터 드라이버(QDRV)는 테스트 제어 신호(TESZ1∼TESZ3)가 전부 저논리 레벨일 때에, 통상 동작 모드를 인식하고, 테스트 제어 신호(TESZ1∼TESZ3) 중 어느 하나가 고논리 레벨일 때에, 테스트 모드를 인식한다. 또한, 쿼터 드라이버(QDRV)로부터의 리얼 서브 워드 활성화 신호(QWLX0∼QWLX3)는 도 3에 도시된 더미 서브 워드 디코더(DSWD)에도 공급된다. 즉, 리얼 서브 워드 활성화 신호(QWLX0∼QWLX3)는 더미 서브 워드 활성화 신호로서도 기능한다.

서브 워드 디코더(SWD)는 메인 워드선(MWLX0∼MWLX31)마다 형성되어 있다. 저논리 레벨로 활성화된 메인 워드선(MWLX)을 수신하고 있는 서브 워드 디코더(SWD)는 워드 활성화 신호(QWLX0∼QWLX3)의 활성화에 동기하여 대응하는 리얼 서브 워드선(SWL)[워드선(WL)]을 고논리 레벨로 활성화한다. 예컨대, 서브 워드선(SWL)의 고논리 레벨은 승압 전압(VPP)이며, 서브 워드선(SWL)의 저논리 레벨은 부전압(VNN)이다.

도 3은 도 1에 도시된 더미 워드 디코더(DWDEC)를 상세하게 나타내고 있다. 도 2에 도시된 워드 디코더(WDEC)와 동일한 구성의 회로에 대해서는 상세한 설명을 생략한다. 더미 워드 디코더(DWDEC)는 더미 메인 워드 디코더(DMWD) 및 더미 서브 워드 디코더(DSWD)를 구비하고 있다. 더미 메인 워드 디코더(DMWD)는 더미 디코드 신호(DRAZ)를 수신하는 단자를 전원선(VII)에 접속하고 있는 점을 제외하고, 도 2에 도시된 리얼 메인 워드 디코더(DMWD)와 동일한 회로로 구성된다. 더미 서브 워드 디코더(DSWD)는 리얼 서브 워드 디코더(SWD)와 동일한 회로 구성으로서, 리얼 서브 워드 활성화 신호(QWLX0∼QWLX3)를 수신한다. 또한, 더미 디코드 신호(DRAZ)는 후술하는 제2 실시 형태 등에서 설명하는 바와 같이, 더미 메모리 셀(MC)에 데이터를 입출력할 때에 사용된다.

더미 메인 워드 디코더(DMWD)는 테스트 모드 중에 테스트 제어 신호(TESZ1∼TESZ3)에 따라 더미 메인 워드선[DMWLX(DMWLX0, DMWLX1)]을 저논리 레벨로 활성화한다. 더미 메인 워드 디코더(DMWD)는 모든 테스트 제어 신호(TESZ1∼TESZ3)가 저논리 레벨인 동안(통상 동작 모드 중), 모든 더미 메인 워드선(DMWLXO, DMWLX1)을 고논리 레벨로 비활성화한다.

더미 서브 워드 디코더(DSWD)는 더미 메인 워드선(DMWLX0∼DMWLX1)마다 형성되어 있다. 저논리 레벨로 활성화된 더미 메인 워드선(DMWLX)을 수신하고 있는 더미 서브 워드 디코더(DSWD)는 워드 활성화 신호(QWLX0∼QWLX3)에 동기하여 대응하는 더미 서브 워드선(DSWL)[더미 워드선(DWL)]을 고논리 레벨로 활성화한다. 예컨대, 더미 서브 워드선(SWL)의 고논리 레벨은 승압 전압(VPP)이며, 서브 워드 선(SWL)의 저논리 레벨은 부전압(VNN)이다.

도 4는 도 1에 도시된 메모리 코어(20)의 주요부를 나타내고 있다. 도면에 도시된 바와 같이, 실제의 메모리 코어(20)에서는, 서브 워드 디코더(SWD)는 리얼 워드선(WL)의 양단측에 배치된다. 더미 서브 워드 디코더(DSWD)는 더미 워드선(DWL)의 양단측에 배치된다. 바꾸어 말하면, 워드선(WL, DWL)은 소위 빗 형상으로 배선되어 있다. 워드선(WL, DWL)의 배선 간격은 도면과는 달리 전부 동일하다.

도 5는 도 1에 도시된 메모리 코어(20)를 상세하게 나타내고 있다. 리얼 워드선(WL) 및 더미 워드선(DWL)은 도 1에 도시된 바와 같이 공통의 비트선(BL, /BL)에 접속되고, 비트선(BL, /BL)을 통해 센스 앰프(SA) 등에 접속된다.

센스 앰프(SA)는 입력과 출력이 서로 접속된 한 쌍의 CMOS 인버터로 구성되어 있다. 각 CMOS 인버터의 입력(트랜지스터의 게이트)은 비트선[BL(또는 /BL)]에 접속되어 있다. 각 CMOS 인버터는 도면의 가로 방향으로 배열되는 nMOS 트랜지스터와 pMOS 트랜지스터로 구성된다. 각 CMOS 인버터의 pMOS 트랜지스터의 소스는 센스 앰프 활성화 신호(PSA)를 수신하고 있다. 각 CMOS 인버터의 nMOS 트랜지스터의 소스는 센스 앰프 활성화 신호(NSA)를 수신하고 있다. 센스 앰프 활성화 신호(PSA, NSA)는 센스 앰프 활성화 신호(LEZ)의 활성화에 동기하여 활성화된다.

칼럼 스위치(CSW)는 비트선(BL)을 데이터선(DT)에 접속하는 nMOS 트랜지스터와, 비트선(/BL)을 데이터선(/DT)에 접속하는 nMOS 트랜지스터로 구성되어 있다. 각 nMOS 트랜지스터의 게이트는 칼럼 선택 신호(CL)를 수신하고 있다. 칼럼 선택 신호(CL)는 칼럼 제어 신호(CLZ)에 동기하여 활성화된다. 판독 동작시에 센스 앰 프(SA)로 증폭된 비트선(BL, /BL) 상의 판독 데이터 신호는 칼럼 스위치(CSW)를 통해 데이터선(DT, /DT)에 전달된다. 기록 동작시에 데이터선(DT, /DT)을 통해 공급되는 기록 데이터 신호는 비트선(BL, /BL)을 통해 메모리 셀(MC)에 기록된다. 데이터선(DT, /DT)은 리드 앰프(RA) 및 라이트 앰프(WA)에 접속되어 있다.

프리차지 회로(PRE)는 상보의 비트선(BL, /BL)을 프리차지 전압선(VPR)에 각각 접속하기 위한 한 쌍의 nMOS 트랜지스터와, 비트선(BL, /BL)을 서로 접속하기 위한 nMOS 트랜지스터로 구성되어 있다. 프리차지 회로(PRE)의 nMOS 트랜지스터의 게이트는 프리차지 제어 신호(BRS)를 수신하고 있다. 프리차지 회로(PRE)는 고논리 레벨의 프리차지 제어 신호(BRS)를 수신하고 있는 동안, 비트선(BL, /BL)에 프리차지 전압(VPR)을 공급하는 동시에 비트선(BL, /BL)의 전압을 이퀄라이즈한다.

도 6은 도 1에 도시된 메모리(MEM)가 탑재되는 시스템(SYS)을 나타내고 있다. 시스템(SYS)은 예컨대 메모리 칩(MEM)과, 메모리 칩(MEM)을 액세스하는 ASIC(논리 칩)을 구비하고 있다. ASIC는 예컨대 CPU 및 컨트롤러(CNT)를 구비하고 있다. 또한, 시스템(SYS)은 후술하는 다른 실시 형태의 메모리(MEM)와 함께 구성하여도 좋다.

컨트롤러(CNT)는 메모리(MEM)를 액세스하기 위해서 액세스 커맨드(CMD), 어드레스(AD) 및 기록 데이터(DQ)를 출력하고, 메모리(MEM)로부터 판독 데이터(DQ)를 수신하는 메모리 제어부(MCNT)를 구비하고 있다. 메모리 제어부(MCNT)는 테스트 모드 설정 회로(14)를 설정하기 위해서 테스트 모드 커맨드(TMD) 및 어드레스(AD)를 출력하는 테스트 제어부로서도 동작한다. 테스트 모드 설정 회로(14)의 설정에 의해 메모리(MEM)의 동작 상태는 통상 동작 모드에서 테스트 모드로 이행하거나 또는 테스트 모드에서 통상 동작 모드로 이행한다. 테스트 모드 중에 실시되는 메모리(MEM)의 테스트는 도 8 내지 도 11에서 설명한다.

도 7은 도 1에 도시된 메모리(MEM)가 탑재되는 시스템(SYS)의 다른 예를 나타내고 있다. 이 예에서는, 시스템(SYS)은 메모리(MEM)가 형성된 반도체 웨이퍼(WAF)와, 웨이퍼(WAF) 상의 메모리(MEM)를 액세스하고, 테스트를 실시하는 LSI 테스터(LTST)로 구성된다. 또한, 시스템(SYS)은 후술하는 다른 실시 형태의 메모리(MEM)를 테스트하기 위해서 사용하여도 좋다.

LSI 테스터(LTST)는 메모리(MEM)를 테스트하는 메모리 제어부(MCNT)를 구비하고 있다. 메모리 제어부(MCNT)는 테스트 모드 설정 회로(14)를 설정하기 위해서 테스트 모드 커맨드(TMD) 및 어드레스(AD)를 출력하는 테스트 제어부로서도 동작한다. 예컨대, LSI 테스터(LTST)는 테스트 모드 커맨드(TMD)에 의해 웨이퍼(WAF) 상의 모든 메모리(MEM)를 테스트 모드로 설정하고, 웨이퍼 레벨 번인 테스트(WLBI)를 실시한다. 번인 테스트(WLBI)는 도 8 내지 도 11에서 상세하게 설명한다. 또한, 메모리(MEM)는 웨이퍼 상태에 한정되지 않고, 칩 상태 또는 패키징된 상태에서 LSI 테스터(LTST)에 접속되어도 좋다.

도 8은 제1 실시 형태의 테스트 모드에서의 메모리(MEM)의 동작을 나타내고 있다. 이 예에서는, 테스트 모드 설정 회로(14)의 설정에 의해 테스트 제어 신호(TESZ1)만이 고논리 레벨로 활성화되고, 메모리(MEM)는 제1 스트레스 테스트(TEST1)를 실시한다.

제1 스트레스 테스트(TEST1)에서는, 도 2에 도시된 메인 워드 디코더(MWD) 및 도 3에 도시된 더미 메인 워드 디코더(DMWD)는 테스트 제어 신호(TESZ1)의 활성화 중에 모든 메인 워드선(MWLX0∼MWLX31) 및 모든 더미 메인 워드선(DMWL0∼DMWL11)을 활성화한다. 도 1에 도시된 코어 제어 회로(12)는 액세스 커맨드[CMD(판독 커맨드 또는 기록 커맨드)]에 응답하여 워드선 활성화 신호(WLZ)를 활성화한다. 액세스 커맨드(CMD)는 도 6에 도시된 컨트롤러(CNT) 또는 도 7에 도시된 LSI 테스터(LTST)로부터 공급된다. 또한, 워드선 활성화 신호(WLZ)는 테스트를 개시, 종료하기 위한 테스트 모드 커맨드(TMD)를 코어 제어 회로(12)에 공급하고, 테스트 모드 커맨드(TMD)에 동기하여 활성화하여도 좋다.

도 2에 도시된 리얼 쿼터 드라이버(QDRV)는 테스트 제어 신호(TESZ1)의 활성화 중에 워드선 활성화 신호(WLZ)에 동기하여 짝수 번째의 리얼 워드선(WL) 및 짝수 번째의 더미 워드선(DWL)을 각각 활성화한다. 워드선(WL, DWL)의 활성화는 액세스 커맨드(CMD)가 공급되고 있는 동안 계속된다. 이에 따라, 워드선(WL, DWL)은 1라인 걸러 활성화되고, 한 쌍의 워드선(WL/WL, WL/DWL, DWL/DWL) 사이에 각각 스트레스가 인가된다.

본 발명에서는, 가장 외측에 위치하는 리얼 워드선(WL0)과 더미 워드선(DWL7) 사이에 스트레스가 인가되기 때문에, 리얼 워드선(WL0)의 스트레스 시험을 확실하게 실시할 수 있다. 특히, 짝수 번째의 더미 워드선(DWL)의 활성화 시간 및 짝수 번째의 리얼 워드선(WL)의 활성화 시간은 워드선 활성화 신호(WLTZ)의 활성화 시간과 같다. 즉, 워드선(DWL, WL)의 활성화 시간은 서로 같다. 또한, 서브 워드 드라이버(SWD, DSWD)의 회로 구성은 서로 동일하다. 따라서, 리얼 워드선(WL)과 더미 워드선(DWL)의 신호 파형을 동일하게 할 수 있고, 메모리 셀 어레이(ARY)의 내측에 배선되는 워드선(WL)도 메모리 셀 어레이(ARY)의 외측에 배선되는 워드선(WL)도 동일한 전압 스트레스를 동일한 시간 인가할 수 있다.

도 9는 제1 실시 형태의 테스트 모드에서의 메모리(MEM)의 다른 동작을 나타내고 있다. 도 8과 동일한 동작에 대해서는 상세한 설명은 생략한다. 이 예에서는, 테스트 모드 설정 회로(14)의 설정에 의해 테스트 제어 신호(TESZ2)만이 고논리 레벨로 활성화되고, 메모리(MEM)는 제2 스트레스 테스트(TEST2)를 실시한다.

제2 스트레스 테스트(TEST2)에 있어서도 테스트 제어 신호(TESZ2)의 활성화에 응답하여 모든 메인 워드선(MWLX0∼MWLX31) 및 모든 더미 메인 워드선(DMWL0∼DMWL11)이 활성화된다. 그리고, 도 6에 도시된 컨트롤러(CNT) 또는 도 7에 도시된 테스터(LSITST)로부터 액세스 커맨드(CMD)가 메모리(MEM)에 공급되고, 워드선 활성화 신호(WLZ)가 활성화된다. 또한, 워드선 활성화 신호(WLZ)는 테스트를 개시, 종료하기 위한 테스트 모드 커맨드(TMD)를 코어 제어 회로(12)에 공급하고, 테스트 모드 커맨드(TMD)에 동기하여 활성화하여도 좋다.

쿼터 드라이버(QDRV)는 테스트 제어 신호(TESZ2)의 활성화 중에 워드선 활성화 신호(WLZ)에 동기하여 홀수 번째의 리얼 워드선(WL) 및 홀수 번째의 더미 워드선(DWL)을 활성화한다. 워드선(WL, DWL)의 활성화는 액세스 커맨드(CMD)가 공급되고 있는 동안 계속된다. 이에 따라, 워드선(WL, DWL)은 1라인 걸러 활성화되고, 한 쌍의 워드선(WL/WL, WL/DWL, DWL/DWL) 사이에 각각 스트레스가 인가된다. 이에 따라, 도 8과 동일한 효과를 얻을 수 있다.

도 10은 제1 실시 형태의 테스트 모드에서의 메모리(MEM)의 다른 동작을 나타내고 있다. 도 8과 동일한 동작에 대해서는 상세한 설명은 생략한다. 이 예에서는, 테스트 모드 설정 회로(14)의 설정에 의해 테스트 제어 신호(TESZ3)만이 고논리 레벨로 활성화되고, 메모리(MEM)는 제3 스트레스 테스트(TEST3)를 실시한다.

제3 스트레스 테스트(TEST3)에 있어서도, 테스트 제어 신호(TESZ3)의 활성화에 응답하여 모든 메인 워드선(MWLX0∼MWLX31) 및 모든 더미 메인 워드선(DMWL0∼DMWL11)이 활성화된다. 그리고, 액세스 커맨드(CMD)가 메모리(MEM)에 공급되고, 워드선 활성화 신호(WLZ)가 활성화된다.

쿼터 드라이버(QDRV)는 테스트 제어 신호(TESZ3)의 활성화 중에 워드선 활성화 신호(WLZ)에 동기하여 모든 리얼 워드선(WL) 및 더미 워드선(DWL)을 활성화한다. 워드선(WL, DWL)의 활성화는 액세스 커맨드(CMD) 또는 테스트 모드 커맨드(TCMD)가 공급되고 있는 동안 계속된다. 이에 따라, 워드선(WL, DWL)과 메모리 셀(MC, DMC) 사이에 각각 스트레스가 인가된다. 특히, 메모리 셀(MC, DMC)의 전송 트랜지스터의 게이트에 스트레스가 인가된다. 또한, 서로 인접한 워드선(WL/WL, WL/DWL, DWL/DWL) 사이에 스트레스가 인가된다(마이그레이션의 가속 테스트). 도 10에 있어서도 리얼 워드선(WL)과 더미 워드선(DWL)의 파형은 동일하기 때문에, 메모리 셀 어레이(ARY)의 내측에 배선되는 워드선(WL)도 메모리 셀 어레이(ARY)의 외측에 배선되는 워드선(WL)도 동일한 전압 스트레스를 동일한 시간 인가할 수 있다.

도 11은 제1 실시 형태의 테스트 방법의 흐름을 나타내고 있다. 이 흐름은 예컨대 도 6에 도시된 컨트롤러(CNT) 또는 도 7에 도시된 LSI 테스터(LTST)에 의해 실시된다. 테스트는 칩 상태 또는 패키징된 개별 메모리(MEM)에 대하여 실시되어도 좋고, 웨이퍼 상태의 메모리(MEM)에 대하여 실시되어도 좋다.

우선, 단계 S10에 있어서, 제1 스트레스 테스트(TEST1)를 실시하기 위한 테스트 모드 커맨드(TMD)가 테스트 모드 설정 회로(14)에 공급된다. 테스트 모드 설정 회로(14)의 설정에 의해 단계 S12에 있어서 도 8에 도시된 제1 스트레스 테스트(TEST1)가 실시된다.

다음에, 단계 S14에 있어서, 제2 스트레스 테스트(TEST2)를 실시하기 위한 테스트 모드 커맨드(TMD)가 테스트 모드 설정 회로(14)에 공급되고, 단계 S16에 있어서, 도 9에 도시된 제2 스트레스 테스트(TEST2)가 실시된다. 다음에, 단계 S18에 있어서, 제3 스트레스 테스트(TEST3)를 실시하기 위한 테스트 모드 커맨드(TMD)가 테스트 모드 설정 회로(14)에 공급되고, 단계 S20에 있어서, 도 10에 도시된 제3 스트레스 테스트(TEST3)가 실시된다.

이 후, 단계 S22에 있어서, 메모리(MEM)에 기록 커맨드(WD)가 공급되고, 모든 메모리 셀(MC)에 소정 패턴의 데이터가 기록된다. 여기서, 소정 패턴은 예컨대 모두 O인 패턴, 모두 1인 패턴, 매칭 패턴 등이다. 다음에, 메모리(MEM)에 판독 커맨드(RD)가 공급되고, 모든 메모리 셀(MC)로부터 데이터가 판독된다. 그리고, 판독 데이터가 기대치(기록 데이터)와 일치하는 경우, 그 메모리(MEM)는 양품으로 판정된다. 판독 데이터가 기대치와 일치하지 않는 경우, 그 메모리(MEM)는 불량품으로 판정된다. 즉, 번인 테스트가 실시된다. 또한, 테스트는 모든 스트레스 테 스트(TEST1∼TEST3)가 아니라 스트레스 테스트(TEST1∼TEST3) 중 적어도 어느 하나를 실시하여도 좋다.

이상, 제1 실시 형태에서는, 테스트 모드 중에 공통의 타이밍 신호인 워드선 활성화 신호(WLTZ)를 이용하여 리얼 워드선(WL) 및 더미 워드선(DWL)을 구동함으로써, 리얼 워드선(WL)과 더미 워드선(DWL)의 신호 파형을 동일하게 할 수 있다. 따라서, 메모리 셀 어레이(ARY)의 내측에 배선되는 워드선(WL)도 메모리 셀 어레이(ARY)의 외측에 배선되는 워드선(WL)도 동일한 전압 스트레스를 동일한 시간 인가할 수 있다. 동일한 조건으로 스트레스 테스트를 실시할 수 있기 때문에, 더미 워드선(DWL)에 인접한 리얼 워드선(WL) 및 리얼 메모리 셀(MC)을 충분히 평가할 수 있다. 이 결과, 시장에서 불량이 발생하는 것을 방지할 수 있다. 즉, 반도체 메모리(MEM)의 신뢰성을 향상시킬 수 있다.

테스트 모드 설정 회로(14)를 액세스함으로써 통상 동작 모드에서 테스트 모드로 이행하기 위해서 테스트 모드 단자 등의 외부 단자를 형성할 필요는 없다. 외부 단자(패드)는 트랜지스터 등의 소자에 비하여 레이아웃 면적이 크다. 또한, 패드의 면적은 반도체 테크놀로지가 진전될수록 상대적으로 커지는 경향이 있다. 이 때문에, 테스트 패드에 의해 메모리(MEM)의 칩 사이즈가 증가하는 것을 방지할 수 있다.

어드레스(AD)에 따라 테스트 제어 신호(TESZ1∼TESZ3) 중 어느 하나를 활성화함으로써, 테스트의 종류를 늘리는 경우에도 커맨드 시퀀스를 변경하지 않고 용이하게 대응할 수 있다. 예컨대, 메모리(MEM)를 테스트하는 메모리 제어부(MCNT) 등의 논리 변경이 필요 없게 된다. 테스트 모드 설정 회로(14)를 메모리(MEM)의 동작 사양을 설정하기 위한 모드 레지스터에 더 포함시킬 수 있게 된다.

도 12는 본 발명의 제2 실시 형태를 나타내고 있다. 제1 실시 형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시 형태에서는, 제1 실시 형태의 테스트 모드 설정 회로(14) 및 메모리 코어(20) 대신에 테스트 모드 설정 회로(14A) 및 메모리 코어(20A)가 형성되어 있다. 그 밖의 구성은 제1 실시 형태와 동일하다.

테스트 모드 설정 회로(14A)는 제1 실시 형태의 테스트 모드 설정 회로(14)의 기능에 어드레스[AD(RAD, CAD; 제2 외부 신호)]에 따라 테스트 제어 신호(TESZ4)를 활성화하는 기능을 추가하여 구성되어 있다. 예컨대, 테스트 모드 커맨드(TMD)와 함께 16진수로 "04"의 칼럼 어드레스(CAD)가 공급되었을 때, 테스트 모드 설정 회로(14A)는 테스트 제어 신호(TESZ4)를 활성화한다. 테스트 제어 신호(TESZ4)의 활성화에 의해 제4 스트레스 테스트가 실시된다. 제4 스트레스 테스트는 리얼 워드선(WL) 또는 더미 워드선(DWL)의 1라인만을 활성화하고, 인접한 워드선(WL, DWL)의 전압 변화에 의한 커플링 등의 영향을 평가하는 디스터브 스트레스 테스트이다.

또한, 테스트 제어 신호(TESZ1∼TESZ3)의 활성화에 의해 실시되는 스트레스 테스트(TEST1∼TEST3)는 제1 실시 형태(도 8 내지 도10)와 동일하다. 메모리 코어(20A)는 리얼 워드 디코더(WDEC) 및 더미 워드 디코더(DWDEC)의 구성이 제1 실시 형태와 다른 것을 제외하고, 제1 실시 형태의 메모리 코어(20)와 동일하다.

도 13은 도 12에 도시된 리얼 워드 디코더(WDEC)의 주요부를 나타내고 있다. 워드 디코더(WDEC)는 메인 워드선(MWLX0∼MWLX2)에 접속된 메인 워드 디코더(MWD)의 출력에 스위치 회로(SW1)를 배치하여 구성되어 있다. 그 밖의 구성은 제1 실시 형태의 워드 디코더(WDEC)와 동일하다.

스위치 회로(SW1)는 테스트 제어 신호(TESZ4)의 비활성화 중[통상 동작 모드 중 또는 스트레스 테스트(TEST1∼TEST3) 중], 리얼 메인 워드 디코더(MWD)로부터 출력되는 메인 워드선 신호(MWLX1, MWLX2)를 리얼 서브 워드 디코더(SWD)에 출력한다. 스위치 회로(SW1)는 테스트 제어 신호(TESZ4)의 활성화 중(제4 스트레스 테스트 중), 리얼 메인 워드 디코더(MWD)로부터 출력되는 메인 워드선 신호(MWLX1, MWLX2)를 더미 워드선 신호(DMWLX0, DMWLX1)로서 더미 서브 워드 디코더(DSWD)에 출력한다. 스위치 회로(SW1)의 최종단의 버퍼(인버터)의 구동 능력은 전부 동일하다.

또한, 실제로는 스트레스 테스트(TEST1∼TEST3)의 기능을 유효하게 하기 위해서 스위치 회로(SW1)로부터 출력되는 더미 메인 워드선 신호(DMWLX0, DMWLX1)는 더미 메인 워드 디코더(DMWD)를 통해 더미 서브 워드 디코더(DSWD)에 출력된다. 더미 메인 워드 디코더(DMWD)는 테스트 제어 신호(TESZ1∼TESZ3)의 활성화 중에 모든 더미 메인 워드선 신호(DMWLX0, DMWLX1)를 활성화하고, 테스트 제어 신호(TESZ4)의 활성화 중에 스위치 회로(SW1)로부터의 더미 메인 워드선 신호(DMWLX0, DMWLX1)를 출력한다.

이 실시 형태에서는, 테스트 모드 설정 회로(14A)가 테스트 제어 신 호(TESZ4)를 활성화하는 테스트 모드 중에 제4 스트레스 테스트(TEST4)가 실시된다. 제4 스트레스 테스트(TEST4) 중, 메인 워드선(MWLX1 또는 MWLX2)을 선택하기 위한 로우 어드레스[RAD(제1 어드레스)]가 공급될 때, 메인 워드선(MWLX1, MWLX2) 대신에 더미 메인 워드선(DMWLX0 또는 DMWLX1)이 각각 활성화된다. 이에 따라, 제4 스트레스 테스트(TEST4) 중에 제1 어드레스가 공급될 때, 로우 어드레스(RAD)의 하위 2비트에 따라 더미 워드선(DWL) 중 어느 1라인이 선택적으로 활성화된다. 그리고, 더미 메모리 셀(DMC)에 대하여 데이터가 입출력된다. 즉, 스위치 회로(SW1) 및 메모리 셀(MC, DMC)의 전송 트랜지스터는 데이터 입출력 회로(18)와 리얼 메모리 셀(MC)과의 접속을 해제하고, 데이터 입출력 회로(18)를 더미 메모리 셀(DMC)에 접속하는 데이터 제어 회로로서 기능한다.

한편, 제4 스트레스 테스트(TEST4) 중, 제1 어드레스 이외의 로우 어드레스(RAD)가 공급될 때, 메인 워드선(MWLX1, MWLX2) 이외의 메인 워드선(MWLX)이 활성화된다. 이와 같이, 서브 워드 디코더(SWD) 및 더미 서브 워드 디코더(DSWD)는 도 6 및 도 7에 도시된 메모리 제어부(MCNT)로부터의 로우 어드레스(RAD)에 따라 워드선(WL, DWL)을 1라인씩 구동한다.

제4 스트레스 테스트(TEST4)에서는, 리얼 워드선(WL) 및 더미 워드선(DWL)은 공통의 리얼 메인 워드 디코더(MWD)에 의해 워드선 활성화 신호(WLTZ)에 동기하여 활성화된다. 이 때문에, 리얼 워드선(WL) 및 더미 워드선(DWL)의 활성화 타이밍은 서로 동일하다. 이에 따라, 메모리 셀 어레이(ARY)의 내측에 배선되는 워드선(WL) 및 메모리 셀 어레이(ARY)의 외측에 배선되는 워드선(WL)에 대하여 디스터브 스트 레스 테스트를 완전히 동일한 조건으로 실시할 수 있다. 바꾸어 말하면, 메모리 셀 어레이(ARY)의 외측에 배선되는 워드선(WL)의 스트레스 테스트를 충분히 실시할 수 있다.

이상, 제2 실시 형태에 있어서도, 전술한 제1 실시 형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시 형태에서는, 1라인씩 활성화되는 리얼 워드선(WL) 및 더미 워드선(DWL)의 활성화 타이밍 등의 테스트 조건을 서로 같게 할 수 있다. 이에 따라, 디스터브 스트레스 테스트를 배선되는 워드선(WL)의 위치에 의존하지 않고, 완전히 동일한 조건으로 실시할 수 있다.

도 14는 본 발명의 제3 실시 형태를 나타내고 있다. 제1 실시 형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시 형태에서는, 제1 실시 형태의 메모리 코어(20) 대신에 메모리 코어(20B)가 형성되어 있다. 또한, 선택 퓨즈 회로(22B), 용장 퓨즈 회로(24B), 어드레스 비교 회로(26B) 및 용장 선택 회로(28B)가 새롭게 형성되어 있다. 그 밖의 구성은 제1 실시 형태와 동일하다. 또한, 제2 실시 형태의 메모리 코어(20)를 메모리 코어(20B)로 대체하고, 추가로, 선택 퓨즈 회로(22B), 용장 퓨즈 회로(24B), 어드레스 비교 회로(26B) 및 용장 선택 회로(28B)를 새롭게 형성하여도 좋다.

메모리 코어(20B)는 제1 실시 형태의 메모리 코어(20A)에 용장 제어 회로(RCNT1), 용장 워드 디코더(RWDEC), 용장 메모리 셀(RMC) 및 용장 메모리 셀(RMC)에 접속된 용장 워드선(RWL)을 추가하여 구성되어 있다.

용장 퓨즈 회로[24B(제1 용장 기억 회로)]는 불량을 갖는 워드선(WL)을 나타내는 용장 로우 어드레스[RRAD(불량 어드레스)]를 기억하는 퓨즈를 구비한다. 용장 퓨즈 회로(24B)는 퓨즈 프로그램 상태에 따라 용장 로우 어드레스(RRAD)를 출력한다. 선택 퓨즈 회로[22B(제2 용장 기억 회로)]는 용장 워드선(RWL) 또는 용장 메모리 셀(RMC)에 불량이 존재하는 것을 나타내는 불량 정보를 기억하는 퓨즈를 구비하고 있다. 선택 퓨즈 회로(22B)는 퓨즈의 프로그램 상태에 따라 선택 신호(SEL)를 출력한다. 선택 퓨즈 회로(22B)는 퓨즈가 프로그램되어 있지 않을 때, 선택 신호(SEL)를 비활성화하고, 퓨즈가 프로그램되어 있을 때에, 선택 신호(SEL)를 활성화한다. 비활성화된 선택 신호(SEL)는 불량이 구제될 때에, 용장 워드선(RWL)을 사용하는 것을 나타낸다. 활성화된 선택 신호(SEL)는 불량이 구제될 때에, 더미 워드선(DWL)을 사용하는 것을 나타낸다.

어드레스 비교 회로(26B)는 로우 어드레스(RAD)와 용장 로우 어드레스(RRAD0)가 일치할 때에, 용장 인에이블 신호(REN)를 출력한다. 용장 선택 회로(28B)는 용장 인에이블 신호(REN)가 활성화되고 있을 때에, 선택 신호(SEL)에 따라 용장 선택 신호(RSEL) 또는 더미 선택 신호(DSEL)를 출력한다.

용장 제어 회로(RCNT1)는 용장 퓨즈 회로(24B)에 기억된 불량 어드레스에 대응하는 리얼 워드선(WL)의 구동을 금지하고, 그 대신에 용장 워드선(RWL)의 구동을 허가한다. 또한, 용장 제어 회로(RCNT1)는 용장 퓨즈 회로(22B)에 용장 워드선(RWL)의 불량을 나타내는 불량 정보가 기억되어 있을 때에, 용장 워드선(RWL) 대신에 더미 워드선(DWL)의 구동을 허가한다. 즉, 메모리 코어(20B)는 용장 선택 신 호(RSEL)를 수신했을 때에, 리얼 워드선(WL) 대신에 용장 워드선(RWL)을 활성화하고, 더미 선택 신호(RSEL)를 수신했을 때에, 용장 워드선(RWL) 대신에 더미 워드선(DWL)을 활성화한다. 용장 메모리 셀(RMC)은 리얼 메모리 셀(MC)과 동일한 형상 및 특성을 갖는다.

이 실시 형태에서는, 리얼 워드선(WL) 또는 리얼 메모리 셀(MC)에 불량이 있을 때에, 용장 워드선(RWL)을 이용하여 불량을 구제할 수 있다. 또한, 용장 워드선(RWL) 또는 용장 메모리 셀(RMC)에 불량이 있을 때에, 더미 워드선[DWL(도 3에 도시한 DWL4∼DWL7)]을 이용하여 불량을 구제할 수 있다. 더미 워드선(DWL4∼DWL7)은 제1 실시 형태에서 설명한 스트레스 테스트(TEST1∼TEST3)에 의해 리얼 워드선(WL)과 동일한 조건으로 스트레스 평가가 실시된다. 이 때문에, 더미 워드선(DWL4∼DWL7)을 리얼 워드선(WL) 대신에 사용할 수 있다. 즉, 더미 워드선(DWL4∼DWL7)을, 불량을 구제하기 위한 용장 워드선(RWL) 대신에 사용할 수 있다. 또한, 복수의 용장 워드선(RWL)이 형성되는 경우, 선택 퓨즈 회로(22B)로부터 각 용장 워드선(RWL)에 대응하는 복수의 선택 신호(SEL)를 출력하여도 좋다. 이에 따라, 복수의 용장 신호선(RWL) 대신에 복수의 더미 워드선(DWL)을 사용할 수 있다. 후술하는 제4 및 제5 실시 형태에서도 동일하다.

이상, 제3 실시 형태에 있어서도, 전술한 제1 실시 형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시 형태에서는, 용장 워드선(RWL) 또는 용장 메모리 셀(RMC)에 불량이 있을 때에, 더미 워드선(DWL)을 이용하여 불량을 구제할 수 있다. 이 결과, 메모리(MEM)의 수율을 향상시킬 수 있다.

도 15는 본 발명의 제4 실시 형태를 나타내고 있다. 제1 및 제3 실시 형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시 형태에서는, 제3 실시 형태의 테스트 모드 설정 회로(14), 어드레스 비교 회로(26B) 및 용장 선택 회로(28B) 대신에 테스트 모드 설정 회로(14C), 어드레스 비교 회로(26C) 및 용장 선택 회로(28C)가 형성되어 있다. 그 밖의 구성은 제3 실시 형태와 동일하다.

테스트 모드 설정 회로(14C)는 제1 실시 형태의 테스트 모드 설정 회로(14)의 기능에 어드레스[AD(RAD, CAD; 제2 외부 신호)]에 따라 스위치 제어 신호(SWC1, SWC2)를 활성화하는 기능을 추가하여 구성되어 있다. 어드레스 비교 회로(26C)는 스위치 제어 신호(SWC1)가 활성화되었을 때에, 로우 어드레스(RRAD, RAD)의 비교 결과에 상관없이 용장 인에이블 신호(REN)를 강제적으로 출력한다. 용장 선택 회로(28C)는 스위치 제어 신호(SWC2)가 활성화되었을 때에, 선택 신호(SEL)에 상관없이 더미 선택 신호(DSEL)를 강제적으로 출력한다. 이에 따라, 퓨즈 회로(22B, 24B)가 프로그램되기 전에 테스트 모드 설정 회로(14C)의 설정에 의해 리얼 워드선(WL)을 용장 워드선(RWL) 또는 더미 워드선(DWL)으로 대체할 수 있다.

이상, 제4 실시 형태에 있어서도, 전술한 제1 및 제3 실시 형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시 형태에서는, 퓨즈 회로(22B, 24B)의 프로그램 전에 리얼 워드선(WL)을 용장 워드선(RWL) 또는 더미 워드선(DWL)으로 대체할 수 있기 때문에, 워드선(RWL, DWL) 및 메모리 셀(RMC, DMC)의 동작을 퓨즈 회로(22B, 24B)를 프로그램하기 전에 미리 확인할 수 있다.

도 16은 본 발명의 제5 실시 형태를 나타내고 있다. 제1 및 제3 실시 형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시 형태에서는, 제3 실시 형태의 테스트 모드 설정 회로(14), 선택 퓨즈 회로(22B) 및 용장 퓨즈 회로(24B) 대신에 테스트 모드 설정 회로(14D), 선택 퓨즈 회로(22D) 및 용장 퓨즈 회로(24D)가 형성되어 있다. 그 밖의 구성은 제3 실시 형태와 동일하다.

테스트 모드 설정 회로(14D)는 제1 실시 형태의 테스트 모드 설정 회로(14)의 기능에 어드레스[AD(RAD, CAD; 제2 외부 신호)]에 따라 컷 제어 신호(CUT1, CUT2)를 활성화하는 기능을 추가하여 구성되어 있다. 용장 퓨즈 회로(24D)는 컷 제어 신호(CUT1)가 활성화되었을 때에, 퓨즈의 프로그램 상태에 상관없이 소정의 용장 로우 어드레스(RRAD0)를 강제적으로 출력한다. 선택 퓨즈 회로(22D)는 컷 제어 신호(CUT2)가 활성화되었을 때에, 퓨즈의 프로그램 상태에 상관없이 선택 신호(SEL)를 강제적으로 활성화한다. 이에 따라, 퓨즈 회로(22D, 24D)가 프로그램되기 전에 테스트 모드 설정 회로(14)의 설정에 의해 리얼 워드선(WL)을 용장 워드선(RWL) 또는 더미 워드선(DWL)으로 대체할 수 있다.

이상, 제5 실시 형태에 있어서도, 전술한 제1, 제3 및 제4 실시 형태와 동일한 효과를 얻을 수 있다.

도 17은 본 발명의 제6 실시 형태를 나타내고 있다. 제1 실시 형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시 형태에서는, 제1 실시 형태의 테스트 모드 설정 회 로(14), 코어 제어 회로(12) 및 메모리 코어(20) 대신에 테스트 모드 설정 회로(14E), 코어 제어 회로(12E) 및 메모리 코어(20E)가 형성되어 있다. 그 밖의 구성은 제1 실시 형태와 동일하다.

테스트 모드 설정 회로(14E)는 테스트 모드 커맨드[TMD(CMD; 제1 외부 신호)]에 응답하여 메모리(MEM)의 동작 모드를 통상 동작 모드에서 테스트 모드로 이행하고, 테스트 모드 커맨드(TMD)와 함께 공급되는 어드레스[AD(RAD, CAD; 제2 외부 신호)]에 따라 테스트 제어 신호(TESZ5, TESZ6) 중 어느 하나를 활성화한다. 예컨대, 테스트 모드 커맨드(TMD)와 함께 16진수로 "05", "06"의 칼럼 어드레스(CAD)가 공급되었을 때, 테스트 모드 설정 회로(14E)는 테스트 제어 신호(TESZ5, TESZ6)를 각각 활성화하고, 16진수로 "FF"의 칼럼 어드레스(CAD)가 공급되었을 때, 동작 모드를 테스트 모드에서 통상 동작 모드로 이행한다. 코어 제어 회로(12E)는 제1 실시 형태의 코어 제어 회로(12)에 로우 어드레스(RAD)에 따라 스위치 제어 신호[BT(도 19에 도시된 BT1, BT2 등)]를 출력하는 기능을 추가하여 구성되어 있다.

메모리 코어(20E)는 메모리 셀 어레이(ARY), 워드 디코더(WDEC), 리얼 센스 앰프(SA), 더미 센스 앰프(DSA), 리얼 칼럼 스위치(CSW), 더미 칼럼 스위치(DCSW), 리얼 프리차지 회로(PRE), 더미 프리차지 회로(DPRE), 칼럼 디코더(CDEC), 리드 앰프(RA) 및 라이트 앰프(WA)를 구비하고 있다. 메모리 셀 어레이(ARY)는 복수의 리얼 메모리 셀(MC) 및 더미 메모리 셀(DMC)과, 도면의 가로 방향으로 배열되는 메모리 셀(MC), DMC에 접속된 워드선(WL)과, 도면의 세로 방향으로 배열되는 메모리 셀(MC)에 접속된 비트선(BL, /BL)과, 도면의 세로 방향으로 배열되는 더미 메모리 셀(DMC)에 접속된 더미 비트선(DBL, /DBL)을 구비한다. 메모리 셀(MC), DMC는 제1 실시 형태와 마찬가지로 서로 동일한 형상으로 형성되며, 동일한 특성을 갖고 있다.

워드 디코더(WDEC)는 워드선(WL) 중 어느 하나를 선택하기 위해서 로우 어드레스(RAD)를 디코드한다. 센스 앰프(SA)는 통상 동작 모드 중에 비트선 쌍(BL, /BL)에 판독된 데이터 신호의 신호량의 차를 증폭한다. 센스 앰프(SA)는 테스트 모드 중에 테스트 제어 신호(TESZ5, TESZ6)에 따라 고레벨 전압 및 저레벨 전압의 한쪽 및 다른 쪽을 비트선(BL) 및 비트선(/BL)에 공급한다. 더미 센스 앰프(DSA)는 통상 동작 모드 중에 비활성화되고, 테스트 모드 중에 테스트 제어 신호(TESZ5, TESZ6)에 따라 고레벨 전압 및 저레벨 전압의 한쪽 및 다른 쪽을 더미 비트선(DBL) 및 더미 비트선(/DBL)에 공급한다. 센스 앰프(SA) 및 더미 센스 앰프(DSA)는 공통의 센스 앰프 활성화 신호(LEZ)에 동기하여 동작한다.

칼럼 스위치(CSW)는 통상 동작 모드 중에 칼럼 어드레스(CAD)에 따라 선택적으로 온되고, 칼럼 어드레스(CAD)에 대응하는 비트선(BL, /BL)을 리드 앰프(RA) 및 라이트 앰프(WA)에 접속한다. 칼럼 스위치(CSW)는 테스트 모드 중에 항상 오프된다. 더미 칼럼 스위치(DCSW)는 동작 모드에 관계없이 항상 오프된다. 프리차지 회로(PRE) 및 더미 프리차지 회로(DPRE)는 워드선(WL) 및 센스 앰프(SA)의 비활성화 중에 비트선(BL, /BL)에 프리차지 전압(VPR)을 공급한다. 칼럼 디코더(CDEC), 리드 앰프(RA) 및 라이트 앰프(WA)는 제1 실시 형태와 동일한 회로 구성이다.

도 18은 도 17에 도시된 메모리 코어(20E)의 주요부의 개요를 나타내고 있 다. 본 실시 형태에서는 예컨대 4세트의 더미 비트선 쌍[DBL, /DBL(DBL0∼DBL3, /DBL0∼DBL3)]이 배선된다. 센스 앰프(SA, DSA)는 양측에 배선되는 비트선 쌍(BL, /BL, DBL, /DBL)에 공유된다(공유 센스 앰프 방식). 비트선 쌍(BL, /BL, DBL, /DBL)의 배선 간격은 전부 동일하다.

도 19는 도 18의 굵은 파선 프레임으로 도시한 영역을 상세하게 나타내고 있다. 센스 앰프(SA, DSA), 칼럼 스위치(CSW, DCSW), 프리차지 회로(PRE, DPRE)는 도 5와 동일하며, 서로 동일한 회로 구성이다. 이 실시 형태에서는, 센스 앰프(SA, DSA)는 도면의 좌우로 각각 연장되어 있는 2세트의 비트선 쌍[BL, /BL(또는 DBL, /DBL)]에 공유된다. 이 때문에, 센스 앰프(SA, DSA)를 선택적으로 비트선 쌍[BL, /BL(또는 DBL, /DBL)]에 접속하기 위한 접속 스위치(BT)가 배치되어 있다. 접속 스위치(BT)는 고논리 레벨의 스위치 제어 신호[BT1(또는 BT2)]를 수신하고 있는 동안, 대응하는 메모리 셀 어레이(ARY)의 비트선 쌍(BL, /BL 및 DBL, /DBL)을 센스 앰프(SA 및 DSA)에 접속한다.

센스 앰프(SA)는 센스 앰프 활성화 신호(PSA, NSA)의 활성화 중에 증폭 동작을 실행한다. 센스 앰프(DSA)는 센스 앰프 활성화 신호(DPSA, DNSA)의 활성화 중에 증폭 동작을 실행한다. 센스 앰프 활성화 신호(PSA, NSA 및 DPSA, DNSA)는 센스 앰프 활성화 신호(LEZ)의 활성화에 동기하여 활성화된다.

도 20은 제6 실시 형태의 테스트 모드에서의 메모리(MEM)의 동작을 나타내고 있다. 이 예에서는, 테스트 모드 설정 회로(14E)의 설정에 의해 동작 모드는 통상 동작 모드에서 테스트 모드로 이행되고, 테스트 제어 신호(TESZ5)만이 고논리 레벨 로 활성화된다. 메모리(MEM)는 예컨대 도 6 및 도 7에 도시한 메모리 제어부(MCNT)로부터의 액세스 커맨드에 응답하여 제5 스트레스 테스트(TEST5)를 실시한다.

액세스 커맨드(예컨대, 기록 커맨드)에 응답하여 프리차지 제어 신호(BRS)가 저논리 레벨로 비활성화되고, 워드선(WL)이 활성화된다. 활성화시키는 워드선(WL)의 라인 수는 로우 어드레스(RAD)에 대응하는 1라인이라도 좋고, 모든 워드선(WL)이라도 좋다. 또한, 메모리 셀(MC, DMC)에 스트레스를 주지 않는 경우, 워드선(WL)은 활성화되지 않아도 좋다. 이 경우, 테스트를 개시, 종료하기 위한 테스트 모드 커맨드(TMD)를 코어 제어 회로(12)에 공급하고, 센스 앰프 활성화 신호(LEZ)는 테스트 모드 커맨드(TMD)에 동기하여 활성화된다.

이 후, 센스 앰프 활성화 신호(LEZ)에 동기하여 센스 앰프(SA, DSA)가 동일한 타이밍에 활성화된다. 리얼 센스 앰프(SA)는 비트선[BL(BL0∼BL3 등) 및 /BL(/BL0∼/BL3 등)]에 고전압 레벨 및 저전압 레벨을 각각 인가한다. 더미 센스 앰프(DSA)는 비트선[DBL(DBL0∼DBL3) 및 /DBL(/DBL0∼DBL3)]에 고전압 레벨 및 저전압 레벨을 각각 인가한다. 즉, 리얼 센스 앰프(SA)는 리얼 비트선(BL, /BL)에 스트레스 전압을 인가하는 리얼 드라이버로서 기능한다. 더미 센스 앰프(DSA)는 더미 비트선(DBL, /DBL)에 스트레스 전압을 인가하는 더미 드라이버로서 기능한다. 이에 따라, 비트선(BL, /BL, DBL, /DBL)에 고전압 레벨 및 저전압 레벨이 교대로 인가되고, 비트선(BL, /BL, DBL, /DBL)의 스트레스 테스트가 실시된다.

또한, 비트선(BL, /BL, DBL, /DBL)에 고전압 레벨 및 저전압 레벨을 공급하 기 위해서 비트선(BL, DBL)은 센스 앰프(SA, DSA)의 동작이 시작되기 전에 일시적으로 고전압선에 접속된다. 비트선(/BL, /DBL)은 센스 앰프(SA, DSA)의 동작이 시작되기 전에 일시적으로 저전압선에 접속된다. 이 때문에, 메모리 코어(20E)는 비트선(BL, /BL, DBL, /DBL)을 고전압선 및 저전압선 중 어느 하나에 선택적으로 접속하기 위한 스위치를 구비하고 있다.

제5 스트레스 테스트(TEST5)에 의해 가장 외측에 위치하는 리얼 비트선(BL0)과 더미 비트선(/DBL3) 사이에 스트레스가 인가되기 때문에, 리얼 비트선(BL0)의 스트레스 테스트를 확실하게 실시할 수 있다. 특히, 리얼 센스 앰프(SA)와 더미 센스 앰프(DSA)의 회로 구성이 동일하여 이들 센스 앰프(SA, DSA)의 활성화 시간은 공통의 센스 앰프 활성화 신호(LEZ)에 의해 정해지고 있다. 즉, 센스 앰프(SA, DSA)의 활성화 시간은 서로 같다. 따라서, 제1 실시 형태와 마찬가지로 메모리 셀 어레이(ARY)의 내측에 배선되는 비트선(BL)도 메모리 셀 어레이(ARY)의 외측에 배선되는 비트선(BL)도 동일한 전압 스트레스를 동일한 시간 인가할 수 있다.

또한, 특별히 도시하지 않지만, 테스트 모드 설정 회로(14E)의 설정에 의해 테스트 제어 신호(TESZ6)만이 고논리 레벨로 활성화된 경우, 제6 스트레스 테스트(TEST6)가 실시된다. 제6 스트레스 테스트(TEST6)에서는, 도 20과는 반대로 리얼 센스 앰프(SA)는 비트선(BL 및 /BL)에 저전압 레벨 및 고전압 레벨을 각각 인가한다. 더미 센스 앰프(DSA)는 비트선(DBL 및 /DBL)에 저전압 레벨 및 고전압 레벨을 각각 인가한다. 즉, 비트선(BL, /BL, DBL, /DBL)에 고전압 레벨 및 저전압 레벨이 교대로 인가된다.

도 21은 제6 실시 형태의 테스트 방법의 흐름을 나타내고 있다. 이 흐름은 예컨대 도 6에 도시된 컨트롤러(CNT) 또는 도 7에 도시된 LSI 테스터(LTST)에 의해 실시된다. 테스트는 칩 상태 또는 패키징된 개별 메모리(MEM)에 대하여 실시되어도 좋고, 웨이퍼 상태의 메모리(MEM)에 대하여 실시되어도 좋다.

우선, 단계 S30에 있어서, 제5 스트레스 테스트(TEST5)를 실시하기 위한 테스트 모드 커맨드(TMD)가 테스트 모드 설정 회로(14E)에 공급된다. 테스트 모드 설정 회로(14E)의 설정에 의해 단계 S32에 있어서 도 20에 도시한 제5 스트레스 테스트(TEST5)가 실시된다.

다음에, 단계 S34에 있어서, 제6 스트레스 테스트(TEST6)를 실시하기 위한 테스트 모드 커맨드(TMD)가 테스트 모드 설정 회로(14E)에 공급되고, 단계 S36에 있어서, 제6 스트레스 테스트(TEST6)가 실시된다. 다음에, 단계 S38에 있어서, 제1 실시 형태(도 11)의 단계 22와 마찬가지로 기록 동작 및 판독 동작이 실행되어 메모리(MEM)의 양품/불량품의 판정이 실시된다.

이상, 제6 실시 형태에 있어서도, 전술한 제1 실시 형태와 동일한 효과를 얻을 수 있다. 특히, 이 실시 형태에서는, 비트선(BL, /BL)에 확실하게 스트레스를 인가할 수 있다.

도 22는 본 발명의 제7 실시 형태를 나타내고 있다. 제1 및 제6 실시 형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시 형태에서는, 제6 실시 형태의 테스트 모드 설정 회로(14E) 및 메모리 코어(20E) 대신에 테스트 모드 설정 회로(14F) 및 메모 리 코어(20F)가 형성되어 있다. 그 밖의 구성은 제1 실시 형태와 동일하다.

테스트 모드 설정 회로(14F)는 제6 실시 형태의 테스트 모드 설정 회로(14E)의 기능에 어드레스[AD(RAD, CAD; 제2 외부 신호)]에 따라 테스트 제어 신호(TESZ7)를 활성화하는 기능을 추가하여 구성되어 있다. 예컨대, 테스트 모드 커맨드(TMD)와 함께 16진수로 "07"의 칼럼 어드레스(CAD)가 공급되었을 때, 테스트 모드 설정 회로(14F)는 테스트 제어 신호(TESZ7)를 활성화한다. 테스트 제어 신호(TESZ7)의 활성화에 의해 제7 스트레스 테스트가 실시된다. 제7 스트레스 테스트는 칼럼 어드레스(CAD)에 의해 선택되는 리얼 비트선 쌍(BL, /BL) 대신에 더미 비트선 쌍(DBL, /DBL)을 선택하고, 더미 메모리 셀(DMC)에 데이터를 입출력하는 테스트이다.

또한, 테스트 제어 신호(TESZ5, TESZ6)의 활성화에 의해 실시되는 스트레스 테스트(TEST5, TEST6)는 제6 실시 형태와 동일하다. 메모리 코어(20F)는 칼럼 디코더(CDEC)의 구성이 제6 실시 형태와 다른 것을 제외하고, 제6 실시 형태의 메모리 코어(20E)와 동일하다.

도 23은 도 22에 도시된 칼럼 디코더(CDEC)의 주요부를 나타내고 있다. 칼럼 디코더(CDEC)는 칼럼 선택선(CL0, CL1)에 접속된 칼럼 디코더(CDEC)의 출력에 스위치 회로(SW2)를 배치하여 구성되어 있다. 그 밖의 구성은 제1 실시 형태의 칼럼 디코더(CDEC)와 동일하다.

스위치 회로(SW2)는 테스트 제어 신호(TESZ7)의 비활성화 중[통상 동작 모드 중 또는 스트레스 테스트(TEST5, TEST6) 중], 칼럼 디코더(CDEC)로부터 출력되는 칼럼 선택 신호(CL0, CL2)를 칼럼 스위치(CSW)에 출력한다. 스위치 회로(SW2)는 테스트 제어 신호(TESZ7)의 활성화 중[스트레스 테스트(TEST7) 중], 칼럼 디코더(CDEC)로부터 출력되는 칼럼 선택 신호(CL1, CL2)를 더미 칼럼 선택 신호(DCL2, DCL3)로서 더미 칼럼 스위치(DCSW)에 출력한다. 더미 칼럼 선택 신호(DCL2, DCL3)는 더미 비트선 쌍(DBL2, /DBL2 및 DBL3, /DBL3)에 대응하는 더미 칼럼 스위치(DCSW)에 각각 공급된다. 스위치 회로(SW2)의 최종단의 버퍼(인버터)의 구동 능력은 전부 동일하다.

이 실시 형태에서는, 테스트 모드 설정 회로(14F)가 테스트 제어 신호(TESZ7)를 활성화하는 테스트 모드 중에 제7 스트레스 테스트(TEST7)가 실시된다. 제7 스트레스 테스트(TEST7) 중 칼럼 선택선(CL1 또는 CL2)을 선택하기 위한 칼럼 어드레스[CAD(제1 어드레스)]가 공급될 때, 칼럼 선택선(CL1, CL2) 대신에 더미 칼럼 선택선(DCL0, DCL1)이 각각 활성화된다. 한편, 제7 스트레스 테스트(TEST7) 중 제1 어드레스 이외의 칼럼 어드레스(CAD)가 공급될 때, 칼럼 선택선(CL1, CL2) 이외의 칼럼 선택선(CL)이 활성화된다. 이와 같이, 칼럼 디코더(CDEC)는 도 6 및 도 7에 도시된 메모리 제어부(MCNT)로부터의 칼럼 어드레스(CAD)에 따라 리얼 비트선(BL, /BL) 또는 더미 비트선 쌍(DBL, /DBL)을 구동한다.

제7 스트레스 테스트(TEST7) 중에 제1 어드레스가 공급될 때, 칼럼 어드레스(CAD)에 따라 더미 칼럼 선택선(DCL2, DCL3) 중 어느 하나가 선택적으로 활성화된다. 그리고, 로우 어드레스(RAD)에 따라 더미 비트선(DBL2, /DBL2 또는 DBL3, /DBL3)에 접속된 더미 메모리 셀(DMC)에 대하여 데이터가 입출력된다. 즉, 스위치 회로(SW2) 및 칼럼 스위치(CSW, DCSW)는 데이터 입출력 회로(18)와 리얼 메모리 셀(MC)과의 접속을 해제하고, 데이터 입출력 회로(18)를 더미 메모리 셀(DMC)에 접속하는 데이터 제어 회로로서 기능한다.

제7 스트레스 테스트에 의해 메모리 셀 어레이(ARY)의 가장 외측에 배선되는 리얼 비트선 쌍(BL0, /BL0)에 인접한 더미 비트선 쌍(DBL3, /DBL3)에 접속된 더미 메모리 셀(DMC)에 데이터를 입출력할 수 있다. 전술한 제5 스트레스 테스트(TEST5) 또는 제6 스트레스 테스트(TEST6) 전에 제7 스트레스 테스트(TEST7)에 의해 더미 메모리 셀(DMC)에 데이터를 기록함으로써, 인접한 더미 메모리 셀(DMC)에 원하는 값의 데이터를 유지한 상태에서 리얼 비트선 쌍(BL0, /BL0)의 스트레스 테스트를 실시할 수 있다. 또한, 제5 스트레스 테스트(TEST5) 또는 제6 스트레스 테스트(TEST6) 후에 제7 스트레스 테스트(TEST7)에 의해 더미 메모리 셀(DMC)로부터 데이터를 판독함으로써, 제5 스트레스 테스트(TEST5) 또는 제6 스트레스 테스트(TEST6)에 의한 더미 메모리 셀(DMC)로의 영향을 평가할 수 있다.

이상, 제7 실시 형태에 있어서도, 전술한 제1, 제2, 제6 실시 형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시 형태에서는, 메모리 셀 어레이(ARY)의 가장 외측에 배선되는 리얼 비트선 쌍(BL0, /BL0)에 인접한 더미 메모리 셀(DMC)에 대하여 데이터를 기록, 판독할 수 있기 때문에, 상세한 스트레스 테스트를 실시할 수 있다.

도 24는 본 발명의 제8 실시 형태를 나타내고 있다. 제1 및 제6 실시 형태 에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시 형태에서는, 제6 실시 형태의 메모리 코어(20E) 대신에 메모리 코어(20G)가 형성되어 있다. 또한, 선택 퓨즈 회로(22G), 용장 퓨즈 회로(24G), 어드레스 비교 회로(26G) 및 용장 선택 회로(28G)가 새롭게 형성되어 있다. 그 밖의 구성은 제6 실시 형태와 동일하다. 또한, 제7 실시 형태의 메모리 코어(20F)를 메모리 코어(20G)로 대체하고, 추가로, 선택 퓨즈 회로(22G), 용장 퓨즈 회로(24G), 어드레스 비교 회로(26G) 및 용장 선택 회로(28G)를 새롭게 형성하여도 좋다.

메모리 코어(20G)는 제6 실시 형태의 메모리 코어(20E)에, 용장 제어 회로(RCNT2), 용장 센스 앰프(RSA), 용장 칼럼 스위치(RCSW), 용장 프리차지 회로(RPRE), 용장 메모리 셀(RMC) 및 용장 메모리 셀(RMC)에 접속된 용장 비트선 쌍(RBL, /RBL)을 추가하여 구성되어 있다.

용장 퓨즈 회로[24G(제1 용장 기억 회로)]는 불량을 갖는 리얼 비트선 쌍(BL, /BL)을 나타내는 용장 칼럼 어드레스[RCAD(불량 어드레스)]를 기억하는 퓨즈를 구비한다. 용장 퓨즈 회로(24G)는 퓨즈의 프로그램 상태에 따라 용장 칼럼 어드레스(RCAD)를 출력한다. 선택 퓨즈 회로(22G)(제2 용장 기억 회로)는 용장 비트선 쌍(RBL, /RBL) 또는 용장 메모리 셀(RMC)에 불량이 존재하는 것을 나타내는 불량 정보를 기억하는 퓨즈를 구비하고 있다. 선택 퓨즈 회로(22G)는 퓨즈의 프로그램 상태에 따라 선택 신호(SEL)를 출력한다. 선택 퓨즈 회로(22G)는 퓨즈가 프로그램되어 있지 않을 때, 선택 신호(SEL)를 비활성화하고, 퓨즈가 프로그램되어 있을 때에, 선택 신호(SEL)를 활성화한다. 비활성화된 선택 신호(SEL)는 불량이 구제될 때에, 용장 비트선 쌍(RBL, /RBL)을 사용하는 것을 나타낸다. 활성화된 선택 신호(SEL)는 불량이 구제될 때에, 더미 비트선 쌍(DBL, /DBL)을 사용하는 것을 나타낸다.

어드레스 비교 회로(26G)는 칼럼 어드레스(CAD)와 용장 칼럼 어드레스(RCAD)가 일치할 때에, 용장 인에이블 신호(REN)를 출력한다. 용장 선택 회로(28G)는 용장 인에이블 신호(REN)가 활성화되고 있을 때에, 선택 신호(SEL)에 따라 용장 선택 신호(RSEL) 또는 더미 선택 신호(DSEL)를 출력한다.

용장 제어 회로(RCNT2)는 용장 퓨즈 회로(24G)에 기억된 불량 어드레스에 대응하는 리얼 비트선 쌍(BL, /BL)의 구동(데이터의 입출력)을 금지하고, 그 대신에 용장 비트선 쌍(RBL, /RBL)의 구동(데이터의 입출력)을 허가한다. 또한, 용장 제어 회로(RCNT2)는 용장 퓨즈 회로(22G)에 용장 비트선 쌍(RBL, /RBL)의 불량을 나타내는 불량 정보가 기억되어 있을 때에, 용장 비트선 쌍(RBL, /RBL) 대신에 더미 비트선 쌍(DBL, /DBL)의 구동을 허가한다. 즉, 메모리 코어(20G)는 용장 선택 신호(RSEL)를 수신했을 때에, 리얼 비트선 쌍(BL, /BL) 대신에 용장 비트선 쌍(RBL, /RBL)을 선택하고, 더미 선택 신호(RSEL)를 수신했을 때에, 용장 비트선 쌍(RBL, /RBL) 대신에 더미 비트선 쌍(DBL, /DBL)을 선택한다.

비트선 쌍(BL, /BL, RBL, /RBL, DBL, /DBL)은 칼럼 스위치(CSW, RCSW, DCSW)를 온하기 위한 칼럼 선택 신호(CL), 용장 칼럼 선택 신호(RCL) 및 더미 칼럼 선택 신호(DCL)를 서로 전환함으로써 선택된다. 용장 메모리 셀(RMC)은 제3 실시 형태 와 마찬가지로 리얼 메모리 셀(MC)과 동일한 형상 및 특성을 갖는다.

이 실시 형태에서는, 리얼 비트선 쌍(BL, /BL) 또는 리얼 메모리 셀(MC)에 불량이 있을 때에, 용장 비트선 쌍(RBL, /RBL)을 이용하여 불량을 구제할 수 있다. 또한, 용장 비트선 쌍(RBL, /RBL) 또는 용장 메모리 셀(RMC)에 불량이 있을 때에, 더미 비트선 쌍(DBL, /DBL)을 이용하여 불량을 구제할 수 있다. 더미 비트선 쌍(DBL, /DBL)은 제6 실시 형태에서 설명한 스트레스 테스트(TEST5, TEST6)에 의해 리얼 비트선 쌍(BL, /BL)과 동일한 조건으로 스트레스 평가가 실시된다. 이 때문에, 더미 비트선 쌍(DBL, /DBL)을 리얼 비트선 쌍(BL, /BL) 대신에 사용할 수 있다. 즉, 더미 비트선 쌍(DBL, /DBL)을, 불량을 구제하기 위한 용장 비트선 쌍(RBL, /RBL) 대신에 사용할 수 있다.

또한, 복수 세트의 용장 비트선 쌍(RBL, /RBL)이 형성되는 경우, 선택 퓨즈 회로(22G)로부터 각 용장 비트선 쌍(RBL, /RBL)에 대응하는 복수의 선택 신호(SEL)를 출력하여도 좋다. 이에 따라, 복수 세트의 용장 비트선 쌍(RBL, /RBL) 대신에 복수 세트의 더미 비트선 쌍(DBL, /DBL)을 사용할 수 있다. 후술하는 제9 및 제10 실시 형태에서도 동일하다.

이상, 제8 실시 형태에 있어서도, 전술한 제1 및 제6 실시 형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시 형태에서는, 용장 비트선 쌍(RBL, /RBL) 또는 용장 메모리 셀(RMC)에 불량이 있을 때에, 더미 비트선 쌍(DBL, /DBL)을 이용하여 불량을 구제할 수 있다. 이 결과, 메모리(MEM)의 수율을 향상시킬 수 있다.

도 25는 본 발명의 제9 실시 형태를 나타내고 있다. 제1, 제6 및 제8 실시 형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시 형태에서는, 제8 실시 형태의 테스트 모드 설정 회로(14E), 어드레스 비교 회로(26G) 및 용장 선택 회로(28G) 대신에 테스트 모드 설정 회로(14H), 어드레스 비교 회로(26H) 및 용장 선택 회로(28H)가 형성되어 있다. 그 밖의 구성은 제8 실시 형태와 동일하다.

테스트 모드 설정 회로(14H)는 제6 실시 형태의 테스트 모드 설정 회로(14E)의 기능에 어드레스(AD)(RAD, CAD; 제2 외부 신호)에 따라 스위치 제어 신호(SWC1, SWC2)를 활성화하는 기능을 추가하여 구성되어 있다. 어드레스 비교 회로(26H)는 스위치 제어 신호(SWC1)가 활성화되었을 때에, 칼럼 어드레스(CAD, RCAD)의 비교 결과에 상관없이 용장 인에이블 신호(REN)를 강제적으로 출력한다. 용장 선택 회로(28H)는 스위치 제어 신호(SWC2)가 활성화되었을 때에, 선택 신호(SEL)에 상관없이 더미 선택 신호(DSEL)를 강제적으로 출력한다. 이에 따라, 퓨즈 회로(22G, 24G)가 프로그램되기 전에 테스트 모드 설정 회로(14H)의 설정에 의해 리얼 비트선 쌍(BL, /BL)을 용장 비트선 쌍(RBL, /RBL) 또는 더미 비트선 쌍(DBL, /DBL)으로 대체할 수 있다.

이상, 제9 실시형태에 있어서도, 전술한 제1, 제3, 제6 및 제8 실시 형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시 형태에서는, 퓨즈 회로(22G, 24G)의 프로그램 전에 리얼 비트선 쌍(BL, /BL)을 용장 비트선 쌍(RBL, /RBL) 또는 더미 비트선 쌍(DBL, /DBL)으로 대체할 수 있기 때문에, 비트선 쌍(RBL, /RBL, DBL, /DBL) 및 메모리 셀(RMC, DMC)의 동작을, 퓨즈 회로(22G, 24G)를 프로그램하기 전 에 미리 확인할 수 있다.

도 26은 본 발명의 제10 실시 형태를 나타내고 있다. 제1, 제6 및 제8 실시 형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시 형태에서는, 제8 실시 형태의 테스트 모드 설정 회로(14E), 선택 퓨즈 회로(22G) 및 용장 퓨즈 회로(24G) 대신에 테스트 모드 설정 회로(14J), 선택 퓨즈 회로(22J) 및 용장 퓨즈 회로(24J)가 형성되어 있다. 그 밖의 구성은 제8 실시 형태와 동일하다.

테스트 모드 설정 회로(14J)는 제8 실시 형태의 테스트 모드 설정 회로(14E)의 기능에 어드레스[AD(RAD, CAD; 제2 외부 신호)]에 따라 컷 제어 신호(CUT1, CUT2)를 활성화하는 기능을 추가하여 구성되어 있다. 용장 퓨즈 회로(24J)는 컷 제어 신호(CUT1)가 활성화되었을 때에, 퓨즈의 프로그램 상태에 상관없이 소정의 용장 칼럼 어드레스(RCAD)를 강제적으로 출력한다. 선택 퓨즈 회로(22J)는 컷 제어 신호(CUT2)가 활성화되었을 때에, 퓨즈의 프로그램 상태에 상관없이 선택 신호(SEL)를 강제적으로 활성화한다. 이에 따라, 퓨즈 회로(22J, 24J)가 프로그램되기 전에 테스트 모드 설정 회로(14J)의 설정에 의해 리얼 비트선 쌍(BL, /BL)을 용장 비트선 쌍(RBL, /RBL) 또는 더미 비트선 쌍(DBL, /DBL)으로 대체할 수 있다.

이상, 제10 실시 형태에 있어서도, 전술한 제1, 제3, 제6 및 제8 실시 형태와 동일한 효과를 얻을 수 있다.

또한, 전술한 실시 형태에서는, 본 발명을 의사 SRAM(FCRAM)에 적용하는 예에 대해서 설명하였다. 본 발명은 이러한 실시 형태에 한정되지 않는다. 예컨대, 본 발명을 DRAM이나 SDRAM에 적용하여도 좋다. 또는, 본 발명을 SRAM이나 비휘발성 반도체 메모리에 적용하여도 좋다.

전술한 실시 형태에서는, 본 발명을, 웨이퍼 상태, 칩 상태 또는 패키징 상태의 메모리(MEM)나 메모리(MEM)를 탑재하는 시스템(SYS)에 적용하는 예에 대해서 설명하였다. 본 발명은 이러한 실시 형태에 한정되지 않는다. 예컨대, 본 발명을 메모리(MEM)의 매크로가 탑재되는 시스템 LSI나 메모리(MEM)를 내장하는 CPU 등에 적용하여도 좋다.

또한, 제1 및 제6 실시 형태를 조합하여 본 발명을 더미 워드선(DWL) 및 더미 비트선 쌍(DBL, /DBL)을 갖는 반도체 메모리에 적용하여도 좋다. 마찬가지로, 제2 및 제7 실시 형태를 조합하여 제4 및 제7 스트레스 테스트를 실시할 수 있도록 하여도 좋다. 제3 및 제8 실시 형태를 조합하여 본 발명을 용장 워드선(RWL) 및 용장비트선 쌍(RBL, /RBL)을 갖는 반도체 메모리에 적용하여도 좋다. 제2, 제3, 제7 및 제8 실시 형태를 조합하여도 좋다.

또한, 제1 내지 제5 실시 형태에, 제6 실시 형태의 공유 센스 앰프 방식의 메모리 코어를 채용하여도 좋다. 제6 내지 제10 실시 형태에, 제1 실시 형태의 비공유 센스 앰프 방식의 메모리 코어를 채용하여도 좋다.

전술한 실시 형태에서는, 복수의 더미 신호선(DWL), 복수 세트의 더미 신호선 쌍(DBL, /DBL)을 형성하는 예에 대해서 설명하였다. 본 발명은 이러한 실시 형태에 한정되지 않는다. 예컨대, 1라인의 더미 신호선(DWL), 1세트의 더미 신호선 쌍(DBL, /DBL)만을 형성하여도 좋다.

전술한 제2 실시 형태(도 13)에서는, 메인 워드 디코더(MWD)와 서브 워드 디코더(SWD) 사이에 스위치 회로(SW1)를 배치하는 예에 대해서 설명하였다. 본 발명은 이러한 실시 형태에 한정되는 것이 아니다. 예컨대, 도 27에 도시된 바와 같이, 스위치 회로(SW1)는 메인 워드 디코더(MWD) 및 더미 메인 워드 디코더(DMWD)의 입력측에 배치되어도 좋다. 이 경우, 테스트 제어 신호(TESZ4)의 논리는 테스트 제어 신호(TESZ1∼TESZ3)의 논리보다 전에 내장된다. 이에 따라, 스트레스 테스트(TEST1∼TEST3) 중에 메인 워드 디코더(MWD, DMWD)를 완전히 동기하여 동작시킬 수 있다. 또한, 테스트 제어 신호(TESZ4)를 삭제하고, 2입력 NOR 게이트를 인버터로 대체함으로써, 더미 워드선(DWL)을 용장 워드선으로서 사용할 수 있게 된다.

전술한 제7 실시 형태(도 23)에서는, 칼럼 스위치(CSW, DCSW)의 입력측에 스위치 회로(SW2)를 배치하는 예에 대해서 설명하였다. 본 발명은 이러한 실시 형태에 한정되지 않는다. 예컨대, 도 28에 도시된 바와 같이, 스위치 회로(SW2)는 리얼칼럼 디코더(CDEC) 및 더미 칼럼 디코더(DCDEC)의 입력측에 배치되어도 좋다. 더미 칼럼 디코더(DCDEC)는 더미 칼럼 선택 신호(DCL)를 출력한다. 도 28에서는, 테스트 제어 신호(TESZ7)의 논리는 테스트 제어 신호(TESZ5∼TESZ6)의 논리보다 전에 내장된다. 이에 따라, 스트레스 테스트(TEST5∼TEST6) 중에 칼럼 디코더(CDEC, DCDEC)를 완전히 동기하여 동작시킬 수 있다. 또한, 테스트 제어 신호(TESZ7)를 삭제하고, 2입력 NOR 게이트를 인버터로 대체함으로써, 더미 비트선 쌍(DBL, /DBL)을 용장 비트선 쌍으로서 사용할 수 있게 된다.

이상의 실시 형태에 있어서 설명한 발명을 정리하여 부기로서 개시한다.

(부기 1)

리얼 메모리 셀 및 더미 메모리 셀과,

상기 리얼 메모리 셀에 접속된 리얼 신호선과,

상기 리얼 신호선의 외측에 배치되고, 상기 더미 메모리 셀에 접속된 더미 신호선과,

타이밍 신호에 동기하여 상기 리얼 신호선을 구동하는 리얼 드라이버와,

상기 타이밍 신호에 동기하여 상기 더미 신호선을 구동하는 더미 드라이버와,

상기 리얼 드라이버 및 상기 더미 드라이버에 공급하는 공통의 상기 타이밍 신호를 생성하는 동작 제어 회로를 포함하고 있는 것을 특징으로 하는 반도체 메모리.

(부기 2)

부기 1에 있어서,

제1 외부 신호에 따라 동작 모드를 상기 통상 동작 모드에서 상기 테스트 모드로 이행하기 위한 테스트 모드 설정 회로를 포함하고,

상기 더미 드라이버는 상기 테스트 모드 중에 상기 더미 신호선을 구동하기 위해서 동작하는 것을 특징으로 하는 반도체 메모리.

(부기 3)

부기 2에 있어서,

상기 테스트 모드 설정 회로는 제2 외부 신호에 따라 테스트 제어 신호를 출 력하고,

상기 리얼 드라이버 및 상기 더미 드라이버는 상기 테스트 모드 중에 상기 테스트 제어 신호에 따라 상기 리얼 신호선 및 상기 더미 신호선을 구동하는 것을 특징으로 하는 반도체 메모리.

(부기 4)

부기 3에 있어서,

상기 리얼 드라이버 및 상기 더미 드라이버는 상기 테스트 제어 신호에 따라 상기 리얼 신호선과 상기 더미 신호선을 전부 구동하는 것을 특징으로 하는 반도체 메모리.

(부기 5)

부기 3에 있어서,

상기 리얼 드라이버 및 상기 더미 드라이버는 상기 테스트 제어 신호에 따라 상기 리얼 신호선과 상기 더미 신호선을 1라인 걸러 구동하는 것을 특징으로 하는 반도체 메모리.

(부기 6)

부기 3에 있어서,

상기 리얼 드라이버 및 상기 더미 드라이버는 상기 테스트 제어 신호에 따라 상기 리얼 신호선 또는 상기 더미 신호선의 1라인만을 구동하는 것을 특징으로 하는 반도체 메모리.

(부기 7)

부기 6에 있어서,

상기 리얼 신호선을 선택하기 위한 어드레스를 디코드하는 디코드 회로를 포함하고,

상기 디코드 회로는 상기 테스트 모드 중에 어드레스로서 제1 어드레스가 공급되었을 때에, 상기 제1 어드레스에 대응하는 상기 리얼 신호선 대신에 상기 더미 신호선을 선택하는 스위치 회로를 포함하고 있는 것을 특징으로 하는 반도체 메모리.

(부기 8)

부기 6에 있어서,

상기 통상 동작 모드 중에 상기 리얼 메모리 셀에 데이터를 입출력하는 데이터 입출력 회로와,

상기 테스트 모드 중에 상기 데이터 입출력 회로와 상기 리얼 메모리 셀과의 접속을 해제하고, 대신에 상기 데이터 입출력 회로를 상기 더미 메모리 셀에 접속하는 데이터 제어 회로를 포함하고 있는 것을 특징으로 하는 반도체 메모리.

(부기 9)

부기 1에 있어서,

상기 더미 메모리 셀은 상기 리얼 메모리 셀과 동일한 형상 및 특성을 가지며,

상기 더미 드라이버는 상기 리얼 드라이버와 동일한 회로로 구성되어 있는 것을 특징으로 하는 반도체 메모리.

(부기 10)

부기 1에 있어서,

상기 리얼 메모리 셀과 동일한 형상 및 특성을 갖는 용장 메모리 셀과,

상기 용장 메모리 셀에 접속된 용장 신호선과,

불량 어드레스를 기억하는 제1 용장 기억 회로와,

상기 용장 신호선 또는 상기 용장 메모리 셀이 불량인 것을 나타내는 불량 정보를 기억하는 제2 용장 기억 회로와,

상기 제1 용장 기억 회로에 기억된 상기 불량 어드레스에 대응하는 리얼 신호선의 구동을 금지하고, 상기 용장 신호선의 구동을 허가하며, 상기 제2 용장 회로에 상기 불량 정보가 기억되어 있을 때에, 상기 용장 신호선 대신에 상기 더미 신호선의 구동을 허가하는 용장 제어 회로를 포함하고 있는 것을 특징으로 하는 반도체 메모리.

(부기 11)

부기 10에 있어서,

상기 제1 및 제2 용장 기억 회로는 상기 불량 어드레스 및 상기 불량 정보를 기억하는 퓨즈를 포함하고 있는 것을 특징으로 하는 반도체 메모리.

(부기 12)

부기 1에 있어서,

상기 리얼 신호선 및 상기 더미 신호선은 리얼 워드선 및 더미 워드선이며,

상기 리얼 드라이버 및 상기 더미 드라이버는 리얼 워드 드라이버 및 더미 워드 드라이버인 것을 특징으로 하는 반도체 메모리.

(부기 13)

부기 1항에 있어서,

상기 리얼 신호선 및 상기 더미 신호선은 리얼 비트선 및 더미 비트선이며,

상기 리얼 드라이버 및 상기 더미 드라이버는 리얼 센스 앰프 및 더미 센스 앰프인 것을 특징으로 하는 반도체 메모리.

(부기 14)

반도체 메모리와, 상기 반도체 메모리의 액세스를 제어하는 컨트롤러를 구비한 시스템으로서,

상기 반도체 메모리는,

리얼 메모리 셀 및 더미 메모리 셀과,

상기 리얼 메모리 셀에 접속된 리얼 신호선과,

상기 리얼 드라이버 및 상기 더미 드라이버에 출력하는 공통의 상기 타이밍 신호를 생성하는 동작 제어 회로를 포함하고 있는 것을 특징으로 하는 시스템.

(부기 15)

부기 14에 있어서,

상기 반도체 메모리는 제1 외부 신호에 따라 동작 모드를 통상 동작 모드에서 테스트 모드로 이행하기 위한 테스트 모드 설정 회로를 포함하고,

상기 더미 드라이버는 상기 테스트 모드 중에 상기 더미 신호선을 구동하기 위해서 동작하며,

상기 컨트롤러는 상기 반도체 메모리를 상기 통상 동작 모드에서 상기 테스트 모드로 이행하기 위해서 상기 제1 외부 신호를 출력하는 테스트 제어 회로를 포함하고 있는 것을 특징으로 하는 시스템.

(부기 16)

부기 15에 있어서,

상기 테스트 모드 설정 회로는 제2 외부 신호에 따라 테스트 제어 신호를 출력하고,

상기 리얼 드라이버 및 상기 더미 드라이버는 상기 테스트 모드 중에 상기 테스트 제어 신호에 따라 상기 리얼 신호선 및 상기 더미 신호선을 구동하며,

상기 테스트 제어 회로는 상기 리얼 신호선 및 상기 더미 신호선을 구동하기 위해서 상기 제2 외부 신호를 출력하는 것을 특징으로 하는 시스템.

(부기 17)

부기 14에 있어서,

상기 반도체 메모리는,

상기 용장 메모리 셀에 접속된 용장 신호선과,

불량 어드레스를 기억하는 제1 용장 기억 회로와,

상기 제1 용장 기억 회로에 기억된 상기 불량 어드레스에 대응하는 리얼 신호선의 구동을 금지하고, 상기 용장 신호선의 구동을 허가하며, 상기 제2 용장 회로에 상기 불량 정보가 기억되어 있을 때에, 상기 용장 신호선 대신에 상기 더미 신호선의 구동을 허가하는 용장 제어 회로를 포함하고 있는 것을 특징으로 하는 시스템.

본 발명은 더미 메모리 셀 등의 더미 회로를 갖는 반도체 메모리에 적용할 수 있다.

도 1은 본 발명의 제1 실시 형태를 도시한 블록도.

도 2는 도 1에 도시된 리얼 워드 디코더를 상세하게 도시한 블록도.

도 3은 도 1에 도시된 더미 워드 디코더를 상세하게 도시한 블록도.

도 4는 도 1에 도시된 메모리 코어의 주요부를 도시한 블록도.

도 5는 도 1에 도시된 메모리 코어를 상세하게 도시한 회로도.

도 6은 도 1에 도시된 메모리가 탑재되는 시스템을 도시한 블록도.

도 7은 도 1에 도시된 메모리가 탑재되는 시스템의 다른 예를 도시한 블록도.

도 8은 제1 실시 형태의 테스트 모드에서의 메모리의 동작을 도시한 타이밍도.

도 9는 제1 실시 형태의 테스트 모드에서의 메모리의 다른 동작을 도시한 타이밍도.

도 10은 제1 실시 형태의 테스트 모드에서의 메모리의 다른 동작을 도시한 타이밍도.

도 11은 제1 실시 형태의 테스트 방법을 도시한 흐름도.

도 12는 본 발명의 제2 실시 형태를 도시한 블록도.

도 13은 도 12에 도시된 리얼 워드 디코더의 주요부를 도시한 회로도.

도 14는 본 발명의 제3 실시 형태를 도시한 블록도.

도 15는 본 발명의 제4 실시 형태를 도시한 블록도.

도 16은 본 발명의 제5 실시 형태를 도시한 블록도.

도 17은 본 발명의 제6 실시 형태를 도시한 블록도.

도 18은 도 17에 도시된 메모리 코어의 주요부의 개요를 도시한 블록도.

도 19는 도 18의 굵은 파선 프레임으로 나타낸 영역을 상세하게 도시한 회로도.

도 20은 제6 실시 형태의 테스트 모드에서의 메모리의 동작을 도시한 타이밍도.

도 21은 제6 실시 형태의 테스트 방법을 도시한 흐름도.

도 22는 본 발명의 제7 실시 형태를 도시한 블록도.

도 23은 도 22에 도시된 칼럼 디코더의 주요부를 도시한 회로도.

도 24는 본 발명의 제8 실시 형태를 도시한 블록도.

도 25는 본 발명의 제9 실시 형태를 도시한 블록도.

도 26은 본 발명의 제10 실시 형태를 도시한 블록도.

도 27은 제2 실시 형태의 변형예를 도시한 회로도.

도 28은 제7 실시 형태의 변형예를 도시한 회로도.

〈도면의 주요 부분에 대한 부호의 설명〉

10 : 커맨드 디코더

12, 12E : 코어 제어 회로

14, 14A, 14C, 14D, 14E, 14F, 14H, 14J : 테스트 모드 설정 회로

16 : 어드레스 입력 회로

18 : 데이터 입출력 회로

20, 20A, 20B, 20E, 20F, 20G : 메모리 코어

22B, 22D, 22G, 22J : 선택 퓨즈 회로

24B, 24D, 24G, 24J : 용장 퓨즈 회로

26B, 26C, 26G, 26H : 어드레스 비교 회로

28B, 28C, 28G, 28H : 용장 선택 회로

ARY : 메모리 셀 어레이 BL, /BL : 리얼 비트선

CDEC : 칼럼 디코더 CSW : 리얼 칼럼 스위치

DBL, /DBL : 더미 비트선 DCSW : 더미 칼럼 스위치

DMC : 더미 메모리 셀 DPRE : 더미 프리차지 회로

DSA : 더미 센스 앰프 DWDEC : 더미 워드 디코더

DWL : 더미 워드선 MC : 리얼 메모리 셀

PRE : 리얼 프리차지 회로 RBL, /RBL : 용장 비트선

RCSW : 용장 칼럼 스위치 RMC : 용장 메모리 셀

RPRE : 용장 프리차지 회로 RSA : 용장 센스 앰프

RWDEC : 용장 워드 디코더 RWL : 용장 워드선

SA : 리얼 센스 앰프 RA : 리드 앰프

WA : 라이트 앰프 WDEC : 리얼 워드 디코더

WL : 리얼 워드선

Claims

리얼 메모리 셀 및 더미 메모리 셀과,

상기 리얼 메모리 셀에 접속된 적어도 하나의 리얼 신호선과,

상기 리얼 신호선의 외측에 배치되고, 상기 더미 메모리 셀에 접속된 적어도 하나의 더미 신호선과,

공통 타이밍 신호에 동기하여 상기 리얼 신호선을 구동하는 리얼 드라이버와,

상기 공통 타이밍 신호에 동기하여 상기 더미 신호선을 구동하는 더미 드라이버와,

상기 리얼 드라이버 및 상기 더미 드라이버에 공급하는 상기 공통 타이밍 신호를 생성하는 동작 제어 회로를 포함하고,

적어도 하나의 상기 리얼 신호선과 적어도 하나의 상기 더미 신호선은 테스트 모드에서 상기 공통 타이밍 신호에 동기하여 활성화되는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서,

제1 외부 신호에 따라 동작 모드를 통상 동작 모드로부터 상기 테스트 모드로 이행하기 위한 테스트 모드 설정 회로를 포함하고,

상기 더미 드라이버는 상기 테스트 모드 중에 상기 더미 신호선을 구동하기 위해서 동작하는 것을 특징으로 하는 반도체 메모리.
제2항에 있어서,

상기 테스트 모드 설정 회로는 제2 외부 신호에 따라 테스트 제어 신호를 출력하고,

상기 리얼 드라이버 및 상기 더미 드라이버는 상기 테스트 모드 중에 상기 테스트 제어 신호에 따라 상기 리얼 신호선 및 상기 더미 신호선을 구동하는 것을 특징으로 하는 반도체 메모리.
제3항에 있어서,

상기 리얼 드라이버 및 상기 더미 드라이버는 상기 테스트 제어 신호에 따라 상기 리얼 신호선 또는 상기 더미 신호선의 1라인만을 구동하는 것을 특징으로 하는 반도체 메모리.
제4항에 있어서,

상기 리얼 신호선을 선택하기 위한 어드레스를 디코드하는 디코드 회로를 포함하고,

상기 디코드 회로는 상기 테스트 모드 중에 어드레스로서 제1 어드레스가 공급되었을 때에, 상기 제1 어드레스에 대응하는 상기 리얼 신호선 대신에 상기 더미 신호선을 선택하는 스위치 회로를 포함하고 있는 것을 특징으로 하는 반도체 메모리.
제4항에 있어서,

상기 통상 동작 모드 중에 상기 리얼 메모리 셀에 데이터를 입출력하는 데이터 입출력 회로와,

상기 테스트 모드 중에 상기 데이터 입출력 회로와 상기 리얼 메모리 셀과의 접속을 해제하고, 대신에 상기 데이터 입출력 회로를 상기 더미 메모리 셀에 접속하는 데이터 제어 회로를 포함하고 있는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서,

상기 리얼 메모리 셀과 동일한 형상 및 특성을 갖는 용장 메모리 셀과,

상기 용장 메모리 셀에 접속된 용장 신호선과,

불량 어드레스를 기억하는 제1 용장 기억 회로와,

상기 용장 신호선 또는 상기 용장 메모리 셀이 불량인 것을 나타내는 불량 정보를 기억하는 제2 용장 기억 회로와,

상기 제1 용장 기억 회로에 기억된 상기 불량 어드레스에 대응하는 리얼 신호선의 구동을 금지하고, 상기 용장 신호선의 구동을 허가하며, 상기 제2 용장 회로에 상기 불량 정보가 기억되어 있을 때에, 상기 용장 신호선 대신에 상기 더미 신호선의 구동을 허가하는 용장 제어 회로를 포함하고 있는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서,

상기 리얼 신호선 및 상기 더미 신호선은 리얼 워드선 및 더미 워드선이며,

상기 리얼 드라이버 및 상기 더미 드라이버는 리얼 워드 드라이버 및 더미 워드 드라이버인 것을 특징으로 하는 반도체 메모리.
제1항에 있어서,

상기 리얼 신호선 및 상기 더미 신호선은 리얼 비트선 및 더미 비트선이며,

상기 리얼 드라이버 및 상기 더미 드라이버는 리얼 센스 앰프 및 더미 센스 앰프인 것을 특징으로 하는 반도체 메모리.
반도체 메모리와, 상기 반도체 메모리의 액세스를 제어하는 컨트롤러를 구비한 시스템으로서,

상기 반도체 메모리는,

리얼 메모리 셀 및 더미 메모리 셀과,

상기 리얼 메모리 셀에 접속된 적어도 하나의 리얼 신호선과,

상기 리얼 신호선의 외측에 배치되고, 상기 더미 메모리 셀에 접속된 적어도 하나의 더미 신호선과,

공통 타이밍 신호에 동기하여 상기 리얼 신호선을 구동하는 리얼 드라이버와,

상기 공통 타이밍 신호에 동기하여 상기 더미 신호선을 구동하는 더미 드라이버와,

상기 리얼 드라이버 및 상기 더미 드라이버에 공급하는 상기 공통 타이밍 신호를 생성하는 동작 제어 회로를 포함하고,

적어도 하나의 상기 리얼 신호선과 적어도 하나의 상기 더미 신호선은 테스트 모드에서 상기 공통 타이밍 신호에 동기하여 활성화되는 것을 특징으로 하는 시스템.