JP2008047227A - 半導体メモリおよびシステム - Google Patents
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Abstract
【解決手段】 半導体メモリは、リアルメモリセルに接続され、リアルドライバにより駆動されるリアル信号線と、リアル信号線の外側に配置され、ダミーメモリセルに接続され、ダミードライバにより駆動されるダミー信号線とを有する。リアルドライバおよびダミードライバは、動作制御回路により生成される共通のタイミング信号に同期してリアル信号線およびダミー信号線を駆動する。これにより、例えば、メモリセルアレイの外周部に位置するリアル信号線も、内側に位置するリアル信号線と同じ条件でストレス評価を実施できる。ダミー信号線は、共通のタイミング信号を用いて駆動され、評価されるため、不良を救済するための冗長信号線として使用できる。
【選択図】 図1
Description
行する。コントローラは、第1外部信号を出力するテスト制御回路を有する。共通のタイミング信号を用いてリアル信号線およびダミー信号線を駆動することにより、ダミー信号線に隣接するリアル信号線およびリアルメモリセルを十分に評価できる。これにより、例えば、メモリセルアレイの外周部に位置するリアル信号線も、内側に位置するリアル信号線と同じ条件でストレス評価を実施できる。ダミー信号線は、共通のタイミング信号を用いて駆動され、評価される。このため、ダミー信号線は、リアル信号線として使用可能である。すなわち、ダミー信号線を、不良を救済するための冗長信号線として使用できる。
ージ回路PREのオン/オフを制御するタイミング信号である。
コラムアドレスCADに対応するビット線BL、/BLをリードアンプRAおよびライトアンプWAに接続する。プリチャージ回路PREは、ワード線WLおよびセンスアンプSAの非活性化中に、ビット線BL、/BLにプリチャージ電圧VPRを供給する。コラムデコーダCDECは、データDQを入出力するビット線対BL、/BLを選択するために、コラムアドレスCADをデコードする。リードアンプRAは、読み出しアクセス動作時に、コラムスイッチCSWを介して出力される相補の読み出しデータを増幅する。ライトアンプWAは、書き込みアクセス動作時に、データバスDBを介して供給される相補の書き込みデータを増幅し、ビット線対BL、/BLに供給する。
ワードデコーダDSWDを有している。ダミーメインワードデコーダDMWDは、ダミーデコード信号DRAZを受ける端子を電源線VIIに接続している点を除き、図2に示したリアルクメインワードデコーダDMWDと同じ回路で構成される。ダミーサブワードデコーダDSWDは、リアルサブワードデコーダSWDと同じ回路構成であり、リアルサブワード活性化信号QWLX0−3を受ける。なお、ダミーでコード信号DRAZは、後述する第2の実施形態等で説明するように、ダミーメモリセルMCにデータを入出力するときに使用される。
モードコマンドTMDに同期して活性化してもよい。
化信号WLZに同期して、全てのリアルワード線WLおよびダミーワード線DWLを活性化する。ワード線WL、DWLの活性化は、アクセスコマンドCMDあるいはテストモードコマンドTCMDが供給されている間続く。これにより、ワード線WL、DWLとメモリセルMC、DMCの間に、それぞれストレスが印加される。特に、メモリセルMC、DMCの転送トランジスタのゲートにストレスが印加される。また、互いに隣接するワード線WL/WL、WL/DWL、DWL/DWL間にストレスが印加される(マイグレーションの加速テスト)。図10においても、リアルワード線WLとダミーワード線DWLの波形は、同じであるため、メモリセルアレイARYの内側に配線されるワード線WLも、メモリセルアレイARYの外側に配線されるワード線WLも、同じ電圧ストレスを同じ時間印加できる。
は、半導体テクノロジが進展するほど、相対的に大きくなる傾向にある。このため、テストパッドによりメモリMEMのチップサイズが増加することを防止できる。
選択ヒューズ回路22B(第2冗長記憶回路)は、冗長ワード線RWLまたは冗長メモリセルRMCに不良が存在することを示す不良情報を記憶するヒューズを有している。選択ヒューズ回路22Bは、ヒューズのプログラム状態に応じて、選択信号SELを出力する。選択ヒューズ回路22Bは、ヒューズがプログラムされていないとき、選択信号SELを非活性化し、ヒューズがプログラムされているときに、選択信号SELを活性化する。非活性化された選択信号SELは、不良が救済されるときに、冗長ワード線RWLを使用することを示す。活性化された選択信号SELは、不良が救済されるときに、ダミーワード線DWLを使用することを示す。
、SWC2を活性化する機能を追加して構成されている。アドレス比較回路26Cは、スイッチ制御信号SWC1の活性化を受けたときに、ロウアドレスRRAD、RADの比較結果によらず、冗長イネーブル信号RENを強制的に出力する。冗長選択回路28Cは、スイッチ制御信号SWC2の活性化を受けたときに、選択信号SELによらず、ダミー選択信号DSELを強制的に出力する。これにより、ヒューズ回路22B、24Bがプログラムされる前に、テストモード設定回路14Cの設定により、リアルワード線WLを、冗長ワード線RWLまたはダミーワード線DWLに置き換えることができる。
SAは、センスアンプ活性化信号LEZの活性化に同期して活性化される。
ECから出力されるコラム選択信号CL1−2を、ダミーコラム選択信号DCL2−3としてダミーコラムスイッチDCSWに出力する。ダミーコラム選択信号DCL2−3は、ダミービット線対DBL2、/DBL2およびDBL3、/DBL3に対応するダミーコラムスイッチDCSWにそれぞれ供給される。スイッチ回路SW2の最終段のバッファ(インバータ)の駆動能力は、全て同じである。
E、冗長メモリセルRMCおよび冗長メモリセルRMCに接続された冗長ビット線対RBL、/RBLを追加して構成されている。
ミービット線対DBL、/DBLを使用できる。後述する第9および第10の実施形態でも同様である。
DBL、/DBLを冗長ビット線対として使用することが可能になる。
(付記1)
リアルメモリセルおよびダミーメモリセルと、
前記リアルメモリセルに接続されたリアル信号線と、
前記リアル信号線の外側に配置され、前記ダミーメモリセルに接続されたダミー信号線と、
タイミング信号に同期して前記リアル信号線を駆動するリアルドライバと、
前記タイミング信号に同期して前記ダミー信号線を駆動するダミードライバと、
前記リアルドライバおよび前記ダミードライバに供給する共通の前記タイミング信号を生成する動作制御回路とを備えていることを特徴とする半導体メモリ。
(付記2)
付記1記載の半導体メモリにおいて、
第1外部信号に応じて、動作モードを前記通常動作モードから前記テストモードに移行するためのテストモード設定回路を備え、
前記ダミードライバは、前記テストモード中に前記ダミー信号線を駆動するために動作することを特徴とする半導体メモリ。
(付記3)
付記2記載の半導体メモリにおいて、
前記テストモード設定回路は、第2外部信号に応じて、テスト制御信号を出力し、
前記リアルドライバおよび前記ダミードライバは、前記テストモード中に、前記テスト制御信号に応じて、前記リアル信号線および前記ダミー信号線を駆動することを特徴とする半導体メモリ。
(付記4)
付記3記載の半導体メモリにおいて、
前記リアルドライバおよび前記ダミードライバは、前記テスト制御信号に応じて前記リアル信号線と前記ダミー信号線を全て駆動することを特徴とする半導体メモリ。
(付記5)
付記3記載の半導体メモリにおいて、
前記リアルドライバおよび前記ダミードライバは、前記テスト制御信号に応じて前記リアル信号線と前記ダミー信号線を1本おきに駆動することを特徴とする半導体メモリ。
(付記6)
付記3記載の半導体メモリにおいて、
前記リアルドライバおよび前記ダミードライバは、前記テスト制御信号に応じて前記リアル信号線または前記ダミー信号線の1本のみを駆動することを特徴とする半導体メモリ。
(付記7)
付記6記載の半導体メモリにおいて、
前記リアル信号線を選択するためのアドレスをデコードするデコード回路を備え、
前記デコード回路は、前記テストモード中に、アドレスとして第1アドレスが供給されたときに、前記第1アドレスに対応する前記リアル信号線の代わりに前記ダミー信号線を選択するスイッチ回路を備えていることを特徴とする半導体メモリ。
(付記8)
付記6記載の半導体メモリにおいて、
前記通常動作モード中に、前記リアルメモリセルにデータを入出力するデータ入出力回路と、
前記テストモード中に、前記データ入出力回路と前記リアルメモリセルとの接続を解除し、代わりに前記データ入出力回路を前記ダミーメモリセルに接続するデータ制御回路とを備えていることを特徴とする半導体メモリ。
(付記9)
付記1記載の半導体メモリにおいて、
前記ダミーメモリセルは、前記リアルメモリセルと同じ形状および特性を有し、
前記ダミードライバは、前記リアルドライバと同じ回路で構成されていることを特徴とする半導体メモリ。
(付記10)
付記1記載の半導体メモリにおいて、
前記リアルメモリセルと同じ形状および特性を有する冗長メモリセルと、
前記冗長メモリセルに接続された冗長信号線と、
不良アドレスを記憶する第1冗長記憶回路と、
前記冗長信号線または前記冗長メモリセルが不良であることを示す不良情報を記憶する第2冗長記憶回路と、
前記第1冗長記憶回路に記憶された前記不良アドレスに対応するリアル信号線の駆動を禁止し、前記冗長信号線の駆動を許可し、前記第2冗長回路に前記不良情報が記憶されているときに、前記冗長信号線の代わりに前記ダミー信号線の駆動を許可する冗長制御回路とを備えていることを特徴とする半導体メモリ。
(付記11)
付記10記載の半導体メモリにおいて、
前記第1および第2冗長記憶回路は、前記不良アドレスおよび前記不良情報を記憶するヒューズを備えていることを特徴とする半導体メモリ。
(付記12)
付記1記載の半導体メモリにおいて、
前記リアル信号線および前記ダミー信号線は、リアルワード線およびダミーワード線であり、
前記リアルドライバおよび前記ダミードライバは、リアルワードドライバおよびダミーワードドライバであることを特徴とする半導体メモリ。
(付記13)
付記1記載の半導体メモリにおいて、
前記リアル信号線および前記ダミー信号線は、リアルビット線およびダミービット線であり、
前記リアルドライバおよび前記ダミードライバは、リアルセンスアンプおよびダミーセンスアンプであることを特徴とする半導体メモリ。
(付記14)
半導体メモリと、前記半導体メモリのアクセスを制御するコントローラとを備えたシステムであって、
前記半導体メモリは、
リアルメモリセルおよびダミーメモリセルと、
前記リアルメモリセルに接続されたリアル信号線と、
前記リアル信号線の外側に配置され、前記ダミーメモリセルに接続されたダミー信号線と、
タイミング信号に同期して前記リアル信号線を駆動するリアルドライバと、
前記タイミング信号に同期して前記ダミー信号線を駆動するダミードライバと、
前記リアルドライバおよび前記ダミードライバに出力する共通の前記タイミング信号を生成する動作制御回路とを備えていることを特徴とするシステム。
(付記15)
付記14記載のシステムにおいて、
前記半導体メモリは、第1外部信号に応じて、動作モードを通常動作モードからテストモードに移行するためのテストモード設定回路を備え、
前記ダミードライバは、前記テストモード中に前記ダミー信号線を駆動するために動作し、
前記コントローラは、前記半導体メモリを前記通常動作モードから前記テストモードに移行するために前記第1外部信号を出力するテスト制御回路を備えていることを特徴とするシステム。
(付記16)
付記15記載のシステムにおいて、
前記テストモード設定回路は、第2外部信号に応じて、テスト制御信号を出力し、
前記リアルドライバおよび前記ダミードライバは、前記テストモード中に、前記テスト制御信号に応じて、前記リアル信号線および前記ダミー信号線を駆動し、
前記テスト制御回路は、前記リアル信号線および前記ダミー信号線を駆動するために前記第2外部信号を出力することを特徴とするシステム。
(付記17)
付記14記載のシステムにおいて、
前記半導体メモリは、
前記リアルメモリセルと同じ形状および特性を有する冗長メモリセルと、
前記冗長メモリセルに接続された冗長信号線と、
不良アドレスを記憶する第1冗長記憶回路と、
前記冗長信号線または前記冗長メモリセルが不良であることを示す不良情報を記憶する第2冗長記憶回路と、
前記第1冗長記憶回路に記憶された前記不良アドレスに対応するリアル信号線の駆動を禁止し、前記冗長信号線の駆動を許可し、前記第2冗長回路に前記不良情報が記憶されているときに、前記冗長信号線の代わりに前記ダミー信号線の駆動を許可する冗長制御回路とを備えていることを特徴とするシステム。
Claims (10)
- リアルメモリセルおよびダミーメモリセルと、
前記リアルメモリセルに接続されたリアル信号線と、
前記リアル信号線の外側に配置され、前記ダミーメモリセルに接続されたダミー信号線と、
タイミング信号に同期して前記リアル信号線を駆動するリアルドライバと、
前記タイミング信号に同期して前記ダミー信号線を駆動するダミードライバと、
前記リアルドライバおよび前記ダミードライバに供給する共通の前記タイミング信号を生成する動作制御回路とを備えていることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
第1外部信号に応じて、動作モードを前記通常動作モードから前記テストモードに移行するためのテストモード設定回路を備え、
前記ダミードライバは、前記テストモード中に前記ダミー信号線を駆動するために動作することを特徴とする半導体メモリ。 - 請求項2記載の半導体メモリにおいて、
前記テストモード設定回路は、第2外部信号に応じて、テスト制御信号を出力し、
前記リアルドライバおよび前記ダミードライバは、前記テストモード中に、前記テスト制御信号に応じて、前記リアル信号線および前記ダミー信号線を駆動することを特徴とする半導体メモリ。 - 請求項3記載の半導体メモリにおいて、
前記リアルドライバおよび前記ダミードライバは、前記テスト制御信号に応じて前記リアル信号線または前記ダミー信号線の1本のみを駆動することを特徴とする半導体メモリ。 - 請求項4記載の半導体メモリにおいて、
前記リアル信号線を選択するためのアドレスをデコードするデコード回路を備え、
前記デコード回路は、前記テストモード中に、アドレスとして第1アドレスが供給されたときに、前記第1アドレスに対応する前記リアル信号線の代わりに前記ダミー信号線を選択するスイッチ回路を備えていることを特徴とする半導体メモリ。 - 請求項4記載の半導体メモリにおいて、
前記通常動作モード中に、前記リアルメモリセルにデータを入出力するデータ入出力回路と、
前記テストモード中に、前記データ入出力回路と前記リアルメモリセルとの接続を解除し、代わりに前記データ入出力回路を前記ダミーメモリセルに接続するデータ制御回路とを備えていることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記リアルメモリセルと同じ形状および特性を有する冗長メモリセルと、
前記冗長メモリセルに接続された冗長信号線と、
不良アドレスを記憶する第1冗長記憶回路と、
前記冗長信号線または前記冗長メモリセルが不良であることを示す不良情報を記憶する第2冗長記憶回路と、
前記第1冗長記憶回路に記憶された前記不良アドレスに対応するリアル信号線の駆動を禁止し、前記冗長信号線の駆動を許可し、前記第2冗長回路に前記不良情報が記憶されているときに、前記冗長信号線の代わりに前記ダミー信号線の駆動を許可する冗長制御回路
とを備えていることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記リアル信号線および前記ダミー信号線は、リアルワード線およびダミーワード線であり、
前記リアルドライバおよび前記ダミードライバは、リアルワードドライバおよびダミーワードドライバであることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記リアル信号線および前記ダミー信号線は、リアルビット線およびダミービット線であり、
前記リアルドライバおよび前記ダミードライバは、リアルセンスアンプおよびダミーセンスアンプであることを特徴とする半導体メモリ。 - 半導体メモリと、前記半導体メモリのアクセスを制御するコントローラとを備えたシステムであって、
前記半導体メモリは、
リアルメモリセルおよびダミーメモリセルと、
前記リアルメモリセルに接続されたリアル信号線と、
前記リアル信号線の外側に配置され、前記ダミーメモリセルに接続されたダミー信号線と、
タイミング信号に同期して前記リアル信号線を駆動するリアルドライバと、
前記タイミング信号に同期して前記ダミー信号線を駆動するダミードライバと、
前記リアルドライバおよび前記ダミードライバに出力する共通の前記タイミング信号を生成する動作制御回路とを備えていることを特徴とするシステム。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016207236A (ja) * | 2015-04-16 | 2016-12-08 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置およびその解析方法 |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2208203A2 (en) * | 2007-10-29 | 2010-07-21 | Agere Systems, Inc. | Method and apparatus for testing a memory device |
US7978498B2 (en) * | 2009-04-03 | 2011-07-12 | Sandisk 3D, Llc | Programming non-volatile storage element using current from other element |
KR101043724B1 (ko) | 2009-05-13 | 2011-06-24 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
CN101944391A (zh) * | 2010-09-21 | 2011-01-12 | 深圳市国微电子股份有限公司 | 一次可编程只读存储器测试方法及一次可编程只读存储器 |
JP2012252530A (ja) * | 2011-06-03 | 2012-12-20 | Fujitsu Ltd | メモリコントローラ及び制御方法 |
CN102299537B (zh) * | 2011-08-22 | 2013-12-11 | 北京兆易创新科技股份有限公司 | 一种灵敏放大器的预充电控制电路及方法 |
KR20130046767A (ko) | 2011-10-28 | 2013-05-08 | 에스케이하이닉스 주식회사 | 테스트회로를 포함하는 반도체장치 및 번인테스트 방법 |
KR20130072086A (ko) * | 2011-12-21 | 2013-07-01 | 에스케이하이닉스 주식회사 | 퓨즈 회로 및 이의 검증 방법 |
KR20140106770A (ko) * | 2013-02-25 | 2014-09-04 | 삼성전자주식회사 | 반도체 메모리 장치, 이의 테스트 방법 및 동작 방법 |
KR101518379B1 (ko) * | 2013-06-18 | 2015-05-07 | 중소기업은행 | 불휘발성 메모리의 자동 프로그램 및 자동 사이클링 방법 |
CN106531212B (zh) * | 2015-09-11 | 2020-02-07 | 硅存储技术公司 | 将存储器单元用作源极线下拉电路的闪速存储器*** |
US9959912B2 (en) * | 2016-02-02 | 2018-05-01 | Qualcomm Incorporated | Timed sense amplifier circuits and methods in a semiconductor memory |
US10171487B2 (en) | 2017-02-15 | 2019-01-01 | International Business Machines Corporation | Generating a virtual database to test data security of a real database |
KR102389722B1 (ko) * | 2017-11-29 | 2022-04-25 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
JP2022146645A (ja) | 2021-03-22 | 2022-10-05 | キオクシア株式会社 | 半導体装置、メモリシステム及び半導体記憶装置 |
KR20230000483A (ko) * | 2021-06-24 | 2023-01-03 | 삼성전자주식회사 | 전자 장치, 및 인쇄 회로 기판을 포함하는 전자 장치 |
CN116110483B (zh) * | 2023-04-12 | 2023-09-05 | 长鑫存储技术有限公司 | 半导体器件的测试方法、设备及存储介质 |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01138689A (ja) * | 1987-11-25 | 1989-05-31 | Toshiba Corp | 半導体記憶装置 |
JPH07312098A (ja) * | 1994-05-17 | 1995-11-28 | Hitachi Ltd | モードレジスタセット方法、及び半導体記憶装置 |
JPH0935494A (ja) * | 1995-05-12 | 1997-02-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH1186597A (ja) * | 1997-09-05 | 1999-03-30 | Mitsubishi Electric Corp | 半導体メモリ |
JP2001067894A (ja) * | 1999-08-27 | 2001-03-16 | Toshiba Corp | 半導体記憶装置 |
JP2001118397A (ja) * | 1999-10-15 | 2001-04-27 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JP2001210100A (ja) * | 2000-01-24 | 2001-08-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2001351399A (ja) * | 2000-06-09 | 2001-12-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2005332446A (ja) * | 2004-05-18 | 2005-12-02 | Fujitsu Ltd | 半導体メモリ |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5022006A (en) * | 1988-04-01 | 1991-06-04 | International Business Machines Corporation | Semiconductor memory having bit lines with isolation circuits connected between redundant and normal memory cells |
KR920009059B1 (ko) * | 1989-12-29 | 1992-10-13 | 삼성전자 주식회사 | 반도체 메모리 장치의 병렬 테스트 방법 |
JP2804190B2 (ja) | 1991-11-20 | 1998-09-24 | 株式会社東芝 | 半導体集積回路 |
KR0164806B1 (ko) * | 1995-08-25 | 1999-02-01 | 김광호 | 반도체 메모리장치의 리던던시 디코더회로 |
JPH09320286A (ja) * | 1996-05-24 | 1997-12-12 | Nec Corp | 半導体記憶装置 |
JP2000260199A (ja) * | 1999-03-04 | 2000-09-22 | Nec Corp | 半導体記憶装置 |
JP2001175372A (ja) * | 1999-12-22 | 2001-06-29 | Mitsubishi Electric Corp | 半導体装置およびこれを用いたシステム |
JP2002056693A (ja) | 2000-08-10 | 2002-02-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2002319298A (ja) * | 2001-02-14 | 2002-10-31 | Mitsubishi Electric Corp | 半導体集積回路装置 |
JP4837841B2 (ja) * | 2001-06-12 | 2011-12-14 | 富士通セミコンダクター株式会社 | スタティックram |
CN1322514C (zh) * | 2002-04-28 | 2007-06-20 | 华邦电子股份有限公司 | 半导体存储器的改进结构 |
JP4408610B2 (ja) * | 2002-08-09 | 2010-02-03 | 株式会社ルネサステクノロジ | スタティック型半導体記憶装置 |
JP4439167B2 (ja) * | 2002-08-30 | 2010-03-24 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
KR100484254B1 (ko) * | 2002-10-31 | 2005-04-22 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 리던던시 회로 및 그를 이용한 페일구제방법 |
JP2005025896A (ja) | 2003-07-04 | 2005-01-27 | Sony Corp | 半導体記憶装置、および半導体記憶装置の読み出し方法 |
JP2006059481A (ja) | 2004-08-23 | 2006-03-02 | Renesas Technology Corp | 半導体記憶装置 |
-
2006
- 2006-08-17 JP JP2006222548A patent/JP4952137B2/ja not_active Expired - Fee Related
-
2007
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- 2007-08-14 KR KR1020070081777A patent/KR100946752B1/ko active IP Right Grant
- 2007-08-17 CN CN2007101452326A patent/CN101127242B/zh not_active Expired - Fee Related
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01138689A (ja) * | 1987-11-25 | 1989-05-31 | Toshiba Corp | 半導体記憶装置 |
JPH07312098A (ja) * | 1994-05-17 | 1995-11-28 | Hitachi Ltd | モードレジスタセット方法、及び半導体記憶装置 |
JPH0935494A (ja) * | 1995-05-12 | 1997-02-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH1186597A (ja) * | 1997-09-05 | 1999-03-30 | Mitsubishi Electric Corp | 半導体メモリ |
JP2001067894A (ja) * | 1999-08-27 | 2001-03-16 | Toshiba Corp | 半導体記憶装置 |
JP2001118397A (ja) * | 1999-10-15 | 2001-04-27 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JP2001210100A (ja) * | 2000-01-24 | 2001-08-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2001351399A (ja) * | 2000-06-09 | 2001-12-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2005332446A (ja) * | 2004-05-18 | 2005-12-02 | Fujitsu Ltd | 半導体メモリ |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016207236A (ja) * | 2015-04-16 | 2016-12-08 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置およびその解析方法 |
Also Published As
Publication number | Publication date |
---|---|
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TW200814072A (en) | 2008-03-16 |
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CN101127242B (zh) | 2010-09-22 |
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