JP5131348B2 - 半導体メモリ、システム、半導体メモリの動作方法および半導体メモリの製造方法 - Google Patents

Description

本発明は、不良を救済するための冗長メモリセルを有し、圧縮テスト機能を有する半導体メモリに関する。

一般に、半導体メモリは、不良を救済し、歩留を向上するために冗長メモリセルを有している。冗長メモリセルは、不良アドレスをヒューズ等にプログラムすることでリアルメモリセルの代わりにアクセスされる。冗長メモリセルは、不良が救済される前にはアクセスできず、動作テストも実施できない。そこで、外部端子にテスト信号を供給することで、不良が救済される前に冗長メモリセルの動作テストを実施する技術が提案されている（例えば、特許文献１−３参照）。

一方、半導体メモリのテスト時間を短縮するために、１つの書き込みデータ信号をアドレスの異なる複数のメモリセルに書き込む圧縮テストの手法が提案されている（例えば、特許文献４参照）。
特開２００６−７３１１１号公報 特開平７−２２６１００号公報 特開平６−２４３６９８号公報 特開平３−３７９００号公報

従来、冗長メモリセルの動作テストは、外部端子にテスト信号を供給することで、半導体メモリを専用のテストモードに移行し、冗長メモリセル毎に実施されている。また、圧縮テストにおいて、冗長メモリセルの動作テストを実施する手法は提案されていない。このため、冗長メモリセルの動作テストに時間が掛かるという問題があった。

本発明の目的は、圧縮テスト機能を有する半導体メモリにおいて、不良の救済前に冗長メモリセルの動作テストを効率よく実施し、テスト時間を短縮することである。

複数のメモリブロックの各々は、リアルメモリセルおよび冗長メモリセルを有し、通常動作モード中に独立にアクセスされ、あるいは、テストモード中に共通のデータを書き込むために同時にアクセスされる。ブロック制御部は、通常動作モード中に、メモリブロックを識別するためのブロックアドレス信号に応じてメモリブロックのいずれかを選択する。ブロック制御部は、テストモード中に、ブロックアドレス信号に関わりなく複数のメモリブロックを選択する。すなわち、１つの書き込みデータ信号をアドレスの異なる複数のメモリブロックに書き込む圧縮テストが実施される。冗長アクセス部は、通常動作モード中に、外部アドレス信号が不良アドレスと一致するときに、ブロックアドレス信号に対応するメモリブロックの冗長メモリセルをアクセスする。冗長アクセス部は、テストモード中に、ブロックアドレス信号を受けるブロックアドレス端子と外部アドレス信号を受ける外部アドレス端子の一部とのいずれかに供給される強制冗長信号が第１レベルを示すときに、複数のメモリブロックの冗長メモリセルを同時にアクセスする。

圧縮テストにおいて強制冗長信号をアドレス信号が供給されないアドレス端子に供給することで、特別の端子を設けることなく複数のメモリブロックの冗長メモリセルを同時にアクセスし、テストできる。この結果、不良の救済前に冗長メモリセルの動作テストを効率よく実施でき、テスト時間を短縮できる。

一実施形態を示している。 図１に示したアドレス比較部および冗長判定部の詳細を示している。 図１に示したバンク制御部の詳細を示している。 図１のメモリをテストするためのテストシステムを示している。 図１に示したメモリが搭載されるシステム（メモリシステム）を示している。 図１に示したメモリの動作を示している。 別の実施形態を示している。 図７に示したアドレス比較部の詳細を示している。 図７に示した冗長判定部の詳細を示している。 図７に示したバンクの概要を示している。 図７に示したメモリの動作を示している。 別の実施形態を示している。 図１２に示したアドレス比較部および冗長判定部の詳細を示している。 図７に示したメモリの動作を示している。 別の実施形態を示している。 図１５に示したアドレス比較部の詳細を示している。 図１５に示した冗長判定部の詳細を示している。 図１５に示したメモリの動作を示している。 別の実施形態を示している。 図１９に示したメモリの圧縮テストの概要を示している。 図１９に示したメモリの動作を示している。 別の実施形態を示している。 図２２に示したアドレス比較部の詳細を示している。 図２２に示した冗長判定部の詳細を示している。 図２２に示したメモリの動作を示している。 別の実施形態を示している。 図２６に示したアドレス比較部の詳細を示している。 図２６に示した冗長判定部の詳細を示している。 図２６に示したメモリの動作を示している。 別の実施形態を示している。 図３０に示したメモリの圧縮テストの概要を示している。 図３０に示したメモリの動作を示している。

以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本を示す。また、太線が接続されているブロックの一部は、複数の回路ブロックを有する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”が付く信号は、正論理を示している。先頭に”／”が付く信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。

図１は、一実施形態を示している。例えば、半導体メモリＭＥＭは、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）である。半導体メモリＭＥＭは、パッケージに封入された半導体メモリ装置として設計されてもよく、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよい。

メモリＭＥＭは、クロックバッファ１０、コマンドラッチ１２、コマンドデコーダ１４、モードレジスタ１６、動作制御部１８、アドレスラッチ２０、バンク制御部２２、プログラム部２４、アドレス比較部２６、冗長判定部２８、データ入出力部３０およびバンクＢＫ０、ＢＫ１（メモリブロック）を有している。特に図示していないが、例えば、メモリＭＥＭは、セルフリフレッシュモード中にリフレッシュ動作を自動的に実行するために内部リフレッシュ要求を周期的に生成するリフレッシュタイマ、リフレッシュするメモリセルを示すリフレッシュアドレス信号を生成するリフレッシュアドレスカウンタ、および外部アドレス信号ＡＤ０−１０（ロウアドレス信号）とリフレッシュアドレス信号のいずれかをロウデコーダＲＤＥＣに供給するためのアドレスセレクタを有している。

クロックバッファ１０は、クロック信号ＣＬＫを内部クロック信号ＩＣＬＫとして出力する。内部クロック信号ＩＣＬＫは、コマンドラッチ１２、アドレスラッチ２０およびデータ入出力部３０等のクロック信号ＣＬＫに同期して動作する回路に供給される。なお、メモリＭＥＭの消費電力を削減するためにクロックイネーブル信号をクロックバッファ１０に供給し、クロックイネーブル信号の低レベル期間に内部クロック信号ＩＣＬＫの出力を停止してもよい。

コマンドラッチ１２は、内部クロック信号ＩＣＬＫの立ち上がりエッジに同期してコマンド信号ＣＭＤをラッチし、ラッチした信号を内部コマンド信号ＩＣＭＤとしてコマンドデコーダ１４に出力する。コマンド信号ＣＭＤは、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥを含む。

コマンドデコーダ１４は、内部コマンド信号ＩＣＭＤの論理レベルに応じて、バンクＢＫ０−１をアクティブにするためのアクティブコマンド信号ＡＣＴＰ、バンクＢＫ０−１のアクセス動作（読み出し動作、書き込み動作またはリフレッシュ動作）を実行するためのアクセスコマンド信号ＣＭＤＰを出力し、あるいはモードレジスタ１６を設定するためのモードレジスタ設定コマンド信号ＭＲＳを出力する。アクセスコマンド信号ＣＭＤＰは、読み出し動作を実行するための読み出しコマンド、書き込み動作を実行するための書き込みコマンドおよびリフレッシュ動作を実行するためのリフレッシュコマンドのいずれかを示す。

モードレジスタ設定コマンド信号ＭＲＳは、通常のアクセス動作では使用しない組み合わせのコマンド信号ＣＭＤを受けたときに生成される。コマンドラッチ１２およびコマンドデコーダ１４は、ワード線ＷＬを活性化するアクティブコマンドＡＣＴと、活性化されたワード線ＷＬに接続されたメモリセルＭＣまたは冗長メモリセルＲＭＣをアクセスする書き込みコマンドＷＲおよび読み出しコマンドＲＤを受ける。

モードレジスタ１６は、モードレジスタ設定コマンド信号ＭＲＳに同期して、内部アドレス信号ＩＡＤ０−１０を受けることにより設定される複数のレジスタを有している。モードレジスタ１６は、コンフィギュレーションレジスタとも称される。なお、モードレジスタ１６は、データ信号ＤＱにより設定されてもよい。モードレジスタ１６は、レジスタに設定された値に応じたモード信号を出力する。動作制御部１８、データ入出力部３０およびバンクＢＫ０−１の少なくともいずれかは、モード信号に応じた動作モードで動作する。例えば、モードレジスタ１６には、リードレイテンシやバースト長ＢＬ１が設定される。リードレイテンシは、読み出しコマンドＲＤを受けてから読み出しデータの出力が開始されるまでのクロック数である。バースト長は、１回の読み出しコマンドＲＤに応答してデータ端子ＤＱから出力されるデータ信号の出力回数、および１回の書き込みコマンドＷＲに応答してデータ端子ＤＱで受けるデータ信号の入力回数である。

バースト長ＢＬ１を示す値は、図示しないバースト制御回路に伝達される。バースト制御回路は、バースト長ＢＬ１に応じたパルス数を有するバーストクロック信号を生成し、データ入出力部３０に出力する。そして、バースト長ＢＬ１に対応する回数のデータ信号ＤＱがメモリＭＥＭに入力され（書き込み動作）、あるいはメモリＭＥＭから出力される（読み出し動作）。なお、この実施形態は、バースト制御回路を持たないメモリＭＥＭ、すなわち、読み出しコマンドＲＤ毎に１つのデータ信号ＤＱを出力し、書き込みコマンドＷＲ毎に１つのデータを入力するメモリＭＥＭに適用してもよい。

さらに、モードレジスタ１６は、メモリＭＥＭをテストするときに使用するテストレジスタ（図示せず）を有している。モードレジスタ１６は、圧縮テストモードを示す内部アドレス信号ＩＡＤ０−１０をモードレジスタ設定コマンド信号ＭＲＳとともに受けたとき、メモリＭＥＭを圧縮テストモードにエントリするためにテスト信号ＴＥＳＴＺを高レベルに活性化する。例えば、テストモードからのイクジット（通常動作モードへの復帰）は、イクジットコマンドまたは電源の再投入により、テストレジスタをリセットすることで行われる。圧縮テストモードの詳細は後述する。

動作制御部１８は、アクティブコマンド信号ＡＣＴＰに応答して各バンクＢＫ０−１をアクティブにするための制御信号ＣＮＴを出力し、またはアクセスコマンド信号ＣＭＤＰに応答して各バンクＢＫ０−１のアクセス動作を実行するための制御信号ＣＮＴを出力する。制御信号ＣＮＴは、ワード線制御信号ＷＬＺ、センスアンプ制御信号ＳＡＥＺ、コラム制御信号ＣＬＺおよびプリチャージ制御信号ＰＲＥＺ等のロウブロックＲＢＬＫの動作を制御するタイミング信号を含む。ワード線制御信号ＷＬＺは、ワード線ＷＬの活性化タイミングを決める。センスアンプ制御信号ＳＡＥＺは、センスアンプの活性化タイミングを決める。コラム制御信号ＣＬＺは、コラムスイッチのオンタイミングを決める。プリチャージ制御信号ＰＲＥＺは、ビット線ＢＬ、／ＢＬのプリチャージタイミングを決める。なお、リフレッシュ動作が実行されるときに、コラム制御信号ＣＬＺを除く制御信号ＣＮＴが出力される。

アドレスラッチ２０は、内部クロック信号ＩＣＬＫの立ち上がりエッジに同期して、バンクアドレス信号ＢＡ（ブロックアドレス信号）およびアドレス信号ＡＤ（ＡＤ０−１０）をラッチし、ラッチした信号を内部バンクアドレス信号ＩＢＡおよび内部アドレス信号ＩＡＤ（ＩＡＤ０−１０）として出力する。この実施形態のメモリＭＥＭは、アドレスマルチプレクス方式を採用している。このため、内部アドレス信号ＩＡＤ０−１０は、ロウアドレス信号としてロウデコーダＲＤＥＣに供給され、あるいは、内部アドレス信号ＩＡＤ０−７は、コラムアドレス信号としてコラムデコーダＣＤＥＣに供給される。すなわち、ロウアドレス信号とコラムアドレス信号は、互いに異なるタイミングで共通のアドレス端子ＡＤに供給される。ロウアドレス信号はワード線ＷＬを選択するために使用される。コラムアドレス信号はビット線対ＢＬ、／ＢＬを選択するために使用される。

バンク制御部２２は、通常動作モード中（ＴＥＳＴＺ＝低レベル）に、バンクアドレス信号ＢＡ（ＩＢＡ）が低レベルのときに、バンクＢＫ０を選択するためのバンクアクティブ信号ＢＡ０を活性化し、バンクアドレス信号ＢＡ（ＩＢＡ）が高レベルのときに、バンクＢＫ１を選択するためのバンクアクティブ信号ＢＡ１を活性化する。また、バンク制御部２２は、テストモード中（ＴＥＳＴＺ＝高レベル；圧縮テストモード）に、バンクアドレス信号ＢＡ（ＩＢＡ）の値に関わりなくバンクアクティブ信号ＢＡ０−１をともに活性化する。そして、バンクＢＫ０−１に共通のデータ信号が書き込まれ、バンクＢＫ０−１から共通のデータ信号が読み出され、圧縮テストが実施される。

プログラム部２４は、内蔵するヒューズのプログラムにより、不良に対応するワード線ＷＬを示すロウアドレス信号を記憶し、記憶しているロウアドレス信号をヒューズロウアドレス信号（冗長アドレス信号）ＦＡａ０−１０、ＦＡｂ０−１０として出力する。アドレス信号ＦＡａ０−１０は、バンクＢＫ０の不良アドレスを示し、アドレス信号ＦＡｂ０−１０は、バンクＢＫ１の不良アドレスを示す。この実施形態では、メモリＭＥＭは、不良をワード線ＷＬ単位で救済するためのロウ冗長回路（冗長メモリセルＲＭＣ、冗長ワード線ＲＷＬ等）を有する。なお、プログラム部２４は、不揮発性メモリセル等を用いて形成されてもよい。

アドレス比較部２６は、アクティブコマンド（ＡＣＴＰ）とともに供給される外部アドレスＡＤ０−１０（ロウアドレス信号）と冗長アドレス信号ＦＡａ０−１０またはＦＡｂ０−１０（不良アドレス）とをビット毎に比較し、全てのビット値が一致するときに、バンクアドレス信号ＢＡ（ＩＢＡ）に応じてヒット信号ＨＩＴ０Ｚ、ＨＩＴ１Ｚのいずれかを活性化する。ヒット信号ＨＩＴ０Ｚは、バンクＢＫ０の冗長ワード線ＲＷＬを選択するために出力される。ヒット信号ＨＩＴ１Ｚは、バンクＢＫ１の冗長ワード線ＲＷＬを選択するために出力される。

冗長判定部２８は、通常動作モード中に、ヒット信号ＨＩＴ０Ｚが活性化されているときに、冗長イネーブル信号ＲＲＥＮ０Ｚ（冗長判定結果）を活性化し、ヒット信号ＨＩＴ１Ｚが活性化されているときに、冗長イネーブル信号ＲＲＥＮ１Ｚ（冗長判定結果）を活性化する。冗長イネーブル信号ＲＲＥＮ０Ｚの活性化により、バンクＢＫ０のリアルワード線ＷＬの活性化が禁止され、バンクＢＫ０の冗長ワード線ＲＷＬの活性化が許可される。冗長イネーブル信号ＲＲＥＮ１Ｚの活性化により、バンクＢＫ１のリアルワード線ＷＬの活性化が禁止され、バンクＢＫ１の冗長ワード線ＲＷＬの活性化が許可される。これにより、バンクＢＫ０−１毎に、不良に対応するリアルワード線ＷＬが冗長ワード線ＲＷＬに置き換えられ、不良が救済される。

また、冗長判定部２８は、テストモード中に、アクティブコマンド信号ＡＣＴＰとともに高レベルのバンクアドレス信号ＩＢＡ（ＢＡ；強制冗長信号）を受けたときに、冗長イネーブル信号ＲＲＥＮ０Ｚ、ＲＲＥＮ１Ｚをともに活性化する。すなわち、冗長判定部２８は、アクティブコマンドＡＣＴに同期して強制冗長信号（図２に示すＪＲ）のレベルを判定する。これにより、テストモード中にバンクＢＫ０−１の冗長ワード線ＲＷＬが同時に選択され、共通のデータ信号が冗長メモリセルＲＭＣに書き込まれる。

アドレス比較部２６および冗長判定部２８は、外部アドレス信号ＡＤ０−１０が不良アドレスＦＡａ０−１０またはＦＡｂ０−１０と一致するときに、バンクアドレス信号ＢＡに対応するバンクＢＫ０−１の冗長メモリセルＲＭＣをアクセスし、テストモード中に、バンクアドレス信号ＢＡを受けるバンクアドレス端子ＢＡに供給される強制冗長信号（ＪＲ）が高レベル（第１レベル）を示すときに、バンクＢＫ０−１の冗長メモリセルＲＭＣを同時にアクセスする冗長アクセス部として動作する。

データ入出力部３０は、図示しないデータ入力部およびデータ出力部を有している。データ入力部は、書き込みデータクロック信号の立ち上がりエッジに同期してデータ端子ＤＱで受ける書き込みデータ信号を順次にラッチし、ラッチした直列の書き込みデータ信号を並列のデータ信号に変換し、変換したデータ信号を書き込みデータバスＷＤＢに出力する。データ出力部は、読み出しデータバスＲＤＢ上の並列の読み出しデータ信号を直列のデータ信号に変換し、変換したデータ信号を読み出しデータクロック信号に同期してデータ端子ＤＱに順次に出力する。書き込みデータクロック信号および読み出しデータクロック信号は、バースト長ＢＬ１に対応する数のパルスを有し、内部クロック信号ＩＣＬＫに同期して生成される。

データ出力部は、圧縮テストモード中の読み出し動作において、バンクアドレス信号ＢＡ（ブロックアドレス信号）に応じてバンクＢＫ０−１から出力された読み出しデータ信号のいずれかを選択し、出力する。この実施形態では、例えば、データ端子ＤＱは３２ビット（ＤＱ０−３１）である。しかし、以下では、１ビットのデータ端子ＤＱに着目して説明する。

バンクＢＫ０−１は、互いに同じ回路構成である。各バンクＢＫ０−１は、ロウデコーダＲＤＥＣ、コラムデコーダＣＤＥＣ、ロウブロックＲＢＬＫ、リードアンプＲＡおよびライトアンプＷＡを有している。ロウデコーダＲＤＥＣは、ロウアドレス信号ＩＡＤ０−１０に応じてワード線ＷＬのいずれかを活性化する。また、ロウデコーダＲＤＥＣは、冗長イネーブル信号ＲＲＥＮ０Ｚ（またはＲＲＥＮ１Ｚ）の活性化に応じてワード線ＷＬの選択を禁止し、冗長ワード線ＲＷＬを活性化する。

コラムデコーダＣＤＥＣは、例えば、データ端子ＤＱのビット数に対応する数のビット線対ＢＬ、／ＢＬを選択するために、コラムアドレス信号ＩＡＤ０−７に応じて図示しないコラムスイッチをオンする。リードアンプＲＡは、読み出し動作時に、コラムスイッチを介して出力される相補の読み出しデータを増幅し、読み出しデータバスＲＤＢに出力する。ライトアンプＷＡは、書き込み動作時に、書き込みデータバスＷＤＢを介して供給される相補の書き込みデータを増幅し、コラムスイッチを介してビット線対ＢＬ、／ＢＬに供給する。

各ロウブロックＲＢＬＫは、マトリックス状に配置された複数のダイナミックメモリセルＭＣと、図の横方向に並ぶメモリセルＭＣの列にそれぞれ接続された複数のワード線ＷＬと、図の横方向に並ぶ冗長メモリセルＲＭＣの列に接続された冗長ワード線ＲＷＬと、図の縦方向に並ぶメモリセルＭＣ、ＲＭＣの列にそれぞれ接続された複数のビット線対ＢＬ、／ＢＬとを有している。メモリセルＭＣ、ＲＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタの一端をビット線ＢＬ（または／ＢＬ）に接続するための転送トランジスタとを有している。キャパシタの他端は、基準電圧線に接続されている。

図２は、図１に示したアドレス比較部２６および冗長判定部２８の詳細を示している。アドレス比較部２６は、ロウアドレス信号ＩＡＤ０−１０とバンクＢＫ０の不良アドレス信号ＦＡａ０−１０とを比較するアドレス比較回路ＣＭＰ０と、ロウアドレス信号ＩＡＤ０−１０とバンクＢＫ１の不良アドレス信号ＦＡｂ０−１０とを比較するアドレス比較回路ＣＭＰ１とを有している。

アクティブコマンドとともにバンクＢＫ０が選択され（ＡＣＴＰ＝高レベル、ＩＢＡ０Ｚ＝高レベル）、不良が検出されたときにヒット信号ＨＩＴ０Ｚが活性化される。アクティブコマンドとともにバンクＢＫ１が選択され（ＡＣＴＰ＝高レベル、ＩＢＡ１Ｚ＝高レベル）、不良が検出されたときにヒット信号ＨＩＴ１Ｚが活性化される。バンクアドレスＩＢＡ０Ｚは、バンクアドレス信号ＢＡが低レベルのときに（バンクＢＫ０を示す）、高レベルに変化する。バンクアドレスＩＢＡ１Ｚは、バンクアドレス信号ＢＡが高レベルのときに（バンクＢＫ１を示す）高レベルに変化する。バンクアドレスＩＢＡ０Ｚ、ＩＢＡ１Ｚは、例えば、バンクアドレス信号ＢＡを用いてアドレス比較部２６内で生成される。

冗長判定部２８は、テスト信号ＴＥＳＴＺが低レベルのとき（通常動作モード中）、ヒット信号ＨＩＴ０−１Ｚに対応する冗長イネーブル信号ＲＲＥＮ０−１Ｚのいずれかを活性化する。冗長判定部２８は、テスト信号ＴＥＳＴＺが高レベルのとき（圧縮テストモード中）、アクティブコマンドとともに供給されるバンクアドレス信号ＩＢＡ（強制冗長信号ＪＲ）が高レベルのときに、冗長イネーブル信号ＲＲＥＮ０−１Ｚを両方活性化する。

この実施形態では、圧縮テストモード中にバンクＢＫ０−１が同時にアクセスされるため、バンクアドレス信号ＢＡは不要である。圧縮テストモード中にアクティブコマンドとともに供給されるバンクアドレス信号ＢＡは、強制冗長ビットＪＲとして使用される。強制冗長ビットＪＲが高レベルのとき、ロウアドレス信号ＩＡＤ０−１０の値に関わりなく、バンクＢＫ０−１の冗長ワード線ＲＷＬが強制的に選択される。すなわち、圧縮テストモード中に、強制冗長ビットＪＲのレベルに応じて冗長メモリセルＲＭＣの圧縮テストを実施できる。なお、図示していないが、冗長判定部２８は、冗長イネーブル信号ＲＲＥＮ０−１Ｚの高レベルをアクティブ期間中に保持する保持回路を有している。

図３は、図１に示したバンク制御部２２の詳細を示している。バンク制御部２２は、アクティブコマンド信号ＡＣＴＰの立ち上がりエッジに同期して内部バンクアドレス信号ＩＢＡの反転レベルおよび内部バンクアドレス信号ＩＢＡのレベルをラッチし、プリチャージ制御信号ＰＲＥＺの立ち上がりエッジに同期してリセットされる一対のラッチＬＴを有している。通常動作モード中、ラッチＬＴの出力は、バンクアクティブ信号ＢＡ０−１としてそれぞれ出力される。圧縮テストモード中、バンクアクティブ信号ＢＡ０−１は、両方とも活性化される。

図４は、図１に示したメモリＭＥＭをテストするためのテストシステムを示している。なお、後述する実施形態においても、信号名の一部は異なるが、図４と同じテストシステムが使用される。まず、半導体製造工程により半導体ウエハＷＡＦ上に複数のメモリＭＥＭが形成される。メモリＭＥＭは、ウエハＷＡＦから切り出される前にＬＳＩテスタＴＥＳＴによりテストされる。ＬＳＩテスタＴＥＳＴからは制御信号だけでなく、電源電圧ＶＤＤおよび接地電圧ＶＳＳが供給される。メモリＭＥＭは、例えば、図示しないプローブカードのプローブＰＲＢを介してＬＳＩテスタＴＥＳＴに接続される。図では、１つのメモリＭＥＭがＬＳＩテスタＴＥＳＴに接続されているが、複数のメモリＭＥＭ（例えば、４つ）をＬＳＩテスタＴＥＳＴに一度に接続してもよい。ＬＳＩテスタＴＥＳＴに一度に接続するメモリＭＥＭの数は、ＬＳＩテスタＴＥＳＴの端子数とメモリＭＥＭの端子数に依存する。

ＬＳＩテスタＴＥＳＴは、クロック信号ＣＬＫ、コマンド信号ＣＭＤ、アドレス信号ＢＡ、ＡＤおよび書き込みデータ信号ＤＱをメモリＭＥＭに供給し、読み出しデータ信号ＤＱをメモリＭＥＭから受ける。メモリＭＥＭの圧縮テストは、ＬＳＩテスタＴＥＳＴによりメモリＭＥＭを圧縮テストモードにエントリすることで実施される。そして、圧縮テストモード中にリアルメモリセルＭＣだけでなく冗長メモリセルＭＣがテストされる。

具体的には、図６に示すように低レベルの強制冗長信号ＪＲがメモリＭＥＭに供給されるとき、共通の書き込みデータ信号がバンクＢＫ０−１のリアルメモリセルＭＣに同時に書き込まれる。この後、バンクＢＫ０−１のリアルメモリセルＭＣからデータ信号が順次に読み出され、期待値と比較される。すなわち、リアルメモリセルＭＣの圧縮テストが実施される。

さらに、高レベルの強制冗長信号ＪＲがメモリＭＥＭに供給されるとき、共通の書き込みデータ信号がバンクＢＫ０−１の冗長メモリセルＲＭＣに同時に書き込まれる。この後、バンクＢＫ０−１の冗長メモリセルＲＭＣからデータ信号が順次に読み出され、期待値と比較される。すなわち、冗長メモリセルＲＭＣの圧縮テストが実施される。このように、１つの圧縮テストモード中に、強制冗長信号ＪＲのレベルを切り換えるだけで、リアルメモリセルＭＣまたは冗長メモリセルＲＭＣの圧縮テストが実施され、不良が検出される。

冗長メモリセルＲＭＣに不良があり、リアルメモリセルＭＣの不良を救済できないとき、そのメモリＭＥＭは不良品として除去される。冗長メモリセルＲＭＣにより不良を救済できると判定されたメモリＭＥＭは、不良の検出結果に基づいてプログラム部２４に不良アドレスがプログラムされ、最終テストが実施される。そして、メモリＭＥＭの製造工程が完了する。

図５は、図１に示したメモリＭＥＭが搭載されるシステムＳＹＳ（メモリシステム）を示している。システムＳＹＳは、例えば、携帯電話等の携帯機器の一部を構成する。なお、後述する実施形態においても、信号名の一部は異なるが、図５と同じシステムが構成される。システムＳＹＳは、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージＳｉＰを有している。あるいは、システムＳＹＳは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージＭＣＰを有している。あるいは、システムＳＹＳは、シリコン基板上に複数のマクロが集積されたシステムオンチップ（ＳｏＣ）を有している。さらに、システムＳＹＳは、チップオンチップＣｏＣあるいはパッケージオンパッケージ（ＰｏＰ）の形態で構成されてもよい。

例えば、ＳｉＰは、図１に示したメモリＭＥＭ、メモリＭＥＭをアクセスするメモリコントローラＭＣＮＴ、フラッシュメモリＦＬＡＳＨ、フラッシュメモリＦＬＡＳＨをアクセスするメモリコントローラＦＣＮＴ、およびシステム全体を制御するＣＰＵ（コントローラ）を有している。ＣＰＵおよびメモリコントローラＭＣＮＴ、ＦＣＮＴは、システムバスＳＢＵＳにより互いに接続されている。ＳｉＰは、外部バスＳＣＮＴを介して上位のシステムに接続される。ＣＰＵは、メモリＭＥＭの読み出し動作を行うためにコマンド信号（アクセス要求）およびアドレス信号を出力し、読み出しデータ信号をメモリＭＥＭから受信し、メモリＭＥＭの書き込み動作を行うために、コマンド信号、アドレス信号および書き込みデータ信号を出力する。また、ＣＰＵは、ＦＬＡＳＨのアクセス動作（読み出し動作、プログラム動作または消去動作）を行うために、コマンド信号、アドレス信号および書き込みデータ信号をＦＬＡＳＨに出力し、あるいはＦＬＡＳＨから読み出しデータ信号を受信する。

メモリコントローラＭＣＮＴは、ＣＰＵからのコマンド信号、アドレス信号および書き込みデータ信号に基づいて、メモリＭＥＭにコマンド信号ＣＭＤ、アドレス信号ＡＤおよび書き込みデータ信号ＤＱを出力し、メモリＭＥＭからの読み出しデータ信号ＤＱをＣＰＵに出力する。メモリコントローラＦＣＮＴは、ＣＰＵからのアドレス信号をデータ線ＤＴに出力することを除き、メモリコントローラＭＣＮＴと同様に動作する。なお、システムＳＹＳにメモリコントローラＭＣＮＴを設けることなく、メモリＭＥＭの読み出し動作および書き込み動作を行うためのコマンド信号ＣＭＤおよびアドレス信号ＡＤを、ＣＰＵからメモリＭＥＭに直接出力してもよい。

図６は、図１に示したメモリＭＥＭの動作を示している。この例では、バースト長ＢＬ１は”１”に設定されている。図５に示したＣＰＵ等がメモリＭＥＭをアクセスする通常動作モードＮＲＭ（ユーザモード）では、一般的なＳＤＲＡＭと同様に、アクティブコマンドＡＣＴとともに供給されるバンクアドレス信号ＢＡにより選択されるバンクＢＫ０またはＢＫ１が活性化され、ロウアドレス信号ＲＡによりワード線が選択される（図６（ａ））。書き込みコマンドＷＲとともに供給されるバンクアドレス信号ＢＡにより、書き込み動作を実行するバンクＢＫ０またはＢＫ１が選択され、コラムアドレス信号ＣＡにより選択されるメモリセルに書き込みデータＤＱが書き込まれる（図６（ｂ））。

また、読み出しコマンドＲＤとともに供給されるバンクアドレス信号ＢＡにより、読み出し動作を実行するバンクＢＫ０またはＢＫ１が選択され、コラムアドレス信号ＣＡにより選択されるメモリセルから読み出しデータＤＱが出力される（図６（ｃ））。このように、各バンクＢＫ０−１は、通常動作モードＮＲＭ中に独立にアクセスされる。この実施形態では、書き込みコマンドＷＲを受けてから書き込みデータを受けるまでのクロックサイクル数である書き込みレイテンシは、”１”に設定され、読み出しコマンドＲＤを受けてから読み出しデータを出力するまでのクロックサイクル数である読み出しレイテンシは、”２”に設定されている。各バンクＢＫ０−１は、プリチャージコマンドＰＲＥの供給により、互いに独立に非活性化される（図６（ｄ））。

一方、図４に示したＬＳＩテスタＴＥＳＴ等によりメモリＭＥＭをテストする圧縮テストモードＴＥＳＴでは、アクティブコマンドＡＣＴとともにバンクアドレス端子ＢＡに供給される強制冗長ビットＪＲ（強制冗長信号）の値に応じて、通常の圧縮テストまたは強制冗長圧縮テストが実施される。ここで、圧縮テストとは、テスト時間を短縮するために、１つの書き込みデータ信号をアドレスの異なる複数のメモリセルＭＣまたはＲＭＣに書き込むテストである。この実施形態の圧縮テストでは、バンクＢＫ０−１の両方がアクティブコマンドＡＣＴに同期して活性化され、各バンクＢＫ０−１に共通の書き込みデータが同時に書き込まれる。このため、バンクアドレス信号ＢＡは不要である。圧縮テストモードＴＥＳＴは、モードレジスタ１６のテストレジスタがセットされることによりエントリされる。テストレジスタがリセットされることで圧縮テストモードＴＥＳＴからイクジットされ、通常動作モードＮＲＭに戻る。

アクティブコマンドＡＣＴとともにバンクアドレス端子ＢＡに低レベルＬの強制冗長ビットＪＲが供給されるとき、通常の圧縮テストが実施される（図６（ｅ））。圧縮テストは、メモリＭＥＭの製造工程（テスト工程）において、プログラム部２４がプログラムされる前に実施される。このため、通常の圧縮テストでは、リアルワード線ＷＬのみが選択され（冗長ワード線ＲＷＬは選択されない）、バンクＢＫ０−１のリアルメモリセルＭＣが同時にアクセスされる。圧縮テストの読み出し動作では、データ入出力部３０は、読み出しデータが衝突することを防止するために、読み出しコマンドＲＤとともに供給されるバンクアドレス信号ＢＡに応じて、バンクＢＫ０−１毎に読み出しデータＤ０、Ｄ１を出力する（図６（ｆ））。

アクティブコマンドＡＣＴとともにバンクアドレス端子ＢＡに高レベルＨ（第１レベル）の強制冗長ビットＪＲが供給されるとき、強制冗長圧縮テストが実施される（図６（ｇ））。強制冗長圧縮テストでは、上述したように、アクティブコマンドＡＣＴとともに供給されるロウアドレス信号ＡＤ０−１０の値に関わらず、バンクＢＫ０−１の冗長ワード線ＲＷＬが強制的に同時に選択され、冗長メモリセルＲＭＣがアクセスされる。アドレス信号ＡＤ０−１０の波形に示した斜線は、ロウアドレス信号ＲＡがマスクされることを示している。強制冗長圧縮テストの読み出し動作においても、データ入出力部３０は、読み出しコマンドＲＤとともに供給されるバンクアドレス信号ＢＡに応じて、冗長メモリセルＲＭＣからデータを読み出し、バンクＢＫ０−１毎に読み出しデータＤ０、Ｄ１を出力する（図６（ｈ））。これにより、読み出しデータが衝突することを防止できる。

図４に示したＬＳＩテスタＴＥＳＴは、読み出しデータＤ０、Ｄ１を期待値（書き込みデータ）と比較し、冗長メモリセルＲＭＣあるいは冗長ワード線ＲＷＬ等の冗長回路の不良を検出する。すなわち、冗長メモリセルＲＭＣ等の冗長回路のテストが実施され、メモリＭＥＭが製造される。なお、書き込み動作と読み出し動作で同じワード線ＷＬをアクセスするとき、書き込みコマンドＷＲと読み出しコマンドＲＤの間のプリチャージコマンドＰＲＥは不要である。

圧縮テストにおいて、使用されないバンクアドレス信号ＢＡを用いて、強制冗長テストを実施するか否かを判定することで、専用の端子を用いることなく冗長ワード線ＲＷＬを強制的に選択できる。圧縮テストモード中に、強制冗長テストを実施するか否かをアクティブコマンドＡＣＴの供給時のみに判定するため、通常動作モード中に強制冗長テストが誤って実施されることはない。すなわち、メモリＭＥＭの誤動作を防止できる。

なお、図では、説明を分かりやすくするために、圧縮テストモード中の主要なコマンドの供給タイミングを通常動作モードに合わせている。しかし、圧縮テストでは、アクティブコマンドＡＣＴおよび書き込みコマンドＷＲの供給頻度を通常動作モード時の半分にできる。このため、実際のテストでは、メモリセルＭＣにデータを書き込んでから読み出すまでの時間を、通常動作モードに比べて短くできる。すなわち、リアルメモリセルＭＣをテストする通常の圧縮テストのテスト時間だけでなく、冗長メモリセルＲＭＣをテストする強制冗長圧縮テストのテスト時間を短縮できる。

以上、第１の実施形態では、圧縮テストモード中に、アクティブ動作で使用されないバンクアドレス端子ＢＡに強制冗長信号ＪＲを供給することで、特別の端子を設けることなく複数のバンクＢＫ０−１の冗長メモリセルＲＭＣを同時にテストできる。この結果、不良の救済前に冗長メモリセルＲＭＣの動作テストを効率よく実施でき、テスト時間を短縮できる。

図７は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、各バンクＢＫ０−１は、４つのロウブロックＲＢＬＫ０−３を有している。各ロウブロックＲＢＬＫ０−３の構成は、図１のロウブロックＲＢＬＫと同じであり、図１０に示すように、冗長ワード線ＲＷＬ（図示せず）を有している。バンクＢＫ０−１毎に複数の冗長ワード線ＲＷＬが設けられるため、メモリＭＥＭは、図１のプログラム部２４、アドレス比較部２６および冗長判定部２８の代わりにプログラム部２４Ａ、アドレス比較部２６Ａおよび冗長判定部２８Ａを有している。その他の構成は、図１と同じである。すなわち、メモリＭＥＭは、ＤＲＡＭである。

プログラム部２４Ａは、バンクＢＫ０−１毎に４つの不良アドレスを記憶し、ヒューズロウアドレス信号ＦＡａ２−１０（またはＦＡｂ２−１０）として出力する。信号名の”ａ”はバンクＢＫ０に対応し、”ｂ”はバンクＢＫ１に対応する。ロウブロックＲＢＬＫ０−３は、アドレス信号ＡＤ０−１の２ビットにより識別されるため、プログラム部２４Ａにはこの２ビットはプログラムされない。

アドレス比較部２６Ａは、バンクＢＫ０−１毎に４つのヒット信号ＨＩＴ０Ｚ（またはＨＩＴ１Ｚ）を出力する。信号名の”０”はバンクＢＫ０に対応し、”１”はバンクＢＫ１に対応する。冗長判定部２８Ａは、バンクＢＫ０−１毎に４つの冗長イネーブル信号ＲＲＥＮ０Ｚ（またはＲＲＥＮ１Ｚ）を出力する。

図８は、図７に示したアドレス比較部２６Ａの詳細を示している。図では、バンクＢＫ０に対応するアドレス比較部２６Ａを示している。バンクＢＫ１に対応するアドレス比較部２６Ａで使用される信号は、図中に括弧で示す。

アドレス比較部２６Ａの基本構成は、各アドレス比較回路ＣＭＰ０−３が９ビットのロウアドレスを比較すること、および３入力のＮＡＮＤゲートの入力信号がロウブロックアドレス信号ＩＡＤＲ０Ｚ−ＩＡＤＲ３Ｚの論理を含むことを除いて図２に示したアドレス比較部２６と同じである。ヒューズロウアドレス信号（冗長アドレス信号）ＦＡ０ａ２−１０は、バンクＢＫ０のロウブロックＲＢＬＫ０の不良アドレスを示す。同様に、ヒューズロウアドレス信号ＦＡ１ａ２−１０、ＦＡ２ａ２−１０、ＦＡ３ａ２−１０は、バンクＢＫ０のロウブロックＲＢＬＫ１−３の不良アドレスをそれぞれ示す。バンクＢＫ１に対応するヒューズロウアドレス信号ＦＡ０ｂ２−１０、ＦＡ１ｂ２−１０、ＦＡ２ｂ２−１０、ＦＡ３ｂ２−１０も同様である。

ロウブロックアドレス信号ＩＡＤＲ０Ｚは、ロウアドレス信号ＡＤ０−１がロウブロックＲＢＬＫ０を示すときに（＝”００”）高レベルに変化する。同様に、ロウブロックアドレス信号ＩＡＤＲ１Ｚ−ＩＡＤＲ３Ｚは、ロウアドレス信号ＡＤ０−１がロウブロックＲＢＬＫ１−３を示すときにそれぞれ高レベルに変化する。ヒット信号ＨＩＴ００Ｚは、バンクＢＫ０のロウブロックＲＢＬＫ０の冗長ワード線ＲＷＬを選択するときに活性化される。同様に、ヒット信号ＨＩＴ０１Ｚ−ＨＩＴ０３Ｚは、バンクＢＫ０のロウブロックＲＢＬＫ１−３の冗長ワード線ＲＷＬを選択するときに活性化される。バンクＢＫ１に対応するヒット信号ＨＩＴ１０Ｚ−ＨＩＴ１３Ｚも同様である。

図９は、図７に示した冗長判定部２８Ａの詳細を示している。冗長判定部２８Ａは、バンクＢＫ０−１毎に４つの冗長イネーブル信号ＲＲＥＮ００−０３Ｚ（またはＲＲＥＮ１０−１３Ｚ）を出力する。このため、冗長判定部２８Ａは、図２に示した冗長判定部２８のほぼ４つ分の回路規模を有する。但し、冗長判定部２８Ａの各ＮＯＲゲートは、ロウブロックＲＢＬＫ０−３を識別するためにロウブロックアドレス信号ＩＡＤＲ０Ｚ−ＩＡＤＲ３Ｚのいずれかの論理を含む入力信号を受ける。

圧縮テストモード中、アクティブコマンドに同期して高レベルのバンクアドレス信号ＩＢＡ（強制冗長信号ＪＲ）が供給されるとき、高レベルのロウブロックアドレス信号ＩＡＤＲ０Ｚ−ＩＡＤＲ３Ｚに対応する一対の冗長イネーブル信号ＲＲＥＮＺ（例えば、ＲＲＥＮ００ＺとＲＲＥＮ１０Ｚ）が同時に活性化される。すなわち、バンクＢＫ０−１の冗長ワード線ＲＷＬが強制的に同時に選択される。

図１０は、図７に示したバンクＢＫ０−１の概要を示している。各バンクＢＫ０−１のロウブロックＲＢＬＫ０−３は、冗長イネーブル信号ＲＲＥＮ００Ｚ−０３Ｚ（またはＲＲＥＮ１０Ｚ−１３Ｚ）によりそれぞれ選択される冗長ワード線ＲＷＬ０−３を有している。後述する図１１に示すように、圧縮テストモード中に、アクティブコマンドＡＣＴとともに高レベルのバンクアドレス信号ＩＢＡ（強制冗長信号ＪＲ）が供給されるとき、バンクＢＫ０−１内の番号が互いに同じロウブロックＲＢＬＫ（例えば、ＲＢＬＫ０）の一対の冗長イネーブル信号ＲＲＥＮＺ（例えば、ＲＲＥＮ００ＺとＲＲＥＮ１０Ｚ）が同時に活性化され、バンクＢＫ０−１の冗長ワード線ＲＷＬ（例えば、ＲＷＬ０）が同時に選択される。

図１１は、図７に示したメモリＭＥＭの動作を示している。図６と同じ動作については、詳細な説明は省略する。通常動作モードＮＲＭの動作と、圧縮テストモードＴＥＳＴ中の通常の圧縮テスト（ＪＲ＝Ｌ）の動作は、図６と同じである。

強制冗長ビットＪＲが高レベルＨ（第１レベル）のときに実施される強制冗長圧縮テストでは、冗長ワード線ＲＷＬを強制的に活性化するロウブロックＲＢＬＫ０−３を選択するために、ロウアドレス信号ＲＡ（ＡＤ０−１）がメモリＭＥＭに供給される（図１１（ａ、ｂ））。アクティブコマンドＡＣＴ以外の動作は、通常の圧縮テストの動作と同じである。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、各バンクＢＫ０−１が冗長ワード線ＲＷＬ０−３を各々含む複数のロウブロックＲＢＬＫ０−３を有するときにも、冗長メモリセルＲＭＣをテストする強制冗長圧縮テストのテスト時間を短縮できる。

図１２は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、各バンクＢＫ０−１は、冗長ビット線対ＲＢＬ、／ＲＢＬを含むロウブロックＲＢＬＫを有している。メモリＭＥＭは、冗長ビット線対ＲＢＬ、／ＲＢＬを選択するために、図１のプログラム部２４、アドレス比較部２６および冗長判定部２８の代わりにプログラム部２４Ｂ、アドレス比較部２６Ｂおよび冗長判定部２８Ｂを有している。その他の構成は、ロウデコーダＲＤＥＣおよびコラムデコーダＣＤＥＣの一部が異なることを除き図１と同じである。すなわち、メモリＭＥＭは、ＤＲＡＭである。

プログラム部２４Ｂは、内蔵するヒューズのプログラムにより、不良に対応するビット線対ＢＬ、／ＢＬを示すコラムアドレス信号を記憶し、記憶しているコラムアドレス信号をヒューズコラムアドレス信号ＦＡａ０−５、ＦＡｂ０−５（冗長アドレス信号）として出力する。アドレス信号ＦＡａ０−５は、バンクＢＫ０の不良アドレスを示し、アドレス信号ＦＡｂ０−５は、バンクＢＫ１の不良アドレスを示す。この実施形態では、メモリＭＥＭは、不良をビット線対ＢＬ、／ＢＬ単位で救済するためのコラム冗長回路（冗長メモリセルＲＭＣ、冗長ビット線対ＲＢＬ、／ＲＢＬ等）を有する。なお、プログラム部２４Ｂは、不揮発性メモリセル等を用いて形成されてもよい。

アドレス比較部２６Ｂは、アクセスコマンド（ＣＭＤＰ）とともに供給されるアドレスＡＤ０−５（コラムアドレス信号）と冗長アドレス信号（ヒューズコラムアドレス信号ＦＡａ０−５、ＦＡｂ０−５）とをビット毎に比較し、全てのビット値が一致するときに、バンクアドレス信号ＢＡ（ＩＢＡ）に応じてヒット信号ＨＩＴ０Ｚ、ＨＩＴ１Ｚのいずれかを活性化する。ヒット信号ＨＩＴ０Ｚは、バンクＢＫ０の冗長ビット線対ＲＢＬ、／ＲＢＬを選択するために出力される。ヒット信号ＨＩＴ１Ｚは、バンクＢＫ１の冗長ビット線対ＲＢＬ、／ＲＢＬを選択するために出力される。

冗長判定部２８Ｂは、通常動作モード中に、ヒット信号ＨＩＴ０Ｚが活性化されているときに、冗長イネーブル信号ＣＲＥＮ０Ｚ（冗長判定結果）を活性化し、ヒット信号ＨＩＴ１Ｚが活性化されているときに、冗長イネーブル信号ＣＲＥＮ１Ｚ（冗長判定結果）を活性化する。冗長イネーブル信号ＣＲＥＮ０Ｚの活性化により、バンクＢＫ０のリアルビット線対ＢＬ、／ＢＬの選択が禁止され、バンクＢＫ０の冗長ビット線対ＲＢＬ、／ＲＢＬの選択が許可される。冗長イネーブル信号ＣＲＥＮ１Ｚの活性化により、バンクＢＫ１のリアルビット線対ＢＬ、／ＢＬの選択が禁止され、バンクＢＫ０の冗長ビット線対ＲＢＬ、／ＲＢＬの選択が許可される。選択の許可／禁止は、図示しないコラムスイッチのオン／オフにより制御される。これにより、バンクＢＫ０−１毎に、不良に対応するリアルビット線対ＢＬ、／ＢＬが冗長ビット線対ＲＢＬ、／ＲＢＬに置き換えられ、不良が救済される。

また、冗長判定部２８Ｂは、テストモード中（ＴＥＳＴＺ＝高レベル）に、コラムアドレス信号ＩＡＤ８（強制冗長信号；図１３に示すＪＣ）の高レベル（第１レベル）を受けたときに、冗長イネーブル信号ＣＲＥＮ０Ｚ、ＣＲＥＮ１Ｚをともに活性化する。これにより、テストモード中にバンクＢＫ０−１の冗長ビット線対ＲＢＬ、／ＲＢＬが同時に選択される。

各ロウブロックＲＢＬＫは、マトリックス状に配置された複数のダイナミックメモリセルＭＣと、図の縦方向に並ぶメモリセルＭＣの列に接続された複数のビット線対ＢＬ、／ＢＬと、図の縦方向に並ぶ冗長メモリセルＲＭＣの列に接続された冗長ビット線対ＲＢＬ、／ＲＢＬと、図の横方向に並ぶメモリセルＭＣ、ＲＭＣの列に接続された複数のワード線ＷＬとを有している。リアルメモリセルＭＣおよび冗長メモリセルＲＭＣは、コラムデコーダＣＤＥＣの動作に応じてオンするコラムスイッチにより選択される。

図１３は、図１２に示したアドレス比較部２６Ｂおよび冗長判定部２８Ｂの詳細を示している。アドレス比較部２６Ｂは、アドレス比較回路ＣＭＰ０−１が受けるアドレス信号ＩＡＤ０−７、ＦＡ（ＦＡａ０−７、ＦＡｂ０−７）が異なること、およびヒット信号ＨＩＴ０Ｚ−１ＺをアクセスコマンドＣＭＤＰに同期して出力することを除き、図２に示したアドレス比較部２６と同じである。

冗長判定部２８Ｂは、圧縮テストモード中に、バンクアドレス信号ＢＡ（強制冗長ビットＪＲ）でなくアドレス信号ＩＡＤ８（強制冗長ビットＪＣ）により、冗長イネーブル信号ＣＲＥＮ０Ｚ、ＣＲＥＮ１Ｚが同時に活性化されることを除き、図２に示した冗長判定部２８と同じである。

図１４は、図７に示したメモリＭＥＭの動作を示している。図６と同じ動作については、詳細な説明は省略する。通常動作モードＮＲＭの動作は、図６と同じである。圧縮テストモードＴＥＳＴでは、書き込みコマンドＷＲおよび読み出しコマンドＲＤとともにアドレス端子ＡＤ８に供給される強制冗長ビットＪＣ（強制冗長信号）の値に応じて、通常の圧縮テストまたは強制冗長圧縮テストが実施される。

この実施形態では、ロウアドレス信号ＲＡの一部は、外部アドレス端子ＡＤの一部（ＡＤ８−１０）に供給され、ロウアドレス信号ＲＡの残りとコラムアドレス信号ＣＡとは、残りの外部アドレス端子ＡＤ（ＡＤ０−７）に互いに異なるタイミングで供給される。強制冗長信号ＪＣは、書き込みコマンドＷＲまたは読み出しコマンドＲＤに同期して外部アドレス端子ＡＤ８に供給される。圧縮テストでは、共通の書き込みデータがバンクＢＫ０−１に同時に書き込まれる。このため、バンクアドレス信号ＢＡは不要である。

書き込みコマンドＷＲまたは読み出しコマンドＲＤとともにアドレス端子ＡＤ８に低レベルＬの強制冗長ビットＪＣが供給されるとき、通常の圧縮テストが実施される（図１４（ａ））。圧縮テストは、メモリＭＥＭの製造工程（テスト工程）において、プログラム部２４Ｂがプログラムされる前に実施される。このため、通常の圧縮テストでは、リアルビット線対ＢＬ、／ＢＬのみが選択され（冗長ビット線対ＲＢＬ、／ＲＢＬは選択されない）、バンクＢＫ０−１のリアルメモリセルＭＣが同時にアクセスされる。図６と同様に、圧縮テストの読み出し動作では、読み出しデータが衝突することを防止するために、読み出しコマンドＲＤとともにバンクアドレス信号ＢＡが供給され、バンクＢＫ０−１毎に読み出しデータＤ０、Ｄ１が出力される。

書き込みコマンドＷＲまたは読み出しコマンドＲＤとともにアドレス端子ＡＤ８に高レベルＨの強制冗長ビットＪＣが供給されるとき、強制冗長圧縮テストが実施される（図１４（ｂ））。強制冗長圧縮テストでは、上述したように、書き込みコマンドＷＲまたは読み出しコマンドＲＤとともに供給されるコラムアドレス信号ＡＤ０−７の値に関わらず、バンクＢＫ０−１の冗長ビット線対ＲＢＬ、／ＲＢＬが強制的に選択され、冗長メモリセルＲＭＣがアクセスされる。アドレス信号ＡＤ０−７およびバンクアドレス信号ＢＡの波形に示した斜線は、アドレス信号ＡＤ０−７、ＢＡがマスクされることを示している。

圧縮テストにおいて、使用されないアドレス信号ＡＤ８を用いて、強制冗長テストを実施するか否かを判定することで、専用の端子を用いることなく冗長ビット線対ＲＢＬ、／ＲＢＬを強制的に選択できる。圧縮テストモード中に、強制冗長テストを実施するか否かを書き込みコマンドＷＲおよび読み出しコマンドＲＤの供給時のみに判定するため、通常動作モード中に強制冗長テストが誤って実施されることはない。すなわち、メモリＭＥＭの誤動作を防止できる。なお、図６と同様に、圧縮テストでは、アクティブコマンドＡＣＴおよび書き込みコマンドＷＲの供給頻度を通常動作モード時の半分にできる。特に、冗長メモリセルＲＭＣをテストする強制冗長圧縮テストのテスト時間を短縮できる。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。特に、書き込み動作および読み出し動作で使用されないアドレス端子ＡＤ８に強制冗長信号ＪＣを供給することで、特別の端子を設けることなく複数のバンクＢＫ０−１の冗長ビット線ＲＢＬ、／ＲＢＬに接続された冗長メモリセルＲＭＣを同時にテストできる。この結果、不良の救済前に冗長メモリセルＲＭＣの動作テストのテスト時間を短縮できる。

図１５は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、各バンクＢＫ０−１は、４つのコラムブロックＣＢＬＫ０−３を有している。各コラムブロックＣＢＬＫ０−３は、図１２のロウブロックＲＢＬＫと同様に、冗長ビット線対ＲＢＬ、／ＲＢＬ（図示せず）を有している。バンクＢＫ０−１毎に複数の冗長ビット線対ＲＢＬ、／ＲＢＬが設けられるため、メモリＭＥＭは、図１２のプログラム部２４Ｂ、アドレス比較部２６Ｂおよび冗長判定部２８Ｂの代わりにプログラム部２４Ｃ、アドレス比較部２６Ｃおよび冗長判定部２８Ｃを有している。その他の構成は、図１２と同じである。すなわち、メモリＭＥＭは、ＤＲＡＭである。

プログラム部２４Ｃは、バンクＢＫ０−１毎に４つの不良アドレスを記憶し、ヒューズコラムアドレス信号ＦＡａ２−５（またはＦＡｂ２−５）として出力する。信号名の”ａ”はバンクＢＫ０に対応し、”ｂ”はバンクＢＫ１に対応する。この実施形態では、コラムブロックＣＢＬＫ０−３は、アドレス信号ＡＤ０−１の２ビットにより識別されるため、プログラム部２４Ｃはこの２ビットはプログラムされない。

アドレス比較部２６Ｃは、バンクＢＫ０−１毎に４つのヒット信号ＨＩＴ０Ｚ（またはＨＩＴ１Ｚ）を出力する。信号名の”０”はバンクＢＫ０に対応し、”１”はバンクＢＫ１に対応する。冗長判定部２８Ｃは、バンクＢＫ０−１毎に４つの冗長イネーブル信号ＣＲＥＮ０Ｚ（またはＣＲＥＮ１Ｚ）を出力する。

図１６は、図１５に示したアドレス比較部２６Ｃの詳細を示している。図では、バンクＢＫ０に対応するアドレス比較部２６Ｃを示している。バンクＢＫ１に対応するアドレス比較部２６Ｃで使用される信号は、図中に括弧で示す。

アドレス比較部２６Ｃの基本構成は、各アドレス比較回路ＣＭＰ０−３が４ビットのコラムアドレスを比較すること、および３入力のＮＡＮＤゲートの入力信号がコラムブロックアドレス信号ＩＡＤＣ０Ｚ−ＩＡＤＣ３Ｚの論理を含むことを除いて図１３に示したアドレス比較部２６Ｂと同じである。ヒューズコラムアドレス信号（冗長アドレス信号）ＦＡ０ａ２−５は、バンクＢＫ０のコラムブロックＣＢＬＫ０の不良アドレスを示す。同様に、ヒューズコラムアドレス信号ＦＡ１ａ２−５、ＦＡ２ａ２−５、ＦＡ３ａ２−５は、バンクＢＫ０のコラムブロックＣＢＬＫ１−３の不良アドレスをそれぞれ示す。バンクＢＫ１に対応するヒューズコラムアドレス信号ＦＡ０ｂ２−５、ＦＡ１ｂ２−５、ＦＡ２ｂ２−５、ＦＡ３ｂ２−５も同様である。

コラムブロックアドレス信号ＩＡＤＣ０Ｚは、コラムアドレス信号ＡＤ０−１がコラムブロックＣＢＬＫ０を示すときに（＝”００”）高レベルに変化する。同様に、コラムブロックアドレス信号ＩＡＤＣ１Ｚ−ＩＡＤＣ３Ｚは、コラムアドレス信号ＡＤ０−１がコラムブロックＣＢＬＫ１−３を示すときにそれぞれ高レベルに変化する。ヒット信号ＨＩＴ００Ｚは、バンクＢＫ０のコラムブロックＣＢＬＫ０の冗長ビット線対ＲＢＬ、／ＲＢＬを選択するときに活性化される。同様に、ヒット信号ＨＩＴ０１Ｚ−ＨＩＴ０３Ｚは、バンクＢＫ０のコラムブロックＣＢＬＫ１−３の冗長ビット線対ＲＢＬ、／ＲＢＬを選択するときに活性化される。バンクＢＫ１に対応するヒット信号ＨＩＴ１０Ｚ−ＨＩＴ１３Ｚも同様である。

図１７は、図１５に示した冗長判定部２８Ｃの詳細を示している。冗長判定部２８Ｃは、バンクＢＫ０−１毎に４つの冗長イネーブル信号ＣＲＥＮ００−０３Ｚ（またはＣＲＥＮ１０−１３Ｚ）を出力する。このため、冗長判定部２８Ｃは、図１３に示した冗長判定部２８Ｂのほぼ４つ分の回路規模を有する。但し、冗長判定部２８Ｃの各ＮＯＲゲートは、コラムブロックＣＢＬＫ０−３を識別するためにコラムブロックアドレス信号ＩＡＤＣ０Ｚ−ＩＡＤＣ３Ｚのいずれかの論理を含む入力信号を受ける。

圧縮テストモード中、書き込みコマンドまたは読み出しコマンドに同期して高レベルのアドレス信号ＩＡＤ８（強制冗長信号ＪＣ）が供給されるとき、高レベルのコラムブロックアドレス信号ＩＡＤＣ０Ｚ−ＩＡＤＣ３Ｚに対応する一対の冗長イネーブル信号ＣＲＥＮ０Ｚ−１Ｚ（例えば、ＣＲＥＮ００ＺとＣＲＥＮ１０Ｚ）が同時に活性化される。すなわち、バンクＢＫ０−１の冗長ビット線対ＲＢＬ、／ＲＢＬが強制的に選択される。

図１８は、図１５に示したメモリＭＥＭの動作を示している。図１４と同じ動作については、詳細な説明は省略する。通常動作モードＮＲＭの動作と、圧縮テストモードＴＥＳＴ中の通常の圧縮テストの動作は、図１４と同じである。

強制冗長ビットＪＣが高レベルＨのときに実施される強制冗長圧縮テストでは、冗長ビット線対ＲＢＬ、／ＲＢＬを強制的に活性化するコラムブロックＣＢＬＫ０−３を選択するために、コラムアドレス信号ＣＡ（ＡＤ０−１）がメモリＭＥＭに供給される（図１８（ａ、ｂ、ｃ））。その他の動作は、図１４と同じである。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、各バンクＢＫ０−１が冗長ビット線対ＲＢＬ、／ＲＢＬを各々含む複数のコラムブロックＣＢＬＫ０−３を有するときにも、冗長メモリセルＲＭＣをテストする強制冗長圧縮テストのテスト時間を短縮できる。

図１９は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、各バンクＢＫ０−１は、４つのロウブロックＲＢＬＫ０−３を有している。各ロウブロックＲＢＬＫ０−３は、図に破線で示すように、４つのコラムブロックＣＢＬＫ０−３に区画されている。すなわち、各ロウブロックＲＢＬＫ０−３は、冗長ワード線ＲＷＬおよび冗長ビット線対ＲＢＬ、／ＲＢＬを有している。

メモリＭＥＭは、ロウブロックＲＢＬＫ０−３毎に冗長ワード線ＲＷＬを選択するために、図７に示したプログラム部２４Ａ、アドレス比較部２６Ａおよび冗長判定部２８Ａを有している。また、メモリＭＥＭは、コラムブロックＣＢＬＫ０−３毎に冗長ビット線対ＲＢＬ、／ＲＢＬを選択するために、図１５に示したプログラム部２４Ｃ、アドレス比較部２６Ｃおよび冗長判定部２８Ｃを有している。その他の構成は、ロウデコーダＲＤＥＣおよびコラムデコーダＣＤＥＣの一部が異なることを除き図１と同じである。すなわち、メモリＭＥＭは、ＤＲＡＭである。

図２０は、図１９に示したメモリＭＥＭの圧縮テストの概要を示している。図では、バンクＢＫ０−１のロウブロックＲＢＬＫ０中のコラムブロックＣＢＬＫ０がアクセスされる例を示している。この実施形態では、圧縮テストモードＴＥＳＴ中に、アクティブコマンドＡＣＴとともにバンクアドレス端子ＢＡに供給される強制冗長ビットＪＲと、書き込みコマンドＷＲまたは読み出しコマンドＲＤとともにアドレス端子ＡＤ８に供給される強制冗長ビットＪＣの値に応じて、通常の圧縮テストまたは強制冗長圧縮テストが実施される。図中の丸印は、アクセスされるリアルメモリセルＭＣまたは冗長メモリセルＲＭＣを示している。

具体的には、強制冗長ビットＪＲ、ＪＣがともに低レベルＬのとき（図の左上）、バンクＢＫ０−１毎にリアルワード線ＷＬおよびリアルビット線対ＢＬ、／ＢＬが選択される。このとき、バンクＢＫ０−１毎にコラムブロックＣＢＬＫ０のリアルメモリセルＭＣがアクセスされ、通常の圧縮テストが実施される。強制冗長ビットＪＲが高レベルＨで強制冗長ビットＪＣが低レベルＬのとき（図の右上）、冗長ワード線ＲＷＬおよびリアルビット線対ＢＬ、／ＢＬが選択される。このとき、バンクＢＫ０−１毎にコラムブロックＣＢＬＫ０の冗長ワード線ＲＷＬに接続された冗長メモリセルＲＭＣがアクセスされ、冗長ワード線ＲＷＬの強制冗長圧縮テストが実施される。

強制冗長ビットＪＲが低レベルＬで強制冗長ビットＪＣが高レベルＨのとき（図の左下）、リアルワード線ＷＬおよび冗長ビット線対ＲＢＬ、／ＲＢＬが選択される。このとき、バンクＢＫ０−１毎にコラムブロックＣＢＬＫ０の冗長ビット線対ＲＢＬ（または／ＲＢＬ）に接続された冗長メモリセルＲＭＣがアクセスされ、冗長ビット線対ＲＢＬ、／ＲＢＬの強制冗長圧縮テストが実施される。強制冗長ビットＪＲ、ＪＣがともに高レベルＨのとき（図の右下）、冗長ワード線ＲＷＬおよび冗長ビット線対ＲＢＬ、／ＲＢＬが選択される。このとき、バンクＢＫ０−１毎にコラムブロックＣＢＬＫ０の冗長ワード線ＲＷＬと冗長ビット線対ＲＢＬ（または／ＲＢＬ）の交点に配置された冗長メモリセルＲＭＣがアクセスされ、冗長ワード線ＲＷＬと冗長ビット線対ＲＢＬ、／ＲＢＬの強制冗長圧縮テストが実施される。

図２１は、図１９に示したメモリＭＥＭの動作を示している。図１１および図１８と同じ動作については、詳細な説明は省略する。通常動作モードＮＲＭの動作は、図６と同じである。図２１では、強制冗長ビットＪＲ、ＪＣがともに低レベルＬのときの動作および強制冗長ビットＪＲ、ＪＣがともに高レベルＨのときの動作を示している（図２０の左上または右下に対応）。図に示すように、この実施形態では、図１１および図１８を組み合わせた圧縮テストが実施される。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

図２２は、別の実施形態を示している。この実施形態の半導体メモリＭＥＭは、擬似ＳＲＡＭタイプのＦＣＲＡＭ（Ｆａｓｔ Ｃｙｃｌｅ ＲＡＭ）である。擬似ＳＲＡＭは、ＤＲＡＭのメモリセル（ダイナミックメモリセル）を有し、ＳＲＡＭのインタフェースを有する。このＦＣＲＡＭは、パッケージに封入された半導体メモリ装置として設計されてもよく、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよい。

メモリＭＥＭは、図１のコマンドラッチ１２、コマンドデコーダ１４、動作制御部１８、アドレスラッチ２０、プログラム部２４、アドレス比較部２６、冗長判定部２８、データ入出力部３０の代わりにコマンドラッチ１２Ｄ、コマンドデコーダ１４Ｄ、動作制御部１８Ｄ、アドレスラッチ２０Ｄ、プログラム部２４Ｄ、アドレス比較部２６Ｄ、冗長判定部２８Ｄおよびデータ入出力部３０Ｄを有している。また、メモリＭＥＭは、バンク制御部２２の代わりにブロック制御部３８Ｄを有し、バンクＢＫ０−１の代わりにメモリコアＣＯＲＥを有している。メモリコアＣＯＲＥは、図７に示したバンクＢＫ０と同様に４つのロウブロックＲＢＬＫ０−３（メモリブロック）を有している。さらに、メモリＭＥＭは、リフレッシュタイマ３２Ｄ、リフレッシュアドレス生成部３４Ｄ、アドレスセレクタ３６Ｄおよびバースト制御回路４０Ｄを新たに有している。

バースト制御回路４０Ｄは、通常動作モード中に、モードレジスタ１６からのバースト長ＢＬ１に対応する数のパルスを有するバーストクロック信号ＢＣＬＫを出力する。バーストクロック信号ＢＣＬＫは、内部クロック信号ＩＣＬＫに同期して生成される。バースト制御回路４０Ｄは、圧縮テストモード中に（ＴＥＳＴＺ＝高レベル）、バースト長ＢＬ１に関わりなく、２つのパルスを有するバーストクロック信号ＢＣＬＫを強制的に出力する。

データ入出力部３０Ｄは、パラレルシリアル変換回路ＰＳＣを有する。パラレルシリアル変換回路ＰＳＣは、バーストクロック信号ＢＣＬＫに同期して動作し、読み出しデータバスＲＤＢに転送される並列の読み出しデータを直列データに変換する。パラレルシリアル変換回路ＰＳＣは、通常動作モード中に、内部アドレス信号ＩＡＤ０−１の値に応じて、読み出しデータを出力する順序を決める。パラレルシリアル変換回路ＰＳＣは、圧縮テストモード中に、例えば、内部アドレス信号ＩＡＤ０−１の値に関わりなく、常に同じ順序で並列の読み出しデータを直列データに変換し、出力する。

リフレッシュタイマ３２Ｄは、リフレッシュ要求信号ＲＲＥＱＺを周期的に生成する。リフレッシュアドレス生成部３４Ｄは、リフレッシュ要求信号ＲＲＥＱＺに同期してリフレッシュアドレス信号ＲＦＡ８−２０を順次に生成する。アドレスセレクタ３６Ｄは、リフレッシュ信号ＲＥＦＺが高レベルのときにリフレッシュアドレス信号ＲＦＡ８−２０を内部ロウアドレス信号ＩＲＡＤ８−２０として出力し、リフレッシュ信号ＲＥＦＺが低レベルのときに外部ロウアドレス信号ＲＡＤ８−２０を内部ロウアドレス信号ＩＲＡＤ８−２０として出力する。

コマンドラッチ１２Ｄは、内部クロック信号ＩＣＬＫの立ち上がりエッジに同期してコマンド信号ＣＭＤをラッチし、ラッチした信号を内部コマンド信号ＩＣＭＤとしてコマンドデコーダ１４に出力する。コマンド信号ＣＭＤは、チップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥを含む。

コマンドデコーダ１４Ｄは、内部コマンド信号ＩＣＭＤの論理レベルに応じて、メモリコアＣＯＲＥの読み出し動作および書き込み動作を実行するための読み出しコマンド信号ＲＤＰおよび書き込みコマンド信号ＷＲＰを出力し、あるいはモードレジスタ１６を設定するためのモードレジスタ設定コマンド信号ＭＲＳを出力する。

動作制御部１８Ｄは、読み出しコマンド信号ＲＤＰ、書き込みコマンド信号ＷＲＰおよびリフレッシュ要求信号ＲＲＥＱＺ（内部リフレッシュコマンド）に応じてアクセス動作（読み出し動作、書き込み動作またはリフレッシュ動作）を実行するための制御信号ＣＮＴをメモリコアＣＯＲＥに出力する。また、動作制御部１８Ｄは、外部アクセスコマンド（読み出しコマンド信号ＲＤＰまたは書き込みコマンド信号ＷＲＰ）と内部リフレッシュコマンドＲＥＦＰＺが競合したときに、優先順を決めるアービタＡＲＢを有している。動作制御部１８Ｄは、読み出し動作を実行するときに読み出し信号ＲＤＺを活性化し、書き込み動作を実行するときに書き込み信号ＷＲＺを活性化し、リフレッシュ動作を実行するときにリフレッシュ信号ＲＥＦＺを活性化する。

アドレスラッチ２０Ｄは、内部クロック信号ＩＣＬＫの立ち上がりエッジに同期して、アドレス信号ＡＤ０−７およびＡＤ８−２０をラッチし、ラッチした信号を内部ロウアドレス信号ＲＡＤ８−２０および内部コラムアドレス信号ＩＣＡＤ０−７として出力する。この実施形態のメモリＭＥＭは、アドレスノンマルチプレクス方式を採用している。このため、コラムアドレス信号ＡＤ０−７とロウアドレス信号ＡＤ８−２０は、互いに異なるアドレス端子ＡＤを介して同時に供給される。

ブロック制御部３８Ｄは、通常動作モード中に、内部ロウアドレス信号ＩＲＡＤ１９−２０の論理に応じてロウデコード信号ＲＤＡ０−３Ｚのいずれかを活性化する。ロウデコード信号ＲＤＡ０−３Ｚは、ロウブロックＲＢＬＫ０−３をそれぞれ選択するためにロウデコーダＲＤＥＣに供給される。内部ロウアドレス信号ＩＲＡＤ１９−２０は、ロウブロックＲＢＬＫ０−３を選択するロウブロックアドレス信号である。内部ロウアドレス信号ＩＲＡＤ１９は、ロウブロックＲＢＬＫ０、２またはロウブロックＲＢＬＫ１、３を識別するために供給され、内部ロウアドレス信号ＩＲＡＤ２０は、ロウブロックＲＢＬＫ０−１またはＲＢＬＫ２−３を識別するために供給される。

ブロック制御部３８Ｄは、圧縮テストモード中に、内部ロウアドレス信号ＩＲＡＤ１９の論理をマスクし、内部ロウアドレス信号ＩＲＡＤ２０のみを用いて、ロウデコード信号ＲＤＡ０−１ＺまたはＲＤＡ２−３Ｚを活性化する。すなわち、圧縮テストモード中、一対のロウブロックＲＢＬＫ０−１または一対のロウブロックＲＢＬＫ２−３が同時に活性化される。

プログラム部２４Ｄは、ロウブロックＲＢＬＫ０−３毎に４つの不良アドレスを記憶し、ヒューズロウアドレス信号ＦＡ８−１８として出力する。ロウブロックＲＢＬＫ０−３は、アドレス信号ＡＤ１９−２０の２ビットにより識別されるため、プログラム部２４Ｄにはこの２ビットはプログラムされない。アドレス比較部２６Ｄは、読み出し動作時、書き込み動作時およびリフレッシュ動作時に動作し、ロウブロックＲＢＬＫ０−３にそれぞれ対応する４つのヒット信号ＨＩＴ０−３Ｚを出力する。

冗長判定部２８Ｄは、通常動作モード中に、ヒット信号ＨＩＴ０−３Ｚ応じて４つの冗長イネーブル信号ＲＲＥＮ０−３Ｚのいずれかを活性化する。冗長イネーブル信号ＲＲＥＮ０−３Ｚは、ロウブロックＲＢＬＫ０−３にそれぞれ供給される。冗長判定部２８Ｄは、圧縮テストモード中に、読み出しコマンドまたは書き込みコマンドに同期して高レベルのロウアドレス信号ＩＲＡＤ１９を受けたとき、ヒット信号ＨＩＴ０−３Ｚに関わりなく、ロウデコード信号ＲＤＡ０−３Ｚの論理に応じて、一対の冗長イネーブル信号ＲＲＥＮ０−１Ｚまたは一対の冗長イネーブル信号ＲＲＥＮ２−３Ｚを強制的に活性化する。すなわち、圧縮テストモード中に、ロウブロックＲＢＬＫ０、２またはロウブロックＲＢＬＫ１、３を識別するロウアドレス信号ＩＲＡＤ１９の値に応じて強制冗長テストが実施される。

図２３は、図２２に示したアドレス比較部２６Ｄの詳細を示している。アドレス比較部２６Ｄの基本構成は、各アドレス比較回路ＣＭＰ０−３が１１ビットのロウアドレスを比較すること、３入力のＮＡＮＤゲートの入力信号がロウデコード信号ＲＤＡ０−３Ｚの論理を含むこと、および３入力のＮＡＮＤゲートが読み出し動作時（ＲＤＺ＝高レベル）、書き込み動作時（ＷＲＺ＝高レベル）およびリフレッシュ動作時（ＲＥＦＺ＝高レベル）に有効になることを除いて図８に示したアドレス比較部２６Ａと同じである。

ヒューズロウアドレス信号（冗長アドレス信号）ＦＡａ８−１８は、ロウブロックＲＢＬＫ０の不良アドレスを示す。同様に、ヒューズロウアドレス信号ＦＡｂ８−１８、ＦＡｃ８−１８、ＦＡｄ８−１８は、ロウブロックＲＢＬＫ１−３の不良アドレスをそれぞれ示す。ヒット信号ＨＩＴ０Ｚは、ロウブロックＲＢＬＫ０の冗長ワード線ＲＷＬを選択するときに活性化される。同様に、ヒット信号ＨＩＴ１Ｚ−ＨＩＴ３Ｚは、ロウブロックＲＢＬＫ１−３の冗長ワード線ＲＷＬを選択するときに活性化される。

図２４は、図２２に示した冗長判定部２８Ｄの詳細を示している。冗長判定部２８Ｄは、通常動作モード中に、ヒット信号ＨＩＴ０−３Ｚに対応する冗長イネーブル信号ＲＲＥＮ０−３Ｚのいずれかを活性化する。冗長判定部２８Ｄは、圧縮テストモード中に、書き込みコマンドＷＲまたは読み出しコマンドＲＤとともに供給されるロウアドレス信号ＩＲＡＤ１９（ＪＲ）が高レベルのときに、一対の冗長イネーブル信号ＲＲＥＮ０−１Ｚまたは一対の冗長イネーブル信号ＲＲＥＮ２−３Ｚを同時に活性化する。

図２５は、図２２に示したメモリＭＥＭの動作を示している。図５に示したＣＰＵ等がメモリＭＥＭをアクセスする通常動作モードＮＲＭ（ユーザモード）では、一般的な擬似ＳＲＡＭと同様に、書き込みコマンドＷＲとともにロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡが供給され、書き込みデータＤＱが供給される。また、読み出しコマンドＲＤとともにロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡが供給され、読み出しデータＤＱが出力される。この実施形態では、書き込みレイテンシは”２”に設定され、読み出しレイテンシは”４”に設定されている。書き込みコマンドＷＲおよび読み出しコマンドＲＤに応答して、リアルメモリセルＭＣをアクセスするためにリアルワード線ＷＬが選択され、または冗長メモリセルＲＭＣをアクセスするために冗長ワード線ＲＷＬが選択される。

一方、図４に示したＬＳＩテスタＴＥＳＴ等によりメモリＭＥＭをテストする圧縮テストモードＴＥＳＴでは、書き込みコマンドＷＲまたは読み出しコマンドＲＤとともにアドレス端子ＡＤ１９に供給される強制冗長ビットＪＲの値に応じて、通常の圧縮テストまたは強制冗長圧縮テストが実施される。この実施形態の圧縮テストでは、アドレス信号ＡＤ２０に応じてロウブロックＲＢＬＫ０−１（またはロウブロックＲＢＬＫ２−３）に共通の書き込みデータが同時に書き込まれる。このため、ロウブロックＲＢＬＫ０、２（またはロウブロックＲＢＬＫ１、３）を識別するためのロウアドレス信号ＡＤ１９は不要である。

書き込みコマンドＷＲまたは読み出しコマンドＲＤとともに低レベルＬの強制冗長ビットＪＲ（強制冗長信号）が供給されるとき、通常の圧縮テストが実施される（図２５（ａ））。通常の圧縮テストでは、リアルワード線ＷＬのみが選択され（冗長ワード線ＲＷＬは選択されない）、アドレス信号ＡＤ２０に応じて２つのロウブロックＲＢＬＫ（ＲＢＬＫ０−１またはＲＢＬＫ２−３）のリアルメモリセルＭＣが同時にアクセスされる。圧縮テストの読み出し動作では、２つのロウブロックＲＢＬＫから同時に読み出されて読み出しデータバスＲＤＢに伝達される並列のデータ信号Ｄ０、Ｄ１は、パラレルシリアル変換回路ＰＳＣにより直列のデータ信号Ｄ０、Ｄ１に変換され、データ端子ＤＱから順次に出力される（図２５（ｂ））。したがって、この実施形態では、バースト制御回路４０Ｄは、圧縮テストモード中、設定されたバースト長ＢＬ１の２倍のパルスを有するバーストクロック信号ＢＣＬＫを出力する。これにより、読み出しデータ信号Ｄ０、Ｄ１がデータ端子ＤＱで衝突することを防止できる。

一方、書き込みコマンドＷＲまたは読み出しコマンドＲＤとともに、外部アドレス端子ＡＤ１９（ブロックアドレス端子）に高レベルＨの強制冗長ビットＪＲが供給されるとき、強制冗長圧縮テストが実施される（図２５（ｃ））。強制冗長圧縮テストでは、上述したように、ロウアドレス信号ＡＤ８−１８の値に関わらず、ロウアドレス信号ＡＤ２０に応じて選択される一対のロウブロックＲＢＬＫの冗長ワード線ＲＷＬが強制的に選択され、冗長メモリセルＲＭＣがアクセスされる。アドレス信号ＡＤ８−１８の波形に示した斜線は、ロウアドレス信号がマスクされることを示している。強制冗長圧縮テストにおいても、一対のロウブロックＲＢＬＫから同時に読み出され、読み出しデータバスＲＤＢに伝達される並列のデータ信号Ｄ０、Ｄ１は、パラレルシリアル変換回路ＰＳＣにより直列のデータ信号Ｄ０、Ｄ１に変換され、データ端子ＤＱから順次に出力される（図２５（ｄ））。

圧縮テストにおいて、使用されないロウアドレス信号ＡＤ１９を用いて、強制冗長テストを実施するか否かを判定することで、専用の端子を用いることなく冗長ワード線ＲＷＬを強制的に選択できる。圧縮テストモード中に、強制冗長テストを実施するか否かを書き込みコマンドＷＲおよび読み出しコマンドＲＤの供給時のみに判定するため、通常動作モード中に強制冗長テストが誤って実施されることはない。すなわち、メモリＭＥＭの誤動作を防止できる。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、擬似ＳＲＡＭタイプのＦＣＲＡＭにおいても、特別の端子を設けることなく複数のロウブロックＲＢＬＫの冗長ワード線ＲＷＬに接続された冗長メモリセルＲＭＣを同時にテストできる。この結果、不良の救済前に冗長メモリセルＲＭＣのテスト時間を短縮できる。

図２６は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、メモリコアは、４つのコラムブロックＣＢＬＫ０−３を有している。各コラムブロックＣＢＬＫ０−３（メモリブロック）は、図１２のロウブロックＲＢＬＫと同様に、冗長ビット線対ＲＢＬ、／ＲＢＬ（図示せず）を有している。コラムブロックＣＢＬＫ０−３毎に複数の冗長ビット線対ＲＢＬ、／ＲＢＬが設けられるため、メモリＭＥＭは、図２２のプログラム部２４Ｄ、アドレス比較部２６Ｄ、冗長判定部２８Ｄおよびブロック制御部３８Ｄの代わりにプログラム部２４Ｃ、アドレス比較部２６Ｅ、冗長判定部２８Ｅおよびブロック制御部３８Ｅを有している。プログラム部２４Ｃは、図１５と同じである。その他の構成は、ロウデコーダＲＤＥＣおよびコラムデコーダＣＤＥＣの一部が異なることを除き図２２と同じである。すなわち、メモリＭＥＭは、擬似ＳＲＡＭタイプのＦＣＲＡＭである。

アドレス比較部２６Ｅは、コラムブロックＣＢＬＫ０−３にそれぞれ対応する４つのヒット信号ＨＩＴ０−３Ｚを出力する。冗長判定部２８Ｅは、コラムブロックＣＢＬＫ０−３にそれぞれ対応する４つの冗長イネーブル信号ＣＲＥＮ０Ｚ−３Ｚを出力する。

ブロック制御部３８Ｅは、通常動作モード中に、内部コラムアドレス信号ＩＣＡＤ０−１の論理に応じてコラムデコード信号ＣＤＡ０−３Ｚのいずれかを活性化する。コラムデコード信号ＣＤＡ０−３Ｚは、コラムブロックＣＢＬＫ０−３をそれぞれ選択するためにコラムデコーダＣＤＥＣに供給される。内部コラムアドレス信号ＩＣＡＤ０−１は、コラムブロックＣＢＬＫ０−３を選択するコラムブロックアドレス信号である。内部コラムアドレス信号ＩＣＡＤ０は、コラムブロックＣＢＬＫ０、２またはコラムブロックＣＢＬＫ１、３を識別するために供給され、内部コラムアドレス信号ＩＣＡＤ１は、コラムブロックＣＢＬＫ０−１またはＣＢＬＫ２−３を識別するために供給される。

また、ブロック制御部３８Ｅは、圧縮テストモード中に、内部コラムアドレス信号ＩＣＡＤ０の論理をマスクし、内部コラムアドレス信号ＩＣＡＤ１のみを用いて、コラムデコード信号ＣＤＡ０−１ＺまたはＣＤＡ２−３Ｚを活性化する。すなわち、圧縮テストモード中、一対のコラムブロックＣＢＬＫ０−１または一対のコラムブロックＣＢＬＫ２−３が同時に活性化される。

図２７は、図２６に示したアドレス比較部２６Ｅの詳細を示している。アドレス比較部２６Ｅは、比較されるアドレス信号ＩＣＡＤ２−７のビット数が異なること、３入力のＮＡＮＤゲートの入力信号がコラムデコード信号ＣＤＡ０−３Ｚの論理を含むこと、およびリフレッシュ信号ＲＥＦＺを受けないことを除いて図２３に示したアドレス比較部２６Ｄと同じである。ヒューズコラムアドレス信号（冗長アドレス信号）ＦＡａ２−７は、コラムブロックＣＢＬＫ０の不良アドレスを示す。同様に、ヒューズコラムアドレス信号ＦＡｂ２−７、ＦＡｃ２−７、ＦＡｄ２−７は、コラムブロックＣＢＬＫ１−３の不良アドレスをそれぞれ示す。

図２８は、図２６に示した冗長判定部２８Ｅの詳細を示している。冗長判定部２８Ｅは、３入力のＮＡＮＤゲートの入力信号がコラムデコード信号ＣＤＡ０−３Ｚの論理およびコラムアドレス信号ＩＣＡＤ０（強制冗長ビットＪＣ）の論理を含むことを除き、図２４に示した冗長判定部２８Ｄと同じである。

図２９は、図２６に示したメモリＭＥＭの動作を示している。図２５と同じ動作については、詳細な説明は省略する。通常動作モードＮＲＭの動作は、図２５と同じである。圧縮テストモードＴＥＳＴでは、書き込みコマンドＷＲまたは読み出しコマンドＲＤとともにアドレス端子ＡＤ０に供給される強制冗長ビットＪＣの値に応じて、通常の圧縮テストまたは強制冗長圧縮テストが実施される。

この実施形態の圧縮テストでは、コラムアドレス信号ＡＤ１に応じてコラムブロックＣＢＬＫ０、２（またはコラムブロックＣＢＬＫ１、３）に共通の書き込みデータが同時に書き込まれる。このため、コラムブロックＣＢＬＫ０−１（またはコラムブロックＣＢＬＫ２−３）を識別するためのコラムアドレス信号ＡＤ０は不要である。コラムアドレス端子ＡＤ０は、コラムブロックＣＢＬＫ０−３を識別するためのブロックアドレス信号ＡＤ０を受けるブロックアドレス端子として機能する。

書き込みコマンドＷＲまたは読み出しコマンドＲＤとともに低レベルＬの強制冗長ビットＪＣが供給されるとき、通常の圧縮テストが実施される（図２９（ａ））。通常の圧縮テストでは、リアルビット線対ＢＬ、／ＢＬのみが選択され（冗長ビット線対ＲＢＬ、／ＲＢＬは選択されない）、コラムアドレス信号ＡＤ１に応じて２つのコラムブロックＣＢＬＫ（ＣＢＬＫ０−１またはＣＢＬＫ２−３）のリアルメモリセルＭＣが同時にアクセスされる。圧縮テストの読み出し動作では、２つのコラムブロックＣＢＬＫから同時に読み出され、読み出しデータバスＲＤＢに伝達される並列のデータ信号Ｄ０、Ｄ１は、パラレルシリアル変換回路ＰＳＣにより直列のデータ信号Ｄ０、Ｄ１に変換され、データ端子ＤＱから順次に出力される（図２９（ｂ））。これにより、読み出しデータ信号Ｄ０、Ｄ１がデータ端子ＤＱで衝突することを防止できる。

一方、書き込みコマンドＷＲまたは読み出しコマンドＲＤとともに外部アドレス端子ＡＤ０（ブロックアドレス端子）に高レベルＨの強制冗長ビットＪＣが供給されるとき、強制冗長圧縮テストが実施される（図２９（ｃ））。強制冗長圧縮テストでは、コラムアドレス信号ＡＤ２−７の値に関わらず、コラムアドレス信号ＡＤ１の値に応じて一対のコラムブロックＣＢＬＫの冗長ビット線対ＲＢＬ、／ＲＢＬが強制的に選択され、冗長メモリセルＲＭＣがアクセスされる。アドレス信号ＡＤ２−７の波形に示した斜線は、コラムアドレス信号ＣＡがマスクされることを示している。強制冗長圧縮テストにおいても、一対のコラムブロックＣＢＬＫから同時に読み出され、読み出しデータバスＲＤＢに伝達される並列のデータ信号Ｄ０、Ｄ１は、パラレルシリアル変換回路ＰＳＣにより直列のデータ信号Ｄ０、Ｄ１に変換され、データ端子ＤＱから順次に出力される（図２９（ｄ））。

圧縮テストにおいて、使用されないコラムアドレス信号ＡＤ０を用いて、強制冗長テストを実施するか否かを判定することで、専用の端子を用いることなく冗長ビット線対ＲＢＬ、／ＲＢＬを強制的に選択できる。圧縮テストモード中に、強制冗長テストを実施するか否かを書き込みコマンドＷＲおよび読み出しコマンドＲＤの供給時のみに判定するため、通常動作モード中に強制冗長テストが誤って実施されることはない。すなわち、メモリＭＥＭの誤動作を防止できる。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、擬似ＳＲＡＭタイプのＦＣＲＡＭにおいても、特別の端子を設けることなく複数のコラムブロックＣＢＬＫの冗長ビット線対ＲＢＬ、／ＲＢＬに接続された冗長メモリセルＲＭＣを同時にテストできる。この結果、不良の救済前に冗長メモリセルＲＭＣのテスト時間を短縮できる。

図３０は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、メモリコアＣＯＲＥは、４つのロウブロックＲＢＬＫ０−３を有している。各ロウブロックＲＢＬＫ０−３は、図に破線で示すように、４つのコラムブロックＣＢＬＫ０−３に区画されている。すなわち、各ロウブロックＲＢＬＫ０−３は、図１９と同様に、冗長ワード線ＲＷＬおよび冗長ビット線対ＲＢＬ、／ＲＢＬを有している。

メモリＭＥＭは、ロウブロックＲＢＬＫ０−３毎に冗長ワード線ＲＷＬを選択するために、図２２に示したプログラム部２４Ｄ、アドレス比較部２６Ｄおよび冗長判定部２８Ｄを有している。また、メモリＭＥＭは、コラムブロックＣＢＬＫ０−３毎に冗長ビット線対ＲＢＬ、／ＲＢＬを選択するために、図２６に示したプログラム部２４Ｃ、アドレス比較部２６Ｅ、冗長判定部２８Ｅおよびブロック制御部３８Ｅを有している。その他の構成は、ロウデコーダＲＤＥＣおよびコラムデコーダＣＤＥＣの一部が異なることを除き図２２と同じである。すなわち、メモリＭＥＭは、擬似ＳＲＡＭタイプのＦＣＲＡＭである。この実施形態では、図１９に示したメモリＭＥＭと同様に、圧縮テストモードＴＥＳＴ中に、書き込みコマンドＷＲまたは読み出しコマンドＲＤとともに供給される強制冗長ビットＪＲ、ＪＣの値に応じて、通常の圧縮テストまたは強制冗長圧縮テストが実施される。

図３１は、図３０に示したメモリＭＥＭの圧縮テストの概要を示している。図では、ロウブロックＲＢＬＫ０−１中のコラムブロックＣＢＬＫ０−１がアクセスされる例を示している。この実施形態では、圧縮テストモード中に、書き込みコマンドＷＲまたは読み出しコマンドＲＤとともにアドレス端子ＡＤ１９に供給される強制冗長ビットＪＲと、書き込みコマンドＷＲまたは読み出しコマンドＲＤとともにアドレス端子ＡＤ０に供給される強制冗長ビットＪＣの値に応じて、通常の圧縮テストまたは強制冗長圧縮テストが実施される。図中の丸印は、アクセスされるリアルメモリセルＭＣまたは冗長メモリセルＲＭＣを示している。

具体的には、強制冗長ビットＪＲ、ＪＣがともに低レベルＬのとき（図の左上）、ロウブロックＲＢＬＫ０−１毎にコラムブロックＣＢＬＫ０−１内のリアルワード線ＷＬおよびリアルビット線対ＢＬ、／ＢＬが選択される。このとき、ロウブロックＲＢＬＫ０−１毎にコラムブロックＣＢＬＫ０−１内の２つのリアルメモリセルＭＣがアクセスされ、通常の圧縮テストが実施される。強制冗長ビットＪＲが高レベルＨで強制冗長ビットＪＣが低レベルＬのとき（図の右上）、冗長ワード線ＲＷＬおよびリアルビット線対ＢＬ、／ＢＬが選択される。このとき、ロウブロックＲＢＬＫ０−１毎にコラムブロックＣＢＬＫ０−１の冗長ワード線ＲＷＬの各々に接続された冗長メモリセルＲＭＣがアクセスされ、冗長ワード線ＲＷＬの強制冗長圧縮テストが実施される。

強制冗長ビットＪＲが低レベルＬで強制冗長ビットＪＣが高レベルＨのとき（図の左下）、リアルワード線ＷＬおよび冗長ビット線対ＲＢＬ、／ＲＢＬが選択される。このとき、ロウブロックＲＢＬＫ０−１毎にコラムブロックＣＢＬＫ０−１内の冗長ビット線対ＲＢＬ（または／ＲＢＬ）の各々に接続された冗長メモリセルＲＭＣがアクセスされ、冗長ビット線対ＲＢＬ、／ＲＢＬの強制冗長圧縮テストが実施される。強制冗長ビットＪＲ、ＪＣがともに高レベルＨのとき（図の右下）、冗長ワード線ＲＷＬおよび冗長ビット線対ＲＢＬ、／ＲＢＬが選択される。このとき、ロウブロックＲＢＬＫ０−１毎にコラムブロックＣＢＬＫ０−１内の冗長ワード線ＲＷＬと冗長ビット線対ＲＢＬ（または／ＲＢＬ）の交点に配置された冗長メモリセルＲＭＣがアクセスされ、冗長ワード線ＲＷＬと冗長ビット線対ＲＢＬ、／ＲＢＬの強制冗長圧縮テストが実施される。

図３２は、図３０に示したメモリＭＥＭの動作を示している。図２５および図２９と同じ動作については、詳細な説明は省略する。通常動作モードＮＲＭの動作は、図２５と同じため省略している。図３２では、強制冗長ビットＪＲ、ＪＣがともに低レベルＬのときの動作または強制冗長ビットＪＲ、ＪＣがともに高レベルＨのときの動作を示している（図３１の左上または右下に対応）。

図に示すように、この実施形態では、図２５および図２９を組み合わせた圧縮テストが実施される。但し、図３２に示したように、圧縮テストでは、一対のロウブロックＲＢＬＫ（ＲＢＬＫ０−１またはＲＢＬＫ２−３）毎に２つのメモリセルＭＣ（またはＲＭＣ）に共通のデータが書き込まれる。このため、メモリＭＥＭは、読み出しコマンドＲＤに応答して４つの読み出しデータ信号Ｄ０−D３を出力する必要がある。したがって、この実施形態では、パラレルシリアル変換回路ＰＳＣは、圧縮テストモード中に読み出しコマンドＲＤ毎に４つの読み出しデータ信号Ｄ０−D３（バースト長ＢＬ１の２倍の数）を出力する機能を有する。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

なお、上述した図１から図２１に示した実施形態では、バースト長ＢＬ１が”１”に設定される例について述べた。しかし、例えば、バースト長ＢＬ１は、”２”あるいは”４”でもよい。バースト長ＢＬ１が”２”に設定されているとき、図６に示した圧縮テストでは、書き込みコマンドＷＲに同期して、共通のデータ信号が各バンクＢＫ０−１の２つのメモリセルＭＣまたはＲＭＣに書き込まれる。そして、読み出しコマンドＲＤに同期して、バンクＢＫ０−１の４つのメモリセルＭＣまたはＲＭＣから共通のデータ信号が順次に読み出される。バースト長ＢＬ１が”２”に設定されているとき、図２１に示した圧縮テストでは、書き込みコマンドＷＲに同期して、共通のデータ信号が各バンクＢＫ０−１の４つのメモリセルＭＣまたはＲＭＣに書き込まれる。そして、読み出しコマンドＲＤに同期して、バンクＢＫ０−１の８つのメモリセルＭＣまたはＲＭＣから共通のデータ信号が順次に読み出される。図２２から図３２に示した実施形態においても、圧縮テストでは、読み出しコマンドＲＤに同期して、バースト長ＢＬ１の２倍の数のデータ信号が順次にデータ端子ＤＱから出力される。

上述した実施形態では、クロック信号ＣＬＫに同期して動作する半導体メモリＭＥＭに適用する例について述べた。しかし、例えば、クロック信号ＣＬＫに非同期して動作する半導体メモリＭＥＭに適用してもよい。

以上の実施形態において説明した発明を整理して、付記として開示する。
(付記１）
通常動作モード中に独立にアクセスされ、また、テストモード中に共通のデータを書き込むために同時にアクセスされ、リアルメモリセルおよび冗長メモリセルを有する複数のメモリブロックと、
通常動作モード中に、前記メモリブロックを識別するためのブロックアドレス信号に応じて前記メモリブロックのいずれかを選択し、前記テストモード中に、前記ブロックアドレス信号に関わりなく前記複数のメモリブロックを選択するブロック制御部と、
前記通常動作モード中に、外部アドレス信号が不良アドレスと一致するときに、前記ブロックアドレス信号に対応するメモリブロックの前記冗長メモリセルをアクセスし、前記テストモード中に、前記ブロックアドレス信号を受けるブロックアドレス端子と前記外部アドレス信号を受ける外部アドレス端子の一部とのいずれかに供給される強制冗長信号が第１レベルを示すときに、前記複数のメモリブロックの前記冗長メモリセルを同時にアクセスする冗長アクセス部とを備えていることを特徴とする半導体メモリ。
(付記２）
付記１記載の半導体メモリにおいて、
前記各メモリブロックのワード線を選択するロウアドレス信号と、前記各メモリブロック内のビット線を選択するコラムアドレス信号とを、共通の前記外部アドレス端子で互いに異なるタイミングで受け、前記ブロックアドレス信号および前記強制冗長信号を前記外部アドレス端子と別のブロックアドレス端子で受けるアドレス入力回路を備えていることを特徴とする半導体メモリ。
(付記３）
付記２記載の半導体メモリにおいて、
前記ワード線を活性化するアクティブコマンドと、活性化されたワード線に接続された前記メモリセルまたは前記冗長メモリセルをアクセスする書き込みコマンドおよび読み出しコマンドを受けるコマンド入力回路を備え、
前記アドレス入力回路は、前記テストモード中に、前記アクティブコマンドに同期して前記ブロックアドレス端子で前記強制冗長信号を受け、前記読み出しコマンドに同期して前記ブロックアドレス端子で前記ブロックアドレス信号を受け、
前記冗長アクセス部は、前記アクティブコマンドに同期して前記強制冗長信号のレベルを判定することを特徴とする半導体メモリ。
(付記４）
付記１記載の半導体メモリにおいて、
前記各メモリブロックのワード線を選択するロウアドレス信号の一部を前記外部アドレス端子の一部で受け、前記ロウアドレス信号の残りと前記各メモリブロック内のビット線を選択するコラムアドレス信号とを、残りの外部アドレス端子で互いに異なるタイミングで受け、前記ブロックアドレス信号を前記外部アドレス端子と別のブロックアドレス端子で受け、前記強制冗長信号を前記コラムアドレス信号に同期して前記外部アドレス端子の前記一部で受けるアドレス入力回路を備えていることを特徴とする半導体メモリ。
(付記５）
付記４記載の半導体メモリにおいて、
前記ワード線を活性化するアクティブコマンドと、活性化されたワード線に接続された前記メモリセルまたは前記冗長メモリセルをアクセスする書き込みコマンドおよび読み出しコマンドを受けるコマンド入力回路を備え、
前記アドレス入力回路は、前記テストモード中に、前記強制冗長信号を前記書き込みコマンドおよび前記読み出しコマンドに同期して前記外部アドレス端子の前記一部で受け、前記読み出しコマンドに同期して前記ブロックアドレス端子で前記ブロックアドレス信号を受け、
前記冗長アクセス部は、前記書き込みコマンドおよび前記読み出しコマンドに同期して前記強制冗長信号のレベルを判定することを特徴とする半導体メモリ。
(付記６）
付記１記載の半導体メモリにおいて、
前記メモリブロックのリアルワード線を選択するロウアドレス信号と、前記メモリブロック内のリアルビット線を選択するコラムアドレス信号とを、互いに異なる前記外部アドレス端子で同じタイミングで受けるアドレス入力回路を備え、
前記各メモリブロックは、前記リアルメモリセルに接続された前記リアルワード線と、前記冗長メモリセルに接続された冗長ワード線とを有し、
前記アドレス入力回路は、前記ロウアドレス信号の一部を前記ブロックアドレス信号として前記ブロックアドレス端子で受けることを特徴とする半導体メモリ。
(付記７）
付記６記載の半導体メモリにおいて、
前記リアルメモリセルまたは前記冗長メモリセルをアクセスするために前記リアルワード線または前記冗長ワード線を選択する書き込みコマンドおよび読み出しコマンドを受けるコマンド入力回路を備え、
前記アドレス入力回路は、前記テストモード中に、前記書き込みコマンドおよび前記読み出しコマンドに同期して前記ブロックアドレス端子で前記強制冗長信号を受け、
前記冗長アクセス部は、前記書き込みコマンドおよび前記読み出しコマンドに同期して前記強制冗長信号のレベルを判定することを特徴とする半導体メモリ。
(付記８）
付記１記載の半導体メモリにおいて、
前記メモリブロックのリアルワード線を選択するロウアドレス信号と、前記メモリブロック内のリアルビット線を選択するコラムアドレス信号とを、互いに異なる前記外部アドレス端子で同じタイミングで受けるアドレス入力回路を備え、
前記各メモリブロックは、前記リアルメモリセルに接続された前記リアルビット線と、前記冗長メモリセルに接続された冗長ビット線とを有し、
前記アドレス入力回路は、前記コラムアドレス信号の一部を前記ブロックアドレス信号として前記ブロックアドレス端子で受けることを特徴とする半導体メモリ。
(付記９）
付記８記載の半導体メモリにおいて、
前記リアルメモリセルまたは前記冗長メモリセルをアクセスするために前記リアルビット線または前記冗長ビット線を選択する書き込みコマンドおよび読み出しコマンドを受けるコマンド入力回路を備え、
前記アドレス入力回路は、前記テストモード中に、前記書き込みコマンドおよび前記読み出しコマンドに同期して前記ブロックアドレス端子で前記強制冗長信号を受け、
前記冗長アクセス部は、前記書き込みコマンドおよび前記読み出しコマンドに同期して前記強制冗長信号のレベルを判定することを特徴とする半導体メモリ。
(付記１０）
付記７または付記９に記載の半導体メモリにおいて、
前記通常動作モード中に、前記読み出しコマンドに同期して前記メモリブロックから出力される並列の読み出しデータ信号をバースト長に対応する数だけ順次に出力し、前記テストモード中に、前記読み出しコマンドに同期して前記複数のメモリブロックから出力される並列の読み出しデータ信号を前記バースト長に関わりなく順次に出力するデータ出力部を備えていることを特徴とする半導体メモリ。
(付記１１）
付記１ないし付記１０のいずれか１項に記載の半導体メモリと、
前記半導体メモリのアクセスを制御するコントローラとを備えたシステム。
(付記１２）
通常動作モード中に独立にアクセスされ、また、テストモード中に共通のデータを書き込むために同時にアクセスされ、リアルメモリセルおよび冗長メモリセルを有する複数のメモリブロックを備えた半導体メモリの動作方法であって、
通常動作モード中に、前記メモリブロックを識別するためのブロックアドレス信号に応じて前記メモリブロックのいずれかを選択し、
前記テストモード中に、前記ブロックアドレス信号に関わりなく前記複数のメモリブロックを選択し、
前記通常動作モード中に、外部アドレス信号が不良アドレスと一致するときに、前記ブロックアドレス信号に対応するメモリブロックの前記冗長メモリセルをアクセスし、
前記テストモード中に、前記ブロックアドレス信号を受けるブロックアドレス端子と前記外部アドレス信号を受ける外部アドレス端子の一部とのいずれかに供給される強制冗長信号が第１レベルを示すときに、前記複数のメモリブロックの前記冗長メモリセルを同時にアクセスすることを特徴とする半導体メモリの動作方法。
(付記１３）
付記１ないし付記１０のいずれか１項に記載の半導体メモリの製造方法であって、
前記半導体メモリをテストモードにエントリし、
前記ブロックアドレス端子と前記外部アドレス信号を受ける外部アドレス端子の一部とのいずれかに前記第１レベルを有する前記強制冗長信号を供給し、
前記複数のメモリブロックの前記冗長メモリセルに共通のデータ信号を書き込み、
前記複数のメモリブロックの前記冗長メモリセルからデータ信号を読み出し、
読み出したデータ信号を期待値と比較することで前記冗長メモリセルのテストを行うことを特徴とする半導体メモリの製造方法。

以上の詳細な説明により、実施形態の特徴点及び利点は明らかになるであろう。これは、特許請求の範囲がその精神及び権利範囲を逸脱しない範囲で前述のような実施形態の特徴点及び利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良及び変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物及び均等物に拠ることも可能である。

Claims (7)

1. 通常動作モード中に独立にアクセスされ、また、テストモード中に共通のデータを書き込むために同時にアクセスされ、リアルメモリセルおよび冗長メモリセルを有する複数のメモリブロックと、
   ワード線を活性化するアクティブコマンドと、活性化されたワード線に接続された前記リアルメモリセルまたは前記冗長メモリセルをアクセスする書き込みコマンドおよび読み出しコマンドを受けるコマンド入力回路と、
   前記各メモリブロックの前記ワード線を選択するロウアドレス信号と、前記各メモリブロック内のビット線を選択するコラムアドレス信号とを、外部アドレス信号として外部アドレス端子で受け、前記通常動作モード中に、前記メモリブロックのいずれかを選択するブロックアドレス信号をブロックアドレス端子で受け、前記テストモード中に、前記アクティブコマンドに同期して前記ブロックアドレス端子で強制冗長信号を受け、前記読み出しコマンドに同期して前記ブロックアドレス端子で前記ブロックアドレス信号を受けるアドレス入力回路と、
   前記通常動作モード中に、前記ロウアドレス信号が不良アドレスと一致するときに前記ブロックアドレス信号に対応する冗長イネーブル信号の１つを活性化し、前記ロウアドレス信号が前記不良アドレスと一致しないときに全ての前記冗長イネーブル信号を非活性化し、前記テストモード中に、前記強制冗長信号が第１レベルを示すときに、前記複数のメモリブロックに対応する前記冗長イネーブル信号を同時に活性化し、前記強制冗長信号が前記第１レベルと異なる第２レベルのときに、全ての前記冗長イネーブル信号を非活性化する冗長アクセス部と、
   前記通常動作モード中に、前記冗長イネーブル信号が非活性化されているときに、前記ブロックアドレス信号に対応する前記メモリブロックの前記リアルメモリセルをアクセスし、前記冗長イネーブル信号が活性化されているときに、対応する前記メモリブロックの前記冗長メモリセルを選択し、前記テストモード中に、前記冗長イネーブル信号が非活性化されているときに、前記複数のメモリブロックの前記リアルメモリセルを同時にアクセスし、前記冗長イネーブル信号が活性化されているときに、前記複数のメモリブロックの前記冗長メモリセルを同時にアクセスするブロック制御部と備えていることを特徴とする半導体メモリ。
2. 通常動作モード中に独立にアクセスされ、また、テストモード中に共通のデータを書き込むために同時にアクセスされ、リアルメモリセルおよび冗長メモリセルを有する複数のメモリブロックと、
   ワード線を活性化するアクティブコマンドと、活性化されたワード線に接続された前記リアルメモリセルまたは前記冗長メモリセルをアクセスする書き込みコマンドおよび読み出しコマンドを受けるコマンド入力回路と、
   前記各メモリブロックの前記ワード線を選択するロウアドレス信号の一部を外部アドレス信号として外部アドレス端子の一部で受け、前記ロウアドレス信号の残りと前記各メモリブロック内のビット線を選択するコラムアドレス信号とを、外部アドレス信号として残りの外部アドレス端子で互いに異なるタイミングで受け、前記通常動作モード中に、前記メモリブロックのいずれかを選択するブロックアドレス信号をブロックアドレス端子で受け、前記テストモード中に、前記書き込みコマンドに同期して前記外部アドレス端子の一部で強制冗長信号を受け、前記読み出しコマンドに同期して前記ブロックアドレス端子で前記ブロックアドレス信号を受けるアドレス入力回路と、
   前記通常動作モード中に、前記コラムアドレス信号が不良アドレスと一致するときに前記ブロックアドレス信号に対応する冗長イネーブル信号の１つを活性化し、前記コラムアドレス信号が前記不良アドレスと一致しないときに全ての前記冗長イネーブル信号を非活性化し、前記テストモード中に、前記強制冗長信号が第１レベルを示すときに、前記複数のメモリブロックに対応する前記冗長イネーブル信号を同時に活性化し、前記強制冗長信号が前記第１レベルと異なる第２レベルのときに、全ての前記冗長イネーブル信号を非活性化する冗長アクセス部と、
   前記通常動作モード中に、前記冗長イネーブル信号が非活性化されているときに、前記ブロックアドレス信号に対応する前記メモリブロックの前記リアルメモリセルをアクセスし、前記冗長イネーブル信号が活性化されているときに、対応する前記メモリブロックの前記冗長メモリセルを選択し、前記テストモード中に、前記冗長イネーブル信号が非活性化されているときに、前記複数のメモリブロックの前記リアルメモリセルを同時にアクセスし、前記冗長イネーブル信号が活性化されているときに、前記複数のメモリブロックの前記冗長メモリセルを同時にアクセスするブロック制御部と備えていることを特徴とする半導体メモリ。
3. 請求項１記載の半導体メモリにおいて、
   前記アドレス入力回路は、前記ロウアドレス信号と前記コラムアドレス信号とを共通の前記外部アドレス端子で互いに異なるタイミングで受け、
   前記各メモリブロックは、前記リアルメモリセルに接続されたリアルワード線と、前記冗長メモリセルに接続された冗長ワード線とを有することを特徴とする半導体メモリ。
4. 請求項１記載の半導体メモリにおいて、
   前記アドレス入力回路は、前記ロウアドレス信号と前記コラムアドレス信号とを互いに異なる前記外部アドレス端子で同じタイミングで受け、
   前記各メモリブロックは、前記リアルメモリセルに接続されたリアルワード線と、前記冗長メモリセルに接続された冗長ワード線とを有することを特徴とする半導体メモリ。
5. 請求項１ないし請求項４のいずれか１項に記載の半導体メモリと、
   前記半導体メモリのアクセスを制御するコントローラとを備えたシステム。
6. 通常動作モード中に独立にアクセスされ、また、テストモード中に共通のデータを書き込むために同時にアクセスされ、リアルメモリセルおよび冗長メモリセルを有する複数のメモリブロックを備えた半導体メモリの動作方法であって、
   ワード線を活性化するアクティブコマンドと、活性化されたワード線に接続された前記リアルメモリセルまたは前記冗長メモリセルをアクセスする書き込みコマンドおよび読み出しコマンドを受け、
   前記各メモリブロックの前記ワード線を選択するロウアドレス信号と、前記各メモリブロック内のビット線を選択するコラムアドレス信号とを、外部アドレス信号として外部アドレス端子で受け、前記通常動作モード中に、前記メモリブロックのいずれかを選択するブロックアドレス信号をブロックアドレス端子で受け、前記テストモード中に、前記アクティブコマンドに同期して前記ブロックアドレス端子で強制冗長信号を受け、前記読み出しコマンドに同期して前記ブロックアドレス端子で前記ブロックアドレス信号を受け、
   前記通常動作モード中に、前記ロウアドレス信号が不良アドレスと一致するときに前記ブロックアドレス信号に対応する冗長イネーブル信号の１つを活性化し、前記ロウアドレス信号が前記不良アドレスと一致しないときに全ての前記冗長イネーブル信号を非活性化し、前記テストモード中に、前記強制冗長信号が第１レベルを示すときに、前記複数のメモリブロックに対応する前記冗長イネーブル信号を同時に活性化し、前記強制冗長信号が前記第１レベルと異なる第２レベルのときに、全ての前記冗長イネーブル信号を非活性化し、
   前記通常動作モード中に、前記冗長イネーブル信号が非活性化されているときに、前記ブロックアドレス信号に対応する前記メモリブロックの前記リアルメモリセルをアクセスし、前記冗長イネーブル信号が活性化されているときに、対応する前記メモリブロックの前記冗長メモリセルを選択し、前記テストモード中に、前記冗長イネーブル信号が非活性化されているときに、前記複数のメモリブロックの前記リアルメモリセルを同時にアクセスし、前記冗長イネーブル信号が活性化されているときに、前記複数のメモリブロックの前記冗長メモリセルを同時にアクセスすることを特徴とする半導体メモリの動作方法。
7. 請求項１ないし請求項４のいずれか１項に記載の半導体メモリの製造方法であって、
   前記半導体メモリをテストモードにエントリし、
   前記ブロックアドレス端子と前記外部アドレス端子の一部とのいずれかに前記第１レベルを有する前記強制冗長信号を供給し、
   前記複数のメモリブロックの前記冗長メモリセルに共通のデータ信号を書き込み、
   前記複数のメモリブロックの前記冗長メモリセルからデータ信号を読み出し、
   読み出したデータ信号を期待値と比較することで前記冗長メモリセルのテストを行うことを特徴とする半導体メモリの製造方法。

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