JP4291239B2 - 半導体記憶装置及びテスト方法 - Google Patents

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Description

本発明は、半導体記憶装置に関し、特に、ＲＯＷ（ロウ）冗長、ＣＯＬＵＭＮ（カラム）冗長で救済できない残りの欠陥セルのリフレッシュ周期を、正常セルのリフレッシュ周期よりも短くすることで欠陥セルを救済するとともに、テスト時間の短縮、製造歩留まりの向上に好適な半導体記憶装置及びテスト方法に関する。
図８は、従来の半導体記憶装置の構成を示す図である。図８において、１はメモリセルアレイであり、複数のセグメントに分かれた救済単位のメモリアレイを構成している。図８において、メモリセルアレイは、ＲＯＷは４セグメント、ＣＯＬＵＭＮは２セグメントに分かれている。周辺回路２で生成されたＲＯＷアドレスはスイッチ（マルチプレクサ）３に入力され、スイッチ３の出力は、ＲＯＷプリデコーダ４、冗長ＸＤＥＣ（Ｘデコーダ）５に入力され、メモリセルへの書き込み、読み出しアクセスを行うコマンド入力時、外部から入力されるアクセスアドレスに対応したＲＯＷアドレスがスイッチ３で選択され、ＲＯＷプリデコーダ４、冗長ＸＤＥＣ５に伝達される。
ＣＢＲ（オート）リフレッシュコマンド入力時に、リフレッシュ信号にしたがって生成されるＣＢＲ（Ｃａｓ Ｂｅｆｏｒｅ Ｒａｓ）信号に基づき、ＣＢＲカウンタ６内でカウントアップされた内部ＲＯＷアドレス（リフレッシュアドレス）がスイッチ３で選択され、ＲＯＷプリデコーダ４、冗長ＸＤＥＣ５に伝達される。
ＲＯＷプリデコーダ４の出力のＸ３〜Ｘ１２は、ＸＤＥＣ（Ｘデコーダ）７に入力され、メインワード線の選択を行い、Ｘ０〜Ｘ２は、メモリセルアレイ１に入力され、メインワード線１本あたり８本存在するサブサード線の選択に用いられる。
ＣＢＲカウンタ６のカウント値のカウントアップは、ＣＢＲ（オート）リフレッシュコマンドが入力されるたびに行われる。
冗長ＸＤＥＣ５に入力されたスイッチ３の出力信号（内部ＲＯＷアドレス）は、冗長ＸＤＥＣ５内にプログラムされたＲＯＷ冗長アドレスと一致すると、ＸＤＥＣ７でデコードされるメインワード線に代わって、冗長ＸＤＥＣ５でデコードされた冗長メインワード線が選択される。同様に、冗長ＹＤＥＣ１８に入力されたＣＯＬＵＭＮアドレスが冗長ＹＤＥＣ１８内にプログラムされたＣＯＬＵＭＮ冗長アドレスと一致すると、ＹＤＥＣ９でデコードされたＣＯＬＵＭＮ選択線は非選択となり、冗長ＹＤＥＣ１８でデコードされる冗長ＣＯＬＵＭＮ選択線が選択される。図８において、入出力回路１２は、セルアレイ１へのデータの書き込み、セルアレイ１からのデータの読み出しのための回路である。
従来の半導体記憶装置の欠陥セルの救済工程において、メモリセルアレイは、複数のセグメントに分かれた救済単位のアレイを構成している。図８の冗長ＸＤＥＣ５に入力されたスイッチ３の出力信号（内部ＲＯＷアドレス信号）が、冗長ＸＤＥＣ５内にプログラムされたＲＯＷ冗長アドレスと一致すると、ＸＤＥＣ７でデコードされたメインワード線は非選択となり、冗長ＸＤＥＣ５でデコードされる冗長メインワード線が選択される。
従来の半導体記憶装置の欠陥セルの救済工程において、あるセグメントで早々に冗長回路を使い切ってしまった場合、他のセグメントではまだ使用可能な冗長回路が残っていたとしても、あるセグメントで既に冗長回路を使い切ってしまっていることから、半導体記憶装置を救済できないことになる。このため、冗長セルをより多く設ける必要が生じ、チップコストの増大を招く。
例えば、特許文献１には、リフレッシュ特性の悪い特定のセルに対するリフレッシュを他のセルに対するリフレッシュよりも頻繁に行うことにより、前記特定セルを救済し、チップ面積の縮小、及び、コストの低減を図った半導体記憶装置が開示されている。
特開平４−１０２９７号公報（第３頁右上欄第４行から第４頁右上欄第１２行、第１図乃至第３図参照）
本発明者は、欠陥セルの原因が、特に、リフレッシュ特性が悪い点に着目し、欠陥セルのリフレッシュ特性を改善し、通常セルに比べて、短周期でリフレッシュを行うことで、多くの不良セルを救済できることに着目し、欠陥セルを救済するとともに、テスト時に、通常セル及び欠陥セルについて、例えば不良品を良品、あるいは良品を不良品と誤判定することを回避し、テスト時間の短縮を達成しながら、正確なテストを実行可能とする装置、方法を発明するに到った。
したがって、本発明の目的は、製造歩留まりを向上し、正確なテストを実現しながらテスト時間の短縮を実現し、製品コストの増大を抑止低減可能たらしめる半導体記憶装置及びテスト方法を提供することにある。
本願で開示される発明は、前記目的を達成するため、概略以下の構成とされる。
本発明の１つの側面（アスペクト）に係る半導体記憶装置は、データの保持にリフレッシュを必要とする複数のセルを有し、リフレッシュに関する欠陥セルのリフレッシュ周期を、正常セルのリフレッシュ周期よりも短くし、リフレッシュコマンドに応答して生成される第１のアドレスのセルをリフレッシュする際に、予めプログラミングされた情報に基づき、前記第１のアドレスと予め定められた所定のビットの値が異なる第２のアドレスが欠陥セルに対応していると判定された場合、前記第２のアドレスのセルも共に第１のリフレッシュを行う半導体記憶装置であって、前記半導体記憶装置の外部からの信号に基づき生成されたテスト制御信号である空打ち制御信号に対応して、リフレッシュコマンドに応じて生成される第１のアドレスのセルはリフレッシュせず、予めプログラミングされた情報に基づき、前記第１のアドレスと予め定められた所定のビットの値が異なる第２のアドレスが欠陥セルに対応していると判定された場合、前記第２のアドレスのみを第２のリフレッシュを行う制御手段を備えている。
本発明に係る半導体記憶装置によれば、データの保持にリフレッシュを必要とする複数のセルを有する半導体記憶装置において、リフレッシュに関する欠陥セルのリフレッシュ周期を、正常セルのリフレッシュ周期よりも短くし、前記半導体記憶装置の外部からの信号に基づき生成されたテスト制御信号である空打ち制御信号が第１の値を示すときには、リフレッシュアドレス生成回路から生成された第１のアドレスのセルをリフレッシュする際に、予めプログラミングされた情報に基づき、前記第１のアドレスと予め定められた所定のビットの値が異なる第２のアドレスが欠陥セルに対応していると判定された場合には、前記第２のアドレスのセルも共に第１のリフレッシュを行い、前記テスト制御信号が第２の値を示すときには、前記リフレッシュアドレス生成回路から生成された第１のアドレスのセルはリフレッシュせず、予めプログラミングされた情報に基づき、前記第１のアドレスと予め定められた所定のビットの値が異なる第２のアドレスが、欠陥セルに対応していると判定された場合、前記第２のアドレスのみを第２のリフレッシュを行う制御手段を備えた構成としてもよい。
本発明によれば、前記第１のアドレスと前記第２のアドレスとは、リフレッシュアドレスを生成するカウンタにおける最上位ビットのみが異なる、構成としてもよい。
本発明の他の側面に係る方法は、データの保持にリフレッシュを必要とするセルを有する半導体記憶装置のテスト方法であって、セルにデータを書き込み、所定期間経過後、書き込みデータをセルから読み出して期待値と比較し良、不良を判別するにあたり、
リフレッシュに関する欠陥セルのリフレッシュ周期を、正常セルのリフレッシュ周期よりも短くし、
（Ａ）半導体記憶装置の外部からの信号に基づき生成されたテスト制御信号である空打ち制御信号の第１の値において、リフレッシュコマンドに応じて生成される第１のアドレスのセルをリフレッシュするとき、予めプログラミングされた情報に基づき、前記第１のアドレスと予め定められた所定のビットの値が異なる第２のアドレスが、欠陥セルに対応していると判定された場合には、前記第２のアドレスのセルも共に第１のリフレッシュを行い、セルアレイのリフレッシュを行う第１の工程と、
（Ｂ）前記第１の工程の終了後、前記テスト制御信号の第２の値において、リフレッシュコマンドに応じて生成される第１のアドレスのセルはリフレッシュせず、予めプログラミングされた情報に基づき、前記第１のアドレスと予め定められた所定のビットの値が異なる第２のアドレスが欠陥セルに対応していると判定された場合、前記第２のアドレスのみを第２のリフレッシュを行う第２の工程と、を含み、前記第１のリフレッシュと前記第２のリフレッシュの時間間隔が、前記リフレッシュ時間間隔の１／２である。
本発明によれば、制御信号が空打ちを示しているとき、第１のアドレスのリフレッシュは行わず、予めプログラミングされた情報に基づき、第１のアドレスと予め定められた所定のビットの値が異なる第２のアドレスが欠陥セルに対応しているアドレスと判定された場合、第２のアドレスのみをリフレッシュすることで、欠陥セルのリフレッシュは短周期で行い、通常セルのリフレッシュを短周期より長い通常周期で行い、良品／不良品の選別を正確に行うことができるとともに、テスト時間を短縮し、テストコストの増大を抑止低減している。テスト時間の短縮により、製造コストの低減を図ることができる。
本発明の実施形態について以下に説明する。本発明の一実施形態の半導体記憶装置は、ダイナミック型の半導体メモリに向けられており、欠陥セルのリフレッシュ周期は、正常セルのリフレッシュ周期よりも短く設定されている。例えば図１のワード線Ｗ（２）（図３、図４も参照）に接続するセル（データ保持時間等のリフレッシュ能力が通常セルよりも劣る）のリフレッシュ周期は、通常セルのリフレッシュ周期よりも短周期とされる。入力される空打ち制御信号が非活性状態のときは、第１のリフレッシュアドレス（ＲＯＷアドレス）のセルをリフレッシュするとき、ヒューズＲＯＭ等に予めプログラミングされた情報に基づき、第１のアドレスと予め定められた所定のビットの値が異なる第２のアドレス（ＲＯＷアドレス）が欠陥セルの場合、第２のアドレスのセルも同時にリフレッシュし、一方、空打ち制御信号が活性状態のときは、第１のリフレッシュアドレスのセルはリフレッシュせず、ヒューズＲＯＭ等に予めプログラミングされた情報に基づき、第１のリフレッシュアドレスと予め定められた所定のビットの値が異なる第２のアドレスが、欠陥セルに対応するアドレスと判定された場合に、第２のアドレスのセルのみをリフレッシュする。このように、本発明は、リフレッシュカウンタで生成された内部ＲＯＷアドレスで指定されたセルをリフレッシュせず、リフレッシュ救済対象のセルのみをリフレッシュするための制御を実行する空打ちリフレッシュコマンドを導入し、テスタ等から空打ちリフレッシュコマンドが入力されると、空打ち制御信号を活性状態とする。
テスト時には、データをセルアレイに書き込み、全ワード線分、集中リフレッシュを行った後（ワード線Ｗ（Ｎ＋２）をリフレッシュするとき、ワード線Ｗ（２）もリフレッシュされる）、欠陥セルで選別すべきデータ保持時間だけウェイトし、つづいて、空打ち制御信号が活性化され、空打ちリフレッシュが行われる（欠陥セルが接続するワード線Ｗ（２）のみをリフレッシュする）。リフレッシュアドレスで選択されるワード線Ｗ（１）〜Ｗ（Ｎ＋１）はリフレッシュせず、リフレッシュアドレスがワード線Ｗ（Ｎ＋２）に対応する場合、ワード線Ｗ（２）のみをリフレッシュする。そして、再び、欠陥セルで選別すべきデータ保持時間だけウェイトし、集中リフレッシュを行う。このようなテスト制御により、欠陥セルのリフレッシュ周期は、該欠陥セルのデータ保持時間に相当する短時間に設定され、通常セルは、通常セルのデータ保持時間に対応したリフレッシュ期間でテストを行うことができる。以下、実施例に即して説明する。
図１は、本発明の一実施例の構成を示す図である。図１を参照すると、メモリセルアレイは、セルアレイ１１、１２（プレート又はマットともいう）よりなり、セルアレイ１１はＮ本のワード線Ｗ（１）〜Ｗ（Ｎ）を有し、セルアレイ１２はＮ本のワード線Ｗ（Ｎ＋１）〜Ｗ（２Ｎ）を有する。各セルアレイは、図示されないセンスアンプを有する。なお、図１では、冗長ＸＤＥＣ、冗長ＹＤＥＣ等のＲＯＷ冗長、ＣＯＬＵＭＮ冗長の構成は、図示されていない。
周辺回路２は、図示されない、アドレスレジスタ（アドレス信号を保持するレジスタ）、制御信号を入力してラッチするラッチ回路、内部クロック生成回路、各種タイミング信号を生成するタイミング生成回路、リフレッシュ制御回路、モードレジスタ等に加えて、コマンドデコーダ２１、テスト回路２２を備えている。入出力回路１２は、データ端子（ＤＱ）に接続される入力バッファ、トライステートバッファ（出力バッファ）、書き込みデータを保持するレジスタ、データ端子へ出力する読み出しデータを保持するレジスタを備え、セルアレイのセンスアンプと入出力（Ｉ／Ｏ）線１３で接続されている。
カウンタ（ＣＢＲカウンタ）６はリフレッシュカウンタ（２Ｎカウンタ）であり、周辺回路２からのＣＢＲ信号（リフレッシュ制御信号）２００を受けてカウント値をカウントアップする。カウンタ６の値はリフレッシュアドレス（内部ＲＯＷアドレス）として出力される。
スイッチ（マルチプレクサ）３は、ＣＢＲ信号２００がアクティブのときは、カウンタ６の出力を選択して出力し、ＣＢＲ信号が非活性状態のときは、外部アドレス端子に入力されたＲＯＷアドレス(アクセスアドレス)を選択して出力する。ＣＢＲ信号２００は、リフレッシュ冗長ＲＯＭ１１に入力され、リフレッシュ冗長ＲＯＭ１１は、ＣＢＲ信号２００が活性状態（ｈｉｇｈレベル）のとき、アドレスで選択されるヒューズが溶断されているか検索する。
リフレッシュ冗長ＲＯＭ１１は、リフレッシュ救済対象の欠陥セルのＲＯＷアドレスを記憶したヒューズＲＯＭであり、入力されたＲＯＷアドレスがプログラムされている欠陥セルのＲＯＷアドレス（本実施例では、欠陥セルのＲＯＷアドレス＋Ｎ）と一致したとき、一致信号（「リフレッシュ救済信号」）２０１を、活性状態（ｈｉｇｈレベル）として出力する。リフレッシュ救済対象の欠陥セルは、例えばウエハーテスト時（プローバ試験）で検出され、該当するＲＯＷアドレスに対応するアドレスのヒューズ（ＦＵＳＥ）がレーザ等で溶断される。リフレッシュ冗長ＲＯＭ１１は、入力されたアドレスで選択されたセルのヒューズの溶断／非溶断に応じた論理値の出力信号２０１を出力する。
ＲＯＷプリデコーダ４は、スイッチ３からのＲＯＷアドレスＸ０〜Ｘ１２を受けてプリデコードし、プリデコードした結果を、ＸＤＥＣ７１と７２に供給する。ＲＯＷプリデコーダ４は、入力したＲＯＷアドレスの最上位ビット（Ｘ１２）を、最上位ビット信号Ｘ１２Ｔ０として、制御回路１０２に供給する。ＲＯＷプリデコーダ４から出力される信号Ｘ１２Ｔ０をインバータ１４で反転した信号Ｘ１２Ｎ０は、制御回路１０１に供給される。
制御回路１０１及び１０２は、セルアレイ１１及び１２の選択をそれぞれ制御する信号Ｘ１２Ｎ及びＸ１２Ｔを生成する回路であり、２入力ＯＲ回路１０１と、２入力ＡＮＤ回路１０２と、３入力ＡＮＤ回路１０３と、２入力ＯＲ回路１０４を備えている。
制御回路１０１において、２入力ＯＲ回路１０１は、Ｘ１２Ｎ０とリフレッシュ冗長ＲＯＭ１１からの一致信号２０１とを入力し、２入力ＡＮＤ回路１０２は、２入力ＯＲ回路１０１の出力と、空打ち制御信号２０２（反転）とを入力とし、３入力ＡＮＤ回路１０３は、Ｘ１２Ｎ０の反転信号と、一致信号２０１と、空打ち制御信号２０２とを入力とし、２入力ＯＲ回路１０４は、ＡＮＤ回路１０２とＡＮＤ回路１０３の出力を入力し、Ｘ１２Ｎ信号をＸＤＥＣ７１、セルアレイ１１に出力する。信号Ｘ１２Ｎが非活性状態のとき、セルアレイ１１は選択されない。例えば選択ワード線は活性化されず、センスアンプ等は活性化されず、よって、選択ワード線に対応するリフレッシュは行われない。
制御回路１０２において、２入力ＯＲ回路１０１は、Ｘ１２Ｔ０とリフレッシュ冗長ＲＯＭ１１からの一致信号２０１とを入力し、２入力ＡＮＤ回路１０２は、２入力ＯＲ回路１０１の出力と、空打ち制御信号２０２（反転信号）とを入力とし、３入力ＡＮＤ回路１０３は、Ｘ１２Ｔ０の反転信号と、一致信号２０１と、空打ち制御信号２０２とを入力とし、２入力ＯＲ回路１０４は、ＡＮＤ回路１０２とＡＮＤ回路１０３の出力を入力し、Ｘ１２Ｔ信号をＸＤＥＣ７２、セルアレイ１２に出力する。信号Ｘ１２Ｔが非活性状態のとき、セルアレイ１２は選択されない。例えば選択ワード線は活性化されず、またセンスアンプ等は動作せず、リフレッシュが行われない。
ＸＤＥＣ７１及びＸＤＥＣ７２は、ＲＯＷプリデコーダ４からのアドレス信号をデコードし、選択されたワード線をワードドライバ（不図示）で所定期間高電位に駆動する。
ＣＯＬＵＭＮプリデコーダ８は、ＣＯＬＵＭＮアドレスをプリデコードし、デコード結果をＹＤＥＣ９に供給する。ＹＤＥＣ９は、プリデコード結果をデコードし、選択されたＹスイッチ（不図示）をオン状態とし、不図示のセンスアンプと、Ｉ／Ｏ線１３との接続を行う。
テスト回路２２は、空打ちリフレッシュコマンドを入力したコマンドデコーダ２１からの制御により、リフレッシュ時に、空打ち制御信号２０２を活性状態（ｈｉｇｈレベル）とする。すなわち、本発明では、内部ＲＯＷアドレスで指定されたセルは、リフレッシュせず、リフレッシュ救済対象のセルのみリフレッシュを行う空打ちリフレッシュコマンドをテスト用に導入している。テスト回路２２は、コマンドデコーダ２１から空打ちリフレッシュの指示を受けて、空打ち制御信号２０２を活性状態（ｈｉｇｈレベル）とする。
図２は、図１のリフレッシュ冗長ＲＯＭ１１の構成例を示す図である。特に制限されないが、ＲＯＷプリデコーダは、ＲＯＷアドレスＸ０〜Ｘ１２のうちの、Ｘ８〜Ｘ１２を第１のＣＢＲ−ＲＯＷプリデコーダ１でデコードし、Ｘ０〜Ｘ７を第２のＣＢＲ−ＲＯＷプリデコーダ２でデコードし、デコードの結果、選択されたのセルのヒューズ（ＦＵＳＥ）が溶断されていると（欠陥セルである）、判定回路１１９にはｈｉｇｈレベルが入力され、判定回路１１９は、ｈｉｇｈレベルの一致信号２０１を出力する。一方、選択されたセルのヒューズ（ＦＵＳＥ）が溶断されていないと（欠陥セルでない）、判定回路１１９にはｌｏｗレベルが入力され、判定回路１１９は一致信号２０１をｌｏｗレベルとする。
なお、本実施例では、リフレッシュ冗長ＲＯＭ１１は、ワード線Ｗ（２）に欠陥セルが接続されているとき、カウンタ６からのＲＯＷアドレスＮ＋２について、一致信号２０１をｈｉｇｈレベルとする構成とされている。なお、制御回路１２０は、ＣＢＲ信号２００が活性状態のとき、ＰチャネルＭＯＳトランジスタＰＭ１のゲートをｌｏｗレベルとし、ヒューズＲＯＭの接点をプリチャージする。
図１に示した構成において、リフレッシュ動作以外のリード／ライトアクセス時、一致信号２０１、空打ち制御信号２０２は非活性状態（ｌｏｗレベル）とされ、制御回路１０１において、ＡＮＤ回路１０３の出力はｌｏｗレベル固定とされる。Ｘ１２Ｎ０がｈｉｇｈレベルのとき、ＯＲ回路１０１の出力は、ｈｉｇｈレベルとなり、ｈｉｇｈレベルの信号Ｘ１２Ｎにより、セルアレイ１１の選択が行われ、リード／ライトアクセスが行われる。また、制御回路１０２において、ＡＮＤ回路１０３の出力はｌｏｗレベル固定とされる。Ｘ１２Ｔ０がｈｉｇｈレベルのとき、ＯＲ回路１０１の出力は、ｈｉｇｈレベルとなり、ｈｉｇｈレベルの信号Ｘ１２Ｔにより、セルアレイ１２の選択が行われ、リード／ライトアクセスが行われる。
図３は、本発明の一実施例の通常動作時の分散リフレッシュ動作を説明するための図である。以下では、図１において、セルアレイのワード線Ｗ（２）が、リフレッシュ欠陥セルを含むものとし、通常セルの半分のリフレッシュ周期でリフレッシュを行うことで、救済するものとする。メモリセルアレイ１は、８Ｋ（ただし、１Ｋ＝１０２４）本のワード線（４Ｋ本ワード線＋４Ｋ本ワード線）とし、通常セルのリフレッシュ周期を６４ｍｓ、欠陥セルのリフレッシュ周期を３２ｍｓとする。ワード線間のリフレッシュの間隔は７．８μｓとされる。図３に示すように、８Ｋ（＝２Ｎ＝８１９２）本のワード線分のメモリセルアレイのリフレッシュを６４ｍｓで行っている。
最初にワード線Ｗ（２）のリフレッシュのとき、一致信号２０１はｌｏｗレベルとされ、Ｘ１２Ｎ０はｈｉｇｈレベル、Ｘ１２Ｔ０はｌｏｗレベルとされ、制御回路１０１において、空打ち制御信号２０２はｌｏｗレベルであることから、ＡＮＤ回路１０２の出力がｈｉｇｈレベルとなり、Ｘ１２Ｎがｈｉｇｈレベルとされ、ワード線Ｗ（２）のリフレッシュが行われる。Ｘ１２Ｔはｌｏｗレベルとされる。リフレッシュは、該ワード線のセルのデータをビット線に読み出しセンスアンプで増幅したデータを当該セルに書き戻すことで行われる。カウンタ６からのＲＯＷアドレスがＷ（Ｎ＋１）までも同様とされる。
カウンタ６の出力（内部ＲＯＷアドレス）がＮ＋２となると、ワード線Ｗ（２）が欠陥セルであり、リフレッシュ冗長ＲＯＭ１１から一致信号２０１がｈｉｇｈレベルとして出力される。制御回路１０１、１０２のＯＲ回路１０１の出力はともにｈｉｇｈレベルとなり、空打ち制御信号２０２はｌｏｗレベルであることから、ＡＮＤ回路１０２の出力がｈｉｇｈレベルとなり、信号Ｘ１２Ｎ、Ｘ１２Ｔがともに活性化される。２つのセルアレイ１１のワード線Ｗ（２）に接続するセル（黒丸で示す）と、セルアレイ１２のＷ（Ｎ＋２）に接続するセル（白丸）が、リフレッシュされる。８Ｋのワード線のセルアレイをリフレッシュすると（６４ｍｓ）、再び、ワード線Ｗ（１）からリフレッシュが行われる。ワード線Ｗ（２）のセル（黒丸）のリフレッシュ周期は、３２ｍｓ、その他のセルのリフレッシュ周期は６４ｍｓとされ、これにより、欠陥セルの救済が行われる。
図１を参照すると、空打ち制御信号２０２が非活性状態のときの制御回路１０１、１０２は、実質的に、ＯＲ回路１０１のみを備え、ＯＲ回路１０１の出力をＸ１２Ｎ、Ｘ１２Ｔとしている回路構成と等価とされる。
図４は、本発明の一実施例におけるテスト動作を説明するための図である。図４には、セルアレイに１を書き込み、リフレッシュ期間を設け、その後、セルから書き込みデータを読み出し、コンパレータ（メモリテスタのピンエレクトロニクスカードのコンパレータ）で期待値１と比較するテストシーケンスを示している。
データ１書き込み後、７５ｎｓ毎の集中リフレッシュが行われる。まず、データ１をセルアレイに書き込み後（図４の「１Ｗ」参照）、ワード線Ｗ（１）〜Ｗ（２Ｎ）の集中リフレッシュを行う。この場合、ワード線Ｗ（Ｎ＋２）のリフレッシュを行うとき、リフレッシュ冗長ＲＯＭ１１の出力に基づき、別のセルアレイのワード線Ｗ（２）（欠陥セルのワード線）のリフレッシュも同時に行う。７５ｎｓ×８Ｋ＝０．６ｍｓで、計８Ｋ本のワード線のセルアレイのリフレッシュが終わる。このリフレッシュの終了を受けて、該リフレッシュ開始から３２ｍｓ後、例えばメモリテスタからの空打ちリフレッシュコマンドの入力に基づき、該コマンドが入力されるたびに、テスト回路２２から、空打ち制御信号２０２が、ｈｉｇｈレベルとして出力される。すなわち、リフレッシュコマンドの入力により７５ｎｓ毎にカウンタ６がカウントアップされ、内部ＲＯＷアドレス（リフレッシュアドレス）が生成されるが、空打ち制御信号２０２がｈｉｇｈレベルであるため、制御回路１０１、１０２における各ＯＲ回路１０１の出力は、ＡＮＤ回路１０２によってマスクされる。
ワード線Ｗ（１）〜Ｗ（Ｎ）に対応するＲＯＷアドレスについて、Ｘ１２Ｎ０がｈｉｇｈレベルであるため、制御回路１０１のＡＮＤ回路１０３の出力はｌｏｗレベル固定とされる。したがって、Ｘ１２Ｎはｌｏｗレベルとされ、セルアレイ１１は選択されない。
ワード線Ｗ（Ｎ＋１）〜Ｗ（２Ｎ）に対応するＲＯＷアドレスについて、Ｘ１２Ｔ０がｈｉｇｈレベルであるため、制御回路１０２のＡＮＤ回路１０３の出力はｌｏｗレベル固定とされる。したがって、Ｘ１２Ｔはｌｏｗレベルとされ、セルアレイ１２は選択されない。ワード線Ｗ（１）〜Ｗ（Ｎ）に対応するＲＯＷアドレスについて、Ｘ１２Ｎ０はｌｏｗレベルとされ、制御回路１０１のＡＮＤ回路１０３は、リフレッシュ冗長ＲＯＭ１１からの一致信号２０１がｈｉｇｈレベルのとき、空打ち制御信号２０２がｈｉｇｈレベルであることから、その出力をｈｉｇｈレベルとし、Ｘ１２Ｎはｈｉｇｈレベルとされる。すなわち空打ちリフレッシュにおいて、ＲＯＷアドレスＮ＋２に対応するワード線Ｗ（Ｎ＋２）のリフレッシュは行われず、ワード線Ｗ（２）のリフレッシュが行われる。これ以外のワード線のリフレッシュは行われない。
ワード線Ｗ（１）〜Ｗ（２Ｎ）までの空打ちリフレッシュの時間は、ほぼ０．６ｍｓである。空打ち制御信号２０２は、リフレッシュ２Ｎ回分ｈｉｇｈレベルとする。
つづいて、空打ちリフレッシュによるリフレッシュ開始から、３２ｍｓ(欠陥セルのデータ保持期間に対応)経過後、集中リフレッシュを再び行う。このとき、ワード線Ｗ（１）〜Ｗ（Ｎ＋１）までは、順次リフレッシュを行い、選択ワード線Ｗ（Ｎ＋２）について、ワード線Ｗ（２）のリフレッシュを行う。集中リフレッシュ後、セルアレイからデータを読み出し、期待値と比較する。
なお、このテストにおいて、リフレッシュ期間の前の１Ｗのかわりに、データ０を書き込み、１Ｒでデータ０を読み出すようにしてもよい。また、メモリセルアレイ１へのデータ１又は０の書き込みは、マーチング、あるいはギャロップイング等のテストパターンによって書き込んでもよいことは勿論である。
図４に示すように、本実施例において、ワード線Ｗ（２）の欠陥セルのリフレッシュ期間は３２ｍｓとし、通常セルのリフレッシュ期間は６４ｍｓとしており、テストは正しく行われる。すなわち、本実施例によれば、テスト時に、欠陥セルのリフレッシュ期間を、リフレッシュ能力よりも長く設定することで、本来は救済可能なセルを不良と判定したり、通常セルのリフレッシュ期間を欠陥セルのリフレッシュ期間に合わせて短縮することで、不良セルを良品（パス）と誤判定してしまうことが回避される。
図５は、本発明の比較例として、１ライト、リフレッシュ、１リードのテストにおいて、１ライト後、７５ｎｓでリフレッシュコマンドを入力してリフレッシュをワード線Ｗ（１）〜Ｗ（２Ｎ）について行い（ワード線Ｗ（Ｎ＋２）のリフレッシュ時に、ワード線Ｗ（２）のリフレッシュを行う）、集中リフレッシュ開始から、６４ｍｓ経過後、再び集中リフレッシュを行う動作を示している。この場合、ワード線Ｗ（２）のセル（欠陥セル）のリフレッシュ周期は６４ｍｓとなり、通常セルと同様とされる。このため、欠陥セルではデータ保持エラー等により、１リード時にフェイルする場合がある。すなわち、リフレッシュ周期を短縮することで救済されるセルが、不良と判定される。
図６は、本発明の比較例として、１ライト、リフレッシュ、１リードのテストにおいて１ライト後、７５ｎｓでリフレッシュコマンドを入力してリフレッシュをＷ（１）〜Ｗ（２Ｎ）について行い（ワード線Ｗ（Ｎ＋２）のリフレッシュ時にワード線Ｗ（２）のリフレッシュを行う）、集中リフレッシュ開始から３２ｍｓ経過後、再び集中リフレッシュを行う動作を示している。この場合、全てのセルのリフレッシュ周期は３２ｍｓと、欠陥セルと同様とされ、リフレッシュ能力で劣る通常セルも、良品と判定されてしまう場合がある。
図７は、本発明の比較例として、１ライト、リフレッシュ、１リードのテストにおいて１ライト後、図３と同様のリフレッシュを行うものである。この場合、Ｗ（１）〜Ｗ（２Ｎ）までのリフレッシュに６４ｍｓ要し、ワード線Ｗ（２）は３２ｍｓごとにリフレッシュが行われるが、リフレッシュに１２８ｍｓを要し、テスト時間が増大する。特に、量産試験等において、テスト時間の増大はテストコストの増大を意味し、製品コストにはね返る。
これに対して、本発明によれば、図４に示したように、リフレッシュ欠陥セルのリフレッシュ周期を適正な期間に設定し、且つ通常セルのリフレッシュ期間も適正値に設定しながら、テスト時間の短縮を図ることができる。
なお、上記実施例では、ＲＯＷを２セグメントに分けた例に即して説明したが、４セグメントであってもよいことは勿論である。２セグメントの場合、ワード線Ｗ（Ｎ＋２）のリフレッシュでＷ（２）がリフレッシュされる構成とされているが、４セグメントの場合、Ｗ（１）〜Ｗ（Ｎ）、Ｗ（Ｎ＋１）〜Ｗ（２Ｎ）、Ｗ（２Ｎ＋１）〜Ｗ（３Ｎ）、Ｗ（３Ｎ＋１）〜Ｗ（４Ｎ）の４セグメントについて、欠陥セルに接続するワード線Ｗ（２）と、通常セルのワード線Ｗ（Ｎ＋２）、Ｗ（２Ｎ＋２）、Ｗ（３Ｎ＋２）を同時にリフレッシュする構成としてもよい。
以上本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろ各種変形、修正を含むことは勿論である。
本発明の一実施例の構成を示す図である。 本発明の一実施例のリフレッシュ冗長ROMの構成を示す図である。 本発明の一実施例の通常のリフレッシュ動作を説明するための図である。 本発明の一実施例のテスト時のリフレッシュ動作を説明するための図である。 比較例のテスト時のリフレッシュ動作を説明するための図である。 比較例のテスト時のリフレッシュ動作を説明するための図である。 比較例のテスト時のリフレッシュ動作を説明するための図である。 従来の半導体記憶装置の構成を示す図である。
符号の説明
１ メモリセルアレイ
１１、１２ セルアレイ（プレート）
２ 周辺回路
３ スイッチ
４ ＲＯＷプリデコーダ
５ 冗長ＸＤＥＣ
６ カウンタ（ＣＢＲカウンタ）
７ ＸＤＥＣ
７１、７２ ＸＤＥＣ
８ ＣＯＬＵＭＮプリデコーダ
９ ＹＤＥＣ
１０１、１０２ 制御回路
１１ リフレッシュ冗長ＲＯＭ
１２ 入出力回路
１３ 入出力（Ｉ／Ｏ）線
１４ インバータ
１８ 冗長ＹＤＥＣ
２１ コマンドデコーダ
２２ テスト回路
１０１ ＯＲ回路
１０２ ＡＮＤ回路
１０３ ＡＮＤ回路
１０４ ＯＲ回路
１１３ Ｉ／Ｏ線
１１４ インバータ
１１９ 判定回路
１２０ 制御回路
２００ ＣＢＲ信号
２０１ 一致信号（リフレッシュ救済信号）
２０２ 空打ち制御信号

Claims (10)

  1. データの保持にリフレッシュを必要とする複数のセルを有し、リフレッシュに関する欠陥セルのリフレッシュ周期を、正常セルのリフレッシュ周期よりも短くし、リフレッシュコマンドに応答して生成される第１のアドレスのセルをリフレッシュする際に、予めプログラミングされた情報に基づき、前記第１のアドレスと予め定められた所定のビットの値が異なる第２のアドレスが欠陥セルに対応していると判定された場合、前記第２のアドレスのセルも共に第１のリフレッシュを行う半導体記憶装置であって、
    前記半導体記憶装置の外部からの信号に基づき生成されたテスト制御信号である空打ち制御信号に対応して、リフレッシュコマンドに応じて生成される第１のアドレスのセルはリフレッシュせず、予めプログラミングされた情報に基づき、前記第１のアドレスと予め定められた所定のビットの値が異なる第２のアドレスが欠陥セルに対応していると判定された場合、前記第２のアドレスのみを第２のリフレッシュを行う制御手段を備えている、ことを特徴とする半導体記憶装置。
  2. データの保持にリフレッシュを必要とする複数のセルを有する半導体記憶装置において、
    リフレッシュに関する欠陥セルのリフレッシュ周期を、正常セルのリフレッシュ周期よりも短くし、
    前記半導体記憶装置の外部からの信号に基づき生成されたテスト制御信号である空打ち制御信号が第１の値を示すときには、リフレッシュアドレス生成回路から生成された第１のアドレスのセルをリフレッシュする際に、予めプログラミングされた情報に基づき、前記第１のアドレスと予め定められた所定のビットの値が異なる第２のアドレスが欠陥セルに対応していると判定された場合には、前記第２のアドレスのセルも共に第１のリフレッシュを行い、
    前記テスト制御信号が第２の値を示すときには、前記リフレッシュアドレス生成回路から生成された第１のアドレスのセルはリフレッシュせず、予めプログラミングされた情報に基づき、前記第１のアドレスと予め定められた所定のビットの値が異なる第２のアドレスが、欠陥セルに対応していると判定された場合、前記第２のアドレスのみを第２のリフレッシュを行う制御手段を備えている、ことを特徴とする半導体記憶装置。
  3. データの保持にリフレッシュを必要とする複数のセルを有する半導体記憶装置において、
    リフレッシュに関する欠陥セルのリフレッシュ周期を、正常セルのリフレッシュ周期よりも短くし、
    前記半導体記憶装置の外部からの信号に基づき生成されたテスト制御信号である空打ち制御信号が第１の値を示すときには、リフレッシュアドレス生成回路から生成された第１のアドレスのセルをリフレッシュするとき、予めプログラミングされた情報に基づき、前記第１のアドレスと予め定められた値分異なる第２のアドレスが、欠陥セルに対応していると判定された場合には、前記第２のアドレスのセルも共に第１のリフレッシュを行い、
    前記テスト制御信号が第２の値を示すときには、前記リフレッシュアドレス生成回路から生成された第１のアドレスのセルはリフレッシュせず、予めプログラミングされた情報に基づき、前記第１のアドレスと予め定められた値だけ異なる第２のアドレスが、欠陥セルに対応していると判定された場合、前記第２のアドレスのみを第２のリフレッシュを行い、前記第１のリフレッシュと前記第２のリフレッシュの時間間隔を、前記リフレッシュ時間間隔の１／２に制御する制御手段を備えている、ことを特徴とする半導体記憶装置。
  4. 前記第１のアドレスと前記第２のアドレスとは、リフレッシュアドレスを生成するカウンタにおける最上位ビットが異なる、ことを特徴とする請求項２記載の半導体記憶装置。
  5. データの保持にリフレッシュを必要とするセルを有する半導体記憶装置において、
    リフレッシュ制御信号を入力して計数しリフレッシュアドレスを生成するカウンタと、
    前記リフレッシュアドレスを入力し、入力された前記リフレッシュアドレスで選択されたヒューズが溶断されている場合、リフレッシュ救済対象のセルのアドレスに対応していると判定し活性状態の一致信号を出力するヒューズＲＯＭ回路と、
    前記リフレッシュアドレスの最上位ビットの反転信号と前記一致信号とを受け、前記半導体記憶装置の外部からの信号に基づき生成されたテスト制御信号である空打ち制御信号が非活性状態のときに、前記最上位ビットの反転信号と前記一致信号の論理和を出力する第１の論理回路と、前記リフレッシュアドレスの最上位ビットと前記一致信号と前記空打ち制御信号とを受け、入力した３つの信号の論理積を出力する第２の論理回路と、前記第１の論理回路の出力と前記第２の論理回路の出力との論理和を出力信号として出力する第３の論理回路を備えた第１の制御回路と、
    前記リフレッシュアドレスの最上位ビットと前記一致信号とを受け、前記空打ち制御信号が非活性状態のとき、前記最上位ビットの反転信号と前記一致信号の論理和を出力する第４の論理回路と、前記リフレッシュアドレスの最上位ビットの反転信号と前記一致信号と前記空打ち制御信号とを受け、入力した３つの信号の論理積を出力する第５の論理回路と、前記第４の論理回路の出力と前記第５の論理回路の出力の論理和を出力信号として出力する第６の論理回路を備えた第２の制御回路と、を備え、
    前記第１の制御回路からの前記出力信号が、第１から第Ｎのワード線を含む第１のセルアレイに供給され、
    前記第２の制御回路からの前記出力信号が、第Ｎ＋１から第２Ｎのワード線を含む第２のセルアレイに供給され、
    前記第１の制御回路、前記第２の制御回路からの前記出力信号が非活性状態のときは、対応する前記セルアレイは選択されず、リフレッシュは行われない、ことを特徴とする半導体記憶装置。
  6. データの保持にリフレッシュを必要とするセルを有する半導体記憶装置のテスト方法であって、
    セルにデータを書き込み、所定期間経過後、書き込みデータをセルから読み出して期待値と比較し良、不良を判別するにあたり、
    リフレッシュに関する欠陥セルのリフレッシュ周期を、正常セルのリフレッシュ周期よりも短くし、
    半導体記憶装置の外部からの信号に基づき生成されたテスト制御信号である空打ち制御信号の第１の値において、リフレッシュコマンドに応じて生成される第１のアドレスのセルをリフレッシュするとき、予めプログラミングされた情報に基づき、前記第１のアドレスと予め定められた所定のビットの値が異なる第２のアドレスが、欠陥セルに対応していると判定された場合には、前記第２のアドレスのセルも共に第１のリフレッシュを行い、セルアレイのリフレッシュを行う第１の工程と、
    前記第１の工程の終了後、前記テスト制御信号の第２の値において、リフレッシュコマンドに応じて生成される第１のアドレスのセルはリフレッシュせず、予めプログラミングされた情報に基づき、前記第１のアドレスと予め定められた所定のビットの値が異なる第２のアドレスが欠陥セルに対応していると判定された場合、前記第２のアドレスのみを第２のリフレッシュを行う第２の工程と、を含み、
    前記第１のリフレッシュと前記第２のリフレッシュの時間間隔が、前記リフレッシュ時間間隔の１／２である、ことを特徴とする半導体記憶装置のテスト方法。
  7. 前記第２の工程の終了後、前記テスト制御信号の第１の値において、リフレッシュコマンドに応じて生成される前記第１のアドレスのセルをリフレッシュするとき、予めプログラミングされた情報に基づき、前記第１のアドレスと予め定められた所定のビットの値が異なる第２のアドレスが、欠陥セルに対応していると判定された場合には、前記第２のアドレスのセルも共に前記第１のリフレッシュを行い、前記セルアレイのリフレッシュを行う第３の工程を含む、ことを特徴とする請求項６記載の半導体記憶装置のテスト方法。
  8. 前記第１の工程の前記第１のリフレッシュから前記第２の工程の前記第２のリフレッシュまでの期間が、前記欠陥セルのデータ保持期間に対応し、且つ、前記第２の工程の前記第２のリフレッシュから前記第２の工程終了後の前記第１のリフレッシュまでの期間が、前記欠陥セルのデータ保持期間に対応している、ことを特徴とする請求項６又は７記載の半導体記憶装置のテスト方法。
  9. 前記第１の工程の前記リフレッシュから前記第３の工程の前記リフレッシュまでの期間と、前記第１の工程の前記第１のリフレッシュから前記第３の工程の前記第１のリフレッシュまでの期間が、同一である、ことを特徴とする請求項７記載の半導体記憶装置のテスト方法。
  10. 前記第１のアドレスと前記第２のアドレスとは最上位ビットが異なる、ことを特徴とする請求項６乃至９のいずれか一に記載の半導体記憶装置のテスト方法。
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