JP4125448B2 - 半導体メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、例えば、2ビット先取り（pre fetch）用カラムアドレスデコーダ及びそのデコーディング方法に関する。
【０００２】
【従来の技術】
半導体メモリ装置は、データを貯蔵するためのメモリセルアレーを備える。メモリセルアレーは、多数のメモリセルと該多数のメモリセルに連結されたm本のワードラインとn本のビット線を備える。n本のビット線は、n個のカラム選択線ゲートを通して入出力線に連結される。メモリセルアレーに貯蔵されたデータを読み出すためには、m本のワードライン中の一本のワードラインと、n個のカラム選択線ゲート中の一つのカラム選択線ゲートを選択する。これにより、選択されたワードラインに連結されたメモリセルのデータがビット線に伝達され、ビット線に伝達されたデータは、選択されたカラム選択線ゲートを通して入出力線に伝達される。入出力線に伝達されたデータは、入出力パッドを通して外部に出力される。
【０００３】
従来の技術によれば、一度に1個のカラム選択線ゲートを活性化させて、これにより、メモリセルアレーから1個のデータを読み出したり、または、メモリセルアレーに1個のデータを書き込む。しかし、半導体メモリ装置を利用するシステム、例えば、中央制御装置（CPU）の動作速度の高速化につれて、半導体メモリ装置のデータ処理速度の高速化が要求されている。したがって、半導体メモリ装置の動作速度を向上させるための一つの方策として、メモリセルアレーにデータを書き込んだり、または、メモリセルアレーからデータを読み出す時に同時に伝送されるデータの量を増やす方法がある。同時に伝送されるデータの量を増やすと、それに伴って半導体メモリ装置の全体的なデータ処理速度も向上する。
【０００４】
【発明が解決しようとする課題】
本発明は前記のような問題点に鑑みてなされたものであり、本発明の目的は、一つのアドレスの入力に従って2個のデータを同時に読出し、または、書き込むための半導体メモリ装置を提供することである。
【０００５】
本発明の他の目的は、メモリセルアレーに入出力されるデータの量を増やすためのカラムアドレスデコーディング方法を提供することにある。
【０００６】
【課題を解決するための手段】
前記の目的を達成するための本発明は、データを貯蔵する多数個のメモリセルを備えるメモリセルアレー、前記メモリセルに連結された多数本のビット線、多数本の入出力線、前記ビット線と前記入出力線との間に連結された多数個のスイッチング手段と、外部から入力されるアドレスをデコーディングして前記スイッチング手段中の少なくとも二つのスイッチング手段を同時に活性化させて該当するビット線と該当する入出力線とを電気的に連結させるアドレスデコーダを備えることを特徴とする。
【０００７】
また、前記の目的を達成するための本発明は、データを貯蔵する多数本のメモリセル、前記メモリセル中の不良メモリセルを置き換えるためのリダンダンシーメモリセルを備えるメモリセルアレー、前記メモリセルに連結された多数本のビット線、多数本の入出力線、前記ビット線と前記入出力線との間に連結された多数本のスイッチング手段、外部から入力されるアドレスの下位ビットを入力してこれをプリデコーディング(pre decording)して、前記下位ビット中の最下位ビットが“0”であるアドレスに等しい偶数アドレスを特定する偶数プリデコーダ、前記偶数プリデコーダによりプリデコーディングされたアドレスを逆デコーディングして、前記外部アドレスの下位ビットを修正した下位ビットを発生する逆デコーダ、及び、前記逆デコーダの出力を受けて前記リダンダンシーメモリセル中の一つを活性化させるリダンダンシーイネーブル（redundancy enable）信号を発生するリダンダンシーイネーブル信号発生部を備えることを特徴とする
前記他の目的を達成するための本発明は、多数本のビット線、多数本の入出力線、前記多数本のビット線と前記多数本の入出力線を連結するカラム選択線ゲート及び外部から入力されるカラムアドレスをプリデコーディングするカラムアドレスデコーダ（address decoder）を備える半導体メモリ装置におけるカラムアドレスデコーディング方法において、外部からカラムアドレスを前記カラムアドレスデコーダに印加する段階と、前記カラムアドレスをデコーディングして前記カラムアドレスが指定するカラム選択線ゲートと前記カラムアドレスの次のアドレスが指定するカラム選択線ゲートを同時に活性化させる段階とを含むことを特徴とする。
【０００８】
本発明によれば、例えば、半導体メモリ装置のデータ処理速度が向上する。
【０００９】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適な実施の形態を詳しく説明する。
【００１０】
図1は、本発明の第1の実施の形態に係る半導体メモリ装置を概略的に示した図面である。図1を参照すれば、第1の実施の形態に係る半導体メモリ装置は、メモリセルアレー101、多数本のビット線対BL0／BL0BないしBL15／BL15B、多数個のカラム選択線ゲート111ないし126、多数本の入出力線対IO0／IO0BないしIO3／IO3B、多数本のカラム選択線CSL0ないしCSL7、プリデコーダ（Pre decoder）131及び主デコーダ（Main Decoder）141を備える。
【００１１】
メモリセルアレー101に貯蔵されたデータは、入出力線対IO0／IO0BないしIO3／IO3Bを通して半導体メモリ装置の外部に伝送され、外部データは、入出力線対IO0／IO0BないしIO3／IO3Bを通してメモリセルアレー101に貯蔵される。
【００１２】
プリデコーダ131は、外部から半導体メモリ装置に入力されるカラムアドレスの下位ビットCAi及び上位ビットCAjをプリデコーディングする。プリデコーダ131は、偶数プリデコーダ133、奇数プリデコーダ135及び主プリデコーダ137を備える。
【００１３】
偶数プリデコーダ133と奇数プリデコーダ135は、カラムアドレスの下位ビットCAiをプリデコーディングする。偶数プリデコーダ133は、下位ビットCAiをプリデコーディングして、メモリセルアレー１０１内の偶数アドレスのメモリセルの１つのを特定するためのプリデコーディングされたアドレスを生成し、奇数プリデコーダ135は、下位ビットCAiをデコーディングして、メモリセルアレー１０１内の奇数アドレスのメモリセルの１つを特定するためのプリデコーディングされたアドレスを発生する。ここで、偶数アドレスは、下位ビットCAi中の最下位ビット（LSB）が‘0’であるアドレスと等しく、奇数アドレスは、下位ビットCAi中の最下位ビット（LSB）が‘1’であるアドレスと等しい。この実施の形態では、カラムアドレスの下位ビットCAiが偶数アドレスであるか奇数アドレスであるかに拘らず、該カラムアドレスが入力された際に、偶数アドレスと奇数アドレスの双方を同時に指定するためのプリデコーディングがなされる。
【００１４】
主プリデコーダ137は、カラムアドレス上位ビットCAjをプリデコーディングする。
【００１５】
主デコーダ141は、プリデコーダ131からプリデコーディングされたカラムアドレスDCAi、DCAj、DCAkを受けて、これをデコーディングしてカラム選択線CSL0ないしCSL7中の二本のカラム選択線、すなわち、偶数カラム選択線CSL0、CSL2、CSL4、CSL6中の一本と奇数カラム選択線CSL1、CSL3、CSL5、CSL7中の一本とを活性化させる。
【００１６】
主デコーダ141は、偶数カラム選択線デコーダ143、奇数カラム選択線デコーダ145、偶数カラム選択線リダンダンシーイネーブル信号発生部147、奇数カラム選択線リダンダンシーイネーブル信号発生部149及び逆デコーダ151を備える。
【００１７】
偶数カラム選択線デコーダ143は、偶数プリデコーダ133と主プリデコーダ137によりプリデコーディングされたカラムアドレスDCAi、DCAjを受けて、これをデコーディングして偶数カラム選択線CSL0、CSL2、CSL4、CSL6中の一本を活性化させる。
【００１８】
奇数カラム選択線デコーダ145は、奇数プリデコーダ135と主プリデコーダ137によりプリデコーディングされたカラムアドレスDCAj、DCAkを受けて、これをデコーディングして奇数カラム選択線CSL1、CSL3、CSL5、CSL7中の一本を活性化させる。
【００１９】
逆デコーダ151は、偶数プリデコーダ133によりプリデコーディングされたアドレスDCAiを受けて、これを逆デコーディングして、外部から入力されるカラムアドレスの下位ビットCAiを修正した下位ビットECAiを発生させる。
【００２０】
偶数カラム選択線リダンダンシーイネーブル信号発生部147と奇数カラム選択線リダンダンシーイネーブル信号発生部149は、メモリセルアレー101内に不良メモリセルがある場合にのみ動作する。すなわち、メモリセルアレー101に不良メモリセルがある場合、偶数カラム選択線リダンダンシーイネーブル信号発生部147と奇数カラム選択線リダンダンシーイネーブル信号発生部149は、該不良メモリセルを置き換えるためのリダンダンシーメモリセル（図示せず）を活性化させるためのリダンダンシーイネーブル信号RENiをそれぞれ発生する。
【００２１】
偶数カラム選択線リダンダンシーイネーブル信号発生部147は、逆デコーダ151から出力されるビットECAiと外部から入力されるカラムアドレスの上位ビットCAjをデコーディングしてリダンダンシーイネーブル信号RENiを発生し、奇数カラム選択線リダンダンシーイネーブル信号発生部149は、外部から入力されるカラムアドレスの下位ビットCAiと上位ビットCAjを受けてこれをデコーディングしてリダンダンシーイネーブル信号RENiを発生する。
【００２２】
多数個のカラム選択線ゲート111ないし126は、それぞれNMOSトランジスタを備える。多数個のカラム選択線ゲート111ないし126は、偶数カラム選択線CSL0、CSL2、CSL4、CSL6と奇数カラム選択線CSL1、CSL3、CSL5、CSL7の電圧により制御されて、多数本のビット線対BL0／BL0BないしBL15／BL15Bと、多数本の入出力線対IO0／IO0BないしIO3／IO3Bのうち該当する入出力線対とをそれぞれ電気的に結合させるスイッチング機能を有する。例えば、偶数カラム選択線デコーダ143によりカラム選択線CSL0に所定の電圧が出力された場合には、カラム選択線ゲート111、112が活性化されて、ビット線対BL0／BL0Bと入出力線対IO0／IO0Bとが電気的に連結されると共に、ビット線対BL2／BL2Bと入出力線対IO2／IO2Bとが電気的に連結される。
【００２３】
メモリセルアレー101は、多数個のメモリセル（図示せず）を備え、多数個のメモリセルには、ワードラインWL0ないしWLnとビット線対BL0／BL0BないしBL15／BL15Bが連結されている。メモリセルアレー101の一方の側には、偶数カラム選択線ゲート111、112、115、116、119、120、123、124と偶数入出力線対IO0／IO0B、IO2、IO2Bが配置され、メモリセルアレー101の他方の側には、奇数カラム選択線ゲート113、114、117、118、121、122、125、126と奇数入出力線対IO1／IO1B、IO3／IO3Bが配置される。
【００２４】
すなわち、図1に示す例では、メモリセルアレー101の左側には、奇数カラム選択線ゲート113、114、117、118、121、122、125、126と奇数入出力線対IO1／IO1B、IO3／IO3Bが配置され、メモリセルアレー101の右側には、偶数カラム選択線ゲート111、112、115、116、119、120、123、124と偶数入出力線対IO0／IO0B、IO2、IO2Bが配置されている。
【００２５】
このように、偶数カラム選択線ゲート111、112、115、116、119、120、123、124と奇数カラム選択線ゲート113、114、117、118、121、122、125、126とを別々に分離させて配置することによって、奇数、または、偶数アドレスのデータマスキング（data masking）時に、メモリセルアレー101の左側と右側で別々にデータをマスキングできるという制御上の利点がある。
【００２６】
図1に示された回路は、例えば、クロック信号に同期して動作する同期式DRAM半導体装置に好適である。
【００２７】
図1に示された半導体メモリ装置の動作を説明する。半導体メモリ装置の読出し動作時は、外部から入力されるローアドレス（row address）によってワードラインWL1ないしWLn中の一本が選択される。例えば、ワードラインWL1が選択されたと仮定すると、、該ワードラインWL1に連結されたメモリセルに貯蔵されたデータがビット線対BL0／BL0BないしBL15／15Bに伝達される。
【００２８】
次に、外部からカラムアドレス（column address）CAi、CAjが半導体メモリ装置に入力されると、カラムアドレスCAi、CAjは、プリデコーダ131と主デコーダ141によってデコーディングされて偶数カラム選択線CSL0、CSL2、CSL4、CSL6中の一本と奇数カラム選択線CSL1、CSL3、CSL5、CSL7中の一本を活性化させる。
【００２９】
例えば、外部から入力されるカラムアドレスCAi、CAjがカラム選択線CSL0を指定している場合には、カラム選択線ゲート111及び112が活性化され、これと同時にカラム選択線ゲート113及び114も活性化される。また、カラムアドレスCAi、CAjがカラム選択線CSL1を指定している場合には、カラム選択線ゲート113及び114が活性化され、これと同時にカラム選択線ゲート115及び116も活性化される。これは、バースト長さ（Burst Length）が4以上である場合である。
【００３０】
活性化されたカラム選択線ゲートを通して対応するビット線対に伝達されたデータは、対応する入出力線対を通して外部に伝達される。
【００３１】
半導体メモリ装置の書込動作は、上記の半導体メモリ装置の読出し動作と反対順序で行われる。
【００３２】
このように、この半導体メモリ装置では、一つのカラムアドレスCAi、CAjが入力されても、主デコーダ141は、該カラムアドレスCAi、CAjが指定するカラム選択線と該カラムアドレスCAi、CAjの次のアドレスが指定するカラム選択線とを同時に活性化させることによって、メモリセルアレー101に入出力されるデータの量が2倍に増える。したがって、半導体メモリ装置のデータ処理速度が向上する。
【００３３】
図2は、本発明の第2の実施の形態に係る半導体メモリ装置を概略的に示した図面である。図2を参照すれば、本発明の第2の実施の形態に係る半導体メモリ装置は、メモリセルアレー201、多数本のビット線対BL0／BL0BないしBL15／BL15B、多数本の入出力線対IO0／IO0BないしIO3／IO3B、多数本のカラム選択線CSL0ないしCSL7、多数個のカラム選択線ゲート211ないし226、プリデコーダ231及び主デコーダ241を備える。
【００３４】
図2に示されたメモリセルアレー201、多数本のビット線対BL0／BL0BないしBL15／15B、多数本の入出力線対IO0／IO0BないしIO3／IO3B、多数本のカラム選択線CSL0ないしCSL7、プリデコーダ231及び主デコーダ241は、図1に示されたメモリセルアレー101、多数本のビット線対BL0／BL0BないしBL15／BL15B、多数本の入出力線対IO0／IO0BないしIO3／IO3B、多数本のカラム選択線CSL0ないしCSL7、プリデコーダ131及び主デコーダ141とそれぞれその構成及び動作が同様である。
【００３５】
ただし、図2に示す半導体メモリ装置は、偶数カラム選択線CSL0、CSL2、CSL4、CSL6に連結された偶数カラム選択線ゲート211、212、215、216、219、220、223、224と奇数カラム選択線CSL1、CSL3、CSL5、CSL7に連結された奇数カラム選択線ゲート213、214、217、218、221、222、225、226が、共にメモリセルアレー201の両側に配置される点が図1に示す半導体メモリ装置と異なる。図1及び図2に示されたカラム選択線ゲートの配置構造は、半導体メモリ装置の特性に合わせて選択的に使用することができる。
【００３６】
図3は、図1に示された奇数プリデコーダ135の詳細回路図である。図3を参照すれば、奇数プリデコーダ135は、カラムアドレスCAiの下位ビット中の第2下位ビット（最下位ビットから数えて２番目のビット）CA1と第3下位ビットCA2及びその反転ビットCA1B、CA2Bを入力して、これらに基づいて、デコーディングされたカラムアドレスDCA1B2B_O、DCA12B_O、DCA1B2_O、DCA12_Oを発生する。奇数プリデコーダ135は、第1ないし第4デコーディングユニット（decoding unit）311ないし314を備える。
【００３７】
第1デコーディングユニット311は、カラムアドレスCAiの第2下位ビットCA1の反転ビットCA1Bと第3下位ビットCA2の反転ビットCA2Bを入力し、これらの論理積を演算して、デコーディングされたカラムアドレスDCA1B2B_Oを発生する。
【００３８】
第2デコーディングユニット312は、カラムアドレスCAiの第2下位ビットCA1と第3下位ビットCA2の反転ビットCA2Bを入力し、これらの論理積を演算して、デコーディングされたカラムアドレスDCA12B_Oを発生する。
【００３９】
第3デコーディングユニット313は、カラムアドレスCAiの第2下位ビットCA1の反転ビットCA1Bと第3下位ビットCA2を入力し、これらの論理積を演算して、デコーディングされたカラムアドレスDCA1B2_Oを発生する。
【００４０】
第4デコーディングユニット314は、カラムアドレスCAiの第2下位ビットCA1と第3下位ビットCA2を入力して、これらの論理積を演算して、デコーディングされたカラムアドレスDCA12_Oを発生する。
【００４１】
図4は、図1に示された偶数プリデコーダ133の詳細回路図である。図4を参照すれば、偶数プリデコーダ133は、バースト（burst）長さ信号BL2、BL4、BL8とカラムアドレスCAiの第1ないし第3下位ビットCA0、CA1、CA2及びその反転ビットCA0B、CA1B、CA2Bを入力し、これらを組合わせてデコーディングされたカラムアドレスDCA1B2B_E、DCA12B_E、DCA1B2_E、DCA12_Eを発生する。
【００４２】
偶数プリデコーダ133は、第5ないし第8デコーディングユニット415ないし418を備える。第5デコーディングユニット415は、ORゲート（OR Gate）431とNANDゲート（NAND Gate） 441ないし444を備える。
【００４３】
第5デコーディングユニット415は、バースト長さ信号BL2、BL4、BL8とカラムアドレスCAiの下位ビットCA0、CA1、CA2、CA0B、CA1B、CA2Bを入力し、これらに基づいて、デコーディングされたカラムアドレスDCA1B2B_Eを出力する。例えば、バースト長さが4であり、カラムアドレスCAiの第1及び第2下位ビットCA0、CA1が共に‘1’であり、第3下位ビットCA2が‘0’であればNANDゲート442の出力が‘0’になって、デコーディングされたカラムアドレスDCA1B2B_Eは‘1’に活性化される。
【００４４】
第6デコーディングユニット416は、ORゲート432とNANDゲート445ないし448を備える。第6デコーディングユニット416は、バースト長さ信号BL2、BL4、BL8とカラムアドレスCAiの下位ビットCA0、CA1、CA0B、CA1B、CA2Bを入力し、これらに基づいて、デコーディングされたカラムアドレスDCA12B_Eを発生する。
【００４５】
第7デコーディングユニット417は、ORゲート433とNANDゲート449ないし452を備える。第7デコーディングユニット417は、バースト長さ信号BL2、BL4、BL8とカラムアドレスCAiの下位ビットCA0、CA1、CA2、CA0B、CA1B、CA2Bを入力して、これらに基づいて、デコーディングされたカラムアドレスDCA1B2_Eを発生する。
【００４６】
第8デコーディングユニット418は、ORゲート434とNANDゲート453ないし456を備える。第8デコーディングユニット418は、バースト長さ信号BL2、BL4、BL8とカラムアドレスCAiの下位ビットCA0、CA1、CA2、CA0B、CA1Bを入力し、これらに基づいて、デコーディングされたカラムアドレスDCA12_Eを発生する。
【００４７】
プリデコーダ131の機能は、次の表1ないし表3に示す通りである。
【００４８】
【表１】
表1から分かるように、バースト長さBLが2である時は、最下位ビットの論理レベルに関係なしにカラム選択信号DCA1B2B_E、DCA1B2B_Oが同時に活性化される。
【００４９】
【表２】
表2から分かるように、一つのカラムアドレスCAiの入力に応じて、デコーディングされたカラムアドレスDCA1B2B_E、DCA12B_E、DCA1B2_E、DCA12_E中の一つと、デコーディングされたカラムアドレスDCA1B2B_O、DCA12B_O、DCA1B2_O、DCA12_O中の一つが同時に活性化される。これにより、一つのカラムアドレスCAiが指定するカラム選択線と、その次のカラムアドレスが指定するカラム選択線が同時に活性化される。
【００５０】
例えば、カラムアドレスCAiとして"000"が入力される場合には、アドレス"000"に対応するカラム選択線CSL0及び次のアドレス"001"に対応するカラム選択線CSL1が同時に活性化され、これによりカラム選択線ゲート（図1の111、112、113、114）が同時に活性化される。また、カラムアドレスCAiとして"011"が入力される場合には、カラム選択線CSL3が活性化されてカラム選択線ゲート（図1の117、118）が活性化され、これと同時にアドレス"011"の次のアドレス"000"（バースト長さが4の時は011が最終アドレスである）が指定するカラム選択線ゲート（図1の111、112）が活性化される。
【００５１】
【表３】
表3に示す動作は、表2に示す動作とほぼ同様である。ただし、表3に示す動作では、カラムアドレスCAiとして"111"が入力される場合に、該アドレス"111"が指定するカラム選択線（図1のCSL7）と、該カラムアドレス"111"の次のアドレス"000"（バースト長さが８の時は111が最終アドレスである）が指定するカラム選択線（図1のCSL0）が同時に活性化される。
【００５２】
上述したように本発明の好適な実施の形態によれば、一つのカラムアドレスCAi、CAjが入力された場合に、該カラムアドレスCAi、CAjが指定するカラム選択線が活性化されると同時に該カラムアドレスの次のアドレスが指定するカラム選択線も活性化される。したがって、メモリセルアレーに入出力されるデータの量が2倍に増えるようになる。
【００５３】
図5は、図1に示された逆デコーダの回路図である。図5を参照すれば、逆デコーダ151は、図4に示されたプリデコーディングされたカラムアドレスDCA1B2B_E、DCA12B_E、DCA1B2_E、DCA12_Eに応答して、外部から入力されるカラムアドレスの下位ビットCA1、CA2を修正したビットECA1、ECA2を出力する。逆デコーダ151は、伝送ゲート511ないし518、ラッチ521、522、インバータ531、532及びNMOSトランジスタ541、542を備える。
【００５４】
伝送ゲート511、512、515、516の入力端には接地電圧VSSが印加され、伝送ゲート513、514、517、518の入力端には電源電圧VCCが印加される。
【００５５】
伝送ゲート511、512は、デコーディングされたカラムアドレスDCA1B2B_E、DCA1B2_Eが論理ハイ（high）である時に活性化されてそれぞれ接地電圧VSSを出力し、デコーディングされたカラムアドレスDCA1B2B_E、DCA1B2_Eが論理ロー（low）である時に非活性化される。
【００５６】
伝送ゲート513、514は、デコーディングされたカラムアドレスDCA12B_E、DCA12_Eが論理ハイである時に活性化されてそれぞれ電源電圧VCCを出力し、デコーディングされたカラムアドレスDCA12B_E、DCA12_Eが論理ローである時に非活性化される。
【００５７】
したがって、ビットECA1は、デコーディングされたカラムアドレスDCA1B2B_E、DCA1B2_E中のいずれか一つでも論理ハイである時に論理ローになって、デコーディングされたカラムアドレスDCA12B_E、DCA12_E中いずれか一つでも論理ハイである時に論理ハイになる。
【００５８】
伝送ゲート515、516は、デコーディングされたカラムアドレスDCA1B2B_E、DCA12B_Eが論理ハイである時に活性化されてそれぞれ接地電圧VSSを出力し、デコーディングされたカラムアドレスDCA1B2B_E、DCA12B_Eが論理ローである時に非活性化される。
【００５９】
伝送ゲート517、518は、デコーディングされたカラムアドレスDCA1B2_E、DCA12_Eが論理ハイである時に活性化されてそれぞれ電源電圧VCCを出力し、デコーディングされたカラムアドレスDCA1B2_E、DCA12_E、が論理ハイである時にそれぞれ非活性化される。
【００６０】
したがって、ビットECA2は、デコーディングされたカラムアドレスDCA1B2B_E、DCA12B_E中のいずれか一つでも論理ハイである時に論理ローになって、デコーディングされたカラムアドレスDCA1B2_E、DCA12_E中のいずれか一つでも論理ハイである時に論理ハイになる。
【００６１】
ラッチ521、522は、それぞれビットECA1、ECA2をラッチする。インバータ531、532は、電源電圧感知信号PVCCHを反転させてそれぞれNMOSトランジスタ541、542のゲートに印加する。
【００６２】
電源電圧感知信号PVCCHは、電源電圧VCCが所定の電圧レベル以下である時は論理ローに保持されるが、電源電圧VCCが所定の電圧レベル以上になれば論理ハイになる。したがって、電源電圧VCCが所定の電圧レベル以下であればNMOSトランジスタ541、542がターンオン（turn-on）されてビットECA1、ECA2は論理ローに維持される。そして、電源電圧VCCが所定の電圧レベル以上になればNMOSトランジスタ541、542はターンオフ（turn-off）されるのでビットECA1、ECA2は伝送ゲート511ないし518の出力に従う。
【００６３】
図6は、図1に示された偶数カラム選択線リダンダンシーイネーブル（redundancy enable）信号発生部147の回路図である。図6を参照すれば、リダンダンシーイネーブル信号発生部147は、逆デコーダから発生されるビットECA1、ECA2、ビットECA1、ECA2の反転ビットECA1B、ECA2B、外部から入力されるカラムアドレス上位ビットCAjであるCA3ないしCA7、上位ビットCA3ないしCA7の反転ビットCA3BないしCA7B、及び電源電圧感知信号PVCCHを入力して、リダンダンシーメモリセルを選択するためのリダンダンシーイネーブル信号RENiを発生する。
【００６４】
電源電圧感知信号PVCCHは、電源電圧VCCが所定の電圧レベル以下である時は論理ローに保持されるが、電源電圧VCCが所定の電圧レベル以上になれば論理ハイになる。ヒューズ611が連結されている状態ではNANDゲート621の出力は常に論理ハイに保持され、それによって伝送ゲート631ないし637はすべてターンオフされてリダンダンシーイネーブル信号RENiは活性化されない。リダンダンシーイネーブル信号発生部147を活性化させるためには、まずヒューズ611を切断する。
【００６５】
ヒューズ611が切断された状態で電源電圧VCCが印加されればNANDゲート621の出力は論理ローになって、それによってPMOSトランジスタ623がターンオンされてNANDゲート621の出力は論理ロー状態を保持する。
【００６６】
NANDゲート621の出力が論理ローであれば伝送ゲート631ないし638はすべてターンオンされる。したがって、ヒューズ651ないし664のプログラミングに従ってリダンダンシーイネーブル信号RENiが発生する。すなわち、ビットECA1、ECA2、該ビットECA1、ECA2の反転ビットECA1B、ECA2B、カラムアドレスの上位ビットCA3ないしCA7、該上位ビットCA3ないしCA7の反転ビットCA3BないしCA7Bに従って、論理回路671ないし674、681、682、691は、これらのビットにより指定されたアドレスとプログラミングされたアドレスとが一致する場合に、リダンダンシーイネーブル信号RENiを発生する。PMOSトランジスタ625とNMOSトランジスタ627は、電源電圧感知信号PVCCHを反転させるインバータ機能を有する。
【００６７】
図6に示された偶数カラム選択線リダンダンシーイネーブル信号発生部147によれば、一つのカラムアドレスCAi,CAjが図1に示されたプリデコーダ131に入力され、該一つのカラムアドレスCAi,CAjの次のアドレスが指定するカラム選択線に連結されたメモリセル中の一つが不良である場合において、該不良のメモリセルを置き換えるためのリダンダンシーメモリセルが、カラムアドレスCAj(CA3ないしCA7及びそれらの反転)とビットECAi(ECA1,ECA2及びそれらの反転)により正確に選択される。
【００６８】
図7は、図1に示された奇数カラム選択線リダンダンシーイネーブル信号発生部149の回路図である。図7を参照すれば、奇数カラム選択線リダンダンシーイネーブル信号発生部149は、外部から入力されるカラムアドレスのビットCA1ないしCA7、該ビットCA1ないしCA7の反転ビットCA1BないしCA7B及び電源電圧感知信号PVCCHを入力して、これらのビットにより指定されたアドレスとプログラミングされたアドレスとが一致する場合に、リダンダンシーメモリセル（図示せず）を活性化させるためのリダンダンシーイネーブル信号RENiを発生する。
【００６９】
図6に示された回路と図7に示された回路との相違点は、図6に示された偶数カラム選択線リダンダンシーイネーブル信号発生部147は、逆デコーダ（図1の151）から発生されるビットECA1、ECA2及び該ビットECA1、ECA2の反転ビットECA1B、ECA2Bを入力するが、図7に示された奇数カラム選択線リダンダンシーイネーブル信号発生部149は、外部から入力されるカラムアドレスの下位ビットCA1、CA2及び該下位ビットCA1、CA2の反転ビットCA1B、CA2Bを入力するという点である。それ以外の部分に対しては、図6に示された回路と図7に示された回路はその構成や動作においてすべて同一なので説明を省略する。
【００７０】
図8は、本発明の好適な実施の形態に係る半導体メモリ装置の読出し時のカラムアドレスデコーディング方法を示した流れ図である。図8を参照すれば、半導体メモリ装置のカラムアドレスデコーディング方法は、第1及び第2段階801及び811を含む。図1を参照して、本発明の好適な実施の形態に係る半導体メモリ装置のカラムアドレスデコーディング方法を説明する。
【００７１】
第1段階801では、外部から半導体メモリ装置に対して、カラムアドレスCAi,CAjをプリデコーダ131及び主デコーダ141に印加する。第2段階811では、カラムアドレスCAi,CAjをデコーディングして、カラムアドレスCAi,CAjが指定するカラム選択線と、該カラムアドレスCAi,CAjの次のアドレスが指定するカラム選択線とを同時に活性化させる。
【００７２】
ここで、カラムアドレスCAiの次のアドレスが指定するカラム選択線に連結されたメモリセルが不良であり、これに代えてリダンダンシーメモリセルを使用する場合には、第2段階811で生じた、カラムアドレスの下位アドレスCAiの次のアドレスが逆デコーディングされる。そして、逆デコーディングされた下位アドレスECAi、及び上位アドレスCajに従ってリダンダンシーイネーブル信号RENiが生成され、該リダンダンシーイネーブル信号RENiによってリダンダンシーメモリセルに連結されたカラム選択線が活性化される。
【００７３】
このように、一つのカラムアドレスCAi,CAjを半導体メモリ装置に入力して、これに従って二本のカラム選択線を同時に活性化させることによって半導体メモリ装置のデータ処理速度を向上させることができる。
上述したように本発明の好適な実施の形態によれば、一つのカラムアドレスCAi、CAjが半導体メモリ装置に入力されると、該一つのカラムアドレスCAi、CAjが指定するカラム選択線と該一つのカラムアドレスCAi、CAjの次のアドレスが指定するカラム選択線とが同時に活性化される。したがって、二つのデータをメモリセルアレー101に同時に貯蔵したり、または、メモリセルアレー101から二つのデータを同時に読み出すことができ、半導体メモリ装置のデータ処理速度が向上する。
【００７４】
以上、本発明を、その好適な実施の形態を挙げて説明した。この中で特定の用語を用いたが、これは本発明の理解を容易にするために用いたに過ぎず、本発明を限定する意図をもって用いたのではない。当業者であれば、この実施の形態に対して多様な変形を加え、均等な他の実施の形態を採用し得るであろう。従って、本発明の技術的範囲は、特許請求の範囲の記載に基づいて定められるべきである。
【００７５】
【発明の効果】
本発明によれば、半導体メモリ装置のデータ処理速度が向上する。
【図面の簡単な説明】
【図１】本発明の第1の実施の形態に係る半導体メモリ装置の構成を概略的に示した図である。
【図２】本発明の第2の実施の形態に係る半導体メモリ装置の構成を概略的に示した図面である。
【図３】図1に示された奇数プリデコーダの詳細回路図である。
【図４】図1に示された偶数プリデコーダの詳細回路図である。
【図５】図1に示された逆デコーダの回路図である。
【図６】図1に示された偶数カラム選択線リダンダンシーイネーブル信号発生部の回路図である。
【図７】図1に示された奇数カラム選択線リダンダンシーイネーブル信号発生部の回路図である。
【図８】本発明の好適な実施の形態に係る半導体メモリ装置のカラムアドレスデコーディング方法を示した流れ図である。
【符号の説明】
101 メモリセルアレー
111〜126 カラム選択線ゲート
111、112、115、116、119、120、123、124 偶数カラム選択線ゲート
113、114、117、118、121、122、125、126 奇数カラム選択線ゲート
131 プリデコーダ
133 偶数プリデコーダ
135 奇数プリデコーダ
137 主プリデコーダ
141 主デコーダ
143 偶数カラム選択線デコーダ
145 奇数カラム選択線デコーダ
149 奇数カラム選択線リダンダンシーイネーブル信号発生部
BL0／BL0B〜BL15／BL15B 多数本のビット線対
CAi、CAj カラムアドレス
CSL0~CSL7 多数本のカラム選択線
DCAi、DCAj、DCAk プリデコーディングされたカラムアドレス
IO0／IO0B〜IO3／IO3B 多数本の入出力線対
WL1〜WLn ワードライン
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、例えば、2ビット先取り（pre fetch）用カラムアドレスデコーダ及びそのデコーディング方法に関する。
【０００２】
【従来の技術】
半導体メモリ装置は、データを貯蔵するためのメモリセルアレーを備える。メモリセルアレーは、多数のメモリセルと該多数のメモリセルに連結されたm本のワードラインとn本のビット線を備える。n本のビット線は、n個のカラム選択線ゲートを通して入出力線に連結される。メモリセルアレーに貯蔵されたデータを読み出すためには、m本のワードライン中の一本のワードラインと、n個のカラム選択線ゲート中の一つのカラム選択線ゲートを選択する。これにより、選択されたワードラインに連結されたメモリセルのデータがビット線に伝達され、ビット線に伝達されたデータは、選択されたカラム選択線ゲートを通して入出力線に伝達される。入出力線に伝達されたデータは、入出力パッドを通して外部に出力される。
【０００３】
従来の技術によれば、一度に1個のカラム選択線ゲートを活性化させて、これにより、メモリセルアレーから1個のデータを読み出したり、または、メモリセルアレーに1個のデータを書き込む。しかし、半導体メモリ装置を利用するシステム、例えば、中央制御装置（CPU）の動作速度の高速化につれて、半導体メモリ装置のデータ処理速度の高速化が要求されている。したがって、半導体メモリ装置の動作速度を向上させるための一つの方策として、メモリセルアレーにデータを書き込んだり、または、メモリセルアレーからデータを読み出す時に同時に伝送されるデータの量を増やす方法がある。同時に伝送されるデータの量を増やすと、それに伴って半導体メモリ装置の全体的なデータ処理速度も向上する。
【０００４】
【発明が解決しようとする課題】
本発明は前記のような問題点に鑑みてなされたものであり、本発明の目的は、一つのアドレスの入力に従って2個のデータを同時に読出し、または、書き込むための半導体メモリ装置を提供することである。
【０００５】
本発明の他の目的は、メモリセルアレーに入出力されるデータの量を増やすためのカラムアドレスデコーディング方法を提供することにある。
【０００６】
【課題を解決するための手段】
前記の目的を達成するための本発明は、データを貯蔵する多数個のメモリセルを備えるメモリセルアレー、前記メモリセルに連結された多数本のビット線、多数本の入出力線、前記ビット線と前記入出力線との間に連結された多数個のスイッチング手段と、外部から入力されるアドレスをデコーディングして前記スイッチング手段中の少なくとも二つのスイッチング手段を同時に活性化させて該当するビット線と該当する入出力線とを電気的に連結させるアドレスデコーダを備えることを特徴とする。
【０００７】
また、前記の目的を達成するための本発明は、データを貯蔵する多数本のメモリセル、前記メモリセル中の不良メモリセルを置き換えるためのリダンダンシーメモリセルを備えるメモリセルアレー、前記メモリセルに連結された多数本のビット線、多数本の入出力線、前記ビット線と前記入出力線との間に連結された多数本のスイッチング手段、外部から入力されるアドレスの下位ビットを入力してこれをプリデコーディング(pre decording)して、前記下位ビット中の最下位ビットが“0”であるアドレスに等しい偶数アドレスを特定する偶数プリデコーダ、前記偶数プリデコーダによりプリデコーディングされたアドレスを逆デコーディングして、前記外部アドレスの下位ビットを修正した下位ビットを発生する逆デコーダ、及び、前記逆デコーダの出力を受けて前記リダンダンシーメモリセル中の一つを活性化させるリダンダンシーイネーブル（redundancy enable）信号を発生するリダンダンシーイネーブル信号発生部を備えることを特徴とする
前記他の目的を達成するための本発明は、多数本のビット線、多数本の入出力線、前記多数本のビット線と前記多数本の入出力線を連結するカラム選択線ゲート及び外部から入力されるカラムアドレスをプリデコーディングするカラムアドレスデコーダ（address decoder）を備える半導体メモリ装置におけるカラムアドレスデコーディング方法において、外部からカラムアドレスを前記カラムアドレスデコーダに印加する段階と、前記カラムアドレスをデコーディングして前記カラムアドレスが指定するカラム選択線ゲートと前記カラムアドレスの次のアドレスが指定するカラム選択線ゲートを同時に活性化させる段階とを含むことを特徴とする。
【０００８】
本発明によれば、例えば、半導体メモリ装置のデータ処理速度が向上する。
【０００９】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適な実施の形態を詳しく説明する。
【００１０】
図1は、本発明の第1の実施の形態に係る半導体メモリ装置を概略的に示した図面である。図1を参照すれば、第1の実施の形態に係る半導体メモリ装置は、メモリセルアレー101、多数本のビット線対BL0／BL0BないしBL15／BL15B、多数個のカラム選択線ゲート111ないし126、多数本の入出力線対IO0／IO0BないしIO3／IO3B、多数本のカラム選択線CSL0ないしCSL7、プリデコーダ（Pre decoder）131及び主デコーダ（Main Decoder）141を備える。
【００１１】
メモリセルアレー101に貯蔵されたデータは、入出力線対IO0／IO0BないしIO3／IO3Bを通して半導体メモリ装置の外部に伝送され、外部データは、入出力線対IO0／IO0BないしIO3／IO3Bを通してメモリセルアレー101に貯蔵される。
【００１２】
プリデコーダ131は、外部から半導体メモリ装置に入力されるカラムアドレスの下位ビットCAi及び上位ビットCAjをプリデコーディングする。プリデコーダ131は、偶数プリデコーダ133、奇数プリデコーダ135及び主プリデコーダ137を備える。
【００１３】
偶数プリデコーダ133と奇数プリデコーダ135は、カラムアドレスの下位ビットCAiをプリデコーディングする。偶数プリデコーダ133は、下位ビットCAiをプリデコーディングして、メモリセルアレー１０１内の偶数アドレスのメモリセルの１つのを特定するためのプリデコーディングされたアドレスを生成し、奇数プリデコーダ135は、下位ビットCAiをデコーディングして、メモリセルアレー１０１内の奇数アドレスのメモリセルの１つを特定するためのプリデコーディングされたアドレスを発生する。ここで、偶数アドレスは、下位ビットCAi中の最下位ビット（LSB）が‘0’であるアドレスと等しく、奇数アドレスは、下位ビットCAi中の最下位ビット（LSB）が‘1’であるアドレスと等しい。この実施の形態では、カラムアドレスの下位ビットCAiが偶数アドレスであるか奇数アドレスであるかに拘らず、該カラムアドレスが入力された際に、偶数アドレスと奇数アドレスの双方を同時に指定するためのプリデコーディングがなされる。
【００１４】
主プリデコーダ137は、カラムアドレス上位ビットCAjをプリデコーディングする。
【００１５】
主デコーダ141は、プリデコーダ131からプリデコーディングされたカラムアドレスDCAi、DCAj、DCAkを受けて、これをデコーディングしてカラム選択線CSL0ないしCSL7中の二本のカラム選択線、すなわち、偶数カラム選択線CSL0、CSL2、CSL4、CSL6中の一本と奇数カラム選択線CSL1、CSL3、CSL5、CSL7中の一本とを活性化させる。
【００１６】
主デコーダ141は、偶数カラム選択線デコーダ143、奇数カラム選択線デコーダ145、偶数カラム選択線リダンダンシーイネーブル信号発生部147、奇数カラム選択線リダンダンシーイネーブル信号発生部149及び逆デコーダ151を備える。
【００１７】
偶数カラム選択線デコーダ143は、偶数プリデコーダ133と主プリデコーダ137によりプリデコーディングされたカラムアドレスDCAi、DCAjを受けて、これをデコーディングして偶数カラム選択線CSL0、CSL2、CSL4、CSL6中の一本を活性化させる。
【００１８】
奇数カラム選択線デコーダ145は、奇数プリデコーダ135と主プリデコーダ137によりプリデコーディングされたカラムアドレスDCAj、DCAkを受けて、これをデコーディングして奇数カラム選択線CSL1、CSL3、CSL5、CSL7中の一本を活性化させる。
【００１９】
逆デコーダ151は、偶数プリデコーダ133によりプリデコーディングされたアドレスDCAiを受けて、これを逆デコーディングして、外部から入力されるカラムアドレスの下位ビットCAiを修正した下位ビットECAiを発生させる。
【００２０】
偶数カラム選択線リダンダンシーイネーブル信号発生部147と奇数カラム選択線リダンダンシーイネーブル信号発生部149は、メモリセルアレー101内に不良メモリセルがある場合にのみ動作する。すなわち、メモリセルアレー101に不良メモリセルがある場合、偶数カラム選択線リダンダンシーイネーブル信号発生部147と奇数カラム選択線リダンダンシーイネーブル信号発生部149は、該不良メモリセルを置き換えるためのリダンダンシーメモリセル（図示せず）を活性化させるためのリダンダンシーイネーブル信号RENiをそれぞれ発生する。
【００２１】
偶数カラム選択線リダンダンシーイネーブル信号発生部147は、逆デコーダ151から出力されるビットECAiと外部から入力されるカラムアドレスの上位ビットCAjをデコーディングしてリダンダンシーイネーブル信号RENiを発生し、奇数カラム選択線リダンダンシーイネーブル信号発生部149は、外部から入力されるカラムアドレスの下位ビットCAiと上位ビットCAjを受けてこれをデコーディングしてリダンダンシーイネーブル信号RENiを発生する。
【００２２】
多数個のカラム選択線ゲート111ないし126は、それぞれNMOSトランジスタを備える。多数個のカラム選択線ゲート111ないし126は、偶数カラム選択線CSL0、CSL2、CSL4、CSL6と奇数カラム選択線CSL1、CSL3、CSL5、CSL7の電圧により制御されて、多数本のビット線対BL0／BL0BないしBL15／BL15Bと、多数本の入出力線対IO0／IO0BないしIO3／IO3Bのうち該当する入出力線対とをそれぞれ電気的に結合させるスイッチング機能を有する。例えば、偶数カラム選択線デコーダ143によりカラム選択線CSL0に所定の電圧が出力された場合には、カラム選択線ゲート111、112が活性化されて、ビット線対BL0／BL0Bと入出力線対IO0／IO0Bとが電気的に連結されると共に、ビット線対BL2／BL2Bと入出力線対IO2／IO2Bとが電気的に連結される。
【００２３】
メモリセルアレー101は、多数個のメモリセル（図示せず）を備え、多数個のメモリセルには、ワードラインWL0ないしWLnとビット線対BL0／BL0BないしBL15／BL15Bが連結されている。メモリセルアレー101の一方の側には、偶数カラム選択線ゲート111、112、115、116、119、120、123、124と偶数入出力線対IO0／IO0B、IO2、IO2Bが配置され、メモリセルアレー101の他方の側には、奇数カラム選択線ゲート113、114、117、118、121、122、125、126と奇数入出力線対IO1／IO1B、IO3／IO3Bが配置される。
【００２４】
すなわち、図1に示す例では、メモリセルアレー101の左側には、奇数カラム選択線ゲート113、114、117、118、121、122、125、126と奇数入出力線対IO1／IO1B、IO3／IO3Bが配置され、メモリセルアレー101の右側には、偶数カラム選択線ゲート111、112、115、116、119、120、123、124と偶数入出力線対IO0／IO0B、IO2、IO2Bが配置されている。
【００２５】
このように、偶数カラム選択線ゲート111、112、115、116、119、120、123、124と奇数カラム選択線ゲート113、114、117、118、121、122、125、126とを別々に分離させて配置することによって、奇数、または、偶数アドレスのデータマスキング（data masking）時に、メモリセルアレー101の左側と右側で別々にデータをマスキングできるという制御上の利点がある。
【００２６】
図1に示された回路は、例えば、クロック信号に同期して動作する同期式DRAM半導体装置に好適である。
【００２７】
図1に示された半導体メモリ装置の動作を説明する。半導体メモリ装置の読出し動作時は、外部から入力されるローアドレス（row address）によってワードラインWL1ないしWLn中の一本が選択される。例えば、ワードラインWL1が選択されたと仮定すると、、該ワードラインWL1に連結されたメモリセルに貯蔵されたデータがビット線対BL0／BL0BないしBL15／15Bに伝達される。
【００２８】
次に、外部からカラムアドレス（column address）CAi、CAjが半導体メモリ装置に入力されると、カラムアドレスCAi、CAjは、プリデコーダ131と主デコーダ141によってデコーディングされて偶数カラム選択線CSL0、CSL2、CSL4、CSL6中の一本と奇数カラム選択線CSL1、CSL3、CSL5、CSL7中の一本を活性化させる。
【００２９】
例えば、外部から入力されるカラムアドレスCAi、CAjがカラム選択線CSL0を指定している場合には、カラム選択線ゲート111及び112が活性化され、これと同時にカラム選択線ゲート113及び114も活性化される。また、カラムアドレスCAi、CAjがカラム選択線CSL1を指定している場合には、カラム選択線ゲート113及び114が活性化され、これと同時にカラム選択線ゲート115及び116も活性化される。これは、バースト長さ（Burst Length）が4以上である場合である。
【００３０】
活性化されたカラム選択線ゲートを通して対応するビット線対に伝達されたデータは、対応する入出力線対を通して外部に伝達される。
【００３１】
半導体メモリ装置の書込動作は、上記の半導体メモリ装置の読出し動作と反対順序で行われる。
【００３２】
このように、この半導体メモリ装置では、一つのカラムアドレスCAi、CAjが入力されても、主デコーダ141は、該カラムアドレスCAi、CAjが指定するカラム選択線と該カラムアドレスCAi、CAjの次のアドレスが指定するカラム選択線とを同時に活性化させることによって、メモリセルアレー101に入出力されるデータの量が2倍に増える。したがって、半導体メモリ装置のデータ処理速度が向上する。
【００３３】
図2は、本発明の第2の実施の形態に係る半導体メモリ装置を概略的に示した図面である。図2を参照すれば、本発明の第2の実施の形態に係る半導体メモリ装置は、メモリセルアレー201、多数本のビット線対BL0／BL0BないしBL15／BL15B、多数本の入出力線対IO0／IO0BないしIO3／IO3B、多数本のカラム選択線CSL0ないしCSL7、多数個のカラム選択線ゲート211ないし226、プリデコーダ231及び主デコーダ241を備える。
【００３４】
図2に示されたメモリセルアレー201、多数本のビット線対BL0／BL0BないしBL15／15B、多数本の入出力線対IO0／IO0BないしIO3／IO3B、多数本のカラム選択線CSL0ないしCSL7、プリデコーダ231及び主デコーダ241は、図1に示されたメモリセルアレー101、多数本のビット線対BL0／BL0BないしBL15／BL15B、多数本の入出力線対IO0／IO0BないしIO3／IO3B、多数本のカラム選択線CSL0ないしCSL7、プリデコーダ131及び主デコーダ141とそれぞれその構成及び動作が同様である。
【００３５】
ただし、図2に示す半導体メモリ装置は、偶数カラム選択線CSL0、CSL2、CSL4、CSL6に連結された偶数カラム選択線ゲート211、212、215、216、219、220、223、224と奇数カラム選択線CSL1、CSL3、CSL5、CSL7に連結された奇数カラム選択線ゲート213、214、217、218、221、222、225、226が、共にメモリセルアレー201の両側に配置される点が図1に示す半導体メモリ装置と異なる。図1及び図2に示されたカラム選択線ゲートの配置構造は、半導体メモリ装置の特性に合わせて選択的に使用することができる。
【００３６】
図3は、図1に示された奇数プリデコーダ135の詳細回路図である。図3を参照すれば、奇数プリデコーダ135は、カラムアドレスCAiの下位ビット中の第2下位ビット（最下位ビットから数えて２番目のビット）CA1と第3下位ビットCA2及びその反転ビットCA1B、CA2Bを入力して、これらに基づいて、デコーディングされたカラムアドレスDCA1B2B_O、DCA12B_O、DCA1B2_O、DCA12_Oを発生する。奇数プリデコーダ135は、第1ないし第4デコーディングユニット（decoding unit）311ないし314を備える。
【００３７】
第1デコーディングユニット311は、カラムアドレスCAiの第2下位ビットCA1の反転ビットCA1Bと第3下位ビットCA2の反転ビットCA2Bを入力し、これらの論理積を演算して、デコーディングされたカラムアドレスDCA1B2B_Oを発生する。
【００３８】
第2デコーディングユニット312は、カラムアドレスCAiの第2下位ビットCA1と第3下位ビットCA2の反転ビットCA2Bを入力し、これらの論理積を演算して、デコーディングされたカラムアドレスDCA12B_Oを発生する。
【００３９】
第3デコーディングユニット313は、カラムアドレスCAiの第2下位ビットCA1の反転ビットCA1Bと第3下位ビットCA2を入力し、これらの論理積を演算して、デコーディングされたカラムアドレスDCA1B2_Oを発生する。
【００４０】
第4デコーディングユニット314は、カラムアドレスCAiの第2下位ビットCA1と第3下位ビットCA2を入力して、これらの論理積を演算して、デコーディングされたカラムアドレスDCA12_Oを発生する。
【００４１】
図4は、図1に示された偶数プリデコーダ133の詳細回路図である。図4を参照すれば、偶数プリデコーダ133は、バースト（burst）長さ信号BL2、BL4、BL8とカラムアドレスCAiの第1ないし第3下位ビットCA0、CA1、CA2及びその反転ビットCA0B、CA1B、CA2Bを入力し、これらを組合わせてデコーディングされたカラムアドレスDCA1B2B_E、DCA12B_E、DCA1B2_E、DCA12_Eを発生する。
【００４２】
偶数プリデコーダ133は、第5ないし第8デコーディングユニット415ないし418を備える。第5デコーディングユニット415は、ORゲート（OR Gate）431とNANDゲート（NAND Gate） 441ないし444を備える。
【００４３】
第5デコーディングユニット415は、バースト長さ信号BL2、BL4、BL8とカラムアドレスCAiの下位ビットCA0、CA1、CA2、CA0B、CA1B、CA2Bを入力し、これらに基づいて、デコーディングされたカラムアドレスDCA1B2B_Eを出力する。例えば、バースト長さが4であり、カラムアドレスCAiの第1及び第2下位ビットCA0、CA1が共に‘1’であり、第3下位ビットCA2が‘0’であればNANDゲート442の出力が‘0’になって、デコーディングされたカラムアドレスDCA1B2B_Eは‘1’に活性化される。
【００４４】
第6デコーディングユニット416は、ORゲート432とNANDゲート445ないし448を備える。第6デコーディングユニット416は、バースト長さ信号BL2、BL4、BL8とカラムアドレスCAiの下位ビットCA0、CA1、CA0B、CA1B、CA2Bを入力し、これらに基づいて、デコーディングされたカラムアドレスDCA12B_Eを発生する。
【００４５】
第7デコーディングユニット417は、ORゲート433とNANDゲート449ないし452を備える。第7デコーディングユニット417は、バースト長さ信号BL2、BL4、BL8とカラムアドレスCAiの下位ビットCA0、CA1、CA2、CA0B、CA1B、CA2Bを入力して、これらに基づいて、デコーディングされたカラムアドレスDCA1B2_Eを発生する。
【００４６】
第8デコーディングユニット418は、ORゲート434とNANDゲート453ないし456を備える。第8デコーディングユニット418は、バースト長さ信号BL2、BL4、BL8とカラムアドレスCAiの下位ビットCA0、CA1、CA2、CA0B、CA1Bを入力し、これらに基づいて、デコーディングされたカラムアドレスDCA12_Eを発生する。
【００４７】
プリデコーダ131の機能は、次の表1ないし表3に示す通りである。
【００４８】
【表１】
【００４９】
【表２】
【００５０】
例えば、カラムアドレスCAiとして"000"が入力される場合には、アドレス"000"に対応するカラム選択線CSL0及び次のアドレス"001"に対応するカラム選択線CSL1が同時に活性化され、これによりカラム選択線ゲート（図1の111、112、113、114）が同時に活性化される。また、カラムアドレスCAiとして"011"が入力される場合には、カラム選択線CSL3が活性化されてカラム選択線ゲート（図1の117、118）が活性化され、これと同時にアドレス"011"の次のアドレス"000"（バースト長さが4の時は011が最終アドレスである）が指定するカラム選択線ゲート（図1の111、112）が活性化される。
【００５１】
【表３】
【００５２】
上述したように本発明の好適な実施の形態によれば、一つのカラムアドレスCAi、CAjが入力された場合に、該カラムアドレスCAi、CAjが指定するカラム選択線が活性化されると同時に該カラムアドレスの次のアドレスが指定するカラム選択線も活性化される。したがって、メモリセルアレーに入出力されるデータの量が2倍に増えるようになる。
【００５３】
図5は、図1に示された逆デコーダの回路図である。図5を参照すれば、逆デコーダ151は、図4に示されたプリデコーディングされたカラムアドレスDCA1B2B_E、DCA12B_E、DCA1B2_E、DCA12_Eに応答して、外部から入力されるカラムアドレスの下位ビットCA1、CA2を修正したビットECA1、ECA2を出力する。逆デコーダ151は、伝送ゲート511ないし518、ラッチ521、522、インバータ531、532及びNMOSトランジスタ541、542を備える。
【００５４】
伝送ゲート511、512、515、516の入力端には接地電圧VSSが印加され、伝送ゲート513、514、517、518の入力端には電源電圧VCCが印加される。
【００５５】
伝送ゲート511、512は、デコーディングされたカラムアドレスDCA1B2B_E、DCA1B2_Eが論理ハイ（high）である時に活性化されてそれぞれ接地電圧VSSを出力し、デコーディングされたカラムアドレスDCA1B2B_E、DCA1B2_Eが論理ロー（low）である時に非活性化される。
【００５６】
伝送ゲート513、514は、デコーディングされたカラムアドレスDCA12B_E、DCA12_Eが論理ハイである時に活性化されてそれぞれ電源電圧VCCを出力し、デコーディングされたカラムアドレスDCA12B_E、DCA12_Eが論理ローである時に非活性化される。
【００５７】
したがって、ビットECA1は、デコーディングされたカラムアドレスDCA1B2B_E、DCA1B2_E中のいずれか一つでも論理ハイである時に論理ローになって、デコーディングされたカラムアドレスDCA12B_E、DCA12_E中いずれか一つでも論理ハイである時に論理ハイになる。
【００５８】
伝送ゲート515、516は、デコーディングされたカラムアドレスDCA1B2B_E、DCA12B_Eが論理ハイである時に活性化されてそれぞれ接地電圧VSSを出力し、デコーディングされたカラムアドレスDCA1B2B_E、DCA12B_Eが論理ローである時に非活性化される。
【００５９】
伝送ゲート517、518は、デコーディングされたカラムアドレスDCA1B2_E、DCA12_Eが論理ハイである時に活性化されてそれぞれ電源電圧VCCを出力し、デコーディングされたカラムアドレスDCA1B2_E、DCA12_E、が論理ハイである時にそれぞれ非活性化される。
【００６０】
したがって、ビットECA2は、デコーディングされたカラムアドレスDCA1B2B_E、DCA12B_E中のいずれか一つでも論理ハイである時に論理ローになって、デコーディングされたカラムアドレスDCA1B2_E、DCA12_E中のいずれか一つでも論理ハイである時に論理ハイになる。
【００６１】
ラッチ521、522は、それぞれビットECA1、ECA2をラッチする。インバータ531、532は、電源電圧感知信号PVCCHを反転させてそれぞれNMOSトランジスタ541、542のゲートに印加する。
【００６２】
電源電圧感知信号PVCCHは、電源電圧VCCが所定の電圧レベル以下である時は論理ローに保持されるが、電源電圧VCCが所定の電圧レベル以上になれば論理ハイになる。したがって、電源電圧VCCが所定の電圧レベル以下であればNMOSトランジスタ541、542がターンオン（turn-on）されてビットECA1、ECA2は論理ローに維持される。そして、電源電圧VCCが所定の電圧レベル以上になればNMOSトランジスタ541、542はターンオフ（turn-off）されるのでビットECA1、ECA2は伝送ゲート511ないし518の出力に従う。
【００６３】
図6は、図1に示された偶数カラム選択線リダンダンシーイネーブル（redundancy enable）信号発生部147の回路図である。図6を参照すれば、リダンダンシーイネーブル信号発生部147は、逆デコーダから発生されるビットECA1、ECA2、ビットECA1、ECA2の反転ビットECA1B、ECA2B、外部から入力されるカラムアドレス上位ビットCAjであるCA3ないしCA7、上位ビットCA3ないしCA7の反転ビットCA3BないしCA7B、及び電源電圧感知信号PVCCHを入力して、リダンダンシーメモリセルを選択するためのリダンダンシーイネーブル信号RENiを発生する。
【００６４】
電源電圧感知信号PVCCHは、電源電圧VCCが所定の電圧レベル以下である時は論理ローに保持されるが、電源電圧VCCが所定の電圧レベル以上になれば論理ハイになる。ヒューズ611が連結されている状態ではNANDゲート621の出力は常に論理ハイに保持され、それによって伝送ゲート631ないし637はすべてターンオフされてリダンダンシーイネーブル信号RENiは活性化されない。リダンダンシーイネーブル信号発生部147を活性化させるためには、まずヒューズ611を切断する。
【００６５】
ヒューズ611が切断された状態で電源電圧VCCが印加されればNANDゲート621の出力は論理ローになって、それによってPMOSトランジスタ623がターンオンされてNANDゲート621の出力は論理ロー状態を保持する。
【００６６】
NANDゲート621の出力が論理ローであれば伝送ゲート631ないし638はすべてターンオンされる。したがって、ヒューズ651ないし664のプログラミングに従ってリダンダンシーイネーブル信号RENiが発生する。すなわち、ビットECA1、ECA2、該ビットECA1、ECA2の反転ビットECA1B、ECA2B、カラムアドレスの上位ビットCA3ないしCA7、該上位ビットCA3ないしCA7の反転ビットCA3BないしCA7Bに従って、論理回路671ないし674、681、682、691は、これらのビットにより指定されたアドレスとプログラミングされたアドレスとが一致する場合に、リダンダンシーイネーブル信号RENiを発生する。PMOSトランジスタ625とNMOSトランジスタ627は、電源電圧感知信号PVCCHを反転させるインバータ機能を有する。
【００６７】
図6に示された偶数カラム選択線リダンダンシーイネーブル信号発生部147によれば、一つのカラムアドレスCAi,CAjが図1に示されたプリデコーダ131に入力され、該一つのカラムアドレスCAi,CAjの次のアドレスが指定するカラム選択線に連結されたメモリセル中の一つが不良である場合において、該不良のメモリセルを置き換えるためのリダンダンシーメモリセルが、カラムアドレスCAj(CA3ないしCA7及びそれらの反転)とビットECAi(ECA1,ECA2及びそれらの反転)により正確に選択される。
【００６８】
図7は、図1に示された奇数カラム選択線リダンダンシーイネーブル信号発生部149の回路図である。図7を参照すれば、奇数カラム選択線リダンダンシーイネーブル信号発生部149は、外部から入力されるカラムアドレスのビットCA1ないしCA7、該ビットCA1ないしCA7の反転ビットCA1BないしCA7B及び電源電圧感知信号PVCCHを入力して、これらのビットにより指定されたアドレスとプログラミングされたアドレスとが一致する場合に、リダンダンシーメモリセル（図示せず）を活性化させるためのリダンダンシーイネーブル信号RENiを発生する。
【００６９】
図6に示された回路と図7に示された回路との相違点は、図6に示された偶数カラム選択線リダンダンシーイネーブル信号発生部147は、逆デコーダ（図1の151）から発生されるビットECA1、ECA2及び該ビットECA1、ECA2の反転ビットECA1B、ECA2Bを入力するが、図7に示された奇数カラム選択線リダンダンシーイネーブル信号発生部149は、外部から入力されるカラムアドレスの下位ビットCA1、CA2及び該下位ビットCA1、CA2の反転ビットCA1B、CA2Bを入力するという点である。それ以外の部分に対しては、図6に示された回路と図7に示された回路はその構成や動作においてすべて同一なので説明を省略する。
【００７０】
図8は、本発明の好適な実施の形態に係る半導体メモリ装置の読出し時のカラムアドレスデコーディング方法を示した流れ図である。図8を参照すれば、半導体メモリ装置のカラムアドレスデコーディング方法は、第1及び第2段階801及び811を含む。図1を参照して、本発明の好適な実施の形態に係る半導体メモリ装置のカラムアドレスデコーディング方法を説明する。
【００７１】
第1段階801では、外部から半導体メモリ装置に対して、カラムアドレスCAi,CAjをプリデコーダ131及び主デコーダ141に印加する。第2段階811では、カラムアドレスCAi,CAjをデコーディングして、カラムアドレスCAi,CAjが指定するカラム選択線と、該カラムアドレスCAi,CAjの次のアドレスが指定するカラム選択線とを同時に活性化させる。
【００７２】
ここで、カラムアドレスCAiの次のアドレスが指定するカラム選択線に連結されたメモリセルが不良であり、これに代えてリダンダンシーメモリセルを使用する場合には、第2段階811で生じた、カラムアドレスの下位アドレスCAiの次のアドレスが逆デコーディングされる。そして、逆デコーディングされた下位アドレスECAi、及び上位アドレスCajに従ってリダンダンシーイネーブル信号RENiが生成され、該リダンダンシーイネーブル信号RENiによってリダンダンシーメモリセルに連結されたカラム選択線が活性化される。
【００７３】
このように、一つのカラムアドレスCAi,CAjを半導体メモリ装置に入力して、これに従って二本のカラム選択線を同時に活性化させることによって半導体メモリ装置のデータ処理速度を向上させることができる。
上述したように本発明の好適な実施の形態によれば、一つのカラムアドレスCAi、CAjが半導体メモリ装置に入力されると、該一つのカラムアドレスCAi、CAjが指定するカラム選択線と該一つのカラムアドレスCAi、CAjの次のアドレスが指定するカラム選択線とが同時に活性化される。したがって、二つのデータをメモリセルアレー101に同時に貯蔵したり、または、メモリセルアレー101から二つのデータを同時に読み出すことができ、半導体メモリ装置のデータ処理速度が向上する。
【００７４】
以上、本発明を、その好適な実施の形態を挙げて説明した。この中で特定の用語を用いたが、これは本発明の理解を容易にするために用いたに過ぎず、本発明を限定する意図をもって用いたのではない。当業者であれば、この実施の形態に対して多様な変形を加え、均等な他の実施の形態を採用し得るであろう。従って、本発明の技術的範囲は、特許請求の範囲の記載に基づいて定められるべきである。
【００７５】
【発明の効果】
本発明によれば、半導体メモリ装置のデータ処理速度が向上する。
【図面の簡単な説明】
【図１】本発明の第1の実施の形態に係る半導体メモリ装置の構成を概略的に示した図である。
【図２】本発明の第2の実施の形態に係る半導体メモリ装置の構成を概略的に示した図面である。
【図３】図1に示された奇数プリデコーダの詳細回路図である。
【図４】図1に示された偶数プリデコーダの詳細回路図である。
【図５】図1に示された逆デコーダの回路図である。
【図６】図1に示された偶数カラム選択線リダンダンシーイネーブル信号発生部の回路図である。
【図７】図1に示された奇数カラム選択線リダンダンシーイネーブル信号発生部の回路図である。
【図８】本発明の好適な実施の形態に係る半導体メモリ装置のカラムアドレスデコーディング方法を示した流れ図である。
【符号の説明】
101 メモリセルアレー
111〜126 カラム選択線ゲート
111、112、115、116、119、120、123、124 偶数カラム選択線ゲート
113、114、117、118、121、122、125、126 奇数カラム選択線ゲート
131 プリデコーダ
133 偶数プリデコーダ
135 奇数プリデコーダ
137 主プリデコーダ
141 主デコーダ
143 偶数カラム選択線デコーダ
145 奇数カラム選択線デコーダ
149 奇数カラム選択線リダンダンシーイネーブル信号発生部
BL0／BL0B〜BL15／BL15B 多数本のビット線対
CAi、CAj カラムアドレス
CSL0~CSL7 多数本のカラム選択線
DCAi、DCAj、DCAk プリデコーディングされたカラムアドレス
IO0／IO0B〜IO3／IO3B 多数本の入出力線対
WL1〜WLn ワードライン
Claims (2)
- ２ビット先取り方式の半導体メモリ装置であって、
データを貯蔵する複数のメモリセルと前記メモリセル中の不良メモリセルを置き換えるためのリダンダンシーメモリセルを備えるメモリセルアレーと、
前記メモリセルに連結された複数のビット線と、
複数の入出力線と、
前記ビット線と前記入出力線との間に連結された複数のスイッチング手段と、
バースト長さ信号とバーストアドレスの最下位ビットを含む全てのビットをプリデコーディングして、該バーストアドレス中の最下位ビットが“０”であるアドレスに等しい偶数アドレスを特定するためのプリデコーディングされたアドレスを発生する偶数プリデコーダと、
バーストアドレスのうち最下位ビットを除いたビットをプリデコーディングして、該バーストアドレス中の最下位ビットが“１”であるアドレスに等しい奇数アドレスを特定するためのプリデコーディングされたアドレスを発生する奇数プリデコーダと、
前記プリデコーダから出力されるプリデコーディングされたアドレスをデコーディングして前記複数のスイッチング手段を選択する主デコーダと、
前記偶数プリデコーダによりプリデコーディングされたアドレスを逆デコーディングする逆デコーダと、
カラムアドレスのうちバーストアドレスを除いたアドレスと前記逆デコーダの出力を受けて、前記リダンダンシーメモリセルを活性化させるリダンダンシーイネーブル信号を発生する偶数リダンダンシーイネーブル信号発生部と、
カラムアドレスのうち最下位ビットを除いたアドレスを受けて、前記リダンダンシーメモリセルを活性化させるリダンダンシーイネーブル信号を発生する奇数リダンダンシーイネーブル信号発生部と、
を備え、
前記逆デコーダは、
前記偶数プリデコーダによりプリデコーディングされたアドレスにそれぞれ応答してカラムアドレスの下位ビットを発生する複数のスイッチング手段と、
前記複数のスイッチング手段が発生したカラムアドレスの下位ビットをそれぞれラッチする複数のラッチと、
を備えることを特徴とする半導体メモリ装置。 - 前記複数のスイッチング手段は、それぞれ伝送ゲートであることを特徴とする請求項１に記載の半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR98-41765 | 1998-10-02 | ||
| KR1019980041765A KR100301047B1 (ko) | 1998-10-02 | 1998-10-02 | 2비트프리페치용칼럼어드레스디코더를갖는반도체메모리장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000113672A JP2000113672A (ja) | 2000-04-21 |
| JP4125448B2 true JP4125448B2 (ja) | 2008-07-30 |
Family
ID=19553188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24917899A Expired - Fee Related JP4125448B2 (ja) | 1998-10-02 | 1999-09-02 | 半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6154416A (ja) |
| JP (1) | JP4125448B2 (ja) |
| KR (1) | KR100301047B1 (ja) |
| TW (1) | TW422982B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004044918A1 (ja) * | 2002-11-12 | 2004-05-27 | Renesas Technology Corp. | 半導体記憶装置 |
| US6785168B2 (en) * | 2002-12-27 | 2004-08-31 | Hynix Semiconductor Inc. | Semiconductor memory device having advanced prefetch block |
| KR100634165B1 (ko) * | 2003-06-17 | 2006-10-16 | 삼성전자주식회사 | 칩 면적의 증가없이 입출력 라인들의 수를 증가시킬 수있는 반도체 메모리 장치 |
| JP2006079668A (ja) * | 2004-09-07 | 2006-03-23 | Oki Electric Ind Co Ltd | 半導体記憶装置のデコーダ |
| KR20100040580A (ko) | 2008-10-10 | 2010-04-20 | 성균관대학교산학협력단 | 적층 메모리 소자 |
| JP6239078B1 (ja) | 2016-11-04 | 2017-11-29 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置および読出し方法 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US36089A (en) * | 1862-08-05 | Improvement in pumping-engines | ||
| US5255228A (en) * | 1989-01-10 | 1993-10-19 | Matsushita Electronics Corporation | Semiconductor memory device with redundancy circuits |
| US5282173A (en) * | 1991-05-07 | 1994-01-25 | Sony Corporation | Semiconductor memory device with high speed transmission of address signals between a predecoder and a main decoder |
| JP2717738B2 (ja) | 1991-06-20 | 1998-02-25 | 三菱電機株式会社 | 半導体記憶装置 |
| US5594704A (en) * | 1992-04-27 | 1997-01-14 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device |
| JP2982618B2 (ja) * | 1994-06-28 | 1999-11-29 | 日本電気株式会社 | メモリ選択回路 |
| US5901105A (en) * | 1995-04-05 | 1999-05-04 | Ong; Adrian E | Dynamic random access memory having decoding circuitry for partial memory blocks |
| KR100192573B1 (ko) * | 1995-09-18 | 1999-06-15 | 윤종용 | 멀티 뱅크 구조의 반도체 메모리 장치 |
| JP3102330B2 (ja) * | 1995-11-24 | 2000-10-23 | 日本電気株式会社 | 半導体メモリ装置 |
| JPH1011966A (ja) * | 1996-06-27 | 1998-01-16 | Mitsubishi Electric Corp | 同期型半導体記憶装置および同期型メモリモジュール |
| KR100224779B1 (ko) * | 1996-12-31 | 1999-10-15 | 김영환 | 로오 디코더 회로 |
| JPH10228767A (ja) * | 1997-02-18 | 1998-08-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5870347A (en) * | 1997-03-11 | 1999-02-09 | Micron Technology, Inc. | Multi-bank memory input/output line selection |
| JP2964982B2 (ja) * | 1997-04-01 | 1999-10-18 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| JP3695902B2 (ja) * | 1997-06-24 | 2005-09-14 | 富士通株式会社 | 半導体記憶装置 |
| US5822268A (en) * | 1997-09-11 | 1998-10-13 | International Business Machines Corporation | Hierarchical column select line architecture for multi-bank DRAMs |
| JP4159657B2 (ja) * | 1998-07-13 | 2008-10-01 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
-
1998
- 1998-10-02 KR KR1019980041765A patent/KR100301047B1/ko not_active IP Right Cessation
-
1999
- 1999-04-07 TW TW088105530A patent/TW422982B/zh not_active IP Right Cessation
- 1999-09-02 JP JP24917899A patent/JP4125448B2/ja not_active Expired - Fee Related
- 1999-09-30 US US09/409,178 patent/US6154416A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000024950A (ko) | 2000-05-06 |
| JP2000113672A (ja) | 2000-04-21 |
| US6154416A (en) | 2000-11-28 |
| KR100301047B1 (ko) | 2001-09-06 |
| TW422982B (en) | 2001-02-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051117 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051121 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060221 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060302 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060426 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070105 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070328 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070405 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070607 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071102 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080124 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080201 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080317 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080408 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080508 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110516 Year of fee payment: 3 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080612 |
|
| A072 | Dismissal of procedure [no reply to invitation to correct request for examination] |
Free format text: JAPANESE INTERMEDIATE CODE: A072 Effective date: 20080926 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120516 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130516 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |