KR20100024588A - 돈 캐어 기능을 갖는 테스트 수행회로를 가지는 반도체 메모리 장치 - Google Patents

Abstract

돈 캐어 기능을 갖는 테스트 수행회로를 가지는 반도체 메모리 장치가 개시된다. 그러한 반도체 메모리 장치는, 컬럼선택 라인 단위의 리페어 스킴을 갖는 메모리 셀 어레이와; 상기 메모리 셀 어레이 내에서의 결함 셀을 스크리닝하기 위한 테스트 동작모드에서, 설정개수 단위로 테스트되어질 복수의 데이터 입출력단들 중에서 적어도 하나 이상의 선택된 데이터 입출력단을 돈캐어한 채로, 나머지 데이터 입출력단들에 나타나는 데이터에 대한 병렬비트 테스트를 행하는 테스트 수행회로를 구비한다. 본 발명의 실시예에 따르면, 병렬 비트 테스트 시에 외부 신호를 인가하여 특정 데이터 입출력단의 데이터를 돈캐어 하거나 특정 논리의 데이터를 돈캐어 하면서 테스트를 할 수 있기 때문에, 메모리 셀의 오버 킬 동작이 방지되어 제조수율이 개선된다. 또한, 통상의 병렬비트 테스트에 비해 테스트 타임이 증가하지 않으며, 노말 패쓰에 제어 회로 로직이 추가될 필요가 없어 노말 패쓰에 영향을 주지 않는다.

반도체 메모리 장치, 병렬비트, 테스트 회로, 돈 캐어, 오버 킬

Description

돈 캐어 기능을 갖는 테스트 수행회로를 가지는 반도체 메모리 장치{Semiconductor memory device having bit test circuit with don't care function}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리 셀의 결함을 테스트하기 위한 반도체 메모리 장치의 병렬비트 테스트에 관한 것이다.

통상적으로, 다이나믹 랜덤 억세스 메모리와 같은 반도체 메모리 장치는 사용자들의 요구에 따라 나날이 고속 및 고집적화 되는 추세이다. 하나의 억세스 트랜지스터와 하나의 스토리지 캐패시터를 단위 메모리 셀로서 갖는 다이나믹 랜덤 억세스 메모리 장치는 전자적 시스템의 주기억 장치로서 흔히 채용되고 있다.

반도체 메모리 장치의 메모리 셀 어레이 영역내에 집적되는 메모리 셀들 중에서 어느 하나라도 결함이 있는 경우라면 리드나 라이트 동작 시에 그 결함난 메모리 셀 또는 셀들은 저장 소자로서의 구실을 하지 못한다. 그렇지만, 실제로는 반도체 제조공정을 통해 설계된 모든 메모리 셀을 결함 없이 제조하는 것은 거의 불 가능에 가까운 일이기 때문에, 반도체 제조 메이커에서는 리던던시 메모리 셀들을 노말 메모리 셀들 이외에 추가로 만들어 두고 노말 메모리 셀들 중에서 임의의 셀 또는 셀들이 결함이 있는 경우에 결함난 셀을 리던던시 메모리 셀로 대치한다.

상기한 바와 같은 리던던시 스킴을 행하기 위해서는 노말 메모리 셀들중에서 어떤 셀이 결함을 갖는 셀인지를 병렬로 판정하는 테스트 단계가 선행되어지는데, 이를 흔히 당 분야에서는 병렬비트 테스트 또는 멀티비트 테스트라고 하고 있다.

상기 테스트는 일렉트릭 다이 소팅(EDS)공정 하에서 통상 수행되는데, 테스트 시간을 보다 단축할 수 있는 기법이 선호된다. 왜냐하면, 테스트 시간의 단축은 결국 반도체 메모리 장치의 생산성과 직결되는 일이기 때문이다. 따라서, 초기에는 직렬로 행하는 테스트에서 근래에는 병렬로 행하는 병렬 비트 테스트로 전환되어 왔다.

그러한 병렬 비트 테스트에서 메모리 셀의 페일 판정 오류가 있을 경우에는 메모리 셀의 오버 킬(over kill)동작이 발생되어 제조수율이 저하될 수 있다. 또한, 노말 패쓰에 제어 회로 로직을 추가하여 테스트를 행하는 경우에는 로직 구현이 힘들고 노말 패쓰에 영향을 준다.

따라서, 본 발명의 목적은 테스트 효율이 개선되도록 할 수 있는 반도체 메모리 장치를 제공함에 있다.

본 발명의 다른 목적은 돈 캐어 기능을 갖는 테스트 수행회로를 가지는 반도체 메모리 장치를 제공함에 있다.

본 발명의 또 다른 목적은 메모리 셀의 오버 킬 동작을 방지하고, 노말 패쓰에 영향을 주지 않고, 테스트 타임의 저하 없이, 보다 효율적인 테스트를 행할 수 있도록 하는 테스트 수행회로를 구비하는 반도체 메모리 장치를 제공함에 있다.

본 발명의 실시예적 일 양상(an aspect)에 따른 반도체 메모리 장치는,

컬럼선택 라인 단위의 리페어 스킴을 갖는 메모리 셀 어레이와;

상기 메모리 셀 어레이 내에서의 결함 셀을 스크리닝하기 위한 테스트 동작모드에서, 설정개수 단위로 테스트되어질 복수의 데이터 입출력단들 중에서 적어도 하나 이상의 선택된 데이터 입출력단을 돈캐어한 채로, 나머지 데이터 입출력단들에 나타나는 데이터에 대한 병렬비트 테스트를 행하는 테스트 수행회로를 구비한다.

본 발명의 실시예에서, 상기 테스트 수행회로는 제1 논리 상태의 모드레지스터 셋 신호와 테스터로부터 인가되는 기대 데이터를 게이팅한 결과로써 상기 선택된 데이터 입출력단에 나타나는 데이터를 비교함에 의해 상기 선택된 데이터 입출력단에 나타나는 데이터의 논리와는 상관없이 비교결과가 패스로서 얻어지도록 할 수 있다.

또한, 상기 테스트 수행회로는 상기 제1 논리 상태와는 반대로 주어지는 제2 논리 상태의 모드레지스터 셋 신호와 테스터로부터 인가되는 기대 데이터를 게이팅한 결과로써 상기 나머지 데이터 입출력단들에 나타나는 데이터를 각기 비교함에 의해 그에 따른 비교결과가 각기 얻어지도록 할 수 있다.

본 발명의 실시예적 다른 양상에 따른 반도체 메모리 장치는,

컬럼선택 라인 단위의 리페어 스킴을 갖는 메모리 셀 어레이와;

상기 메모리 셀 어레이 내에서의 결함 셀을 스크리닝하기 위한 테스트 동작모드에서, 설정개수 단위로 테스트되어질 복수의 데이터 입출력단들에서 얻어진 제1 논리상태의 데이터는 돈캐어한 채로, 나머지 제2 논리상태의 데이터에 대한 병렬비트 테스트를 행하는 테스트 수행회로를 구비한다.

본 발명의 실시예에서, 상기 테스트 수행회로는 제1 논리 상태의 모드레지스터 셋 신호와 테스터로부터 인가되는 기대데이터를 게이팅한 결과와 상기 기대 데이터로써, 상기 복수의 데이터 입출력단에 나타나는 데이터를 각기 비교함에 의해, 상기 제1 논리상태의 데이터를 비교한 비교결과가 언제나 패스로서 나타나게 할 수 있다.

또한, 상기 테스트 수행회로는 제1 논리 상태의 모드레지스터 셋 신호와 테스터로부터 인가되는 기대데이터를 게이팅한 결과와 상기 기대데이터로써, 상기 복수의 데이터 입출력단에 나타나는 데이터를 각기 비교함에 의해, 상기 나머지 제2 논리상태의 데이터에 대한 비교결과가 상기 비교동작의 수행에 따라 각기 얻어지도록 할 수 있다.

본 발명의 실시예에서 상기 제1 논리 상태는 로직 하이일 수 있다.

본 발명의 실시예적 또 다른 양상에 따른 반도체 메모리 장치는,

컬럼선택 라인 단위의 리페어 스킴을 갖는 메모리 셀 어레이와;

상기 메모리 셀 어레이 내에서의 결함 셀을 스크리닝하기 위한 테스트 동작모드에서, 설정개수 단위로 테스트되어질 복수의 데이터 입출력단들에서 얻어진 제2 논리상태의 데이터는 돈캐어한 채로, 나머지 제1 논리상태의 데이터에 대한 병렬비트 테스트를 행하는 테스트 수행회로를 구비한다.

본 발명의 실시예에서 상기 테스트 수행회로는 제1 논리 상태의 모드레지스터 셋 신호와 테스터로부터 인가되는 기대데이터를 게이팅한 결과와 상기 기대데이터로써, 상기 복수의 데이터 입출력단에 나타나는 데이터를 각기 비교함에 의해, 상기 제2 논리상태의 데이터를 비교한 비교결과가 언제나 패스로서 나타나게 할 수 있다.

또한, 상기 테스트 수행회로는 제1 논리 상태의 모드레지스터 셋 신호와 테스터로부터 인가되는 기대데이터를 게이팅한 결과와 상기 기대데이터로써, 상기 복수의 데이터 입출력단에 나타나는 데이터를 각기 비교함에 의해, 상기 나머지 제1 논리상태의 데이터에 대한 비교결과가 상기 비교동작의 수행에 따라 각기 얻어지도록 할 수 있다.

본 발명의 실시예적 또 다른 양상에 따라, 제1,2 입력단, 반전 제2 입력단, 및 출력단을 가지며 익스크루시브 오아게이트 타입으로 이루어진 비트 테스트용 비교기는,

상기 제1 입력단에는 센스앰프를 통해 메모리 셀과 연결된 데이터 입출력단 에 나타나는 데이터가 인가되고,

상기 제2 입력단에는 테스터로부터 인가되는 기대데이터와 반도체 메모리 장치에 인가되는 모드레지스터 셋 신호를 노아 게이팅 한 후 인버팅한 결과가 인가되며,

상기 반전 제2 입력단에는 상기 모드레지스터 셋 신호를 반전한 반전 모드레지스터 셋 신호와 상기 기대데이터를 낸드 게이팅한 결과가 인가되는 것을 특징으로 한다.

본 발명의 실시예에서 상기 모드레지스터 셋 신호는 특정 데이터 입출력단의 데이터를 돈캐어할 경우에 제1 논리상태로서 인가되고, 돈캐어 하지 않고 비교동작이 이루어지도록 할 경우에는 제2 논리상태로서 인가된다.

본 발명의 실시예에서 채용되는 상기 익스크루시브 오아 게이트는 전원전압과 접지전압간에 직렬 연결된 4개의 모오스 트랜지스터들이 서로 대칭적으로 연결된 구조를 가진다.

본 발명의 또 다른 실시예적 양상에 따라, 제1,2 입력단, 반전 제2 입력단, 및 출력단을 가지며 익스크루시브 오아게이트 타입으로 이루어진 비트 테스트용 비교기는,

상기 제1 입력단에는 센스앰프를 통해 메모리 셀과 연결된 데이터 입출력단에 나타나는 데이터가 인가되고,

상기 제2 입력단에는 테스터로부터 인가되는 기대데이터가 인가되며,

상기 반전 제2 입력단에는 반도체 메모리 장치에 인가되는 모드레지스터 셋 신호를 반전한 반전 모드레지스터 셋 신호와 상기 기대데이터를 낸드 게이팅한 결과가 인가되는 것을 특징으로 한다.

본 발명의 실시예에서, 상기 모드레지스터 셋 신호는 특정 데이터 입출력단의 데이터중 논리 하이를 갖는 데이터를 돈캐어할 경우에 제1 논리상태로서 인가될 수 있다.

본 발명의 또 다른 실시예적 양상에 따라, 제1,2 입력단, 반전 제2 입력단, 및 출력단을 가지며 익스크루시브 오아게이트 타입으로 이루어진 비트 테스트용 비교기는,

상기 제1 입력단에는 센스앰프를 통해 메모리 셀과 연결된 데이터 입출력단에 나타나는 데이터가 인가되고,

상기 제2 입력단에는 테스터로부터 인가되는 기대데이터와 모드레지스터 셋 신호를 노아 게이팅한 후 반전한 결과가 인가되며,

상기 반전 제2 입력단에는 상기 기대데이터를 반전한 결과가 인가되는 것을 특징으로 한다.

본 발명의 실시예에서, 상기 모드레지스터 셋 신호는 특정 데이터 입출력단의 데이터중 논리 로우를 갖는 데이터를 돈캐어할 경우에 제1 논리상태로서 인가될 수 있다.

본 발명의 또 다른 실시예적 양상에 따라, 반도체 메모리 장치를 병렬비트 테스트하는 방법은, 외부 신호를 인가하여 특정 데이터 입출력단의 데이터를 돈캐어 하거나 특정 논리의 데이터를 돈캐어 하면서 병렬비트 테스트를 수행함을 특징 으로 한다.

상기한 바와 같은 본 발명의 실시예들에 따르면, 병렬 비트 테스트 시에 외부 신호를 인가하여 특정 데이터 입출력단의 데이터를 돈캐어 하거나 특정 논리의 데이터를 돈캐어 하면서 테스트를 할 수 있기 때문에, 메모리 셀의 오버 킬 동작이 방지되어 제조수율이 개선된다. 또한, 통상의 병렬비트 테스트에 비해 테스트 타임이 증가하지 않으며, 노말 패쓰에 제어 회로 로직이 추가될 필요가 없어 노말 패쓰에 영향을 주지 않는다.

이하에서는 본 발명의 실시예에 따라, 돈 캐어 기능을 갖는 테스트 수행회로를 가지는 반도체 메모리 장치에 관한 다양한 예들이 첨부된 도면들을 참조로 설명될 것이다.

이하의 실시예에서 많은 특정 상세들이 도면을 따라 예를 들어 설명되고 있지만, 이는 본 분야의 통상의 지식을 가진 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도 없이 설명되었음을 주목(note)하여야 한다. 그렇지만, 본 발명이 이들 특정한 상세들 없이도 실시될 수 있을 것임은 본 분야의 숙련된 자들에 의해 이해될 수 있을 것이다. 공지의 병렬비트 테스트, 테스트를 위한 동작 모드진입, 테스트 데이터의 라이팅, 통상적인 다이나믹 랜덤 억세스 메모 리 및 그와 관련된 기능적 회로들은 본 발명을 모호하지 않도록 하기 위해 상세히 설명되지 않는다.

후술되는 본 발명의 실시예들과의 보다 철저한 구별을 위한 의도로서, 도 1 내지 도 5를 통하여 컨벤셔날 기술의 병렬비트 테스트(PBT) 및 개선 병렬비트 테스트(ePBT)가 설명될 것이다.

통상적인 DRAM에는 복수 비트의 병렬 테스트를 행하기 위한 병렬 비트 테스트 회로가 구비된다. 병렬비트 테스트 모드에서, N(N은 2이상의 자연수)개의 메모리 셀에 동일한 데이터가 라이트된 후, N비트의 데이터가 동시에 리드된다. 리드된 N비트의 데이터는 비교기를 통해 서로 비교되어, 패스(또는 "일치")인지 페일(또는 "불일치")인지가 판별된다. 그러한 패스/페일에 따라 예컨대 "1"/"0"이 테스트 결과 데이터로서 출력된다. 병렬비트 테스트 모드는 모든 비트에 억세스하는 사이클의 수를 1/N로 줄이므로, 직렬 테스트에 비해 테스트 시간이 단축된다.

도 1은 통상적인 테스트 모드 블럭 다이아그램으로서, 입력 데이터(DI)를 일반 모드와 테스트 모드 중 하나를 선택하여 셀 어레이로 전달하는 입력모드 선택부(100), 입력 데이터를 저장하고 출력 데이터를 생성하는 셀 어레이(200), 상기 셀 어레이(200)들의 출력들을 비교한 비교출력신호(com_out)를 생성하는 비교기(300), 출력단에서 모드를 선택하고 상기 선택된 모드에 따라 외부로 데이터를 출력하거나 테스트결과를 출력하는 출력모드 선택부(400)로 구성된다.

상기와 같이 구성된 도 1의 테스트 모드 블럭 다이아그램의 동작은 다음과 같다. 도 1에서의 동작 모드는 각각의 메모리 셀 어레이(200)에 데이터를 라이트하 고 리드하는 노말 모드와, 복수의 메모리 셀 어레이에 데이터를 동시에 라이트하고 리드하면서 테스트하는 병렬 형태의 테스트 모드 두 가지로 이루어진다.

먼저, 상기 노말 모드에서는 일반적인 메모리의 동작과 동일한 방식으로 셀을 억세스하기 위해서 로우어드레스와 컬럼어드레스의 조합에 의해 하나의 셀 어레이내의 한 개의 워드라인과 입출력의 비트 수에 해당하는 비트라인이 선택되어 셀의 데이터가 라이트 또는 리드된다.

한편, 상기 병렬비트 테스트 모드에서는 상기 입력모드 선택부(100)에서 테스트 모드가 선택되어 복수의 셀 어레이에 동일한 데이터가 라이트된다. 테스트를 위한 리드동작 시 각 셀 어레이의 데이터는 센스앰프를 통해 비교기(300)로 인가된다. 각 셀 어레이의 데이터가 모두 " 로우" 이거나 모두 " 하이" 일 경우에는 비교기 출력(com_out)은 "로우" 이고, 그 이외의 경우에는 " 하이" 가 된다. 비교 결과 데이터(com_out)는 출력 모드 선택부를(400) 거치면서 버퍼링되어 출력단으로 전달된다.

결국 4개의 셀 어레이의 데이터가 모두 동일한 경우에는 테스트 결과가 정상으로 판정된 것이므로, 출력 데이터(DQ)가 로직 "로우"로서 출력된다. 반면, 4개의 셀 어레이의 데이터중 하나 이상의 데이터가 다르다면 출력 데이터(DQ)는 로직 " 하이" 로 출력되어, 테스트 결과가 불량으로 판정된다. 여기서, 상기 로직은 서로 반대로 나타나게 할 수 있다.

도 1과 같은 테스트 모드 블록은 다이나믹 RAM등의 반도체 메모리 장치에 대부분 채용되어 있다. 통상적인 DRAM의 회로 블록이 이해될 수 있도록 하기 위해 도 12를 참조한다.

도 12는 본 발명의 실시예들이 적용 가능한 반도체 메모리 장치의 회로블록 예시도이고, 도 13은 도 12의 메모리 뱅크의 구성 예를 보여주는 상세 회로블록도이다.

도 12에는 DRAM에 대한 전체 블록도의 예가 도시되어 있으며, 구체적으로는 SDRAM(Synchronous Dynamic Access Memory)에 대한 일예가 나타나 있다.

도면에서, 4개의 메모리뱅크(BANK)는 4개의 메모리 어레이(MEMORY ARRAY)(1200A ~ 1200D)로서 배치되어 있으며, 그 중 2개의 메모리 어레이(1200A와 1200D)가 대표로서 예시적으로 도시되고 있다. 메모리 어레이(1200A ~ 1200D)는 각각이 매트릭스 배치된 다이나믹형 메모리 셀을 구비하며, 상기 메모리 어레이(1200A)에서 도시되지 않은 워드선은 행(로우)디코더(ROWDEC)(1201A)의 출력에 따라 구동된다. 상기 행 디코더(1201A)의 로우 디코딩 결과에 따라 워드 드라이버(WORD DRIVER)(1202A)가 구동되고, 워드 드라이버(1202A)는 대응 연결된 워드라인들 중 선택된 하나를 구동한다. 메모리 어레이(1200A)에서 도시되어 있지 않은 데이터선은 센스앰프(SENSE AMP)(1203A)에 연결된다. 상기 센스앰프(1203A)는 컬럼선택회로로서의 IO게이트회로(I/O GATE)(1204A)를 통해 열(컬럼)디코더(COLUMN DEC)(1205A)와 연결된다.

센스앰프(1203A)는 센싱 동작 시에 메모리 셀과 연결된 데이터 선에 나타나는 미소 전위차를 검출해서 증폭하는 회로이다.

도시하지 않는 메모리 어레이(1200B 내지 1200D)도 동일하게, 로우디코 더(1201B ~ D), 센스앰프(1203B ~ D), IO게이트회로(1204B ~ D), 및 컬럼디코더(1205B ~ D)가 각기 설치된다. 상기 IO게이트회로(1204B ~ D)의 I/O선은 각 메모리뱅크에 대해 공통화되어, 데이터 입력회로(DIN BUFFER)(1210)의 출력단자 및 데이터 출력회로(DOUT BUFFER)(1211)의 입력단자에 접속된다. 8비트 입출력인 경우에 단자(D0 ~ D7)는 특별히 제한되지 않지만, 8비트의 데이터(D0 - D7)를 입력 또는 출력하는 데이터 입출력단자가 된다.

어드레스 입력단자로부터 공급되는 어드레스신호(A0 ~ A14)는 어드레스 레지스터(ADD REG)(1213)에서 일단 저장되고, 상기 어드레스신호 중, 메모리셀을 선택하는 로우 어드레스신호는 로우 어드레스 멀티플렉서(ROW ADD MUX)(1206)를 통하여, 각 메모리뱅크의 로우디코더(1201A ~ D)에 공급된다. 상기 메모리뱅크를 선택하는 어드레스신호는 A13과 A14가 할당되고 있고, 이는 뱅크 컨트롤(BANK CNL)회로(1212)에 공급된다. 여기서 상기 4개의 메모리뱅크들을 선택하는 선택신호가 형성된다. 컬럼 어드레스신호는 컬럼 어드레스 카운터(COLUMN ADD CNT)(1207)에 저장된다. 리프레쉬 카운터(REF CNT)(1208)는 오토매틱 리프레쉬(Automatic Refresh)시의 행어드레스 및 셀프 리프레쉬(Self Refresh)시의 행어드레스와 열어드레스를 발생한다.

예를 들면, 256M비트와 같은 기억용량을 갖는 경우, 컬럼어드레스 신호로서는 ×8비트구성에서는 어드레스신호(A10)까지가 유효로 된다. 상기 컬럼 어드레스 카운터(1207)에는 상기 시계열적으로 입력되는 컬럼 어드레스신호가 프리세트 데이터로서 공급된다. 커멘드 등에서 지정되는 버스트(burst)모드에 있어서 상기 프리 세트 데이터로서의 컬럼 어드레스신호, 또는 그 컬럼 어드레스신호를 순차적으로 인크리먼트 한 값은 각 메모리뱅크의 컬럼디코더(1205A ~ 1205D)로 인가된다.

컨트롤 로직(CONTROL LOGIC)(1209)는 커멘드 디코더(COMMAND DEC)(12091), 리프레쉬 컨트롤(REF CONTROL)(12092) 및 모드레지스터(MODE REG)(12093)를 포함할 수 있다. 모드레지스터(12093)는 각종 동작모드정보를 저장한다. 상기 로우디코더(1201A 내지 D)는 뱅크 컨트롤회로(1212)에서 지정된 뱅크에 대응한 것만이 동작하고, 워드선의 선택동작을 행하게 한다. 컨트롤회로(1209)는 특별히 제한되지 않지만, 클럭신호(CLK), 클럭이네이블신호(CKE), 칩셀렉트신호(/CS)(기호 /는 로우 이네이블의 신호인 것을 의미한다), 컬럼 어드레스 스트로브신호(/CAS), 로우 어드레스 스트로브신호(/RAS), 및 라이트 이네이블신호(/WE) 등의 외부제어신호와, DQM와 모드레지스터(12093)를 통한 어드레스신호가 공급된다. 상기 컨트롤 로직(1209)은 신호 레벨의 변화나 타이밍 등에 기초하여 SDRAM의 동작모드 및 상기 회로블록의 동작을 제어하기 위한 내부타이밍신호를 형성하는 기능을 한다.

도 12에서 보여지는 메모리 뱅크의 일부를 구성하는 서브-어레이의 구성예는 도 13에서 나타나 있다.

도 13은 도 12의 메모리 뱅크의 구성 예를 보여준다. 후술되는 본 발명에 대한 보다 철저한 이해를 제공하기 위하여, 도 13을 참조하면, 하나의 서브-어레이 (1101)가 도시되어 있다. 도면에서 복수의 서브-어레이들은 하나의 뱅크를 구성하게 되며, 도 13에서 보여지는 바와 같이 행 디코더 (1200) 및 , 열 디코더 (1300)에 연결되어 있다. 상기 서브-어레이 (1101)는 서브-어레이 영역 (1101A, 1101B)을 포함하며, 플레이트 (11020, 11021, 11030, 11031) 를 포함한다. 메인 워드 라인 (MWL) 은 서브-어레이 (1101) 의 행 방향으로 배치될 수 있다. 서브-워드 드라이버 (SWD) 는 메인 워드 라인에 연결되고, 플레이트 (11020, 11021, 11030, 11031)내의 서브-워드 라인 (SWL) 들과 접속된다. 서브-워드 라인 (SWL)은, RA 드라이버 (1501A, 1501B) 로부터의 선택된 RAA, RAB 신호에 의해 선택될 수 있다. 각각의 서브-워드 드라이버 (SWD) 는 하나의 메인 워드 라인에 대하여 4개 또는 8 개의 서브-워드 라인을 구동할 수 있다.

각각의 서브-어레이 영역 (1101A, 1101B) 은 비트라인 센스앰프(SA)를 구동하기 위한 센스 앰프 활성화 제어 유닛 (SAA) 및 RA 드라이버 (RAD)를 포함할 수 있다. 센스 앰프 활성화 제어 유닛 (SAA) 은 센스 앰프 드라이버 D 에 제어 신호 (Y8A 또는 Y8B) 를 공급할 수 있다. 센스 앰프 활성화 제어 유닛 (SAA) 는 또한 RA 드라이버 (RAD) 에 제어 신호 (Y8A 또는 Y8B) 를 공급할 수 있다. 이러한 방법으로, 센스 앰프 활성화 제어 유닛 (SAA) 은 플레이트 (PLT)의 열을 인에이블시킬 수 있다. 이러한 동일한 일반 구조가 뱅크 내에서 반복될 수 있기 때문에, 센스 앰프 활성화 제어 유닛 (SAA) 은 제어 신호 (Y8A 또는 Y8B) 를 가지고 플레이트의 모든 짝수 열 또는 모든 홀수 열을 인에이블시킬 수 있다.

도 13에서처럼, RA 드라이버 (1501A) 는, 플레이트 (11020, 11030) 가 속한 플레이트의 열 내의 서브-워드 드라이버 (SWD) 의 열에 4비트 또는 8 비트의 서브-워드 라인 선택 신호 (RAA) 를 공급할 수 있다. 한편, RA 드라이버 (1501B) 는, 플레이트 (11021, 11031)가 속한 플레이트의 열 내의 서브-워드 드라이버 (SWD) 의 열에 4비트 또는 8 비트의 서브-워드 라인 선택신호 (RAA) 를 공급할 수 있다.

도 12 및 도 13을 통하여 설명한 바와 같은 구조를 갖는 반도체 메모리 장치에서 있어서, 병렬 비트 테스트는 최근에 더욱 발전을 거듭하여, 최소 단위로 메모리 셀들의 리페어가 가능한 범위 내에서 복수의 데이터 출력핀을 병렬로 병합(merge)하는 방법이 사용되고 있다. 예를 들어, 데이터 출력핀이 4개 또는 8개 단위로 병합될 경우에 테스트 결과를 나타내는 패스/페일 판정은 4개 또는 8개의 데이터 출력핀 중에서 대표적인 하나의 데이터 출력핀을 통하여 이루어지게 되는 것이다.

도 2 및 도 3은 통상적인 테스트 회로의 예들을 보여주는 회로 블록도들이다. 도 4는 도 2중 비교기의 구체적 상세 회로도이고, 도 5는 일반적인 병렬비트 테스트 시의 데이터 입출력 제어의 일예를 보여준다.

이제 도 2를 참조하여 반도체 메모리 장치의 병렬비트 테스트(이하 "PBT")의 예가 설명될 것이다.

도 2에서, 테스트 모드에서 메모리 셀 어레이(10)로부터 출력된 제1 메모리 셀 데이터 D0는 제1 입출력 센스앰프(20)에 인가되고, 제2 메모리 셀 데이터 D1은 제2 입출력 센스앰프(22)에 인가되고, 제3 메모리 셀 데이터 D2은 제3 입출력 센스앰프(21)에 인가되고, 제4 메모리 셀 데이터 D3은 제4 입출력 센스앰프(23)에 인가되는 연결구성이 보여진다. PBT 모드에서 상기 제1-4 입출력 센스앰프들(20-23)이 감지 증폭동작을 행하여 0,0,1,0의 데이터를 각기 출력한 경우라면, 제1 비교기(30)의 비교출력은 페일(FAIL)로서 나타나고, 제2 비교기(32)의 비교출력은 패 스(PASS)로 나타난다. 왜냐하면, 상기 제1,2 비교기(30,32)는 두 입력단의 데이터가 서로 같은 논리레벨로서 인가되는 경우에만 패스 신호를 각기 출력하기 때문이다. 따라서, 상기 제1,2 비교기(30,32)의 출력들을 수신하는 제3 비교기(40)의 출력(DQ0)도 페일로서 나타난다.

한편, 도 3을 참조하면, 반도체 메모리 장치의 개선된 병렬비트 테스트(이하 "ePBT")의 컨벤셔날 기술 예가 또한 보여진다.

도 3에서, 테스트 모드에서 메모리 셀 어레이(10)로부터 출력된 제1 메모리 셀 데이터 D0는 제1 입출력 센스앰프(20)에 인가되고, 제2 메모리 셀 데이터 D1은 제2 입출력 센스앰프(22)에 인가되고, 제3 메모리 셀 데이터 D2은 제3 입출력 센스앰프(21)에 인가되고, 제4 메모리 셀 데이터 D3은 제4 입출력 센스앰프(23)에 인가되는 연결구성이 보여진다. PBT 모드에서 상기 제1-4 입출력 센스앰프들(20-23)이 감지 증폭동작을 행하여 0,0,1,0의 데이터를 각기 출력한 경우라면, 제1-4비교기(30-33)의 일단에는 테스터로부터 인가되는 외부 입력데이터인 기대 데이터(expected data)가 1,0,1,0으로서 각기 입력된다. 따라서, 제1 비교기(30)의 비교출력은 페일(FAIL)로서 나타나고, 제2-4 비교기들(31-33)의 비교출력은 패스(PASS)로서 모두 나타난다. 왜냐하면, 상기 제1-4 비교기들(30-33)은 모두 익스크루시브 오아(XOR)게이팅 동작을 하기 때문이다. 상기 제1-4비교기들(30-33)의 출력들은 제5 비교기(41)를 통해 게이팅되어 출력(DQ0)으로서 나타난다. 도 3의 제1-4 비교기들(30-33)은 도 4에서 보여지는 바와 같은 모오스 트랜지스터들로 구성된 회로소자로써 각기 구현될 수 있다.

도 4에서 FDOI는 입출력 센스앰프의 출력을 가리키고, WDI는 테스터로부터 인가되는 상기 기대 데이터를 가리킨다. 상기 FDOI와 WDI의 논리레벨이 서로 같은 경우에 출력노드(NO1)에는 로우레벨 "0"이 나타나서 비교출력 데이터(DOUT)로서 출력된다. 상기 FDOI와 WDI의 논리레벨이 서로 다른 경우에는 출력노드(NO1)에는 하이레벨 "1"이 나타난다.

도 2와 도 3을 통하여 설명된 바와 같은 PBT 및 ePBT의 경우에 상기 제1 메모리 셀 데이터 D0를 출력한 D0 메모리 셀이 결함이 없는 메모리 셀임에도 불구하고, 동일한 워드라인에 연결되어 있는 D1 셀로 전하가 방전되는 경우에 테스트 시 페일로 판정되는 오류가 있게 된다. 즉, 비트라인은 다르나 동일 워드라인을 공유하는 인접 메모리 셀간에 브리지(bridge)가 생긴 경우에 셀 데이터의 방전이 일어나므로, D0 메모리 셀은 데이터 1을 출력하여야 하나 데이터 0을 출력해버리고야 마는 것이다. 예를 들어, 데이터의 라이트 후에 일정 지연시간이 경과된 다음 데이터 리드를 행하여 병렬비트 테스트를 행하는 경우에 상기한 판정오류가 발생될 수 있다. 결국, D0 메모리 셀에 대한 리드를 일정시간 경과 이후에 행하는 경우에 D0 메모리 셀의 전하레벨이 D1 메모리 셀로 방전되어 로우 레벨이 되면, 미도시된 비트라인 센스앰프의 출력이 0으로서 나타나서, D0 메모리 셀이 정상적인 메모리 셀인데도 불구하고 결함있는 메모리 셀로서 판정되어 버린다.

최근 생산성 향상 압박이 심해짐에 따라 메모리 셀은 기존의 8F2 셀구조에서 6F2 셀 구조로 바뀌고 있으며, 메모리 셀을 이루는 액티브 영역도 "T" 형상 또는 "-"형상에서 다이고날 형상으로 변경되고 있다. 따라서, 웨이퍼 당 메모리 칩을 최 대로 탑재 할 수 있게 되어 생산성이 향상되었지만, 종래의 스킴에서 사용하던 비트 테스트 아이템들은 변경된 구조에 따라 바뀌어야 한다. 특히 다이고날 형상의 셀 구조로 인해 동일 워드라인에 연결되고 서로 다른 비트라인에 연결된 인접 셀들에 대한 불량 셀 검출이 위와 같이 매우 힘들게 되었다.

도 2와 3의 경우와 같이 셀 불량 판정에 오류가 있으면, PBT/ePBT에서 정상적인 메모리 셀이 불량셀로서 판정되어 스크린되므로, 메모리 셀의 오버 킬(over kill)이 발생되어 제조수율이 낮아진다. 그러한 경우에 디자인 룰이 낮은 공정 제품과 같은 경우는 수율 저하가 더욱 심하여 상기한 PBT/ePBT를 적용하기 어렵다. 또한, 노말 모드를 이용하여 테스트를 행하는 경우에는 오버 킬의 발생은 해소되나, PBT 대비하여 테스트 타임이 4~16배로 증가하게 된다. 따라서, 이에 대한 해결책이 요구된다.

한편, 도 5를 참조하면, 병렬 비트 테스트를 위해 제1-4 입출력 센스앰프들(20-23)의 출력인 노말 패쓰(path)와 비교기들(30,32)간에 전송(transmission)게이트들로 이루어진 DQ 제어로직들이 추가된 것이 보여진다. 도 5의 경우에는 제1 입출력 센스앰프(20)의 출력을 차단하고 제1 기대 데이터(WD0)를 비교기(30)의 일단에 출력토록 모드 제어신호(MOD0)를 로우로서 인가하면, 제1 비교기(30)의 출력이 패스(PASS)로서 출력되기 때문에 도 2의 테스트와는 달리 D0 메모리 셀에 대한 오버 킬을 막을 수 있다.

그러나, 도 5와 같이 DQ 제어로직들을 노말 패쓰인 FDOI 라인에 연결하는 것은 노말 패쓰의 정상적인 동작에도 영향을 주게 된다. 또한, 노말 패쓰에 전송게이 트들을 구현하는 것은 회로 내에서의 점유 사이즈를 크게 하므로 채용이 힘들고 반도체 메모리 장치의 회로 설계에도 부담을 준다.

따라서, 도 6, 도 8, 및 도 10과 같은 구성을 갖는 본 발명의 실시 예들에서는 동일한 워드라인을 공유하는 메모리 셀들에 대한 판정 오류를 방지하여 메모리 셀의 오버 킬(over kill)동작이 차단되게 한다. 따라서, 제조수율은 그에 따라 높아질 것이며, 테스트 속도는 ePBT와 동일하게 되므로 테스트 타임의 증가는 없다. 또한, ePBT 로직 패쓰를 이용함에 의해 노말 패쓰에는 아무런 영향이 없게 된다.

예를 들어, 메모리 셀로부터 출력된 4개의 데이터(FDOi)와 리드시 입력되는 4개의 기대 데이터(WDi)를 서로 비교하여 한 개의 데이터로서 출력하는 방식의 테스트 모드 즉 ePBT 모드의 경우에, 출력되는 데이터 중 특정한 출력단 혹은 특정한 데이터만 패스/페일 판정에서 제외시키면, 노말 패쓰에 영향을 줌이 없이, 테스트 타임의 단축 및 효율적인 스크린능력이 개선될 수 있다.

이제부터는 본 발명의 실시예들이 도 6 내지 도 11을 참조로 설명될 것이다. 먼저, 도 6은 본 발명의 일실시예에 따른 병렬비트 테스트 회로의 블록도이고, 도 7은 도 6중 비교기의 구체적 상세 회로도이다.

제1 실시예

도 6을 참조하면, 메모리 셀 어레이(10)와, 제1-4 입출력 센스앰프들(20-23)과, 제1-4비교기들(50-53), 및 합성 출력부(41)를 포함하는 연결구성이 보여진다.

상기 메모리 셀 어레이(10)는 컬럼선택 라인(CSL)단위의 리페어 스킴을 갖는다. 상기 제1-4비교기들(50-53)는 테스트 수행회로에 대응된다. 상기 테스트 수행 회로는, 상기 메모리 셀 어레이(10) 내에서의 결함 셀을 스크리닝하기 위한 테스트 동작모드에서, 설정개수 단위(예컨대 4개)로 테스트되어질 복수의 데이터 입출력단들 중에서 적어도 하나 이상의 선택된 데이터 입출력단(도 6에서는 제1 비교기의 입력 FDOI)을 돈 캐어(don't care)한 채로, 나머지 데이터 입출력단들에 나타나는 데이터(0,1,0)에 대한 병렬비트 테스트를 수행한다.

도 6에서 참조부호 200은 센스앰프부, 500은 테스트 수행회로, 400은 출력부를 각기 나타낸다.

도 6의 경우에는 CSL 내의 특정 DQ를 선별적으로 돈 캐어하는 방법으로서, 4개의 데이터 입출력단(DQ)중 제1 센스앰프(20)의 DQ는 돈 캐어되고, 나머지 3개의 입출력단에서 나오는 셀 데이터는 제2-4비교기들(52,51,53)을 통해 각기 비교된다. 결국, 제1 비교기(50)는 상기 제1 입출력 센스앰프(20)의 출력 데이터가 1이던지 0이던지에 상관없이 무조건적으로 패스(PASS)신호를 출력하며, 제2-4비교기들(52,51,53)의 비교결과가 테스트의 관심사항이 된다.

상기 제1 비교기(50)는 제1 논리 상태(여기서는 논리 H)의 모드레지스터 셋 신호(MRS)와 테스터로부터 인가되는 기대 데이터(WD10)를 게이팅한 결과로써 상기 선택된 데이터 입출력단(FDOI)에 나타나는 데이터(0)를 비교함에 의해 상기 선택된 데이터 입출력단(FDOI)에 나타나는 데이터의 논리(0)와는 상관없이 비교결과가 패스(PASS)로서 얻어지도록 한다. 이 경우에 상기 제2-4 비교기들(51-53)에는 제2 논리 상태(여기서는 논리 L)의 모드레지스터 셋 신호(MRS)가 각기 인가된다.

이와 같이, MRS0을 H로서 인가하는 경우에 제1 입출력 센스앰프(20)의 데이 터 입출력단이 돈 캐어되어 제1 비교기(50)의 출력이 패스로서 얻어진다. 만약, DQ0와 DQ2를 돈캐어 할 경우에는 MRS0와 MRS2를 H로서 인가하면 제1,3비교기(50,51)의 비교 출력이 무조건 패스로서 얻어지게 된다.

상기 제1-4 비교기들(50-53)의 구현 예는 도 7에 도시된다.

도 7을 참조하면, 전원전압과 접지전압간에 직렬 연결된 4개의 모오스 트랜지스터들(PM1,NM1,NM2,NM3)과 전원전압과 접지전압간에 직렬 연결된 또 다른 4개의 모오스 트랜지스터들(PM2,PM3,NM4,NM5)이 서로 대칭적으로 연결되어 있고, 노아 게이트(NOR1), 낸드 게이트(NAN1), 및 인버터들(IN2,IN3)이 연결된 연결구조가 보여진다. 상기 모오스 트랜지스터들과 인버터(IN1)로 이루어진 구성은 하나의 익스크루시브 오아 게이트(XOR)를 형성한다.

상기 도 7에서 보여지는 비트 테스트용 비교기는 제1,2 입력단(FDOI,CON1), 반전 제2 입력단(CON2), 및 출력단(DOUT)을 가지며 익스크루시브 오아게이트 타입으로 이루어진 것이다.

여기서, 상기 제1 입력단(FDOI)에는 센스앰프를 통해 메모리 셀과 연결된 데이터 입출력단에 나타나는 데이터가 인가된다. 또한, 상기 제2 입력단(CON1)에는 테스터로부터 인가되는 기대 데이터(WDI)와 반도체 메모리 장치에 인가되는 모드레지스터 셋 신호(MRSI)를 노아 게이트(NOR1) 및 인버터(IN2)를 통해 노아 게이팅 한 후 인버팅한 결과가 인가된다. 그리고, 상기 반전 제2 입력단(CON2)에는 상기 모드레지스터 셋 신호(MRSI)를 반전한 반전 모드레지스터 셋 신호와 상기 기대 데이터(WDI)를 낸드 게이트(NAN1)로써 낸드 게이팅한 결과가 인가된다.

여기서, 상기 모드레지스터 셋 신호(MRS)는 도 6에서 보여지는 바로서, 특정 데이터 입출력단의 데이터를 돈캐어할 경우에 제1 논리상태(H)로서 인가되고, 돈캐어 하지 않고 비교동작이 이루어지도록 할 경우에는 제2 논리상태(L)로서 인가된다.

결국, 도 7의 비교기는 상기 모드레지스터 셋 신호(MRS)를 하이로서 받을 경우에 상기 제1 입력단(FDOI)의 논리 상태에 상관없이 출력노드(NO1)를 통해 데이터 O을 비교결과 데이터로서 무조건적으로 출력한다. 따라서, 특정 DQ를 돈 캐어하고 나머지 원하는 DQ의 데이터를 비교할 수 있으므로, 동일한 워드라인을 공유하는 메모리 셀들에 대한 판정 오류를 방지한다. 결국, 오버 킬이 그 만큼 줄어들어 제조수율은 그에 따라 높아질 것이며, 테스트 속도도 ePBT와 동일하게 된다. 더구나, 돈 캐어의 수행이 ePBT 로직 패쓰를 이용하여 구현되므로 노말 패쓰에는 아무런 영향이 없다.

상기한 제1 실시예에서는 특정한 DQ(데이터 입출력단)를 돈 캐어하고 나머지 DQ들에 대하여 병렬비트 테스트를 행하는 것이 설명되었지만, 예컨대 데이터 0 또는 1을 돈 캐어하고서 테스트를 행할 수 있다. 이에 대한 것은 제2,3 실시예들을 통하여 설명될 것이다.

제2 실시예

도 8은 본 발명의 다른 실시예에 따른 병렬비트 테스트 회로의 블록도이고, 도 9는 도 8중 비교기의 구체적 상세 회로도이다.

먼저, 도 8을 참조하면, 메모리 셀 어레이(10)와, 제1-4 입출력 센스앰프 들(20-23)과, 제1-4비교기들(50a-53a), 및 합성 출력부(41)를 포함하는 연결구성이 보여진다.

상기 메모리 셀 어레이(10)는 컬럼선택 라인(CSL)단위의 리페어 스킴을 갖는다. 상기 제1-4비교기들(50a-53a)는 테스트 수행회로에 대응된다. 상기 테스트 수행회로는, 상기 메모리 셀 어레이(10) 내에서의 결함 셀을 스크리닝하기 위한 테스트 동작모드에서, 설정개수 단위(실시예에서는 4개)로 테스트되어질 복수의 데이터 입출력단들에서 얻어진 제1 논리상태의 데이터(예컨대 "1")는 돈캐어한 채로, 나머지 제2 논리상태의 데이터(예컨대 "0")에 대한 병렬비트 테스트를 수행한다.

상기 제1-4 비교기들(50a-53a)는 제1 논리 상태(여기서는 논리 H)의 모드레지스터 셋 신호(MRSI)와 테스터로부터 인가되는 기대 데이터(WDI)를 게이팅한 결과와, 상기 기대 데이터(WDI)로써, 상기 복수의 데이터 입출력단에 나타나는 데이터를 각기 비교할 경우에, 상기 제1 논리상태의 데이터를 비교한 비교결과는 언제나 패스로서 나타나게 한다. 결국, 도 8에서는 상기 제2 비교기(51a)에 인가되는 데이터가 제1 논리상태의 데이터이므로, 출력단(L20)에 패스(PASS)신호를 무조건적으로 출력한다. 즉, 1로서 출력되는 데이터는 돈캐어하고, 나머지 0으로서 출력되는 데이터에 대하여만 병렬비트 테스트가 수행된다.

이 경우에 상기 제1-4 비교기들(50a-53a)에는 제1 논리 상태(여기서는 논리 H)의 모드레지스터 셋 신호(MRS)가 각기 인가된다.

이와 같이, 제2 입출력 센스앰프(21)의 데이터가 1이므로 제2 비교기(51a)의 출력에서 나타나는 패스 신호는 돈캐어의 결과로서 얻어진 것이고, 나머지 비교기 들(50a,52a,53a)의 출력에서 나타나는 패스 신호들은 실제적으로 비교의 결과에 의해 얻어진 것이다.

상기 제1-4 비교기들(50a-53a)의 구현 예는 도 9에 도시된다.

도 9를 참조하면, 전원전압과 접지전압간에 직렬 연결된 4개의 모오스 트랜지스터들(PM1,NM1,NM2,NM3)과 전원전압과 접지전압간에 직렬 연결된 또 다른 4개의 모오스 트랜지스터들(PM2,PM3,NM4,NM5)이 서로 대칭적으로 연결되어 있고, 낸드 게이트(NAN1), 및 인버터(IN2)가 연결된 연결구조가 보여진다. 상기 모오스 트랜지스터들과 인버터(IN1)로 이루어진 구성은 하나의 익스크루시브 오아 게이트(XOR)를 형성한다.

상기 도 9에서 보여지는 비트 테스트용 비교기는 제1,2 입력단(FDOI,CON1), 반전 제2 입력단(CON2), 및 출력단(DOUT)을 가지며 익스크루시브 오아게이트 타입으로 이루어진 것이다.

여기서, 상기 제1 입력단(FDOI)에는 센스앰프를 통해 메모리 셀과 연결된 데이터 입출력단에 나타나는 데이터가 인가된다. 또한, 상기 제2 입력단(CON1)에는 테스터로부터 인가되는 기대 데이터(WDI)가 인가되며, 상기 반전 제2 입력단(CON2)에는 반도체 메모리 장치에 인가되는 모드레지스터 셋 신호(MRSI)를 반전한 반전 모드레지스터 셋 신호와 상기 기대 데이터(WDI)를 낸드 게이팅한 결과가 인가된다.

여기서, 상기 모드레지스터 셋 신호(MRS)는 도 8에서 보여지는 바로서, 특정 데이터 1을 돈캐어 하기 때문에, 제1 논리상태(H)로서 비교기들에 모두 인가된다.

결국, 도 8의 비교기는 상기 모드레지스터 셋 신호(MRS)를 하이로서 받아 1 이 나타나는 입출력단을 돈캐어 하여 데이터 O을 비교결과 데이터로서 출력한다.

예를 들어, DQ들의 데이터가 "0101"일 경우에 2개의 DQ들에서 나오는 0의 데이터에 대하여만 병렬비트 테스트가 이루어진다.

따라서, 특정 논리의 데이터를 돈 캐어하고 나머지 원하는 DQ의 데이터를 비교할 수 있으므로, 마찬가지로 오버 킬이 그 만큼 줄어든다. 또한, 테스트 속도도 ePBT와 동일하게 되며, 돈 캐어 및 비교기능의 수행이 ePBT 로직 패쓰를 이용하여 구현되므로 노말 패쓰에는 아무런 영향을 주지 않는다.

제3 실시예

도 10은 본 발명의 또 다른 실시예에 따른 병렬비트 테스트 회로의 블록도이고, 도 11는 도 10중 비교기의 구체적 상세 회로도이다.

먼저, 도 10을 참조하면, 메모리 셀 어레이(10)와, 제1-4 입출력 센스앰프들(20-23)과, 제1-4비교기들(50b-53b), 및 합성 출력부(41)를 포함하는 연결구성이 보여진다.

상기 메모리 셀 어레이(10)는 컬럼선택 라인(CSL)단위의 리페어 스킴을 갖는다. 상기 제1-4비교기들(50b-53b)는 테스트 수행회로에 대응된다. 상기 테스트 수행회로는, 상기 메모리 셀 어레이(10) 내에서의 결함 셀을 스크리닝하기 위한 테스트 동작모드에서, 설정개수 단위(실시예에서는 4개)로 테스트되어질 복수의 데이터 입출력단들에서 얻어진 제2 논리상태의 데이터(예컨대 "0")는 돈캐어한 채로, 나머지 제1 논리상태의 데이터(예컨대 "1")에 대한 병렬비트 테스트를 수행한다.

상기 제1-4 비교기들(50b-53b)는 제1 논리 상태(여기서는 논리 H)의 모드레 지스터 셋 신호(MRSI)와 테스터로부터 인가되는 기대 데이터(WDI)를 게이팅한 결과와, 상기 기대 데이터(WDI)로써, 상기 복수의 데이터 입출력단에 나타나는 데이터를 각기 비교할 경우에, 상기 제2 논리상태의 데이터를 비교한 비교결과는 언제나 패스로서 나타나게 한다. 결국, 도 10에서는 상기 제1,3,4 비교기(50b,52b,53b)에 인가되는 데이터가 제2 논리상태의 데이터이므로, 각기 대응되는 출력단들에는 패스(PASS)신호가 출력된다. 즉, 0으로서 출력되는 데이터는 돈캐어하고, 1로서 출력되는 데이터에 대하여만 병렬비트 테스트가 수행된다.

이 경우에 상기 제1-4 비교기들(50b-53b)에는 제1 논리 상태(여기서는 논리 H)의 모드레지스터 셋 신호(MRS)가 각기 인가된다.

이와 같이, 제2 입출력 센스앰프(21)의 데이터가 1이므로 제2 비교기(51b)의 출력에서 나타나는 패스 신호만이 실질적으로 비교의 결과에 의해 얻어진 것이다.

상기 제1-4 비교기들(50b-53b)의 구현 예는 도 11에 도시된다.

도 11을 참조하면, 전원전압과 접지전압간에 직렬 연결된 4개의 모오스 트랜지스터들(PM1,NM1,NM2,NM3)과 전원전압과 접지전압간에 직렬 연결된 또 다른 4개의 모오스 트랜지스터들(PM2,PM3,NM4,NM5)이 서로 대칭적으로 연결되어 있고, 노아 게이트(NOR1), 및 인버터들(IN2,IN3)이 연결된 연결구조가 보여진다. 상기 모오스 트랜지스터들과 인버터(IN1)로 이루어진 구성은 하나의 익스크루시브 오아 게이트(XOR)를 형성한다.

상기 도 11에서 보여지는 비트 테스트용 비교기는 제1,2 입력단(FDOI,CON1), 반전 제2 입력단(CON2), 및 출력단(DOUT)을 가지며 익스크루시브 오아게이트 타입 으로 이루어진 것이다.

여기서, 상기 제1 입력단(FDOI)에는 센스앰프를 통해 메모리 셀과 연결된 데이터 입출력단에 나타나는 데이터가 인가된다. 또한, 상기 제2 입력단(CON1)에는 테스터로부터 인가되는 기대 데이터(WDI)와 모드레지스터 셋 신호(MRSI)를 노아 게이팅한 후 반전한 결과가 인가되며, 상기 반전 제2 입력단(CON2)에는 상기 기대 데이터(WDI)를 반전한 결과가 인가된다.

여기서, 상기 모드레지스터 셋 신호(MRS)는 도 10에서 보여지는 바로서, 특정 데이터 0을 돈캐어 하기 때문에, 제1 논리상태(H)로서 비교기들에 모두 인가된다. 결국, 도 11의 비교기는 상기 모드레지스터 셋 신호(MRS)를 하이로서 받아 0이 나타나는 입출력단을 돈캐어 하여 O을 비교결과 데이터로서 출력한다.

예를 들어, DQ들의 데이터가 "0101"일 경우에 2개의 DQ들에서 나오는 1의 데이터에 대하여만 병렬비트 테스트가 이루어진다.

제3 실시예의 경우에도 제2 실시예에서와 마찬가지의 장점이 얻어진다.

이와 같이 각각의 셀 데이터를 DQ 별로 혹은 데이터별로 선택적으로 판정할 수 있게 하여 특정 DQ나 특정 데이터의 오버 킬 요소를 제거할 수 있을 뿐만 아니라 반대로 특정 DQ나 데이터를 가속조건으로 테스트할 수 있어 테스트 시에 매우 유용하게 사용할 수 가 있다.

즉, 특정 DQ나 데이터를 돈캐어 하여 오버킬 요소를 제거하고 ePBT 로직을 이용한 것이므로 노말 모드 대비 테스트 타임의 단축효과가 있다.

본 발명은 동일 워드라인에 있는 셀 불량 검출과 같은 특정 DQ 또는 특정 데 이터의 불량을 검출할 경우에 매우 유용하게 사용할 수 있게 된다.

상기한 설명에서는 본 발명의 실시예들을 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이 비교기의 회로구성을 다르게 할 수 있을 것이다.

또한, DRAM에서 4DQ를 비교하는 경우를 예로 들었으나 8DQ로의 확장도 가능하며, DDR2 및 DDR3 타입의 DRAM 셀 결함 테스트에 적당하다. 그러나, 테스트 기법은 여기에 한정됨이 없이 다양한 구조의 DRAM 뿐만 아니라 타의 휘발성 메모리 등에서도 본 발명의 기술적 사상이 확장적으로 적용가능할 것이다.

도 1은 종래기술에 따른 테스트 모드 블록도.

도 2 및 도 3은 통상적인 테스트 회로의 예들을 보여주는 회로블록도들

도 4는 도 2중 비교기의 구체적 상세 회로도

도 5는 일반적인 병렬비트 테스트 시의 데이터 입출력 제어의 일예를 보여주는 도면

도 6은 본 발명의 일실시예에 따른 병렬비트 테스트 회로의 블록도

도 7은 도 6중 비교기의 구체적 상세 회로도

도 8은 본 발명의 다른 실시예에 따른 병렬비트 테스트 회로의 블록도

도 9는 도 8중 비교기의 구체적 상세 회로도

도 10은 본 발명의 또 다른 실시예에 따른 병렬비트 테스트 회로의 블록도

도 11은 도 9중 비교기의 구체적 상세 회로도

도 12는 본 발명의 실시예들이 적용 가능한 반도체 메모리 장치의 회로블록 예시도

도 13은 도 12의 메모리 뱅크의 구성 예를 보여주는 상세 회로블록도

Claims (20)

1. 컬럼선택 라인 단위의 리페어 스킴을 갖는 메모리 셀 어레이와;

   상기 메모리 셀 어레이 내에서의 결함 셀을 스크리닝하기 위한 테스트 동작모드에서, 설정개수 단위로 테스트되어질 복수의 데이터 입출력단들 중에서 적어도 하나 이상의 선택된 데이터 입출력단을 돈캐어한 채로, 나머지 데이터 입출력단들에 나타나는 데이터에 대한 병렬비트 테스트를 행하는 테스트 수행회로를 구비함을 특징으로 하는 반도체 메모리 장치.
2. 제1항에 있어서,

   상기 테스트 수행회로는 제1 논리 상태의 모드레지스터 셋 신호와 테스터로부터 인가되는 기대 데이터를 게이팅한 결과로써 상기 선택된 데이터 입출력단에 나타나는 데이터를 비교함에 의해 상기 선택된 데이터 입출력단에 나타나는 데이터의 논리와는 상관없이 비교결과가 패스로서 얻어지도록 함을 특징으로 하는 반도체 메모리 장치.
3. 제2항에 있어서,

   상기 테스트 수행회로는 상기 제1 논리 상태와는 반대로 주어지는 제2 논리 상태의 모드레지스터 셋 신호와 테스터로부터 인가되는 기대 데이터를 게이팅한 결과로써 상기 나머지 데이터 입출력단들에 나타나는 데이터를 각기 비교함에 의해 그에 따른 비교결과가 각기 얻어지도록 함을 특징으로 하는 반도체 메모리 장치.
4. 컬럼선택 라인 단위의 리페어 스킴을 갖는 메모리 셀 어레이와;

   상기 메모리 셀 어레이 내에서의 결함 셀을 스크리닝하기 위한 테스트 동작모드에서, 설정개수 단위로 테스트되어질 복수의 데이터 입출력단들에서 얻어진 제1 논리상태의 데이터는 돈캐어한 채로, 나머지 제2 논리상태의 데이터에 대한 병렬비트 테스트를 행하는 테스트 수행회로를 구비함을 특징으로 하는 반도체 메모리 장치.
5. 제4항에 있어서,

   상기 테스트 수행회로는 제1 논리 상태의 모드레지스터 셋 신호와 테스터로부터 인가되는 기대 데이터를 게이팅한 결과와 상기 기대 데이터로써, 상기 복수의 데이터 입출력단에 나타나는 데이터를 각기 비교함에 의해, 상기 제1 논리상태의 데이터를 비교한 비교결과가 언제나 패스로서 나타나게 함을 특징으로 하는 반도체 메모리 장치.
6. 제5항에 있어서,

   상기 테스트 수행회로는 제1 논리 상태의 모드레지스터 셋 신호와 테스터로부터 인가되는 기대 데이터를 게이팅한 결과와 상기 기대 데이터로써, 상기 복수의 데이터 입출력단에 나타나는 데이터를 각기 비교함에 의해, 상기 나머지 제2 논리상태의 데이터에 대한 비교결과가 상기 비교동작의 수행에 따라 각기 얻어지도록 함을 특징으로 반도체 메모리 장치.
7. 제6항에 있어서, 상기 제1 논리 상태는 로직 하이임을 특징으로 하는 반도체 메모리 장치.
8. 컬럼선택 라인 단위의 리페어 스킴을 갖는 메모리 셀 어레이와;

   상기 메모리 셀 어레이 내에서의 결함 셀을 스크리닝하기 위한 테스트 동작모드에서, 설정개수 단위로 테스트되어질 복수의 데이터 입출력단들에서 얻어진 제2 논리상태의 데이터는 돈캐어한 채로, 나머지 제1 논리상태의 데이터에 대한 병렬비트 테스트를 행하는 테스트 수행회로를 구비함을 특징으로 하는 반도체 메모리 장치.
9. 제8항에 있어서,

   상기 테스트 수행회로는 제1 논리 상태의 모드레지스터 셋 신호와 테스터로부터 인가되는 기대 데이터를 게이팅한 결과와 상기 기대 데이터로써, 상기 복수의 데이터 입출력단에 나타나는 데이터를 각기 비교함에 의해, 상기 제2 논리상태의 데이터를 비교한 비교결과가 언제나 패스로서 나타나게 함을 특징으로 하는 반도체 메모리 장치.
10. 제9항에 있어서,

    상기 테스트 수행회로는 제1 논리 상태의 모드레지스터 셋 신호와 테스터로부터 인가되는 기대 데이터를 게이팅한 결과와 상기 기대 데이터로써, 상기 복수의 데이터 입출력단에 나타나는 데이터를 각기 비교함에 의해, 상기 나머지 제1 논리상태의 데이터에 대한 비교결과가 상기 비교동작의 수행에 따라 각기 얻어지도록 함을 특징으로 반도체 메모리 장치.
11. 제1,2 입력단, 반전 제2 입력단, 및 출력단을 가지며 익스크루시브 오아게이트 타입으로 이루어진 비트 테스트용 비교기에 있어서,

    상기 제1 입력단에는 센스앰프를 통해 메모리 셀과 연결된 데이터 입출력단 에 나타나는 데이터가 인가되고,

    상기 제2 입력단에는 테스터로부터 인가되는 기대 데이터와 반도체 메모리 장치에 인가되는 모드레지스터 셋 신호를 노아 게이팅 한 후 인버팅한 결과가 인가되며,

    상기 반전 제2 입력단에는 상기 모드레지스터 셋 신호를 반전한 반전 모드레지스터 셋 신호와 상기 기대 데이터를 낸드 게이팅한 결과가 인가되는 것을 특징으로 하는 비트 테스트용 비교기.
12. 제11항에 있어서, 상기 모드레지스터 셋 신호는 특정 데이터 입출력단의 데이터를 돈캐어할 경우에 제1 논리상태로서 인가되고, 돈캐어 하지 않고 비교동작이 이루어지도록 할 경우에는 제2 논리상태로서 인가됨을 특징으로 하는 비트 테스트용 비교기.
13. 제12항에 있어서, 상기 익스크루시브 오아 게이트는 전원전압과 접지전압간에 직렬 연결된 4개의 모오스 트랜지스터들이 서로 대칭적으로 연결된 구조를 가짐을 특징으로 하는 비트 테스트용 비교기.
14. 제1,2 입력단, 반전 제2 입력단, 및 출력단을 가지며 익스크루시브 오아게이트 타입으로 이루어진 비트 테스트용 비교기에 있어서,

    상기 제1 입력단에는 센스앰프를 통해 메모리 셀과 연결된 데이터 입출력단에 나타나는 데이터가 인가되고,

    상기 제2 입력단에는 테스터로부터 인가되는 기대 데이터가 인가되며,

    상기 반전 제2 입력단에는 반도체 메모리 장치에 인가되는 모드레지스터 셋 신호를 반전한 반전 모드레지스터 셋 신호와 상기 기대 데이터를 낸드 게이팅한 결과가 인가되는 것을 특징으로 하는 비트 테스트용 비교기.
15. 제14항에 있어서, 상기 모드레지스터 셋 신호는 특정 데이터 입출력단의 데이터중 논리 하이를 갖는 데이터를 돈캐어할 경우에 제1 논리상태로서 인가됨을 특징으로 하는 비트 테스트용 비교기.
16. 제15항에 있어서, 상기 익스크루시브 오아 게이트는 전원전압과 접지전압간에 직렬 연결된 4개의 모오스 트랜지스터들이 서로 대칭적으로 연결된 구조를 가짐을 특징으로 하는 비트 테스트용 비교기.
17. 제1,2 입력단, 반전 제2 입력단, 및 출력단을 가지며 익스크루시브 오아게이트 타입으로 이루어진 비트 테스트용 비교기에 있어서,

    상기 제1 입력단에는 센스앰프를 통해 메모리 셀과 연결된 데이터 입출력단에 나타나는 데이터가 인가되고,

    상기 제2 입력단에는 테스터로부터 인가되는 기대 데이터와 모드레지스터 셋 신호를 노아 게이팅한 후 반전한 결과가 인가되며,

    상기 반전 제2 입력단에는 상기 기대 데이터를 반전한 결과가 인가되는 것을 특징으로 하는 비트 테스트용 비교기.
18. 제17항에 있어서, 상기 모드레지스터 셋 신호는 특정 데이터 입출력단의 데이터중 논리 로우를 갖는 데이터를 돈캐어할 경우에 제1 논리상태로서 인가됨을 특징으로 하는 비트 테스트용 비교기.
19. 제18항에 있어서, 상기 익스크루시브 오아 게이트는 전원전압과 접지전압간에 직렬 연결된 4개의 모오스 트랜지스터들이 서로 대칭적으로 연결된 구조를 가짐을 특징으로 하는 비트 테스트용 비교기.
20. 반도체 메모리 장치를 병렬비트 테스트하는 방법에 있어서,

    외부 신호를 인가하여 특정 데이터 입출력단의 데이터를 돈캐어 하거나 특정 논리의 데이터를 돈캐어 하면서 병렬비트 테스트를 수행함을 특징으로 하는 방법.

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