JPH09119870A - 温度検出方法、半導体装置及び温度検出回路 - Google Patents

温度検出方法、半導体装置及び温度検出回路

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JPH09119870A
JPH09119870A JP7278754A JP27875495A JPH09119870A JP H09119870 A JPH09119870 A JP H09119870A JP 7278754 A JP7278754 A JP 7278754A JP 27875495 A JP27875495 A JP 27875495A JP H09119870 A JPH09119870 A JP H09119870A
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lateral mosfet
lateral
mosfet
gate
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美朝 ▲高▼橋
Yoshitomo Takahashi
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NEC Corp
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Abstract

(57)【要約】 【課題】ＭＯＳＦＥＴのしきい値の温度依存性を利用し
て温度を検出する場合に、より適切な基準電圧の与え方
を提供する。 【解決手段】同一の半導体基板内に、温度検出対象の縦
型ＭＯＳＦＥＴ２１と温度検出セル２２と基準電圧セル
２３とを形成して温度検出部内蔵電界効果トランジスタ
１０１とする。温度検出セル２２と基準電圧セル２３
は、同一のウェル領域内にそれぞれ横型ＭＯＳＦＥＴと
して形成する。ゲート・ソース間電圧ＶGS−ドレイン電
流ＩD特性において温度依存性が見られるようなドレイ
ン電流Ｉ2で温度検出セル２２を定電流駆動し、温度依
存性が見られないドレイン電流Ｉ3で基準電圧セル２３
を定電流駆動し、温度検出セル２２の出力電圧と基準電
圧セル２３の出力電圧の差に応じてコンパレータ１０３
により温度を検出する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置におけ
る温度検出及び過熱防止に関し、特に、半導体装置にお
ける温度検出方法、温度検出回路及び温度検出用の電界
効果トランジスタに関する。
【０００２】
【従来の技術】パワートランジスタやパワーＭＯＳＦＥ
Ｔなどの半導体素子の過熱を防止するために、これら半
導体素子の温度を検出する温度検出回路を設け、この温
度検出回路の出力に応じてパワートランジスタやパワー
ＭＯＳＦＥＴを遮断状態にするなどの制御が行われてい
る。
【０００３】例えば特開平５−１２９５９８号公報に
は、図６に示すように、温度検出用ダイオードの逆漏れ
電流の温度依存性を利用して温度検出を行う温度検出回
路が開示されている。温度検出対象の半導体素子と同一
基板内に温度検出用ダイオード２０１を配置し、このダ
イオード２０１のアノードを接地（ＧＮＤ）し、カソー
ドにはデプレッション型ＭＯＳＦＥＴ２０２のソースと
ゲートを接続する。このＭＯＳＦＥＴ２０２のドレイン
は電源ＶDDに接続している。ダイオード２０１のカソー
ド電位ＶCが入力ししきい値がＶthであるバッファ２０
３が設けられ、バッファ２０３の出力がこの温度検出回
路の出力となっている。この温度検出回路の動作原理を
図７により説明する。
【０００４】ダイオード２０１の逆もれ電流の電圧特性
は温度依存性を有し、温度Ｔ1〜Ｔ4のときにそれぞれ実
線２１１〜２１４で表わされるような電流−電圧（Ｉ−
Ｖ）特性を示す。一方、デプレッション型ＭＯＳＦＥＴ
２０２のドレイン電流は、ダイオード２０１のカソード
電位ＶCに応じて、点線２１５で示されるようなＩ−Ｖ
特性を示して変化する。ダイオード２０１の逆漏れ電流
とＭＯＳＦＥＴのドレイン電流とは一致するから、ダイ
オード２０１のＩ−Ｖ特性曲線とＭＯＳＦＥＴ２０２の
Ｉ−Ｖ特性曲線との交点が両者の動作点を表わすことに
なる。温度ごとのダイオード２０１の特性を表わす実線
２１１〜２１４は、それぞれ、ＭＯＳＦＥＴ２０２の特
性を表わす点線２１５と交点を有し、温度Ｔ1のときに
電位ＶCはＶ1、温度Ｔ4のときに電位ＶCはＶ4となる。
電位ＶCはバッファ２０３の入力電圧であるため、検出
したい温度のときのＶC値にバッファ２０３のしきい値
Ｖthを設定することで、しきい値Ｖthの前後でバッファ
の出力が反転し、温度を検出して加熱を検知することが
できる。
【０００５】しかしながら、図６に示す温度検出回路
は、ダイオード２０１の逆漏れ電流の温度依存性を用い
ているために半導体基板中の結晶欠陥等の影響を受けや
すく、結晶欠陥等により逆漏れ電流が変動して温度検出
値がばらつくといった問題点を有する。また、ダイオー
ド２０１の特性の他に、デプレッション型ＭＯＳＦＥＴ
２０２の特性やバッファ２０３のしきい値Ｖth等、複数
のデバイス特性値が検出特性に関係するので、検出温度
の設定が難かしいという問題点もある。
【０００６】温度検出の方法としては、ダイオード（Ｐ
Ｎ接合）の逆漏れ電流の温度依存性を用いる方法のほ
か、ＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）のし
きい値の温度依存性を用いる方法もある。特開平４−２
１２４７０号公報には、大電流用の縦型ＭＯＳＦＥＴ３
２１と温度検出用の横型ＭＯＳＦＥＴ（温度検出セル３
２２）とを同一の半導体基板内に隣接して配置して温度
検出部内蔵電界効果トランジスタ３５１を構成し、縦型
ＭＯＳＦＥＴ３２１の温度を温度検出セル３２２を用い
て検出する構成の回路が開示されている。図８は温度検
出部内蔵電界効果トランジスタ３５１の構成を示す断面
図、図９はこの回路の構成を示す回路図である。
【０００７】Ｎ+基板３０１の一方の面にはＮ-エピタキ
シャル層３０２が設けられ、他方の面には縦型ＭＯＳＦ
ＥＴ３２１用のドレイン電極３１４が配置されている。
Ｎ-エピタキシャル層３０２の表面には、Ｐ-ウェル領域
３０３とＰベース領域３０６が形成されている。Ｐ-ウ
ェル領域３０３は、横型ＭＯＳＦＥＴである温度検出セ
ル３２２が形成される領域であって、その表面には、Ｎ
+ドレイン領域３１５とＮ+ソース領域３１６とが設けら
れている。Ｎ+ドレイン領域３１５とＮ+ソース領域３１
６に挟まれた領域（チャネル領域）上には、ゲート酸化
膜３０４を介してゲート電極３０５が設けられ、さらに
これらを覆うように層間絶縁膜３０９が設けられてい
る。Ｎ+ドレイン領域３１５は層間絶縁膜３０９上のド
レイン電極３１１に対してコンタクトホールを介して接
続し、Ｎ+ソース領域３１６は層間絶縁膜３０９上のソ
ース電極３１０に対してコンタクトホールを介して接続
している。
【０００８】一方、Ｐベース領域３０６はウェル型の構
造を有し、縦型ＭＯＳＦＥＴ３２１のソースとなるＮ+
ソース領域３０７を含んでいる。縦型ＭＯＳＦＥＴ３２
１のソースと温度検出セル３２２のソースは共通接続さ
れており、これに対応して、上述のソース電極３１０
は、層間絶縁膜３０９に設けられたコンタクトホールを
介して、Ｐベース領域３０６及びＮ+ソース領域３０７
に接続している。縦型ＭＯＳＦＥＴ３２１のゲート電極
３０９は、ゲート酸化膜３０４を介してＰベース領域３
０６の表面上に設けられており、ゲート電極３０９の一
部分は、Ｎ-エピタキシャル層３０２上やＮ+ソース領域
３０７上にまで延びて存在している。
【０００９】この温度検出部内蔵電界効果トランジスタ
３５１を用いた回路の典型例が図９に示されている。こ
こでは温度検出部内蔵電界効果トランジスタ３５１内の
縦型ＭＯＳＦＥＴ３２１をソース接地回路で使用してお
り、縦型ＭＯＳＦＥＴ３２１のソースと温度検出セル３
２２のソースは相互に接続されて共通ソースＳとして接
地されている。縦型ＭＯＳＦＥＴ３２１のゲートＧ1に
はゲート駆動回路３５２が接続され、ドレインＤ1は負
荷抵抗Ｒを介して電源ＶDDに接続されている。温度検出
セル３２２のドレインＤ2はそのゲートＧ2に接続すると
ともに、コンパレータ３５３の一方の入力に接続し、さ
らに定電流源３５４に接続している。したがって、温度
検出セル３２２は定電流駆動される。コンパレータ３５
３の他方の入力には基準電圧Ｖrefが入力している。コ
ンパレータ３５３の出力はゲート駆動回路３５２に入力
しており、過熱状態を検出した場合には縦型ＭＯＳＦＥ
Ｔ３２１をカットオフするなどの処置が取られるように
構成されている。結局この回路では、温度検出セル３２
２を定電流で駆動し、温度によって変化するゲート−ソ
ース間電圧ＶGSを取り出し、これと基準電圧Ｖrefとを
比較することによって出力トランジスタすなわち縦型Ｍ
ＯＳＦＥＴ３２１の過熱保護が行われている。
【００１０】
【発明が解決しようとする課題】上述の特開平４−２１
２４７０号公報の開示範囲は基準電圧Ｖrefの好ましい
発生方法にまで及んだものではなく、基準電圧Ｖrefの
発生方法に工夫の余地が残されている。
【００１１】本発明の目的は、電界効果トランジスタの
しきい値を用いて温度検出を行う際の基準電圧Ｖrefの
好ましい発生方法を提供し、この方法によりさらに改良
された検知特性を有する温度検出方法及び回路、さら
に、この方法の実施に使用される電界効果トランジスタ
を提供することにある。
【００１２】
【課題を解決するための手段】本発明の温度検出方法
は、一導電型半導体領域の表面に形成された逆導電型ウ
ェル領域内に第１の横型ＭＯＳＦＥＴを形成し、第１の
横型ＭＯＳＦＥＴのゲート・ソース間電圧とドレイン電
流との関係の温度依存性を用いて温度を検出する温度検
出方法において、逆導電型ウェル領域内に第２の横型Ｍ
ＯＳＦＥＴが形成されており、第２の横型ＭＯＳＦＥＴ
のゲート・ソース間電圧とドレイン電圧との関係におけ
る温度依存性が非常に小さくなる領域に第２の横型ＭＯ
ＳＦＥＴの動作点を設定し、第２の横型ＭＯＳＦＥＴの
ゲート・ソース間電圧及びドレイン電流の少なくとも一
方を基準として温度検出を行うことを特徴とする。
【００１３】本発明の温度検出方法では、具体的には、
第１の横型ＭＯＳＦＥＴのゲートとドレインを短絡し、
第２の横型ＭＯＳＦＥＴのゲートとドレインを短絡し、
ゲート・ソース間電圧に温度の影響が及ぼされるドレイ
ン電流で第１の横型ＭＯＳＦＥＴを定電流駆動し、温度
の影響が及ぼされないドレイン電流で第２の横型ＭＯＳ
ＦＥＴを定電流駆動し、第１の横型ＭＯＳＦＥＴ及び第
２の横型ＭＯＳＦＥＴのゲート・ソース間電圧の差に応
じて温度を検出すればよい。
【００１４】本発明の半導体装置は、一導電型半導体領
域の表面に形成された逆導電型ウェル領域内に第１の横
型ＭＯＳＦＥＴ及び第２の横型ＭＯＳＦＥＴを有し、ゲ
ート・ソース間電圧−ドレイン電流特性に温度が影響す
る動作点で第１の横型ＭＯＳＦＥＴが駆動され、ゲート
・ソース間電圧−ドレイン電流特性に温度が影響しない
動作点で第２の横型ＭＯＳＦＥＴが駆動され、第１の横
型ＭＯＳＦＥＴ及び第２の横型ＭＯＳＦＥＴの出力の差
に応じて温度が決定される。
【００１５】本発明の温度検出回路は、一導電型半導体
領域の表面に形成された逆導電型ウェル領域内に設けら
れた第１の横型ＭＯＳＦＥＴ及び第２の横型ＭＯＳＦＥ
Ｔと、ゲート・ソース間電圧−ドレイン電流特性に温度
が影響する動作点で第１の横型ＭＯＳＦＥＴを駆動する
第１の電源と、ゲート・ソース間電圧−ドレイン電流特
性に温度が影響しない動作点で第２の横型ＭＯＳＦＥＴ
が駆動する第２の電源と、第１の横型ＭＯＳＦＥＴ及び
第２の横型ＭＯＳＦＥＴの出力の差を所定の設定値とを
比較して温度を検出するコンパレータとを有する。
【００１６】本発明の温度検出回路は、具体的には、第
１の電源及び第２の電源を第１の横型ＭＯＳＦＥＴ及び
第２の横型ＭＯＳＦＥＴのドレインにそれぞれ接続され
た第１の定電流源及び第２の定電流源とし、第１の横型
ＭＯＳＦＥＴのゲートとドレインを短絡し、第２の横型
ＭＯＳＦＥＴのゲートとドレインを短絡し、第１の横型
ＭＯＳＦＥＴ及び第２の横型ＭＯＳＦＥＴのソースを共
通に接地し、第１の横型ＭＯＳＦＥＴ及び第２の横型Ｍ
ＯＳＦＥＴのドレイン電圧をそれぞれコンパレータに入
力するようにして構成することができる。
【００１７】上記各発明において、温度検出対象の半導
体素子と同一の半導体基板内に第１の横型ＭＯＳＦＥＴ
及び第２の横型ＭＯＳＦＥＴが形成されるようにするこ
とが好ましい。この温度検出対象の半導体素子は、典型
的には、上述の一導電型半導体領域をドレイン領域とす
る縦型ＭＯＳＦＥＴである。また、コンパレータの出力
に応じて温度検出対象の半導体素子の動作制限を行う駆
動回路をさらに設けてもよい。
【００１８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の実施の一形
態の温度検出部内蔵電界効果トランジスタの構成を示す
断面図であり、この温度検出部内蔵電界効果トランジス
タ１０１は本発明の温度検出方法の実施に使用されるも
のである。ここでは、耐圧が６０ＶであるＮチャネル縦
型ＭＯＳＦＥＴ２１の過熱検出を行う場合を例に挙げて
説明する。
【００１９】Ｎ+基板１の一方の面にＮ-エピタキシャル
層２が設けられて半導体基板を構成し、他方の面に縦型
ＭＯＳＦＥＴ２１用のドレイン電極１４が配置されてい
る。Ｎ-エピタキシャル層２の表面には、Ｐ-ウェル領域
３とＰベース領域６が形成されている。Ｐ-ウェル領域
３は、それぞれ温度検出セル２２及び基準電圧セル２３
である２つの横型ＭＯＳＦＥＴが形成される領域であっ
て、その表面に、Ｎ+ドレイン領域１５とＮ+ソース領域
７とが設けられている。なお、温度検出セル２２と基準
電圧セル２３とはフィールド酸化膜１３によって素子分
離されている。Ｎ+ドレイン領域１５とＮ+ソース領域７
に挟まれた各領域（チャネル領域）上には、それぞれ、
ゲート酸化膜４を介してゲート電極５が設けられ、さら
にこれらを覆うように層間絶縁膜９が設けられている。
温度検出セル２２と基準電圧セル２３に対応する２箇所
のＮ+ドレイン領域１５は、それぞれ層間絶縁膜９上の
ドレイン電極１１,１２に対してコンタクトホールを介
して接続している。温度検出セル２２と基準電圧セル２
３にそれぞれ対応するＮ+ソース領域７は層間絶縁膜９
上のソース電極１０に対してコンタクトホールを介して
共通に接続している。
【００２０】一方、Ｐベース領域６はウェル型の構造を
有し、縦型ＭＯＳＦＥＴ２１のソースとなるＮ+ソース
領域７及びＰ+ソース領域８を含んでいる。温度検出セ
ル２２のソース及び基準電圧セル２３の共通ソースに縦
型ＭＯＳＦＥＴ２１のソースも接続しており、これに対
応して、上述のソース電極１０は、層間絶縁膜９に設け
られたコンタクトホールを介して、Ｐベース領域６内の
Ｎ+ソース領域７及びＰ+ソース領域８に接続している。
縦型ＭＯＳＦＥＴ２１のゲート電極９は、ゲート酸化膜
４を介してＰベース領域６の表面上に設けられており、
ゲート電極９の一部分は、Ｎ-エピタキシャル層２上や
Ｎ+ソース領域７上にまで延び、さらに、Ｐ -ウェル領域
３内のＮ+ソース領域７上にまで延びている。Ｐ-ウェル
領域３において、縦型ＭＯＳＦＥＴ２１側のゲート電極
５が延びてきているＮ+ソース領域７と、温度検出セル
２２や基準電圧セル２３に対応するＮ+ソース領域７と
の間には、Ｐ+ソース領域８が形成され、このＰ+ソース
領域８もソース電極１０に接続している。
【００２１】本実施の形態の温度検出部内蔵電界効果ト
ランジスタ１０１では、上述した構成とすることによ
り、Ｎチャネル縦型ＭＯＳＦＥＴ２１と温度検出用のＮ
チャネル横型ＭＯＳＦＥＴ（温度検出セル２２）と基準
電圧発生用のＮチャネル横型ＭＯＳＦＥＴ（基準電圧セ
ル２３）とが同一のシリコン半導体基板内に隣接して配
置し、かつこれらのソースが共通接続されている（図５
参照）。
【００２２】次に、この温度検出部内蔵電界効果トラン
ジスタ１０１の製造工程を説明する。抵抗率が〜６×１
０-3Ω・ｃｍ程度となるようにヒ素(Ａｓ)をドープした
シリコンＮ+基板１に、抵抗率が約０.８５Ω・ｃｍ、厚
さ約７μｍのリン(Ｐ)をドープしたＮ-エピタキシャル
層２を成長させる。そして、Ｎ-エピタキシャル層２の
表面に、表面濃度約３×１０16ｃｍ-3 、深さ約２μｍ
のＰ型にドープされたＰ-ウェル領域３を形成し、厚さ
約１μｍのフィールド酸化膜１３を形成した後にゲート
酸化膜４を厚さ約５０ｎｍに形成する。
【００２３】次に、厚さが約６０ｎｍ、抵抗率が約１３
Ω／□程度になるようにリンをドープしたポリシリコン
層を堆積しパターニングしてゲート電極５を形成し、こ
のゲート電極５に対して自己整合的に、ただしＰ-ウェ
ル領域３を除いて、Ｎ-エピタキシャル層２の表面に、
Ｐベース６領域を形成する。続いて、Ｐベース領域６
に、ゲート電極５に対して自己整合的にＮ+ソース７領
域を形成し、Ｎ+ソース領域７の一部にＰ+ソース領域８
を選択的に形成する。その後、厚さ約６５０ｎｍのＢＰ
ＳＧ（ホウリンケイ酸ガラス）膜を層間絶縁膜９として
設け、この層間絶縁膜９にコンタクトホールを開け、そ
の後、厚さ５μｍのアルミニウム(Ａｌ)膜をスパッタに
よって設けてパターニングすることによりソース電極１
０、ドレイン電極１１,１２を形成する。さらに、Ｎ+基
板１の裏面側にドレイン電極１４を蒸着することで、温
度検出部内蔵電界効果トランジスタ１０１が完成する。
【００２４】次に、この温度検出部内蔵電界効果トラン
ジスタにおける温度検出の原理について説明する。図２
は、温度検出セルと基準電圧セルの動作を説明するため
の回路図である。
【００２５】温度検出セル２２は、ソースＳが接地し、
ゲートＧ2とドレインＤ2が短絡し、さらにドレインＤ2
には定電流源１０４が接続し、電流Ｉ2で動作してい
る。同様に基準電圧セル２３も、ソースＳが接地し、ゲ
ートＧ3とドレインＤ3が短絡し、ドレインＤ3に定電流
源１０５が接続して電流Ｉ3で動作している。
【００２６】ここで、温度検出セル２２と基準電圧セル
２３が同一のディメンジョンを有するものとすると、そ
れぞれは、温度ごとに、図３に示すようなゲート・ソー
ス間電圧ＶGS−ドレイン電流ＩD特性を示す。図におい
て各温度の特性曲線が領域Ｐの近傍で交わっており、こ
こでは、ドレイン電流ＩDが定まれば温度に依存せずに
ゲート・ソース間電圧ＶGSが定まることになる。ＭＯＳ
ＦＥＴのＶGS−ＩD特性には、一般に、このように温度
依存性がない電流レベルと、約−７ｍＶ／℃の負の温度
特性をもつ電流レベルがあることが知られている。そこ
で、温度依存性のない電流レベルに基準電圧セル２３の
ドレイン電流Ｉ3に設定し、負の温度特性をもつ電流レ
ベルに温度検出セル２２のドレイン電流Ｉ2を設定して
これらを定電流駆動すると、温度検出端子に現れる温度
検出セル２２のゲート・ソース間電圧ＶGS2は約−７ｍ
Ｖ／℃の温度特性を有し、基準電圧端子に現れる基準電
圧セル２３のゲート・ソース間電圧ＶGS3は温度によら
ず一定値となる。したがって、両者の差から半導体基板
の温度を検出することが可能になり、この半導体基板に
ある縦型ＭＯＳＦＥＴ２１の過熱を検知することが可能
になる。
【００２７】また、温度検出セル２２と基準電圧セル２
３のディメンジョンを変え、例えば基準電圧セル２３の
チャネル幅を温度検出セル２２に比べ小さくすることに
より、同一値の定電流源によって、温度検出セル２２と
基準電圧セル２３での電流密度の比をＩ2：Ｉ3に設定す
ることが可能になり、上述と同様にして半導体基板の温
度を検出することができる。また、温度検出セルと基準
電圧セルを定電流駆動するのではなく、定電圧駆動する
ことも可能である。この場合には、ゲート・ソース間電
圧ＶGSに対してドレイン電流ＩDが温度依存性を示さな
い値に基準電圧セルのゲート電圧を設定し、温度特性を
示す値に温度検出セルのゲート電圧を設定して、両者の
ドレイン電流の差を検出すればよい。
【００２８】ところで、ＭＯＳＦＥＴのしきい値は、一
般に１±０.２Ｖといわれ、製造上のばらつき等によっ
てその絶対精度は約２０％であるとされている。しかし
ながら本実施の形態では、温度検出セル２２と基準電圧
セル２３は同一構造、同一工程で隣接して形成されるの
で、両者のしきい値を相対精度３％以内でほぼ同じ値に
設定することができ、温度の検出精度を向上させること
ができる。図４は、相対精度がよいことを説明する図で
ある。図において、しきい値が高ければＶGS−ＩD特性
曲線は図示右方向に並行移動し、しきい値が低ければ図
示左方向に平行移動する。温度検出セル２２と基準電圧
セル２３の特性が図示実線で示されるようなものであっ
た場合に、しきい値がばらついて図示破線のようにしき
い値が低くなったとしても、温度検出セル２２と基準電
圧セル２３との間の差は上述した相対精度程度であるた
め、全体としてゲート・ソース間電圧ＶGSが低い方向に
平行移動したものとなり、温度検出セル２２のゲート・
ソース間電圧ＶGS2と基準電圧セル２３のゲート・ソー
ス間電圧ＶGS3との差の絶対値｜ＶGS2−ＶGS3｜は大き
な影響は受けない。結局、しきい値がばらついても温度
検出精度は維持されることになる。
【００２９】図５は、上述した温度検出部内蔵電界効果
トランジスタ１０１を組み込んだ過熱保護回路の一例を
示す回路図である。ここでは、縦型ＭＯＳＦＥＴ２１を
出力トランジスタとして使用し、この縦型ＭＯＳＦＥＴ
２１の発熱を検知して設定温度を越えた場合に動作制限
を行って発熱を抑制する。
【００３０】縦型ＭＯＳＦＥＴ３２、温度検出セル２２
及び基準電圧セル２３の共通ソースＳは接地されてい
る。縦型ＭＯＳＦＥＴ２１のドレインＤ1は負荷抵抗Ｒ
を介して電源ＶDDに接続し、ゲートＧ1はゲート駆動回
路１０２に接続している。温度検出セル２２のゲートＧ
2とドレインＤ2はコンパレータ１０３の一方の入力に共
通接続し、基準電圧セル２３のゲートＧ3とドレインＤ3
はコンパレータ１０３の他方の入力に共通接続してい
る。また、定電流源１０４,１０５がそれぞれ温度検出
セル２２のドレインＤ2及び基準電圧セル２３のドレイ
ンＤ3に接続しており、温度検出セル２２と基準電圧セ
ル２３は、それぞれ上述した電流Ｉ2,Ｉ3で駆動されて
いる。コンパレータ１０３の出力はゲート駆動回路１０
２に入力している。この過熱保護回路では、縦型ＭＯＳ
ＦＥＴ２１の発熱が設定温度を越えた場合に、すなわち
コンパレータ１０３の２入力間の差が所定の設定値を越
えた場合に、コンパレータ１０３の出力は反転し、これ
によって、ゲート駆動回路１０２が縦型ＭＯＳＦＥＴ２
１のドレイン電流Ｉ1をチョッピングしたり縦型ＭＯＳ
ＦＥＴ２１をターンオフしたりして動作制限を行い、発
熱が抑制される。
【００３１】以上、本発明の実施の形態について、耐圧
が６０ＶであるＮチャネル縦型ＭＯＳＦＥＴの過熱保護
を行う場合を例に挙げて説明したが、本発明はこれに限
定されるものではなく、これよりも低耐圧あるいは高耐
圧、また、ＰチャネルＭＯＳＦＥＴや、ＰチャネルとＮ
チャネルが混在する場合にも同様の効果が得られる。さ
らに、単体の温度検出部内蔵電界効果トランジスタとし
て構成するのではなく、集積回路等にも応用でき、バイ
ポーラトランジスタやサイリスタ類の過熱保護にも利用
できるものである。
【００３２】
【発明の効果】以上説明したように本発明は、温度検出
セルと類似構造の横型ＭＯＳＦＥＴを温度検出セルと同
一のウェル領域内に設け、温度依存性の見られない領域
にこの横型ＭＯＳＦＥＴの動作点を設定してこれを基準
電圧セルとし、この基準電圧セルから基準電圧を得るよ
うにすることにより、しきい値のばらつきの影響が相殺
されて、より高い精度での温度検出が可能になるという
効果がある。
【図面の簡単な説明】
【図１】本発明の実施の一形態の温度検出部内蔵電界効
果トランジスタの構成を示す断面図である。
【図２】図１の温度検出部内蔵電界効果トランジスタを
用いた温度検出の原理を説明するための回路図である。
【図３】温度検出セルと基準電圧セルの駆動電流を説明
するための電流−電圧特性図である。
【図４】相対精度を説明するための電流−電圧特性図で
ある。
【図５】図１の温度検出部内蔵電界効果トランジスタを
用いた過熱防止回路の構成を示す回路図である。
【図６】ダイオードの逆漏れ電流による従来の温度検出
回路の構成の一例を示す回路図である。
【図７】図６の温度検出回路の動作原理を説明するため
の電流−電位特性図である。
【図８】従来の温度検出部内蔵電界効果トランジスタの
構成を示す断面図である。
【図９】図８の温度検出部内蔵電界効果トランジスタを
用いた過熱防止回路の構成を示す回路図である。
【符号の説明】
１ Ｎ+基板 ２ Ｎ-エピタキシャル層 ３ Ｐ-ウェル領域 ４ ゲート酸化膜 ５ ゲート電極 ６ Ｐベース領域 ７ Ｎ+ソース領域 ８ Ｐ+ソース領域 ９ 層間絶縁膜 １０ ソース電極 １１,１２,１４ ドレイン電極 １３ フィールド酸化膜 １５ Ｎ+ドレイン領域 ２１ 縦型ＭＯＳＦＥＴ ２２ 温度検出セル ２３ 基準電圧セル １０１ 温度検出部内蔵電界効果トランジスタ １０２ ゲート駆動回路 １０３ コンパレータ １０４,１０５ 定電流源
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/08 9055−4Ｍ Ｈ０１Ｌ 29/78 ６５６Ｃ 9055−4Ｍ ６５７Ｆ

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 一導電型半導体領域の表面に形成された
    逆導電型ウェル領域内に第１の横型ＭＯＳＦＥＴを形成
    し、前記第１の横型ＭＯＳＦＥＴのゲート・ソース間電
    圧とドレイン電流との関係の温度依存性を用いて温度を
    検出する温度検出方法において、 前記逆導電型ウェル領域内に第２の横型ＭＯＳＦＥＴが
    形成されており、 前記第２の横型ＭＯＳＦＥＴのゲート・ソース間電圧と
    ドレイン電圧との関係における温度依存性が非常に小さ
    くなる領域に前記第２の横型ＭＯＳＦＥＴの動作点を設
    定し、 前記第２の横型ＭＯＳＦＥＴのゲート・ソース間電圧及
    びドレイン電流の少なくとも一方を基準として温度検出
    を行うことを特徴とする温度検出方法。
  2. 【請求項２】 一導電型半導体領域の表面に形成された
    逆導電型ウェル領域内に第１の横型ＭＯＳＦＥＴ及び第
    ２の横型ＭＯＳＦＥＴを形成し、 前記第１の横型ＭＯＳＦＥＴのゲートとドレインを短絡
    し、前記第２の横型ＭＯＳＦＥＴのゲートとドレインを
    短絡し、 ゲート・ソース間電圧に温度の影響が及ぼされるドレイ
    ン電流で前記第１の横型ＭＯＳＦＥＴを定電流駆動し、 ゲート・ソース間電圧に温度の影響が及ぼされないドレ
    イン電流で前記第２の横型ＭＯＳＦＥＴを定電流駆動
    し、 前記第１の横型ＭＯＳＦＥＴ及び前記第２の横型ＭＯＳ
    ＦＥＴのゲート・ソース間電圧の差に応じて温度を検出
    する温度検出方法。
  3. 【請求項３】 温度検出対象の半導体素子と同一の半導
    体基板内に前記第１の横型ＭＯＳＦＥＴ及び前記第２の
    横型ＭＯＳＦＥＴが形成される請求項１または２に記載
    の温度検出方法。
  4. 【請求項４】 一導電型半導体領域の表面に形成された
    逆導電型ウェル領域内に第１の横型ＭＯＳＦＥＴ及び第
    ２の横型ＭＯＳＦＥＴを有し、 ゲート・ソース間電圧−ドレイン電流特性に温度が影響
    する動作点で前記第１の横型ＭＯＳＦＥＴが駆動され、 ゲート・ソース間電圧−ドレイン電流特性に温度が影響
    しない動作点で前記第２の横型ＭＯＳＦＥＴが駆動さ
    れ、 前記第１の横型ＭＯＳＦＥＴ及び前記第２の横型ＭＯＳ
    ＦＥＴの出力の差に応じて温度が決定される半導体装
    置。
  5. 【請求項５】 温度検出対象の半導体素子と同一の半導
    体基板内に前記第１の横型ＭＯＳＦＥＴ及び前記第２の
    横型ＭＯＳＦＥＴが形成されている請求項４に記載の半
    導体装置。
  6. 【請求項６】 前記温度検出対象の半導体素子が、前記
    一導電型半導体領域をドレイン領域とする縦型ＭＯＳＦ
    ＥＴである請求項５に記載の半導体装置。
  7. 【請求項７】 一導電型半導体領域の表面に形成された
    逆導電型ウェル領域内に設けられた第１の横型ＭＯＳＦ
    ＥＴ及び第２の横型ＭＯＳＦＥＴと、 ゲート・ソース間電圧−ドレイン電流特性に温度が影響
    する動作点で前記第１の横型ＭＯＳＦＥＴを駆動する第
    １の電源と、 ゲート・ソース間電圧−ドレイン電流特性に温度が影響
    しない動作点で前記第２の横型ＭＯＳＦＥＴが駆動する
    第２の電源と、 前記第１の横型ＭＯＳＦＥＴ及び前記第２の横型ＭＯＳ
    ＦＥＴの出力の差を所定の設定値とを比較して温度を検
    出するコンパレータとを有する温度検出回路。
  8. 【請求項８】 前記第１の電源及前記び第２の電源が前
    記第１の横型ＭＯＳＦＥＴ及び前記第２の横型ＭＯＳＦ
    ＥＴのドレインにそれぞれ接続された第１の定電流源及
    び第２の定電流源であり、前記第１の横型ＭＯＳＦＥＴ
    のゲートとドレインが短絡し、前記第２の横型ＭＯＳＦ
    ＥＴのゲートとドレインが短絡し、前記第１の横型ＭＯ
    ＳＦＥＴ及び前記第２の横型ＭＯＳＦＥＴのソースが共
    通に接地し、前記第１の横型ＭＯＳＦＥＴ及び前記第２
    の横型ＭＯＳＦＥＴのドレイン電圧がそれぞれ前記コン
    パレータに入力する請求項７に記載の温度検出回路。
  9. 【請求項９】 温度検出対象の半導体素子と同一の半導
    体基板内に前記第１の横型ＭＯＳＦＥＴ及び前記第２の
    横型ＭＯＳＦＥＴが形成されている請求項７または８に
    記載の温度検出回路。
  10. 【請求項１０】 前記温度検出対象の半導体素子が、前
    記一導電型半導体領域をドレイン領域とする縦型ＭＯＳ
    ＦＥＴである請求項９に記載の温度検出回路。
  11. 【請求項１１】 前記コンパレータの出力に応じて前記
    温度検出対象の半導体素子の動作制限を行う駆動回路を
    さらに有する、請求項１０または１１に記載の温度検出
    回路。
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