JPH11330467A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11330467A JPH11330467A JP10138638A JP13863898A JPH11330467A JP H11330467 A JPH11330467 A JP H11330467A JP 10138638 A JP10138638 A JP 10138638A JP 13863898 A JP13863898 A JP 13863898A JP H11330467 A JPH11330467 A JP H11330467A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
-
- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
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Abstract
(57)【要約】 （修正有）
【課題】 ＭＩＳＦＥＴのゲート絶縁膜の絶縁破壊防止
のためのゲート保護素子を設け、かつＭＩＳＦＥＴの特
性をウエハプロセス中に評価することが可能な半導体装
置を提供する。 【解決手段】 Ｐ型半導体基板１の表面に、ソース領域
１０Ｓ、ドレイン領域１０Ｄ、該ソース領域とドレイン
領域とに挟まれたチャネル領域１０Ｃ、該チャネル領域
上のゲート絶縁膜１０Ｉ、及び該ゲート絶縁膜上のゲー
ト電極１０Ｇを含むディプレッション型のＭＩＳＦＥＴ
が形成されている。半導体基板の表面層内に不純物拡散
領域５が配置されている。配線が、ゲート電極と不純物
拡散領域とを電気的に接続する。チャネル領域に対して
ゲート電極に、ＭＩＳＦＥＴがカットオフするのに十分
な電圧を印加したとき、不純物拡散領域とチャネル領域
との間を非導通状態とするように、ｐｎ接合界面が逆バ
イアスされる。ゲート電極、ソース領域、及びドレイン
領域のそれぞれにパッド２２，２１，２３が接続されて
いる。
のためのゲート保護素子を設け、かつＭＩＳＦＥＴの特
性をウエハプロセス中に評価することが可能な半導体装
置を提供する。 【解決手段】 Ｐ型半導体基板１の表面に、ソース領域
１０Ｓ、ドレイン領域１０Ｄ、該ソース領域とドレイン
領域とに挟まれたチャネル領域１０Ｃ、該チャネル領域
上のゲート絶縁膜１０Ｉ、及び該ゲート絶縁膜上のゲー
ト電極１０Ｇを含むディプレッション型のＭＩＳＦＥＴ
が形成されている。半導体基板の表面層内に不純物拡散
領域５が配置されている。配線が、ゲート電極と不純物
拡散領域とを電気的に接続する。チャネル領域に対して
ゲート電極に、ＭＩＳＦＥＴがカットオフするのに十分
な電圧を印加したとき、不純物拡散領域とチャネル領域
との間を非導通状態とするように、ｐｎ接合界面が逆バ
イアスされる。ゲート電極、ソース領域、及びドレイン
領域のそれぞれにパッド２２，２１，２３が接続されて
いる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にウエハプロセス中に電流電圧特性を評価するこ
とができるＭＩＳＦＥＴを有する半導体装置に関する。
し、特にウエハプロセス中に電流電圧特性を評価するこ
とができるＭＩＳＦＥＴを有する半導体装置に関する。
【０００２】
【従来の技術】半導体装置の製造工程中に、半導体基板
上に形成されたＭＩＳＦＥＴの特性を評価するために、
所望の電子回路の他にプロセスコントロールモニタ（Ｐ
ＣＭ）トランジスタが形成される。電子回路内のＭＩＳ
ＦＥＴのゲート電極は、通常、配線により半導体基板表
面の不純物拡散領域に接続される。これに対し、ＰＣＭ
トランジスタのゲート電極は、半導体基板に接続する必
要がない。ゲート電極を半導体基板に接続しない状態で
プラズマ処理等を行うと、ゲート電極に電荷が蓄積さ
れ、その下のゲート絶縁膜が絶縁破壊し易くなる。ゲー
ト絶縁膜の絶縁破壊を防止するために、ゲート保護素子
が設けられる。
上に形成されたＭＩＳＦＥＴの特性を評価するために、
所望の電子回路の他にプロセスコントロールモニタ（Ｐ
ＣＭ）トランジスタが形成される。電子回路内のＭＩＳ
ＦＥＴのゲート電極は、通常、配線により半導体基板表
面の不純物拡散領域に接続される。これに対し、ＰＣＭ
トランジスタのゲート電極は、半導体基板に接続する必
要がない。ゲート電極を半導体基板に接続しない状態で
プラズマ処理等を行うと、ゲート電極に電荷が蓄積さ
れ、その下のゲート絶縁膜が絶縁破壊し易くなる。ゲー
ト絶縁膜の絶縁破壊を防止するために、ゲート保護素子
が設けられる。
【０００３】図５は、従来のＰＣＭトランジスタとゲー
ト保護素子の断面図を示す。ｐ型シリコン基板１００の
表面層内にｐ型ウェル１０１が形成されている。フィー
ルド酸化膜１０２により、ｐ型ウェル１０１の表面に活
性領域が画定されている。
ト保護素子の断面図を示す。ｐ型シリコン基板１００の
表面層内にｐ型ウェル１０１が形成されている。フィー
ルド酸化膜１０２により、ｐ型ウェル１０１の表面に活
性領域が画定されている。
【０００４】ｐ型ウェル１０１内の１つの活性領域内
に、ソース領域１０３、ドレイン領域１０４、ゲート電
極１０５、及びゲート絶縁膜１０６を含むＭＩＳＦＥＴ
が形成されている。ｐ型ウェル１０１の表面の他の活性
領域内に、ｎ型の不純物拡散領域１０７が形成されてい
る。ゲート電極１０５が、配線１１５により不純物拡散
領域１０７に接続されている。
に、ソース領域１０３、ドレイン領域１０４、ゲート電
極１０５、及びゲート絶縁膜１０６を含むＭＩＳＦＥＴ
が形成されている。ｐ型ウェル１０１の表面の他の活性
領域内に、ｎ型の不純物拡散領域１０７が形成されてい
る。ゲート電極１０５が、配線１１５により不純物拡散
領域１０７に接続されている。
【０００５】ソース領域１０３、ドレイン領域１０４、
ゲート電極１０５は、それぞれ探針接触用のパッド１０
９、１１１、及び１１０に接続されている。ｐ型ウェル
１０１は、パッド１０８に接続されている。各パッド１
０８〜１１１に所望の電圧を印加し、ＭＩＳＦＥＴの電
流電圧特性を測定することができる。
ゲート電極１０５は、それぞれ探針接触用のパッド１０
９、１１１、及び１１０に接続されている。ｐ型ウェル
１０１は、パッド１０８に接続されている。各パッド１
０８〜１１１に所望の電圧を印加し、ＭＩＳＦＥＴの電
流電圧特性を測定することができる。
【０００６】ウエハプロセス中にゲート電極１０５内に
蓄積された電荷は、配線１１５及び不純物拡散領域１０
７を通って基板に流れる。不純物拡散領域１０７とｐ型
ウェル１０１との間のｐｎ接合のブレークダウン電圧
を、ゲート絶縁膜１０６が絶縁破壊する電圧よりも小さ
くしておくことにより、ゲート絶縁膜１０６の絶縁破壊
を防止することができる。
蓄積された電荷は、配線１１５及び不純物拡散領域１０
７を通って基板に流れる。不純物拡散領域１０７とｐ型
ウェル１０１との間のｐｎ接合のブレークダウン電圧
を、ゲート絶縁膜１０６が絶縁破壊する電圧よりも小さ
くしておくことにより、ゲート絶縁膜１０６の絶縁破壊
を防止することができる。
【０００７】
【発明が解決しようとする課題】図５に示すＭＩＳＦＥ
Ｔが、例えばｎチャネルのディプレッション型ＭＩＳＦ
ＥＴである場合を考える。ＭＩＳＦＥＴの閾値が負であ
るため、閾値を測定するためには、ｐ型ウェル１０１に
対してゲート電極１０５に負電圧を印加する必要があ
る。このとき、不純物拡散領域１０７とｐ型ウェル１０
１との間のｐｎ接合が順バイアスされる。ゲート電極１
０５に−０．６Ｖよりも低い電圧を印加すると、ｐ型ウ
ェル１０１から不純物拡散領域１０７に向かって順方向
電流が流れる。
Ｔが、例えばｎチャネルのディプレッション型ＭＩＳＦ
ＥＴである場合を考える。ＭＩＳＦＥＴの閾値が負であ
るため、閾値を測定するためには、ｐ型ウェル１０１に
対してゲート電極１０５に負電圧を印加する必要があ
る。このとき、不純物拡散領域１０７とｐ型ウェル１０
１との間のｐｎ接合が順バイアスされる。ゲート電極１
０５に−０．６Ｖよりも低い電圧を印加すると、ｐ型ウ
ェル１０１から不純物拡散領域１０７に向かって順方向
電流が流れる。
【０００８】この順方向電流により、不純物拡散領域１
０７、ｐ型ウェル１０１、及びドレイン領域１０４を、
それぞれエミッタ、ベース、及びコレクタとするｎｐｎ
トランジスタが導通状態になる。この結果、ドレイン電
流が増加し、本来の素子特性を測定することができなく
なる。
０７、ｐ型ウェル１０１、及びドレイン領域１０４を、
それぞれエミッタ、ベース、及びコレクタとするｎｐｎ
トランジスタが導通状態になる。この結果、ドレイン電
流が増加し、本来の素子特性を測定することができなく
なる。
【０００９】本発明の目的は、ＭＩＳＦＥＴのゲート絶
縁膜の絶縁破壊防止のためのゲート保護素子を設け、か
つＭＩＳＦＥＴの特性をウエハプロセス中に評価するこ
とが可能な半導体装置を提供することである。
縁膜の絶縁破壊防止のためのゲート保護素子を設け、か
つＭＩＳＦＥＴの特性をウエハプロセス中に評価するこ
とが可能な半導体装置を提供することである。
【００１０】
【課題を解決するための手段】本発明の一観点による
と、半導体基板と、前記半導体基板の表面に形成され、
ソース領域、ドレイン領域、該ソース領域とドレイン領
域とに挟まれたチャネル領域、該チャネル領域上のゲー
ト絶縁膜、及び該ゲート絶縁膜上のゲート電極を含むデ
ィプレッション型のＭＩＳＦＥＴと、前記半導体基板の
表面層内に配置された不純物拡散領域と、前記ゲート電
極と前記不純物拡散領域とを電気的に接続する配線と、
前記チャネル領域に対して前記ゲート電極に、前記ＭＩ
ＳＦＥＴがカットオフするのに十分な電圧を印加したと
き逆バイアスされ、前記不純物拡散領域と前記チャネル
領域との間を非導通状態とするｐｎ接合界面と、前記ゲ
ート電極、ソース領域、及びドレイン領域のそれぞれに
接続された探針接触用のパッドとを有する半導体装置が
提供される。
と、半導体基板と、前記半導体基板の表面に形成され、
ソース領域、ドレイン領域、該ソース領域とドレイン領
域とに挟まれたチャネル領域、該チャネル領域上のゲー
ト絶縁膜、及び該ゲート絶縁膜上のゲート電極を含むデ
ィプレッション型のＭＩＳＦＥＴと、前記半導体基板の
表面層内に配置された不純物拡散領域と、前記ゲート電
極と前記不純物拡散領域とを電気的に接続する配線と、
前記チャネル領域に対して前記ゲート電極に、前記ＭＩ
ＳＦＥＴがカットオフするのに十分な電圧を印加したと
き逆バイアスされ、前記不純物拡散領域と前記チャネル
領域との間を非導通状態とするｐｎ接合界面と、前記ゲ
ート電極、ソース領域、及びドレイン領域のそれぞれに
接続された探針接触用のパッドとを有する半導体装置が
提供される。
【００１１】ＭＩＳＦＥＴがカットオフする電圧を印加
したとき、ゲート電極とチャネル領域との間に電流が流
れないため、ＭＩＳＦＥＴ本来の閾値電圧を測定するこ
とができる。
したとき、ゲート電極とチャネル領域との間に電流が流
れないため、ＭＩＳＦＥＴ本来の閾値電圧を測定するこ
とができる。
【００１２】本発明の他の観点によると、半導体基板
と、前記半導体基板の表面に形成され、ソース領域、ド
レイン領域、該ソース領域とドレイン領域とに挟まれた
チャネル領域、該チャネル領域上のゲート絶縁膜、及び
該ゲート絶縁膜上のゲート電極を含むＭＩＳＦＥＴと、
前記半導体基板の表面層内に配置された第１導電型のウ
ェルと、前記ウェル内に配置され、前記第１導電型とは
逆の第２導電型を有する不純物拡散領域と、前記ウェル
を包むように配置された第２導電型の表面領域と、前記
ゲート電極と前記第１の領域とを電気的に接続する配線
と、前記ゲート電極、ソース領域、及びドレイン領域の
それぞれに接続された探針接触用のパッドとを有する半
導体装置が提供される。
と、前記半導体基板の表面に形成され、ソース領域、ド
レイン領域、該ソース領域とドレイン領域とに挟まれた
チャネル領域、該チャネル領域上のゲート絶縁膜、及び
該ゲート絶縁膜上のゲート電極を含むＭＩＳＦＥＴと、
前記半導体基板の表面層内に配置された第１導電型のウ
ェルと、前記ウェル内に配置され、前記第１導電型とは
逆の第２導電型を有する不純物拡散領域と、前記ウェル
を包むように配置された第２導電型の表面領域と、前記
ゲート電極と前記第１の領域とを電気的に接続する配線
と、前記ゲート電極、ソース領域、及びドレイン領域の
それぞれに接続された探針接触用のパッドとを有する半
導体装置が提供される。
【００１３】ゲート電極に正または負の電圧を印加した
とき、ウェルと不純物拡散領域との間のｐｎ接合、及び
ウェルと表面領域との間のｐｎ接合のいずれか一方が逆
バイアスされる。逆バイアスされることにより、ゲート
電極と基板との間に電流が流れないため、ＭＩＳＦＥＴ
の本来の電流電圧特性を測定することができる。
とき、ウェルと不純物拡散領域との間のｐｎ接合、及び
ウェルと表面領域との間のｐｎ接合のいずれか一方が逆
バイアスされる。逆バイアスされることにより、ゲート
電極と基板との間に電流が流れないため、ＭＩＳＦＥＴ
の本来の電流電圧特性を測定することができる。
【００１４】
【発明の実施の形態】図１は、本発明の第１の実施例に
よる半導体装置の断面図を示す。ｐ型シリコン基板１の
表面層内に、ｐ型ウェル２及びｎ型ウェル３が形成され
ている。シリコン基板１の表面に形成されたフィールド
酸化膜４により、各ウェルの表面に活性領域が画定され
ている。
よる半導体装置の断面図を示す。ｐ型シリコン基板１の
表面層内に、ｐ型ウェル２及びｎ型ウェル３が形成され
ている。シリコン基板１の表面に形成されたフィールド
酸化膜４により、各ウェルの表面に活性領域が画定され
ている。
【００１５】ｐ型ウェル２内に、ｎチャネルＭＩＳＦＥ
Ｔ１０が形成されている。ＭＩＳＦＥＴ１０は、ｎ型の
ソース領域１０Ｓとドレイン領域１０Ｄ、その間に画定
されたチャネル領域１０Ｃ、チャネル領域１０Ｃの上に
形成されたゲート絶縁膜１０Ｉ、及びその上に形成され
たゲート電極１０Ｇにより構成される。ｎ型ウェル３内
にｐ型の不純物拡散領域５が形成されている。不純物拡
散領域５は、配線６によりゲート電極１０Ｇに接続され
ている。
Ｔ１０が形成されている。ＭＩＳＦＥＴ１０は、ｎ型の
ソース領域１０Ｓとドレイン領域１０Ｄ、その間に画定
されたチャネル領域１０Ｃ、チャネル領域１０Ｃの上に
形成されたゲート絶縁膜１０Ｉ、及びその上に形成され
たゲート電極１０Ｇにより構成される。ｎ型ウェル３内
にｐ型の不純物拡散領域５が形成されている。不純物拡
散領域５は、配線６によりゲート電極１０Ｇに接続され
ている。
【００１６】ｐ型ウェル２、ソース領域１０Ｓ、ゲート
電極１０Ｇ、及びドレイン領域１０Ｄが、それぞれパッ
ド２０、２１、２２、及び２３に接続されている。各パ
ッドに探針を接触させ、パッドに対応する領域に所望の
電圧を印加することができる。
電極１０Ｇ、及びドレイン領域１０Ｄが、それぞれパッ
ド２０、２１、２２、及び２３に接続されている。各パ
ッドに探針を接触させ、パッドに対応する領域に所望の
電圧を印加することができる。
【００１７】以下、図１に示す半導体装置の製造方法を
説明する。ＬＯＣＯＳ法により、ｐ型シリコン基板１の
表面に厚さ３００ｎｍのフィールド酸化膜４を形成す
る。活性領域の表面を熱酸化してスルー酸化膜を形成
し、ボロンイオンを注入してｐ型ウェル２を形成する。
ボロンイオンの注入は、３回に分けて行う。１回目の注
入条件は、加速エネルギ３００ｋｅＶ、ドーズ量３．０
×１０13ｃｍ-2であり、２回目の注入条件は、加速エネ
ルギ８０ｋｅＶ、ドーズ量２．０×１０12ｃｍ-2であ
り、３回目の注入条件は、加速エネルギ３０ｋｅＶ、ド
ーズ量１．０×１０13ｃｍ-2である。
説明する。ＬＯＣＯＳ法により、ｐ型シリコン基板１の
表面に厚さ３００ｎｍのフィールド酸化膜４を形成す
る。活性領域の表面を熱酸化してスルー酸化膜を形成
し、ボロンイオンを注入してｐ型ウェル２を形成する。
ボロンイオンの注入は、３回に分けて行う。１回目の注
入条件は、加速エネルギ３００ｋｅＶ、ドーズ量３．０
×１０13ｃｍ-2であり、２回目の注入条件は、加速エネ
ルギ８０ｋｅＶ、ドーズ量２．０×１０12ｃｍ-2であ
り、３回目の注入条件は、加速エネルギ３０ｋｅＶ、ド
ーズ量１．０×１０13ｃｍ-2である。
【００１８】次に、リンイオンを注入してｎ型ウェル３
を形成する。リンイオンの注入は、３回に分けて行う。
１回目の注入条件は、加速エネルギ６００ｋｅＶ、ドー
ズ量３．０×１０13ｃｍ-2であり、２回目の注入条件
は、加速エネルギ２００ｋｅＶ、ドーズ量４．０×１０
12ｃｍ-2であり、３回目の注入条件は、加速エネルギ８
０ｋｅＶ、ドーズ量１．０５×１０13ｃｍ-2である。ｎ
型ウェル３の形成と同時に、シリコン基板１の表面の他
の領域にｐチャネルＭＩＳＦＥＴ用のウェルも形成され
る。
を形成する。リンイオンの注入は、３回に分けて行う。
１回目の注入条件は、加速エネルギ６００ｋｅＶ、ドー
ズ量３．０×１０13ｃｍ-2であり、２回目の注入条件
は、加速エネルギ２００ｋｅＶ、ドーズ量４．０×１０
12ｃｍ-2であり、３回目の注入条件は、加速エネルギ８
０ｋｅＶ、ドーズ量１．０５×１０13ｃｍ-2である。ｎ
型ウェル３の形成と同時に、シリコン基板１の表面の他
の領域にｐチャネルＭＩＳＦＥＴ用のウェルも形成され
る。
【００１９】イオン注入後、スルー酸化膜を除去する。
ウェット酸化により、活性領域の表面上に厚さ５ｎｍの
ＳｉＯ2 膜を形成する。このＳｉＯ2 膜はゲート絶縁膜
１０Ｉになる。化学気相成長（ＣＶＤ）により、基板全
面に厚さ１８０ｎｍのポリシリコン膜を成長させる。こ
のポリシリコン膜のうちｎチャネルＭＩＳＦＥＴが形成
される領域にのみ、リンイオンを加速エネルギ２０ｋｅ
Ｖ、ドーズ量４．０×１０15ｃｍ-2の条件で注入し、ｎ
型化する。その後、このポリシリコン膜をパターニング
してゲート電極１０Ｇを残す。
ウェット酸化により、活性領域の表面上に厚さ５ｎｍの
ＳｉＯ2 膜を形成する。このＳｉＯ2 膜はゲート絶縁膜
１０Ｉになる。化学気相成長（ＣＶＤ）により、基板全
面に厚さ１８０ｎｍのポリシリコン膜を成長させる。こ
のポリシリコン膜のうちｎチャネルＭＩＳＦＥＴが形成
される領域にのみ、リンイオンを加速エネルギ２０ｋｅ
Ｖ、ドーズ量４．０×１０15ｃｍ-2の条件で注入し、ｎ
型化する。その後、このポリシリコン膜をパターニング
してゲート電極１０Ｇを残す。
【００２０】ＭＩＳＦＥＴ１０を形成する領域に、ゲー
ト電極１０Ｇをマスクとして砒素イオンとリンイオンを
注入し、低濃度ドレイン構造（ＬＤＤ構造）の低濃度領
域を形成する。砒素イオンの注入は、加速エネルギ１０
ｋｅＶ、ドーズ量６．０×１０13ｃｍ-2の条件で行う。
リンイオンの注入は、加速エネルギ１０ｋｅＶ、ドーズ
量１．５×１０13ｃｍ-2の条件で行う。その後、１００
０℃でラピッドサーマルアニールを行い、注入された不
純物を活性化させる。
ト電極１０Ｇをマスクとして砒素イオンとリンイオンを
注入し、低濃度ドレイン構造（ＬＤＤ構造）の低濃度領
域を形成する。砒素イオンの注入は、加速エネルギ１０
ｋｅＶ、ドーズ量６．０×１０13ｃｍ-2の条件で行う。
リンイオンの注入は、加速エネルギ１０ｋｅＶ、ドーズ
量１．５×１０13ｃｍ-2の条件で行う。その後、１００
０℃でラピッドサーマルアニールを行い、注入された不
純物を活性化させる。
【００２１】ゲート電極１０Ｇの側壁上に、サイドウォ
ール絶縁膜１０Ｗを形成する。サイドウォール絶縁膜１
０Ｗは、ＣＶＤにより基板全面にＳｉＯ2 膜を成長させ
た後、このＳｉＯ2 膜を反応性イオンエッチング（ＲＩ
Ｅ）により異方性エッチングして形成する。
ール絶縁膜１０Ｗを形成する。サイドウォール絶縁膜１
０Ｗは、ＣＶＤにより基板全面にＳｉＯ2 膜を成長させ
た後、このＳｉＯ2 膜を反応性イオンエッチング（ＲＩ
Ｅ）により異方性エッチングして形成する。
【００２２】ゲート電極１０Ｇとサイドウォール絶縁膜
１０Ｗをマスクとして砒素イオンを注入し、ソース領域
１０Ｓ及びドレイン領域１０Ｄを形成する。このイオン
注入は、加速エネルギ４０ｋｅＶ、ドーズ量２．０×１
０15ｃｍ-2の条件で行う。
１０Ｗをマスクとして砒素イオンを注入し、ソース領域
１０Ｓ及びドレイン領域１０Ｄを形成する。このイオン
注入は、加速エネルギ４０ｋｅＶ、ドーズ量２．０×１
０15ｃｍ-2の条件で行う。
【００２３】次に、ｎ型ウェル３内にｐ型の不純物拡散
領域５を形成する。不純物拡散領域５の形成は、フッ素
イオンを、加速エネルギ１２ｋｅＶ、ドーズ量４．０×
１０ 14ｃｍ-2の条件で注入し、さらにボロンイオンを加
速エネルギ７ｋｅＶ、ドーズ量２．０×１０15ｃｍ-2の
条件で注入することにより行う。
領域５を形成する。不純物拡散領域５の形成は、フッ素
イオンを、加速エネルギ１２ｋｅＶ、ドーズ量４．０×
１０ 14ｃｍ-2の条件で注入し、さらにボロンイオンを加
速エネルギ７ｋｅＶ、ドーズ量２．０×１０15ｃｍ-2の
条件で注入することにより行う。
【００２４】フッ素を注入することにより、ゲート絶縁
膜のバイアス温度特性（ＢＴ特性）を改善することがで
きる。フッ素イオンの注入ドーズ量が１０15ｃｍ-2オー
ダになると、ボロンの突き抜けやゲート絶縁膜の厚膜化
等の不具合が生ずる。フッ化ボロンイオンを注入する場
合には、フッ素の注入量とボロンの注入量とを独立に制
御することができないが、上述のようにフッ素の注入と
ボロンの注入とを分けて行うことにより、フッ素注入量
とボロン注入量とを独立に制御することが可能になる。
なお、ＢＴ特性等に問題が生じないのであれば、フッ化
ボロンイオンを注入してもよい。
膜のバイアス温度特性（ＢＴ特性）を改善することがで
きる。フッ素イオンの注入ドーズ量が１０15ｃｍ-2オー
ダになると、ボロンの突き抜けやゲート絶縁膜の厚膜化
等の不具合が生ずる。フッ化ボロンイオンを注入する場
合には、フッ素の注入量とボロンの注入量とを独立に制
御することができないが、上述のようにフッ素の注入と
ボロンの注入とを分けて行うことにより、フッ素注入量
とボロン注入量とを独立に制御することが可能になる。
なお、ＢＴ特性等に問題が生じないのであれば、フッ化
ボロンイオンを注入してもよい。
【００２５】温度１０００℃でラピッドサーマルアニー
ル（ＲＴＡ）を行い、イオン注入された不純物を活性化
させる。なお、周知のシリサイド技術を用いて、ソース
領域１０Ｓ、ドレイン領域１０Ｄ、不純物拡散領域５、
及びゲート電極１０Ｇの上に、Ｃｏ、Ｔｉ等の高融点金
属のシリサイド膜を形成してもよい。
ル（ＲＴＡ）を行い、イオン注入された不純物を活性化
させる。なお、周知のシリサイド技術を用いて、ソース
領域１０Ｓ、ドレイン領域１０Ｄ、不純物拡散領域５、
及びゲート電極１０Ｇの上に、Ｃｏ、Ｔｉ等の高融点金
属のシリサイド膜を形成してもよい。
【００２６】その後、層間絶縁膜の形成、コンタクトホ
ールの開口、及びアルミニウム配線の形成を行う。配線
層の最上層に、パッド２０〜２３を形成する。
ールの開口、及びアルミニウム配線の形成を行う。配線
層の最上層に、パッド２０〜２３を形成する。
【００２７】不純物拡散領域５、ｎ型ウェル３及びシリ
コン基板１によりｐｎｐトランジスタが構成される。こ
のｐｎｐトランジスタのベース開放時のコレクタエミッ
タ間ブレークダウン電圧（ＢＶＣＥＯ）よりも高い電圧
が、不純物拡散領域５とシリコン基板１との間に印加さ
れると、両者の間が導通する。このＢＶＣＥＯは、ゲー
ト絶縁膜１０Ｉの絶縁破壊電圧よりも小さい。
コン基板１によりｐｎｐトランジスタが構成される。こ
のｐｎｐトランジスタのベース開放時のコレクタエミッ
タ間ブレークダウン電圧（ＢＶＣＥＯ）よりも高い電圧
が、不純物拡散領域５とシリコン基板１との間に印加さ
れると、両者の間が導通する。このＢＶＣＥＯは、ゲー
ト絶縁膜１０Ｉの絶縁破壊電圧よりも小さい。
【００２８】配線６でゲート電極１０Ｇと不純物拡散領
域５とを結線した後は、ゲート電極１０Ｇに電荷が蓄積
されてゲート電極１０Ｇとチャネル１０Ｃ間にＢＶＣＥ
Ｏ以上の電圧が発生すると、蓄積された電荷が不純物拡
散領域５及びｎ型ウェル３を通して基板１に流れる。こ
のように、不純物拡散領域５、ｎ型ウェル３、及びシリ
コン基板１から構成されるｐｎｐトランジスタがゲート
保護素子として働き、ゲート絶縁膜１０Ｉの絶縁破壊を
防止することができる。
域５とを結線した後は、ゲート電極１０Ｇに電荷が蓄積
されてゲート電極１０Ｇとチャネル１０Ｃ間にＢＶＣＥ
Ｏ以上の電圧が発生すると、蓄積された電荷が不純物拡
散領域５及びｎ型ウェル３を通して基板１に流れる。こ
のように、不純物拡散領域５、ｎ型ウェル３、及びシリ
コン基板１から構成されるｐｎｐトランジスタがゲート
保護素子として働き、ゲート絶縁膜１０Ｉの絶縁破壊を
防止することができる。
【００２９】図２に、ＭＩＳＦＥＴ１０の電流電圧特性
の測定結果を示す。パッド２０及び２１を接地し、パッ
ド２３に２．５Ｖの電圧を印加する。パッド２２に印加
する電圧を変化させ、ドレイン電流を測定することによ
り、ＭＩＳＦＥＴ１０の電流電圧特性を測定することが
できる。図２中の破線がＭＩＳＦＥＴ１０の電流電圧特
性を示す。参考のために、図５の従来例によるＭＩＳＦ
ＥＴの電流電圧特性の測定結果を実線で示す。横軸はゲ
ート電圧ＶGSを単位Ｖで表し、縦軸はドレイン電流を単
位Ａで表す。
の測定結果を示す。パッド２０及び２１を接地し、パッ
ド２３に２．５Ｖの電圧を印加する。パッド２２に印加
する電圧を変化させ、ドレイン電流を測定することによ
り、ＭＩＳＦＥＴ１０の電流電圧特性を測定することが
できる。図２中の破線がＭＩＳＦＥＴ１０の電流電圧特
性を示す。参考のために、図５の従来例によるＭＩＳＦ
ＥＴの電流電圧特性の測定結果を実線で示す。横軸はゲ
ート電圧ＶGSを単位Ｖで表し、縦軸はドレイン電流を単
位Ａで表す。
【００３０】図５の従来例によるＭＩＳＦＥＴの場合に
は、本実施例によるＭＩＳＦＥＴの場合に比べて、ゲー
ト電圧が−０．５Ｖ以下の領域で大きなドレイン電流が
観測されている。これは、図５の不純物拡散領域１０７
とｐ型ウェル１０１との間のｐｎ接合が順バイアスさ
れ、不純物拡散領域１０７、ｐ型ウェル１０１、及びド
レイン領域１０４からなるｎｐｎトランジスタが導通す
るためである。
は、本実施例によるＭＩＳＦＥＴの場合に比べて、ゲー
ト電圧が−０．５Ｖ以下の領域で大きなドレイン電流が
観測されている。これは、図５の不純物拡散領域１０７
とｐ型ウェル１０１との間のｐｎ接合が順バイアスさ
れ、不純物拡散領域１０７、ｐ型ウェル１０１、及びド
レイン領域１０４からなるｎｐｎトランジスタが導通す
るためである。
【００３１】これに対し、本実施例の場合には、ゲート
電極１０Ｇに反転側電圧、すなわち正電圧を印加した場
合には、ｎ型ウェル３とシリコン基板１との間のｐｎ接
合が逆バイアスされるため、ゲート電極１０Ｇと基板１
との間に電流は流れない。ゲート電極１０Ｇに蓄積側電
圧、すなわち負電圧を印加した場合には、不純物拡散領
域５とｎ型ウェル３との間のｐｎ接合が逆バイアスされ
るため、ゲート電極１０Ｇと基板１との間に電流は流れ
ない。ゲート電極１０Ｇに正負いずれの極性の電圧を印
加しても、ゲート保護素子に電流が流れないため、ＭＩ
ＳＦＥＴ１０の本来の電流電圧特性を測定することがで
きる。
電極１０Ｇに反転側電圧、すなわち正電圧を印加した場
合には、ｎ型ウェル３とシリコン基板１との間のｐｎ接
合が逆バイアスされるため、ゲート電極１０Ｇと基板１
との間に電流は流れない。ゲート電極１０Ｇに蓄積側電
圧、すなわち負電圧を印加した場合には、不純物拡散領
域５とｎ型ウェル３との間のｐｎ接合が逆バイアスされ
るため、ゲート電極１０Ｇと基板１との間に電流は流れ
ない。ゲート電極１０Ｇに正負いずれの極性の電圧を印
加しても、ゲート保護素子に電流が流れないため、ＭＩ
ＳＦＥＴ１０の本来の電流電圧特性を測定することがで
きる。
【００３２】本実施例のＭＩＳＦＥＴは、図２の破線で
示すように、ゲート電圧が約−０．５Ｖのときにカット
オフする。ＭＩＳＦＥＴがカットオフするのに十分な電
圧をゲート電極１０Ｇに印加したとき、不純物拡散領域
５とｎ型ウェル３との間のｐｎ接合が逆バイアスされ
る。このため、不純物拡散領域５とチャネル領域１０Ｃ
との間が非導通状態になり、ＭＩＳＦＥＴ１０の閾値電
圧を測定することが可能になる。
示すように、ゲート電圧が約−０．５Ｖのときにカット
オフする。ＭＩＳＦＥＴがカットオフするのに十分な電
圧をゲート電極１０Ｇに印加したとき、不純物拡散領域
５とｎ型ウェル３との間のｐｎ接合が逆バイアスされ
る。このため、不純物拡散領域５とチャネル領域１０Ｃ
との間が非導通状態になり、ＭＩＳＦＥＴ１０の閾値電
圧を測定することが可能になる。
【００３３】本実施例では、ｎ型ウェル３のｎ型領域
が、ｐ型不純物拡散領域５、ｎ型ウェル３、及びｐ型シ
リコン基板１により構成されるｐｎｐトランジスタのベ
ースとして働く。ＭＩＳＦＥＴ１０の本来の電流電圧特
性を測定するためには、ゲート電圧の測定範囲内で、こ
のｐｎｐトランジスタが導通しなければよい。ｎ型ウェ
ル３のｎ型領域を、いずれかの電位に固定することなく
フローティング状態としておくことにより、この要請を
満たすことができる。本実施例では、ｎ型ウェル３のｎ
型領域が、ｐ型不純物拡散領域５またはシリコン基板１
のｐ型領域を介してのみ、パッド等の導電性領域に電気
的に接続される。その結果、ｎ型ウェル３のｎ型領域が
電気的にフローティング状態にされ得ることになる。
が、ｐ型不純物拡散領域５、ｎ型ウェル３、及びｐ型シ
リコン基板１により構成されるｐｎｐトランジスタのベ
ースとして働く。ＭＩＳＦＥＴ１０の本来の電流電圧特
性を測定するためには、ゲート電圧の測定範囲内で、こ
のｐｎｐトランジスタが導通しなければよい。ｎ型ウェ
ル３のｎ型領域を、いずれかの電位に固定することなく
フローティング状態としておくことにより、この要請を
満たすことができる。本実施例では、ｎ型ウェル３のｎ
型領域が、ｐ型不純物拡散領域５またはシリコン基板１
のｐ型領域を介してのみ、パッド等の導電性領域に電気
的に接続される。その結果、ｎ型ウェル３のｎ型領域が
電気的にフローティング状態にされ得ることになる。
【００３４】図１では、ｎチャネルＭＩＳＦＥＴを保護
する場合を説明した。ｎ型ウェル内に形成されたｐチャ
ネルＭＩＳＦＥＴのゲート電極を、不純物拡散領域５に
接続すると、ｐチャネルＭＩＳＦＥＴを保護することも
できる。
する場合を説明した。ｎ型ウェル内に形成されたｐチャ
ネルＭＩＳＦＥＴのゲート電極を、不純物拡散領域５に
接続すると、ｐチャネルＭＩＳＦＥＴを保護することも
できる。
【００３５】次に、図３を参照して、第２の実施例につ
いて説明する。第１の実施例では、ｐ型シリコン基板を
用い、ｐ型ウェル内にｎチャネルＭＩＳＦＥＴを形成す
る場合を説明したが、第２の実施例では、ｐ型シリコン
基板を用い、ｎ型ウェル内にｐチャネルＭＩＳＦＥＴを
形成する。
いて説明する。第１の実施例では、ｐ型シリコン基板を
用い、ｐ型ウェル内にｎチャネルＭＩＳＦＥＴを形成す
る場合を説明したが、第２の実施例では、ｐ型シリコン
基板を用い、ｎ型ウェル内にｐチャネルＭＩＳＦＥＴを
形成する。
【００３６】図３に示すように、ｐ型シリコン基板３１
の表面層内に、ｎ型ウェル３３が形成されている。フィ
ールド酸化膜３５により、ｎ型ウェル３３の表面内に複
数の活性領域が画定されている。
の表面層内に、ｎ型ウェル３３が形成されている。フィ
ールド酸化膜３５により、ｎ型ウェル３３の表面内に複
数の活性領域が画定されている。
【００３７】ｎ型ウェル３３内に、ｐチャネルＭＩＳＦ
ＥＴ４０が形成されている。ＭＩＳＦＥＴ４０は、ソー
ス領域４０Ｓ、ドレイン領域４０Ｄ、チャネル領域４０
Ｃ、ゲート絶縁膜４０Ｉ、及びゲート電極４０Ｇから構
成される。ゲート絶縁膜４０Ｉの厚さは７ｎｍである。
ゲート電極４０Ｇは、厚さ５０ｎｍのアモルファスシリ
コン膜と厚さ１５０ｎｍのタングステンシリサイド膜と
の２層構造を有する。
ＥＴ４０が形成されている。ＭＩＳＦＥＴ４０は、ソー
ス領域４０Ｓ、ドレイン領域４０Ｄ、チャネル領域４０
Ｃ、ゲート絶縁膜４０Ｉ、及びゲート電極４０Ｇから構
成される。ゲート絶縁膜４０Ｉの厚さは７ｎｍである。
ゲート電極４０Ｇは、厚さ５０ｎｍのアモルファスシリ
コン膜と厚さ１５０ｎｍのタングステンシリサイド膜と
の２層構造を有する。
【００３８】ｎ型ウェル３３内の他の領域に、ｐ型ウェ
ル３４が形成されており、その中にｎ型不純物拡散領域
３６が形成されている。ｎ型不純物拡散領域３６は、配
線３７によりゲート電極４０Ｇに接続されている。ｎ型
ウェル３３、ソース領域４０Ｓ、ゲート電極４０Ｇ、及
びドレイン領域４０Ｄは、それぞれパッド５０、５１、
５２、及び５３に接続されている。
ル３４が形成されており、その中にｎ型不純物拡散領域
３６が形成されている。ｎ型不純物拡散領域３６は、配
線３７によりゲート電極４０Ｇに接続されている。ｎ型
ウェル３３、ソース領域４０Ｓ、ゲート電極４０Ｇ、及
びドレイン領域４０Ｄは、それぞれパッド５０、５１、
５２、及び５３に接続されている。
【００３９】図３に示す半導体装置の製造方法は、図１
に示す半導体装置の製造方法と基本的に同様であるた
め、ここでは、各ウェル及び不純物拡散領域のイオン注
入の条件のみを示す。
に示す半導体装置の製造方法と基本的に同様であるた
め、ここでは、各ウェル及び不純物拡散領域のイオン注
入の条件のみを示す。
【００４０】ｎ型ウェル３３は、リンイオンを加速エネ
ルギ１８０ｋｅＶ、ドーズ量１．５×１０13ｃｍ-2の条
件で注入することにより形成される。ｐ型ウェル３４
は、ボロンイオンを２回に分けて注入することにより形
成される。１回目の注入条件は、加速エネルギ１８０ｋ
ｅＶ、ドーズ量１．５×１０13ｃｍ-2であり、２回目の
注入条件は、加速エネルギ１１５ｋｅＶ、ドーズ量１．
０×１０13ｃｍ-2である。なお、図には示さないが、ｎ
チャネルＭＩＳＦＥＴ用のｐ型ウェルは、ボロンイオン
を加速エネルギ１８０ｋｅＶ、ドーズ量８．０×１０12
ｃｍ-2の条件と、加速エネルギ３０ｋｅＶ、ドーズ量
２．７×１０12ｃｍ-2の条件で、２回注入することによ
り形成される。
ルギ１８０ｋｅＶ、ドーズ量１．５×１０13ｃｍ-2の条
件で注入することにより形成される。ｐ型ウェル３４
は、ボロンイオンを２回に分けて注入することにより形
成される。１回目の注入条件は、加速エネルギ１８０ｋ
ｅＶ、ドーズ量１．５×１０13ｃｍ-2であり、２回目の
注入条件は、加速エネルギ１１５ｋｅＶ、ドーズ量１．
０×１０13ｃｍ-2である。なお、図には示さないが、ｎ
チャネルＭＩＳＦＥＴ用のｐ型ウェルは、ボロンイオン
を加速エネルギ１８０ｋｅＶ、ドーズ量８．０×１０12
ｃｍ-2の条件と、加速エネルギ３０ｋｅＶ、ドーズ量
２．７×１０12ｃｍ-2の条件で、２回注入することによ
り形成される。
【００４１】ＬＤＤ構造の低濃度領域は、フッ化ボロン
イオンを、加速エネルギ２０ｋｅＶ、ドーズ量１．０×
１０13ｃｍ-2の条件で注入して形成される。ソース領域
４０Ｓ及びドレイン領域４０Ｄは、弗化ボロンイオン
を、加速エネルギ２０ｋｅＶ、ドーズ量３．０×１０15
ｃｍ-2の条件で注入して形成される。ｎ型不純物拡散領
域３６は、砒素イオンを、加速エネルギ３０ｋｅＶ、ド
ーズ量１．０×１０15ｃｍ-2の条件で注入して形成され
る。
イオンを、加速エネルギ２０ｋｅＶ、ドーズ量１．０×
１０13ｃｍ-2の条件で注入して形成される。ソース領域
４０Ｓ及びドレイン領域４０Ｄは、弗化ボロンイオン
を、加速エネルギ２０ｋｅＶ、ドーズ量３．０×１０15
ｃｍ-2の条件で注入して形成される。ｎ型不純物拡散領
域３６は、砒素イオンを、加速エネルギ３０ｋｅＶ、ド
ーズ量１．０×１０15ｃｍ-2の条件で注入して形成され
る。
【００４２】第２の実施例の場合には、ゲート電極４０
Ｇが、ｎ型不純物拡散領域３６とｐ型ウェル３４を介し
てｎ型ウェル３２に接続される。このため、第１の実施
例の場合と同様に、ゲート絶縁膜４０Ｉの絶縁破壊を防
止できるとともに、ＭＩＳＦＥＴ４０の本来の電流電圧
特性を測定することができる。
Ｇが、ｎ型不純物拡散領域３６とｐ型ウェル３４を介し
てｎ型ウェル３２に接続される。このため、第１の実施
例の場合と同様に、ゲート絶縁膜４０Ｉの絶縁破壊を防
止できるとともに、ＭＩＳＦＥＴ４０の本来の電流電圧
特性を測定することができる。
【００４３】図３では、ｎ型ウェル内のｐチャネルＭＩ
ＳＦＥＴを保護する場合を説明した。ｐ型ウェル内のｎ
チャネルＭＩＳＦＥＴのゲート電極を不純物拡散領域３
６に接続すると、ｎチャネルＭＩＳＦＥＴを保護するこ
ともできる。
ＳＦＥＴを保護する場合を説明した。ｐ型ウェル内のｎ
チャネルＭＩＳＦＥＴのゲート電極を不純物拡散領域３
６に接続すると、ｎチャネルＭＩＳＦＥＴを保護するこ
ともできる。
【００４４】次に、図４を参照して第３の実施例につい
て説明する。第３の実施例による半導体装置は、トリプ
ルウェル構造を有する。
て説明する。第３の実施例による半導体装置は、トリプ
ルウェル構造を有する。
【００４５】図４（Ａ）は、第３の実施例による半導体
装置の断面図を示す。ｐ型シリコン基板６０の表面層内
にｎ型ウェル６１が形成されている。ｎ型ウェル６１内
に、２つのｎ型ウェル内ｐ型ウェル６２及び６３が形成
されている。フィールド酸化膜７２により、各ウェルの
表面に活性領域が画定されている。
装置の断面図を示す。ｐ型シリコン基板６０の表面層内
にｎ型ウェル６１が形成されている。ｎ型ウェル６１内
に、２つのｎ型ウェル内ｐ型ウェル６２及び６３が形成
されている。フィールド酸化膜７２により、各ウェルの
表面に活性領域が画定されている。
【００４６】ｐ型ウェル６２内に、ｎチャネルＭＩＳＦ
ＥＴ６５が形成されている。ｐ型ウェル６３内にｎ型不
純物拡散領域６４が形成されている。ｎ型不純物拡散領
域６４は、配線６６によりＭＩＳＦＥＴ６５のゲート電
極に接続されている。ｐ型ウェル６２、ＭＩＳＦＥＴ６
５のソース領域、ゲート電極、ドレイン領域、及びｎ型
ウェル６１は、それぞれパッド６７〜７１に接続されて
いる。
ＥＴ６５が形成されている。ｐ型ウェル６３内にｎ型不
純物拡散領域６４が形成されている。ｎ型不純物拡散領
域６４は、配線６６によりＭＩＳＦＥＴ６５のゲート電
極に接続されている。ｐ型ウェル６２、ＭＩＳＦＥＴ６
５のソース領域、ゲート電極、ドレイン領域、及びｎ型
ウェル６１は、それぞれパッド６７〜７１に接続されて
いる。
【００４７】ゲート電極に正または負の電圧を印加した
とき、ｎ型不純物拡散領域６４とｐ型ウェル６３との間
のｐｎ接合、及びｐ型ウェル６３とｎ型ウェル６１との
間のｐｎ接合のいずれかが逆バイアスされる。このた
め、ＭＩＳＦＥＴ６５の本来の電流電圧特性を測定する
ことができる。
とき、ｎ型不純物拡散領域６４とｐ型ウェル６３との間
のｐｎ接合、及びｐ型ウェル６３とｎ型ウェル６１との
間のｐｎ接合のいずれかが逆バイアスされる。このた
め、ＭＩＳＦＥＴ６５の本来の電流電圧特性を測定する
ことができる。
【００４８】図４（Ａ）において、ｎ型不純物拡散領域
６４を設けず、パッド６９をｐ型ウェル６３に直接接続
してもよいであろう。この場合、ｐ型ウェル６３、ｎ型
ウェル６１、及びｐ型ウェル６２によりｐｎｐバイポー
ラトランジスタが構成され、これが保護素子として機能
する。ｐ型ウェル６３に印加される電圧よりも高い電圧
をパッド７１、すなわちバイポーラトランジスタのベー
スに印加しておくと、ｐ型ウェル６３とｎ型ウェル６１
との間のｐｎ接合が常に逆バイアスされる。このため、
ＭＩＳＦＥＴ６５の本来の電流電圧特性を測定すること
ができる。
６４を設けず、パッド６９をｐ型ウェル６３に直接接続
してもよいであろう。この場合、ｐ型ウェル６３、ｎ型
ウェル６１、及びｐ型ウェル６２によりｐｎｐバイポー
ラトランジスタが構成され、これが保護素子として機能
する。ｐ型ウェル６３に印加される電圧よりも高い電圧
をパッド７１、すなわちバイポーラトランジスタのベー
スに印加しておくと、ｐ型ウェル６３とｎ型ウェル６１
との間のｐｎ接合が常に逆バイアスされる。このため、
ＭＩＳＦＥＴ６５の本来の電流電圧特性を測定すること
ができる。
【００４９】パッド７１に高い電圧を印加することは、
図１に示す第１の実施例において、ｎ型ウェル３に高い
電圧を印加することに相当する。この場合には、ｎ型ウ
ェル３にもパッドを設け、５つのパッドを用いてＭＩＳ
ＦＥＴの特性を測定することになる。第１及び第２の実
施例では、保護素子として機能するバイポーラトランジ
スタのベースを開放状態としている。このため、４つの
パッドを用いてＭＩＳＦＥＴの特性を測定することがで
きる。より少ないパッドを用いてＭＩＳＦＥＴの特性を
測定するためには、第１若しくは第２の実施例のよう
に、保護素子として機能するバイポーラトランジスタの
ベースを開放状態にしておくことが好ましい。
図１に示す第１の実施例において、ｎ型ウェル３に高い
電圧を印加することに相当する。この場合には、ｎ型ウ
ェル３にもパッドを設け、５つのパッドを用いてＭＩＳ
ＦＥＴの特性を測定することになる。第１及び第２の実
施例では、保護素子として機能するバイポーラトランジ
スタのベースを開放状態としている。このため、４つの
パッドを用いてＭＩＳＦＥＴの特性を測定することがで
きる。より少ないパッドを用いてＭＩＳＦＥＴの特性を
測定するためには、第１若しくは第２の実施例のよう
に、保護素子として機能するバイポーラトランジスタの
ベースを開放状態にしておくことが好ましい。
【００５０】図４（Ｂ）は、第３の実施例の変形例によ
る半導体装置の断面図を示す。第３の実施例では、ＭＩ
ＳＦＥＴ６５のゲート電極が、ｎ型不純物拡散領域６４
とｐ型ウェル６３を介してｎ型ウェル６１に接続されて
いたが、この変形例では、ゲート電極がｐ型不純物拡散
領域６４ａを介してｎ型ウェル６１に接続されている。
ｎ型ウェル６１はフローティング状態とされ、第３の実
施例のパッド７１の代わりに、パッド７１ａがｐ型シリ
コン基板６０に接続されている。その他の構成は、図４
（Ａ）に示す第３の実施例の構成と同様である。
る半導体装置の断面図を示す。第３の実施例では、ＭＩ
ＳＦＥＴ６５のゲート電極が、ｎ型不純物拡散領域６４
とｐ型ウェル６３を介してｎ型ウェル６１に接続されて
いたが、この変形例では、ゲート電極がｐ型不純物拡散
領域６４ａを介してｎ型ウェル６１に接続されている。
ｎ型ウェル６１はフローティング状態とされ、第３の実
施例のパッド７１の代わりに、パッド７１ａがｐ型シリ
コン基板６０に接続されている。その他の構成は、図４
（Ａ）に示す第３の実施例の構成と同様である。
【００５１】この変形例の場合には、ＭＩＳＦＥＴ６５
の電流電圧特性の測定中に、ｐ型不純物拡散領域６４ａ
とｎ型ウェル６１との間のｐｎ接合、またはｎ型ウェル
６１とｐ型ウェル６２との間のｐｎ接合が逆バイアスさ
れる。このため、ＭＩＳＦＥＴ６５の本来の電流電圧特
性を測定することができる。
の電流電圧特性の測定中に、ｐ型不純物拡散領域６４ａ
とｎ型ウェル６１との間のｐｎ接合、またはｎ型ウェル
６１とｐ型ウェル６２との間のｐｎ接合が逆バイアスさ
れる。このため、ＭＩＳＦＥＴ６５の本来の電流電圧特
性を測定することができる。
【００５２】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００５３】
【発明の効果】以上説明したように、本発明によれば、
ウエハプロセス中にＭＩＳＦＥＴのゲート電極に蓄積さ
れる電荷を、ゲート保護素子を通して基板に流すことが
できる。このため、ゲート絶縁膜の絶縁破壊を防止する
ことができる。また、ＭＩＳＦＥＴの電流電圧特性の測
定の際に、ゲート保護素子を通して電流が流れないた
め、ＭＩＳＦＥＴ本来の特性を測定することができる。
ウエハプロセス中にＭＩＳＦＥＴのゲート電極に蓄積さ
れる電荷を、ゲート保護素子を通して基板に流すことが
できる。このため、ゲート絶縁膜の絶縁破壊を防止する
ことができる。また、ＭＩＳＦＥＴの電流電圧特性の測
定の際に、ゲート保護素子を通して電流が流れないた
め、ＭＩＳＦＥＴ本来の特性を測定することができる。
【図１】本発明の第１の実施例による半導体装置の断面
図である。
図である。
【図２】本発明の第１の実施例による半導体装置のＭＩ
ＳＦＥＴの電流電圧特性の測定結果を示すグラフであ
る。
ＳＦＥＴの電流電圧特性の測定結果を示すグラフであ
る。
【図３】本発明の第２の実施例による半導体装置の断面
図である。
図である。
【図４】本発明の第３の実施例及びその変形例による半
導体装置の断面図である。
導体装置の断面図である。
【図５】従来例による半導体装置の断面図である。
１、３１、６０ ｐ型シリコン基板 ２、３４ ｐ型ウェル ３、３２、６１ ｎ型ウェル ４、３５ フィールド酸化膜 ５、６４ａ ｐ型不純物拡散領域 ６、３７、６６ 配線 １０、４０、６５ ＭＩＳＦＥＴ ２０〜２３、５０〜５３、６７〜７１，７１ａ パッド ３６、６４ ｎ型不純物拡散領域 ６２、６３ ｎ型ウェル内ｐ型ウェル ７２ フィールド酸化膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年２月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項２
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項６
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項１１
【補正方法】変更
【補正内容】
Claims (11)
- 【請求項１】 半導体基板と、 前記半導体基板の表面に形成され、ソース領域、ドレイ
ン領域、該ソース領域とドレイン領域とに挟まれたチャ
ネル領域、該チャネル領域上のゲート絶縁膜、及び該ゲ
ート絶縁膜上のゲート電極を含むディプレッション型の
ＭＩＳＦＥＴと、 前記半導体基板の表面層内に配置された不純物拡散領域
と、 前記ゲート電極と前記不純物拡散領域とを電気的に接続
する配線と、 前記チャネル領域に対して前記ゲート電極に、前記ＭＩ
ＳＦＥＴがカットオフするのに十分な電圧を印加したと
き逆バイアスされ、前記不純物拡散領域と前記チャネル
領域との間を非導通状態とするｐｎ接合界面と、 前記ゲート電極、ソース領域、及びドレイン領域のそれ
ぞれに接続されたパッドとを有する半導体装置。 - 【請求項２】 半導体基板と、 前記半導体基板の表面に形成され、ソース領域、ドレイ
ン領域、該ソース領域とドレイン領域とに挟まれたチャ
ネル領域、該チャネル領域上のゲート絶縁膜、及び該ゲ
ート絶縁膜上のゲート電極を含むＭＩＳＦＥＴと、 前記半導体基板の表面層内に配置された第１導電型のウ
ェルと、 前記ウェル内に配置され、前記第１導電型とは逆の第２
導電型を有する不純物拡散領域と、 前記ウェルを包むように配置された第２導電型の表面領
域と、 前記ゲート電極と前記第１の領域とを電気的に接続する
配線と、 前記ゲート電極、ソース領域、及びドレイン領域のそれ
ぞれに接続されたパッドとを有する半導体装置。 - 【請求項３】 前記表面領域が、前記半導体基板と同一
導電型である請求項２に記載の半導体装置。 - 【請求項４】 前記半導体基板が第１導電型を有し、前
記表面領域が、前記半導体基板の表面層内に配置された
第２導電型の他のウェルにより形成されている請求項２
に記載の半導体装置。 - 【請求項５】 前記ＭＩＳＦＥＴがディプレッション型
である請求項２〜４のいずれかに記載の半導体装置。 - 【請求項６】 半導体基板と、 前記半導体基板の表面に形成され、ソース領域、ドレイ
ン領域、該ソース領域とドレイン領域とに挟まれたチャ
ネル領域、該チャネル領域上のゲート絶縁膜、及び該ゲ
ート絶縁膜上のゲート電極を含むＭＩＳＦＥＴと、 前記半導体基板の表面層内に配置された第１導電型のウ
ェルと、 前記ウェル内に配置され、前記第１導電型とは逆の第２
導電型を有する不純物拡散領域と、 前記ウェルを包むように配置された第２導電型の表面領
域と、 前記ゲート電極と前記第１の領域とを電気的に接続する
配線とを有し、 前記ウェルの第１導電型の部分が、前記不純物拡散領域
または前記表面領域を介してのみ、導電性領域に電気的
に接続される半導体装置。 - 【請求項７】 前記表面領域が、前記半導体基板と同一
導電型である請求項６に記載の半導体装置。 - 【請求項８】 前記半導体基板が第１導電型を有し、前
記表面領域が、前記半導体基板の表面層内に配置された
第２導電型の他のウェルにより形成されている請求項６
に記載の半導体装置。 - 【請求項９】 前記ＭＩＳＦＥＴがディプレッション型
である請求項６〜８のいずれかに記載の半導体装置。 - 【請求項１０】 半導体基板と、 前記半導体基板の表面に形成され、ソース領域、ドレイ
ン領域、該ソース領域とドレイン領域とに挟まれたチャ
ネル領域、該チャネル領域上のゲート絶縁膜、及び該ゲ
ート絶縁膜上のゲート電極を含むディプレッション型の
ＭＩＳＦＥＴであって、前記半導体基板の特定の領域に
探針を接触させることにより閾値を測定可能な前記ＭＩ
ＳＦＥＴと、 前記半導体基板の表面層内に配置された不純物拡散領域
と、 前記ゲート電極と前記不純物拡散領域とを電気的に接続
する配線と、 前記チャネル領域に対して前記ゲート電極に、前記ＭＩ
ＳＦＥＴがカットオフするのに十分な電圧を印加したと
き逆バイアスされ、前記不純物拡散領域と前記チャネル
領域との間を非導通状態とするｐｎ接合界面とを有する
半導体装置。 - 【請求項１１】 半導体基板と、 前記半導体基板の表面に形成され、ソース領域、ドレイ
ン領域、該ソース領域とドレイン領域とに挟まれたチャ
ネル領域、該チャネル領域上のゲート絶縁膜、及び該ゲ
ート絶縁膜上のゲート電極を含むＭＩＳＦＥＴであっ
て、前記半導体基板の特定の領域に探針を接触させるこ
とにより閾値を測定可能な前記ＭＩＳＦＥＴと、 前記半導体基板の表面層内に配置された第１導電型のウ
ェルと、 前記ウェル内に配置され、前記第１導電型とは逆の第２
導電型を有する不純物拡散領域と、 前記ウェルを包むように配置された第２導電型の表面領
域と、 前記ゲート電極と前記第１の領域とを電気的に接続する
配線とを有する半導体装置。
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| US09/268,336 US6091113A (en) | 1998-05-20 | 1999-03-16 | Semiconductor device with evaluation MISFET |
| KR1019990010110A KR100285795B1 (ko) | 1998-05-20 | 1999-03-24 | 반도체 장치 |
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|---|---|---|---|
| JP13863898A JP3758366B2 (ja) | 1998-05-20 | 1998-05-20 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH11330467A true JPH11330467A (ja) | 1999-11-30 |
| JP3758366B2 JP3758366B2 (ja) | 2006-03-22 |
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|---|---|---|---|
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| JP2005109457A (ja) * | 2003-09-09 | 2005-04-21 | Seiko Instruments Inc | 半導体装置の製造方法 |
| JP2006024601A (ja) * | 2004-07-06 | 2006-01-26 | Seiko Instruments Inc | 電界効果型ｍｏｓトランジスタ |
| JP2010212710A (ja) * | 2010-04-26 | 2010-09-24 | Fuji Electric Systems Co Ltd | 半導体装置 |
| CN105448756A (zh) * | 2014-08-01 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 用于并行测试***的栅氧化层完整性的测试结构 |
| CN112542518A (zh) * | 2019-09-20 | 2021-03-23 | 长鑫存储技术有限公司 | 半导体结构及其电容检测方法 |
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| JP2002170888A (ja) * | 2000-11-30 | 2002-06-14 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| US6555877B2 (en) * | 2001-08-27 | 2003-04-29 | Semiconductor Components Industries Llc | NMOSFET with negative voltage capability formed in P-type substrate and method of making the same |
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| US5510747A (en) * | 1993-11-30 | 1996-04-23 | Siliconix Incorporated | Gate drive technique for a bidirectional blocking lateral MOSFET |
| US5550701A (en) * | 1994-08-30 | 1996-08-27 | International Rectifier Corporation | Power MOSFET with overcurrent and over-temperature protection and control circuit decoupled from body diode |
-
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- 1998-05-20 JP JP13863898A patent/JP3758366B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-16 US US09/268,336 patent/US6091113A/en not_active Expired - Lifetime
- 1999-03-16 TW TW088104084A patent/TW404066B/zh active
- 1999-03-24 KR KR1019990010110A patent/KR100285795B1/ko not_active IP Right Cessation
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| CN112542518A (zh) * | 2019-09-20 | 2021-03-23 | 长鑫存储技术有限公司 | 半导体结构及其电容检测方法 |
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| KR100285795B1 (ko) | 2001-03-15 |
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| US6091113A (en) | 2000-07-18 |
| KR19990087880A (ko) | 1999-12-27 |
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