JPH0855960A - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
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- JPH0855960A JPH0855960A JP6188538A JP18853894A JPH0855960A JP H0855960 A JPH0855960 A JP H0855960A JP 6188538 A JP6188538 A JP 6188538A JP 18853894 A JP18853894 A JP 18853894A JP H0855960 A JPH0855960 A JP H0855960A
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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Abstract
(57)【要約】
【目的】 電流検出セル内蔵絶縁ゲート型半導体装置
の、センス電圧の温度依存性を低減化する。 【構成】 ＭＯＳＦＥＴやＩＧＢＴの電流検出セルと主
電流側ユニットセルとの境界部分に位置するユニットセ
ルのゲート電極６６を分離し、このゲート電極６６を主
電流側ユニットセルのソース電極あるいはエミッタ電極
と短絡あるいは独立電位を印加して構成する。実質的な
主電流側セルと電流検出セルの距離が増大し、両者間の
寄生コンダクタンスが低減化し、その結果センス電圧の
温度依存性が低減する。
の、センス電圧の温度依存性を低減化する。 【構成】 ＭＯＳＦＥＴやＩＧＢＴの電流検出セルと主
電流側ユニットセルとの境界部分に位置するユニットセ
ルのゲート電極６６を分離し、このゲート電極６６を主
電流側ユニットセルのソース電極あるいはエミッタ電極
と短絡あるいは独立電位を印加して構成する。実質的な
主電流側セルと電流検出セルの距離が増大し、両者間の
寄生コンダクタンスが低減化し、その結果センス電圧の
温度依存性が低減する。
Description
【０００１】
【産業上の利用分野】本発明は半導体パワーデバイスに
関し、特に絶縁ゲートを介した電界効果を用いた半導体
素子が搭載されているチップと同一チップ上に電流検出
素子を備えた半導体装置に関する。
関し、特に絶縁ゲートを介した電界効果を用いた半導体
素子が搭載されているチップと同一チップ上に電流検出
素子を備えた半導体装置に関する。
【０００２】
【従来の技術】半導体パワーデバイスの高性能化・多機
能化は単にＭＯＳＦＥＴやＩＧＢＴ（Insulated Gate B
ipolar Transistor ）といった単体デバイス自身だけの
開発だけでなく、これら主電流を制御するメインデバイ
スと同一チップ上に各種の補助デバイスを集積化するス
マートパワーＩＣ（Smart POWER IC）化の方向でも進め
られている。半導体パワーデバイスに対する過電流保護
対策は、従来は母線に検出抵抗または電流シャントを挿
入して行われていたのに対し、近年は電流検出用素子
（セル）をオンチップ化することにより、検出のための
パワー損失、部品点数、検出回路の簡略化が可能となっ
てきている。図１３にＭＯＳＦＥＴの過電流保護回路の
一例を示す。図１３の破線内が電流検出セル内蔵のＭＯ
ＳＦＥＴである。図１３の回路において電流検出のため
のセンス抵抗ＲSENSE の電圧降下の電圧を基準電圧Ｖ
ref （ＤＣ）とコンパレータにより比較する。このコン
パレータの出力をディレイ回路を介し、ラッチ回路によ
りラッチする。たとえば過電流の値が素子定格の１．５
倍に達した瞬間、２０μｓ以内に遮断されＭＯＳＦＥＴ
を保護する。
能化は単にＭＯＳＦＥＴやＩＧＢＴ（Insulated Gate B
ipolar Transistor ）といった単体デバイス自身だけの
開発だけでなく、これら主電流を制御するメインデバイ
スと同一チップ上に各種の補助デバイスを集積化するス
マートパワーＩＣ（Smart POWER IC）化の方向でも進め
られている。半導体パワーデバイスに対する過電流保護
対策は、従来は母線に検出抵抗または電流シャントを挿
入して行われていたのに対し、近年は電流検出用素子
（セル）をオンチップ化することにより、検出のための
パワー損失、部品点数、検出回路の簡略化が可能となっ
てきている。図１３にＭＯＳＦＥＴの過電流保護回路の
一例を示す。図１３の破線内が電流検出セル内蔵のＭＯ
ＳＦＥＴである。図１３の回路において電流検出のため
のセンス抵抗ＲSENSE の電圧降下の電圧を基準電圧Ｖ
ref （ＤＣ）とコンパレータにより比較する。このコン
パレータの出力をディレイ回路を介し、ラッチ回路によ
りラッチする。たとえば過電流の値が素子定格の１．５
倍に達した瞬間、２０μｓ以内に遮断されＭＯＳＦＥＴ
を保護する。
【０００３】図１３の破線で示した電流検出セル内蔵Ｍ
ＯＳＦＥＴは主電流側と検出電流側とでユニットセル数
の比がＭ：１となるように並列接続された主電流側セル
ＱM（ＦＥＴMAIN）と電流検出セルＱS （ＦＥ
ＴSENSE ）とで構成され、主電流側セルと電流検出セル
との共通のドレイン端子Ｄ及びゲート端子Ｇと主電流側
ソース端子Ｓ、検出電流側ソース端子（センス端子）Ｓ
e とを有する。
ＯＳＦＥＴは主電流側と検出電流側とでユニットセル数
の比がＭ：１となるように並列接続された主電流側セル
ＱM（ＦＥＴMAIN）と電流検出セルＱS （ＦＥ
ＴSENSE ）とで構成され、主電流側セルと電流検出セル
との共通のドレイン端子Ｄ及びゲート端子Ｇと主電流側
ソース端子Ｓ、検出電流側ソース端子（センス端子）Ｓ
e とを有する。
【０００４】主電流側ソース端子Ｓと、電流検出セル側
センス端子Ｓe 間に検出抵抗（ＲSE NSE ）を接続し、抵
抗両端間の電圧降下（センス電圧ＶSENSE ）を測定する
ことにより負荷電流を検出することができる。
センス端子Ｓe 間に検出抵抗（ＲSE NSE ）を接続し、抵
抗両端間の電圧降下（センス電圧ＶSENSE ）を測定する
ことにより負荷電流を検出することができる。
【０００５】主電流側セルＱM と電流検出セルＱS を構
成するユニットセル構造はすべて同じ構造で同一チップ
上に形成されているため、主電流側セルに流れる電流Ｉ
MAINと電流検出セルに流れる電流ＩSENSE の比はそれぞ
れのセル数の比に等しくなり、検出電流（センス電流）
ＩSENSE は、 ＩSENSE ＝（１／Ｍ）・ＩMAIN ……（１） となり、検出抵抗ＲSENSE を接続すると、センス電圧Ｖ
SENSE は、
成するユニットセル構造はすべて同じ構造で同一チップ
上に形成されているため、主電流側セルに流れる電流Ｉ
MAINと電流検出セルに流れる電流ＩSENSE の比はそれぞ
れのセル数の比に等しくなり、検出電流（センス電流）
ＩSENSE は、 ＩSENSE ＝（１／Ｍ）・ＩMAIN ……（１） となり、検出抵抗ＲSENSE を接続すると、センス電圧Ｖ
SENSE は、
【数１】 ＶSENSE ＝ＲSENSE ・ＩSENSE ＝（ＲSENSE ・ＩMAIN）／Ｍ ……（２） となるため、主電流に流れる電流ＩMAINは以下のように
なる。
なる。
【０００６】 ＩMAIN＝（ＶSENSE ・Ｍ）／ＲSENSE ……（３） ＭＯＳＦＥＴは、図１１に代表されるようなユニットセ
ル断面構造を有するトランジスタである。図１１におい
て第１主電極領域であるｎ+ ドレイン領域１の上に低不
純物密度の高抵抗ｎ- ドリフト領域２が形成されてい
る。ｎ- ドリフト領域２の表面に、その表面が露出する
ようにｐ型ベース領域３が形成されている。更に、この
ｐ型ベース領域３中にその表面が露出するように第２主
電極領域であるｎ+ ソース領域４を形成する。そして、
ｐ型ベース領域３の表面にはＳｉＯ2 などの薄いゲート
絶縁膜５を介してポリシリコンゲート電極６が設けられ
ている。このゲート電極６は、ｐ型ベース領域３を跨
ぎ、ｎ- ドリフト領域２からｎ+ ソース領域４に達する
ように配置されている。ｎ+ ソース領域４とｐ型ベース
領域３とを表面で短絡するように金属ソース電極７が設
けられ、ポリシリコンゲート電極６に接続して金属ゲー
ト８、ｎ+ ドレイン領域１に接続して金属ドレイン電極
９がそれぞれ設けられている。図１１と重複する部分に
は同一の符号を用いているが、図１２は従来の電流検出
セル内蔵ＭＯＳＦＥＴを説明する断面図である。主電流
側セルはｐ型ベース領域３の内部に形成されたｎ+ ソー
ス領域４，ｎ- 領域２の表面のゲート絶縁膜５、ゲート
絶縁膜５の上部のゲート電極６、ｎ- 領域２の裏面に形
成されたｎ+ ドレイン領域１等から構成されている。ソ
ース電極９７、ｎ+ ソース領域９４、ｐ型ベース領域９
３等から構成される電流検出セル領域（ＴｒSENSE ）
は、主電流側セル領域（ＴｒMAIN）と隣接している。主
電流側セル領域、電流検出セル領域のｐ型ベース領域
３，９３は等間隔で配置された構造となっている。主電
流側セル領域のｐ型ベース領域３の上には、ｎ+ ソース
領域４とｐ型ベース領域３とを表面で短絡するように金
属ソース電極７が形成されている。電流検出セル領域の
ｐ型ベース領域９３の上にはｎ+ ソース領域９４とｐ型
ベース領域９３とを表面で短絡するように金属ソース電
極９７が形成されている。主電流側セルのソース電極７
と電流検出セルのソース電極９７との間には外付けの検
出抵抗ＲSENSE が接続されている。
ル断面構造を有するトランジスタである。図１１におい
て第１主電極領域であるｎ+ ドレイン領域１の上に低不
純物密度の高抵抗ｎ- ドリフト領域２が形成されてい
る。ｎ- ドリフト領域２の表面に、その表面が露出する
ようにｐ型ベース領域３が形成されている。更に、この
ｐ型ベース領域３中にその表面が露出するように第２主
電極領域であるｎ+ ソース領域４を形成する。そして、
ｐ型ベース領域３の表面にはＳｉＯ2 などの薄いゲート
絶縁膜５を介してポリシリコンゲート電極６が設けられ
ている。このゲート電極６は、ｐ型ベース領域３を跨
ぎ、ｎ- ドリフト領域２からｎ+ ソース領域４に達する
ように配置されている。ｎ+ ソース領域４とｐ型ベース
領域３とを表面で短絡するように金属ソース電極７が設
けられ、ポリシリコンゲート電極６に接続して金属ゲー
ト８、ｎ+ ドレイン領域１に接続して金属ドレイン電極
９がそれぞれ設けられている。図１１と重複する部分に
は同一の符号を用いているが、図１２は従来の電流検出
セル内蔵ＭＯＳＦＥＴを説明する断面図である。主電流
側セルはｐ型ベース領域３の内部に形成されたｎ+ ソー
ス領域４，ｎ- 領域２の表面のゲート絶縁膜５、ゲート
絶縁膜５の上部のゲート電極６、ｎ- 領域２の裏面に形
成されたｎ+ ドレイン領域１等から構成されている。ソ
ース電極９７、ｎ+ ソース領域９４、ｐ型ベース領域９
３等から構成される電流検出セル領域（ＴｒSENSE ）
は、主電流側セル領域（ＴｒMAIN）と隣接している。主
電流側セル領域、電流検出セル領域のｐ型ベース領域
３，９３は等間隔で配置された構造となっている。主電
流側セル領域のｐ型ベース領域３の上には、ｎ+ ソース
領域４とｐ型ベース領域３とを表面で短絡するように金
属ソース電極７が形成されている。電流検出セル領域の
ｐ型ベース領域９３の上にはｎ+ ソース領域９４とｐ型
ベース領域９３とを表面で短絡するように金属ソース電
極９７が形成されている。主電流側セルのソース電極７
と電流検出セルのソース電極９７との間には外付けの検
出抵抗ＲSENSE が接続されている。
【０００７】
【発明が解決しようとする課題】図１２に示した従来の
半導体装置は上記のように検出抵抗ＲSENSE 両端間のセ
ンス電圧（ＶSENSE ）を測定することにより主電流側を
流れる負荷電流を検出する事が出来るが、問題点として
は、このセンス電圧が温度により変化することが上げら
れる。主電流および検出抵抗ＲSENSE を一定としたとき
のセンス電圧の温度依存性を図１４に示す。図１４から
わかるように、従来の電流検出セル内蔵の半導体装置は
温度が上昇するにつれてセンス電圧が上昇する傾向を示
している。
半導体装置は上記のように検出抵抗ＲSENSE 両端間のセ
ンス電圧（ＶSENSE ）を測定することにより主電流側を
流れる負荷電流を検出する事が出来るが、問題点として
は、このセンス電圧が温度により変化することが上げら
れる。主電流および検出抵抗ＲSENSE を一定としたとき
のセンス電圧の温度依存性を図１４に示す。図１４から
わかるように、従来の電流検出セル内蔵の半導体装置は
温度が上昇するにつれてセンス電圧が上昇する傾向を示
している。
【０００８】この場合、検出抵抗ＲSENSE は外付けに接
続しており温度係数は低く検出抵抗ＲSENSE の温度特性
は殆ど無視できる。したがって、図１４のようにセンス
電圧が温度依存性を持つということは、主電流側セルに
流れる電流ＩMAINと検出電流ＩSENSE との電流比が温度
により変化していること、つまりセンス電流ＩSENSEが
温度と共に増加していることを示している。
続しており温度係数は低く検出抵抗ＲSENSE の温度特性
は殆ど無視できる。したがって、図１４のようにセンス
電圧が温度依存性を持つということは、主電流側セルに
流れる電流ＩMAINと検出電流ＩSENSE との電流比が温度
により変化していること、つまりセンス電流ＩSENSEが
温度と共に増加していることを示している。
【０００９】温度によりセンス電流ＩSENSE が増大する
のは、図１２に示すように主電流側ユニットセルと電流
検出側ユニットセルとが近接しており、また主電流側ユ
ニットセルと電流検出側ユニットセル間には寄生抵抗Ｒ
p が存在していることに起因する。
のは、図１２に示すように主電流側ユニットセルと電流
検出側ユニットセルとが近接しており、また主電流側ユ
ニットセルと電流検出側ユニットセル間には寄生抵抗Ｒ
p が存在していることに起因する。
【００１０】この寄生抵抗Ｒp が検出抵抗ＲSENSE に対
し十分大きければ、センス電流ＩSE NSE は検出抵抗Ｒ
SENSE を流れるため、寄生抵抗Ｒp の影響を無視する事
ができるが、そうでない場合には本来検出抵抗を流れる
べき電流が寄生抵抗にも流れることになる。つまり図１
２に示した従来の半導体装置では、主電流側ユニットセ
ルと電流検出セルとが近接しているため寄生抵抗を流れ
る電流が無視できないほどＲp の値が小さいという問題
があった。図１４に示したセンス電圧の温度依存性は温
度が上昇するにつれてｎ- 層の抵抗が大きくなり寄生抵
抗Ｒp が温度と共に増大することを示していると言え
る。
し十分大きければ、センス電流ＩSE NSE は検出抵抗Ｒ
SENSE を流れるため、寄生抵抗Ｒp の影響を無視する事
ができるが、そうでない場合には本来検出抵抗を流れる
べき電流が寄生抵抗にも流れることになる。つまり図１
２に示した従来の半導体装置では、主電流側ユニットセ
ルと電流検出セルとが近接しているため寄生抵抗を流れ
る電流が無視できないほどＲp の値が小さいという問題
があった。図１４に示したセンス電圧の温度依存性は温
度が上昇するにつれてｎ- 層の抵抗が大きくなり寄生抵
抗Ｒp が温度と共に増大することを示していると言え
る。
【００１１】寄生抵抗Ｒp を考慮すると（２）は
【数２】 と表わされ、Ｒp ≫ＲSENSE の場合（４）は（２）と等
しくなる。
しくなる。
【００１２】すなわち低温領域（室温領域）では寄生抵
抗に流れていた電流成分が、温度上昇と共に、次第に検
出抵抗を流れるようになりセンス電流が温度と共に増大
することとなるのである。
抗に流れていた電流成分が、温度上昇と共に、次第に検
出抵抗を流れるようになりセンス電流が温度と共に増大
することとなるのである。
【００１３】従って、従来の電流検出セル内蔵のＭＯＳ
ＦＥＴにおいてセンス電圧を利用して電流検出回路を構
成する場合、センス電圧の温度特性を考慮にいれて、回
路を構成する必要があるという欠点があった。
ＦＥＴにおいてセンス電圧を利用して電流検出回路を構
成する場合、センス電圧の温度特性を考慮にいれて、回
路を構成する必要があるという欠点があった。
【００１４】この問題は図１１，１２に示したＭＯＳＦ
ＥＴだけでなく、ＵＭＯＳ等の他ＭＯＳＦＥＴおよびＩ
ＧＢＴ（Insulated Gate Bipolar Transistor ），ＭＣ
Ｔ（MOS Controlled Thyristor）、あるいはＥＳＴ（Em
itter Switched Thyristor）等の種々の絶縁ゲート構造
を有する各種半導体パワーデバイスに電流検出セルを内
蔵した場合における共通の問題点であった。特に寄生抵
抗は高速・低オン電圧用にセルパターンを微細化する
と、セル間隔が狭くなるで必然的に寄生抵抗値が大きく
なり、このことが間接的に電流検出セル内蔵半導体装置
の微細化、高速・低オン電圧化の障害となっていた。
ＥＴだけでなく、ＵＭＯＳ等の他ＭＯＳＦＥＴおよびＩ
ＧＢＴ（Insulated Gate Bipolar Transistor ），ＭＣ
Ｔ（MOS Controlled Thyristor）、あるいはＥＳＴ（Em
itter Switched Thyristor）等の種々の絶縁ゲート構造
を有する各種半導体パワーデバイスに電流検出セルを内
蔵した場合における共通の問題点であった。特に寄生抵
抗は高速・低オン電圧用にセルパターンを微細化する
と、セル間隔が狭くなるで必然的に寄生抵抗値が大きく
なり、このことが間接的に電流検出セル内蔵半導体装置
の微細化、高速・低オン電圧化の障害となっていた。
【００１５】本発明の目的は、前記のような問題点を解
決するために、センス電圧の温度依存性が抑えられた半
導体装置を提供することにある。
決するために、センス電圧の温度依存性が抑えられた半
導体装置を提供することにある。
【００１６】本発明の他の目的は半導体装置製造用マス
クパターンの変更を最小（変更するマスク枚数の数を最
小）にして容易に目標とする寄生抵抗値Ｒp が得られる
半導体装置を提供することにある。
クパターンの変更を最小（変更するマスク枚数の数を最
小）にして容易に目標とする寄生抵抗値Ｒp が得られる
半導体装置を提供することにある。
【００１７】本発明のさらに別の目的は、セルパターン
を微細化して高速・低オン電圧の特性を得ると同時に、
微細化に伴う寄生コンダクタンス（Ｇp ＝１／Ｒp ）を
低減できる半導体装置を提供することである。
を微細化して高速・低オン電圧の特性を得ると同時に、
微細化に伴う寄生コンダクタンス（Ｇp ＝１／Ｒp ）を
低減できる半導体装置を提供することである。
【００１８】本発明のさらに別の目的は、主電流側セル
と電流検出セルとの間に分離領域形成等の工程を追加せ
ずにかつ、構造を複雑にしないで寄生コンダクタンスを
低減できる半導体装置を提供することである。
と電流検出セルとの間に分離領域形成等の工程を追加せ
ずにかつ、構造を複雑にしないで寄生コンダクタンスを
低減できる半導体装置を提供することである。
【００１９】本発明のさらに別の目的は主電流の通路の
面積、すなわち有効チャネル面積を減少させないで、寄
生コンダンタンスを低減し、オン抵抗の低減化とセンス
電圧の温度依存性の低減化を同時に実現しうる半導体装
置を提供することである。
面積、すなわち有効チャネル面積を減少させないで、寄
生コンダンタンスを低減し、オン抵抗の低減化とセンス
電圧の温度依存性の低減化を同時に実現しうる半導体装
置を提供することである。
【００２０】
【課題を解決するための手段】前記課題を解決するため
に、本発明の第１の特徴は、図１〜図８あるいは図１０
等に示すように、第１の主電極領域４，４４，９４，９
５および第２の主電極領域１，１９と、該第１および第
２の主電極領域間を流れる電流を制御する絶縁ゲート電
極６，６６とを少なく共有する複数個の主電流側ユニッ
トセル（主電流側セル）および電流検出側ユニットセル
（電流検出セル）とを同一半導体基板２，２２上に形成
したいわゆる電流検出セル内蔵ＭＯＳＦＥＴやＩＧＢＴ
等の半導体装置において、そのゲート電極の一部を分離
して独立ゲート電極６６とし、この独立ゲート電極が主
電流側ユニットセルの第１の主電極領域４，４４と金属
配線電極７，７７を介して短絡していることを第１の特
徴とする。第１の主電極領域とはＭＯＳＦＥＴではソー
ス領域、ＩＧＢＴではエミッタ領域等に相当し、第２の
主電極領域とはドレイン領域や、コレクタ領域等に相当
する。
に、本発明の第１の特徴は、図１〜図８あるいは図１０
等に示すように、第１の主電極領域４，４４，９４，９
５および第２の主電極領域１，１９と、該第１および第
２の主電極領域間を流れる電流を制御する絶縁ゲート電
極６，６６とを少なく共有する複数個の主電流側ユニッ
トセル（主電流側セル）および電流検出側ユニットセル
（電流検出セル）とを同一半導体基板２，２２上に形成
したいわゆる電流検出セル内蔵ＭＯＳＦＥＴやＩＧＢＴ
等の半導体装置において、そのゲート電極の一部を分離
して独立ゲート電極６６とし、この独立ゲート電極が主
電流側ユニットセルの第１の主電極領域４，４４と金属
配線電極７，７７を介して短絡していることを第１の特
徴とする。第１の主電極領域とはＭＯＳＦＥＴではソー
ス領域、ＩＧＢＴではエミッタ領域等に相当し、第２の
主電極領域とはドレイン領域や、コレクタ領域等に相当
する。
【００２１】本発明の第２の特徴は、図１〜図６に示す
ようにこの独立ゲート電極６６は主電流側ユニットセル
と電流検出セルとの境界領域に配置されていることであ
る。
ようにこの独立ゲート電極６６は主電流側ユニットセル
と電流検出セルとの境界領域に配置されていることであ
る。
【００２２】本発明の第３の特徴は、図２，および図５
に示すように独立ゲート電極６６と第１の主電極領域４
とを、前記主電流側ユニットセルの周辺部に設けたコン
タクトホール６１を介して短絡していることである。
に示すように独立ゲート電極６６と第１の主電極領域４
とを、前記主電流側ユニットセルの周辺部に設けたコン
タクトホール６１を介して短絡していることである。
【００２３】本発明の第４の特徴はディプリーション型
ＭＯＳＦＥＴ等の半導体装置に関するものであり、図９
および図１０に示すように第１（ソース）および第２
（ドレイン）の主電極領域と、この第１および第２の主
電極領域間を流れる電流を制御する絶縁ゲート電極６，
６６とを少なく共有する複数個の主電流側ユニットセル
および電流検出セルとを同一半導体基板上に形成したＭ
ＯＳＦＥＴ等において、ゲート電極の一部を分離し独立
ゲート電極６６とし、この独立ゲート電極に独立ゲート
ボンディングパッド６９を介し寄生コンダクタンス制御
用電位を印加することができるように構成されているこ
とである。
ＭＯＳＦＥＴ等の半導体装置に関するものであり、図９
および図１０に示すように第１（ソース）および第２
（ドレイン）の主電極領域と、この第１および第２の主
電極領域間を流れる電流を制御する絶縁ゲート電極６，
６６とを少なく共有する複数個の主電流側ユニットセル
および電流検出セルとを同一半導体基板上に形成したＭ
ＯＳＦＥＴ等において、ゲート電極の一部を分離し独立
ゲート電極６６とし、この独立ゲート電極に独立ゲート
ボンディングパッド６９を介し寄生コンダクタンス制御
用電位を印加することができるように構成されているこ
とである。
【００２４】本発明の第５の特徴は図１，図３，図１０
に示すようにソース領域４，９４あるいはエミッタ領域
４４，９５等の第１主電極領域およびドレイン領域１，
コレクタ領域１９等の第２の主電極領域と、この第１お
よび第２の主電極領域間を流れる電流を制御する絶縁ゲ
ート電極６，６６とを少なく共有する複数個の主電流側
ユニットセルおよび電流検出側ユニットセルとを同一半
導体基板２，２２上に形成した半導体装置において、そ
れぞれのユニットセルは第１導電型半導体領域３，９３
中に形成された第２導電型の第１の主電極領域４，４
４，９４，９５を少なく共含み、該第１導電型半導体領
域３，９３は該半導体基板上に等間隔に配置され、該主
電流側ユニットセルと電流検出側ユニットセルの間の半
導体基板２の上部にゲート絶縁膜５を介して形成された
ゲート電極６６が他のゲート電極６とは電気的に独立し
ていることである。ｎチャンネル型の半導体装置ならば
第１導電型半導体領域３，９３はいわゆるｐベース領域
に対応する。
に示すようにソース領域４，９４あるいはエミッタ領域
４４，９５等の第１主電極領域およびドレイン領域１，
コレクタ領域１９等の第２の主電極領域と、この第１お
よび第２の主電極領域間を流れる電流を制御する絶縁ゲ
ート電極６，６６とを少なく共有する複数個の主電流側
ユニットセルおよび電流検出側ユニットセルとを同一半
導体基板２，２２上に形成した半導体装置において、そ
れぞれのユニットセルは第１導電型半導体領域３，９３
中に形成された第２導電型の第１の主電極領域４，４
４，９４，９５を少なく共含み、該第１導電型半導体領
域３，９３は該半導体基板上に等間隔に配置され、該主
電流側ユニットセルと電流検出側ユニットセルの間の半
導体基板２の上部にゲート絶縁膜５を介して形成された
ゲート電極６６が他のゲート電極６とは電気的に独立し
ていることである。ｎチャンネル型の半導体装置ならば
第１導電型半導体領域３，９３はいわゆるｐベース領域
に対応する。
【００２５】本発明の第６の特徴は図８に示したように
ソース領域等の第１の主電極領域４，９４およびドレイ
ン領域１のような第２の主電極２領域と、これらの第１
および第２の主電極領域間を流れる電流を制御する絶縁
ゲート電極６，６６とを少なく共有する複数個の主電流
側ユニットセルおよび電流検出側ユニットセルとを同一
半導体基板２上に形成したＭＯＳＦＥＴ等の半導体装置
において、半導体基板２の表面上に等間隔に複数の第１
導電型の第１の半導体領域３，３８，３９，９３とを配
置し、第１の半導体領域のうちの少なく共ひとつの領域
９３の内部に電流検出側ユニットセルの第１の主電極領
域（ソース領域）となる第２導電型の第２の半導体領域
９４を形成し、電流検出側ユニットセルの第１の半導体
領域９３に隣接する第１の半導体領域３８，３９には第
２導電型の半導体領域を形成せず、残る他の第１の半導
体領域３の内部に、主電流側ユニットセルの第１の主電
極領域（ソース領域）となる第２導電型の第３の半導体
領域４を形成し、内部に第２導電型半導体領域を形成し
ない第１の半導体領域３８，３９と、第３の半導体領域
を形成した第１の半導体領域３の間の半導体基板２の上
部にゲート絶縁膜５を介して形成されたゲート電極６６
が他の部分のゲート電極６とは電気的に独立しているこ
とである。
ソース領域等の第１の主電極領域４，９４およびドレイ
ン領域１のような第２の主電極２領域と、これらの第１
および第２の主電極領域間を流れる電流を制御する絶縁
ゲート電極６，６６とを少なく共有する複数個の主電流
側ユニットセルおよび電流検出側ユニットセルとを同一
半導体基板２上に形成したＭＯＳＦＥＴ等の半導体装置
において、半導体基板２の表面上に等間隔に複数の第１
導電型の第１の半導体領域３，３８，３９，９３とを配
置し、第１の半導体領域のうちの少なく共ひとつの領域
９３の内部に電流検出側ユニットセルの第１の主電極領
域（ソース領域）となる第２導電型の第２の半導体領域
９４を形成し、電流検出側ユニットセルの第１の半導体
領域９３に隣接する第１の半導体領域３８，３９には第
２導電型の半導体領域を形成せず、残る他の第１の半導
体領域３の内部に、主電流側ユニットセルの第１の主電
極領域（ソース領域）となる第２導電型の第３の半導体
領域４を形成し、内部に第２導電型半導体領域を形成し
ない第１の半導体領域３８，３９と、第３の半導体領域
を形成した第１の半導体領域３の間の半導体基板２の上
部にゲート絶縁膜５を介して形成されたゲート電極６６
が他の部分のゲート電極６とは電気的に独立しているこ
とである。
【００２６】
【作用】本発明の第１〜第３および第５の特徴の半導体
装置では独立ゲート電極と、主電流側ユニットセルの第
１の主電極領域（ソース領域あるいはエミッタ領域）間
が短絡し、実効的な電流検出セルと、主電流側ユニット
セルとの距離が増大し、寄生コンダクタンス（Ｇp ＝１
／Ｒp ）が減少する。
装置では独立ゲート電極と、主電流側ユニットセルの第
１の主電極領域（ソース領域あるいはエミッタ領域）間
が短絡し、実効的な電流検出セルと、主電流側ユニット
セルとの距離が増大し、寄生コンダクタンス（Ｇp ＝１
／Ｒp ）が減少する。
【００２７】本発明の第４の特徴の半導体装置では独立
ゲート電極に所定の電位を印加し、キャリアに対するポ
テンシャルバリアを高くすることにより、寄生コンダク
タンスを減少させている。この第４の特徴によれば、デ
ィプリーション型の絶縁ゲート半導体装置においても寄
生コンダクタンスを減少でき、また寄生コンダクタンス
の値は所望の値に制御できる。
ゲート電極に所定の電位を印加し、キャリアに対するポ
テンシャルバリアを高くすることにより、寄生コンダク
タンスを減少させている。この第４の特徴によれば、デ
ィプリーション型の絶縁ゲート半導体装置においても寄
生コンダクタンスを減少でき、また寄生コンダクタンス
の値は所望の値に制御できる。
【００２８】本発明の第６の特徴の半導体装置では主電
流側ユニットセルに囲まれるように電流検出セルを配置
しても寄生コンダクタンスＧp を低減化できる。
流側ユニットセルに囲まれるように電流検出セルを配置
しても寄生コンダクタンスＧp を低減化できる。
【００２９】
【実施例】図１に本発明の第１の実施例に係る電流検出
セル内蔵ＭＯＳＦＥＴを示す。従来技術の説明に用いた
図１１，１２と重複する部分には同一の符号を用いてい
る。ｎ- ドリフト領域２内には、その表面側から所定の
拡散深さで主電流側セルＱM と電流検出セルＱS のｐ型
ベース領域３，３１，３２，９３がそれぞれ形成されて
いる。夫々の領域内には、その表面から所定の拡散深さ
まで主電流側セルのｎ+ のソース領域４および電流検出
セルのソース領域９４が形成されている。ｐ型ベース領
域間のｎ- ドリフト領域２の表面には、夫々のｐ型ベー
ス領域３，３１，３２，９３にまたがるようにしてゲー
ト絶縁膜５を介して、ゲート電極６，６６が形成されて
いる。ゲート電極６，６６は例えば不純物を添加したド
ーブドポリシリコン又はＷ，Ｍｏ，ＷＳｉx 等により形
成されている。なお、電流検出セルに隣接する主電流側
ユニットセルのｐ型ベース領域３１，３２のゲート電極
６６は他のゲート電極６とは分離されている。この上に
ＰＳＧ等の層間絶縁膜５１が堆積されその上部にソース
電極７、センス電極９７接続用の開口（コンタクトホー
ル）を介してソース電極７、センス電極９７が形成され
ている。
セル内蔵ＭＯＳＦＥＴを示す。従来技術の説明に用いた
図１１，１２と重複する部分には同一の符号を用いてい
る。ｎ- ドリフト領域２内には、その表面側から所定の
拡散深さで主電流側セルＱM と電流検出セルＱS のｐ型
ベース領域３，３１，３２，９３がそれぞれ形成されて
いる。夫々の領域内には、その表面から所定の拡散深さ
まで主電流側セルのｎ+ のソース領域４および電流検出
セルのソース領域９４が形成されている。ｐ型ベース領
域間のｎ- ドリフト領域２の表面には、夫々のｐ型ベー
ス領域３，３１，３２，９３にまたがるようにしてゲー
ト絶縁膜５を介して、ゲート電極６，６６が形成されて
いる。ゲート電極６，６６は例えば不純物を添加したド
ーブドポリシリコン又はＷ，Ｍｏ，ＷＳｉx 等により形
成されている。なお、電流検出セルに隣接する主電流側
ユニットセルのｐ型ベース領域３１，３２のゲート電極
６６は他のゲート電極６とは分離されている。この上に
ＰＳＧ等の層間絶縁膜５１が堆積されその上部にソース
電極７、センス電極９７接続用の開口（コンタクトホー
ル）を介してソース電極７、センス電極９７が形成され
ている。
【００３０】電流検出セルに隣接する主電流側ユニット
セルのｐ型ベース領域３１の両側に形成された独立ゲー
ト電極６６はコンタクトホール６１を介して、主電流側
ユニットセルのソース電極７と短絡されている。
セルのｐ型ベース領域３１の両側に形成された独立ゲー
ト電極６６はコンタクトホール６１を介して、主電流側
ユニットセルのソース電極７と短絡されている。
【００３１】図１では電流検出セルの隣の２つの主電流
側ユニットセルのｐ型ベース領域３１，３２の電極６６
のみを短絡しているが隣接する３つ以上の複数個の主電
流側ユニットセルのゲート電極６６を短絡しても良く、
隣の１つのユニットセルのゲート電極６６のみ短絡して
も良い。この構造により主電流側ユニットセルと電流検
出セルとの距離が実質的に増大し、寄与コンダクタンス
（Ｇp ＝１／Ｒp ）が低減化されている。
側ユニットセルのｐ型ベース領域３１，３２の電極６６
のみを短絡しているが隣接する３つ以上の複数個の主電
流側ユニットセルのゲート電極６６を短絡しても良く、
隣の１つのユニットセルのゲート電極６６のみ短絡して
も良い。この構造により主電流側ユニットセルと電流検
出セルとの距離が実質的に増大し、寄与コンダクタンス
（Ｇp ＝１／Ｒp ）が低減化されている。
【００３２】図２，３は本発明の第２の実施例で電流検
出セル内蔵ＭＯＳＦＥＴを高周波用にパターンを微細化
した場合である。図２は平面図で、図３は図２において
Ａ−Ａ′方向の断面図である。高周波用にパターンが微
細化されてくると、図１のようにゲート電極６６短絡用
のコンタクトホール６１を開孔するのが困難になってく
る。図２ではゲート電極６とは独立したゲート電極６６
を集合して、パターンの端部にコンタクトホール６１を
開孔し、ソース電極７と短絡している。寄生抵抗Ｒp は
２次元的に考慮すべきで、図１のように一次元的に２つ
のユニットセルのｐ型ベース領域３１，３２の右側のゲ
ート電極６６を短絡するだけよりも、図２のようにその
上の行のユニットセル３３，３４のゲート電極を短絡す
る方がより効果的である。図２においてユニットセルの
ｐ型ベース領域３２，３５の左側ゲート電極および、図
には示されていない、さらに上の行のユニットセルのゲ
ート電極も独立ゲート電極６６として、これらを集合し
て短絡すれば、さらに寄生抵抗は大きくなる。またｐ型
ベース領域３１，３３，３４のゲート電極６６のみを短
絡して、ｐ型ベース領域３２，３５の右側のゲート電極
は主電流側のゲート電極６に接続してもよい。本発明の
第２の実施例によれば、寄生コンダクタンスＧp は２次
元的に低減化する。また短絡用のコンタクトホール６１
をパターンの周辺部で開孔しているので、ゲート電極パ
ターンの微細化も可能である。
出セル内蔵ＭＯＳＦＥＴを高周波用にパターンを微細化
した場合である。図２は平面図で、図３は図２において
Ａ−Ａ′方向の断面図である。高周波用にパターンが微
細化されてくると、図１のようにゲート電極６６短絡用
のコンタクトホール６１を開孔するのが困難になってく
る。図２ではゲート電極６とは独立したゲート電極６６
を集合して、パターンの端部にコンタクトホール６１を
開孔し、ソース電極７と短絡している。寄生抵抗Ｒp は
２次元的に考慮すべきで、図１のように一次元的に２つ
のユニットセルのｐ型ベース領域３１，３２の右側のゲ
ート電極６６を短絡するだけよりも、図２のようにその
上の行のユニットセル３３，３４のゲート電極を短絡す
る方がより効果的である。図２においてユニットセルの
ｐ型ベース領域３２，３５の左側ゲート電極および、図
には示されていない、さらに上の行のユニットセルのゲ
ート電極も独立ゲート電極６６として、これらを集合し
て短絡すれば、さらに寄生抵抗は大きくなる。またｐ型
ベース領域３１，３３，３４のゲート電極６６のみを短
絡して、ｐ型ベース領域３２，３５の右側のゲート電極
は主電流側のゲート電極６に接続してもよい。本発明の
第２の実施例によれば、寄生コンダクタンスＧp は２次
元的に低減化する。また短絡用のコンタクトホール６１
をパターンの周辺部で開孔しているので、ゲート電極パ
ターンの微細化も可能である。
【００３３】図４は本発明の第３の実施例でＵＭＯＳ
（U-grooved MOSFET）の場合である。主電流側ユニット
セルはｎ+ ソース領域４、ｐ型ベース領域３、ｎ- ドリ
フト領域２、第１主電極領域であるドレイン領域１、ポ
リシリコン等からなる埋め込みゲート電極６，６６、金
属ソース電極７、金属ドレイン電極９から構成されてい
る。ＵＭＯＳの電流検出セルは第２主電極領域であるｎ
+ ソース領域９４、ｐ型ベース領域９３、金属ソース電
極９７および主電流側ユニットセルと共通のｎ-ドリフ
ト領域２、第１主電極領域であるｎ+ ドレイン領域１、
金属ドレイン電極９、埋め込みゲート電極６等から構成
されている。埋め込みゲート電極はＵ型の溝の表面に形
成されたゲート絶縁膜５の上に形成されているが、ゲー
ト電極の抵抗を下げるためには、Ｔｉ，Ｗ等の高融点金
属またはこれらにのシリサイドやポリサイドを用いると
よい。主電流側ユニットセルの埋め込みゲート電極６と
分離した埋め込みゲート電極６６とソース電極７とは埋
め込みゲート電極６６の上部のコンタクトホール６１を
介して短絡されている。したがって電流検出セルと主電
流側ユニットセルとの距離は、実質的にユニットセル１
個分の距離だけ離された構造となり、寄生コンダクタン
スＧp が低減する。
（U-grooved MOSFET）の場合である。主電流側ユニット
セルはｎ+ ソース領域４、ｐ型ベース領域３、ｎ- ドリ
フト領域２、第１主電極領域であるドレイン領域１、ポ
リシリコン等からなる埋め込みゲート電極６，６６、金
属ソース電極７、金属ドレイン電極９から構成されてい
る。ＵＭＯＳの電流検出セルは第２主電極領域であるｎ
+ ソース領域９４、ｐ型ベース領域９３、金属ソース電
極９７および主電流側ユニットセルと共通のｎ-ドリフ
ト領域２、第１主電極領域であるｎ+ ドレイン領域１、
金属ドレイン電極９、埋め込みゲート電極６等から構成
されている。埋め込みゲート電極はＵ型の溝の表面に形
成されたゲート絶縁膜５の上に形成されているが、ゲー
ト電極の抵抗を下げるためには、Ｔｉ，Ｗ等の高融点金
属またはこれらにのシリサイドやポリサイドを用いると
よい。主電流側ユニットセルの埋め込みゲート電極６と
分離した埋め込みゲート電極６６とソース電極７とは埋
め込みゲート電極６６の上部のコンタクトホール６１を
介して短絡されている。したがって電流検出セルと主電
流側ユニットセルとの距離は、実質的にユニットセル１
個分の距離だけ離された構造となり、寄生コンダクタン
スＧp が低減する。
【００３４】図５および図６は本発明の第４の実施例
で、第３の実施例の改良である。ＵＭＯＳの特徴は短チ
ャネル化が容易であることの他に、ユニットセル当りの
占有面積が小さくなり、実質的にチップ面積当りのオン
抵抗が低減化することである。特にゲート電極の占有す
る面積が小さくできる特徴がある。しかし、図４の断面
図で示すように埋め込みゲート電極６６の真上にコンタ
クトホール６１を開孔したのでは、コンタクトホール開
孔のためのフォトリソグラフィーの制約があるので、ゲ
ート電極の微細化は困難である。図６は、図５のＩ−
Ｉ′方向の断面図であるが、ユニットセルの断面上には
ゲート短絡用コンタクトホール６１は開口されていな
い。図５に示されるように、埋め込みゲート電極６６を
引き出して、広い面積の配線領域６５を形成し、この部
分にコンタクトホール６１を開口している。したがっ
て、第４の実施例では高周波・低オン電圧のＵＭＯＳの
特徴を十分に生かし、同時に寄生コンダクタンスＧp が
低減できる。
で、第３の実施例の改良である。ＵＭＯＳの特徴は短チ
ャネル化が容易であることの他に、ユニットセル当りの
占有面積が小さくなり、実質的にチップ面積当りのオン
抵抗が低減化することである。特にゲート電極の占有す
る面積が小さくできる特徴がある。しかし、図４の断面
図で示すように埋め込みゲート電極６６の真上にコンタ
クトホール６１を開孔したのでは、コンタクトホール開
孔のためのフォトリソグラフィーの制約があるので、ゲ
ート電極の微細化は困難である。図６は、図５のＩ−
Ｉ′方向の断面図であるが、ユニットセルの断面上には
ゲート短絡用コンタクトホール６１は開口されていな
い。図５に示されるように、埋め込みゲート電極６６を
引き出して、広い面積の配線領域６５を形成し、この部
分にコンタクトホール６１を開口している。したがっ
て、第４の実施例では高周波・低オン電圧のＵＭＯＳの
特徴を十分に生かし、同時に寄生コンダクタンスＧp が
低減できる。
【００３５】図７および図８は本発明の第５の実施例
で、電流検出セルが主電流側ユニットセルに挾まれてい
る場合である。図７が平面図で図８は図７のＣ−Ｃ′方
向の断面図である。通常電流検出セルはチップの周辺
部、端部に配置されるが、周辺部に配置された場合、周
辺のボンディングパッド下部からの少数キャリアがター
ンオフ時に電流検出セルに集中し、転流ｄｖ／ｄｔ破壊
を生じる問題や、主電流側セル（個数Ｍ）と電流検出セ
ル（個数１）との電流比がＭ：１となって正確に測定で
きない等の問題がある。図７，８に示すように主電流側
セルの中央部に配置すればよいが、この場合は端部に配
置した場合よりもはるかに多くの寄生コンダクタンスを
生じる。本発明の第５の実施例では電流検出セルのｐ型
ベース領域９３の両側のｐ型ベース領域３９の内部にｎ
+ ソース領域が形成されていないことが第１〜第４の実
施例とは異なる。したがってｐ型ベース領域３８，３９
に対してはソース電極７は接続されていない。ｐ型ベー
ス領域３８の右側およびｐ型ベース領域３９の左側のゲ
ート電極は独立ゲート電極６６となり、ゲート配線領域
６５に形成されたゲートコンタクトホール６１を介して
ソース電極７と電気的に接続されている。このように構
成することにより、有効な主電流の通路、すなわち有効
チャネル面積の減少（損失）を最小にして、主電流側ユ
ニットセルと電流検出セルとの実質的な距離を増大さ
せ、寄生コンダクタンスが低減できる。したがって、パ
ターンの中央部付近に電流検出セルを配置しても寄生コ
ンダクタンスが増大しないので、転流ｄｖ／ｄｔ破壊も
生じず、安定でしかも正確な電流検出が可能となる。第
５の実施例の構成は第１〜第４の実施例のように電流検
出セルがチップの周辺部に配置されている場合でも有効
で、有効チャネル面積がほとんど減少しないので、オン
抵抗の増大もない利点を生じる。
で、電流検出セルが主電流側ユニットセルに挾まれてい
る場合である。図７が平面図で図８は図７のＣ−Ｃ′方
向の断面図である。通常電流検出セルはチップの周辺
部、端部に配置されるが、周辺部に配置された場合、周
辺のボンディングパッド下部からの少数キャリアがター
ンオフ時に電流検出セルに集中し、転流ｄｖ／ｄｔ破壊
を生じる問題や、主電流側セル（個数Ｍ）と電流検出セ
ル（個数１）との電流比がＭ：１となって正確に測定で
きない等の問題がある。図７，８に示すように主電流側
セルの中央部に配置すればよいが、この場合は端部に配
置した場合よりもはるかに多くの寄生コンダクタンスを
生じる。本発明の第５の実施例では電流検出セルのｐ型
ベース領域９３の両側のｐ型ベース領域３９の内部にｎ
+ ソース領域が形成されていないことが第１〜第４の実
施例とは異なる。したがってｐ型ベース領域３８，３９
に対してはソース電極７は接続されていない。ｐ型ベー
ス領域３８の右側およびｐ型ベース領域３９の左側のゲ
ート電極は独立ゲート電極６６となり、ゲート配線領域
６５に形成されたゲートコンタクトホール６１を介して
ソース電極７と電気的に接続されている。このように構
成することにより、有効な主電流の通路、すなわち有効
チャネル面積の減少（損失）を最小にして、主電流側ユ
ニットセルと電流検出セルとの実質的な距離を増大さ
せ、寄生コンダクタンスが低減できる。したがって、パ
ターンの中央部付近に電流検出セルを配置しても寄生コ
ンダクタンスが増大しないので、転流ｄｖ／ｄｔ破壊も
生じず、安定でしかも正確な電流検出が可能となる。第
５の実施例の構成は第１〜第４の実施例のように電流検
出セルがチップの周辺部に配置されている場合でも有効
で、有効チャネル面積がほとんど減少しないので、オン
抵抗の増大もない利点を生じる。
【００３６】ここまではエンハンスメント型ＭＯＳＦＥ
Ｔについて述べてきた。ディプリーション型ＭＯＳＦＥ
Ｔに適用するための一つの方法は図２および図３に示し
たｐ型ベース領域３１，３３，３４（場合によっては３
２，３５）の不純物密度を他の主電流側ユニットセルの
ｐ型ベース領域３の不純物密度より高くして、電流検出
セル周辺のみをエンハンスメント型にする方法である。
この場合は工程が増大する欠点がある。図９は本発明の
第５の実施例に係る半導体装置の平面図である。ほぼ図
２と同様であるが独立ゲート電極６６を主電流側ユニッ
トセルのソース電極と短絡しないで、コンタクトホール
６１を介して独立ゲート電極ボンディングパッド６９に
接続している。このように接続することにより、独立ゲ
ート電極６６にソース電極７の電位に対し、負の電位を
印加しておけばｐ型ベース領域３１，３３，３４からな
るユニットセルは遮断状態になるので、寄生コンダクタ
ンスを低減できる。正確にはｐ型ベース領域３１，３４
の右側が遮断状態で、左側は通常の他のユニットセルと
同様の動作となる。第５の実施例によれば、さらに、独
立ゲート電極に与える電位の大きさにより寄生コンダク
タンスを制御できるので、センス電圧の温度依存性に対
する極めて正確な補償ができる利点を有する。もちろん
第１〜第５の実施例で述べたエンハンスメント型のＭＯ
ＳＦＥＴに対して図９の構造を採用してもよい。
Ｔについて述べてきた。ディプリーション型ＭＯＳＦＥ
Ｔに適用するための一つの方法は図２および図３に示し
たｐ型ベース領域３１，３３，３４（場合によっては３
２，３５）の不純物密度を他の主電流側ユニットセルの
ｐ型ベース領域３の不純物密度より高くして、電流検出
セル周辺のみをエンハンスメント型にする方法である。
この場合は工程が増大する欠点がある。図９は本発明の
第５の実施例に係る半導体装置の平面図である。ほぼ図
２と同様であるが独立ゲート電極６６を主電流側ユニッ
トセルのソース電極と短絡しないで、コンタクトホール
６１を介して独立ゲート電極ボンディングパッド６９に
接続している。このように接続することにより、独立ゲ
ート電極６６にソース電極７の電位に対し、負の電位を
印加しておけばｐ型ベース領域３１，３３，３４からな
るユニットセルは遮断状態になるので、寄生コンダクタ
ンスを低減できる。正確にはｐ型ベース領域３１，３４
の右側が遮断状態で、左側は通常の他のユニットセルと
同様の動作となる。第５の実施例によれば、さらに、独
立ゲート電極に与える電位の大きさにより寄生コンダク
タンスを制御できるので、センス電圧の温度依存性に対
する極めて正確な補償ができる利点を有する。もちろん
第１〜第５の実施例で述べたエンハンスメント型のＭＯ
ＳＦＥＴに対して図９の構造を採用してもよい。
【００３７】図１０は本発明の第７の実施例でＩＧＢＴ
に適用した場合である。
に適用した場合である。
【００３８】ＩＧＢＴは、上部にＭＯＳＦＥＴ構造、下
部にバイポーラトランジスタ構造を備えた複合構造とと
らえることができる。図１０において第１主電極領域で
あるｐ型コレクタ領域１９の上にｎ+ バッファ層１１，
および高抵抗ｎ- ベース領域２２が形成されている。ｎ
- ベース領域２２の表面に、その表面が露出するように
主電流側ユニットセルのｐ型ベース領域３および電流検
出セルのｐ型ベース領域９３が形成されている。更に、
この主電流側ユニットセルのｐ型ベース領域３中にその
表面が露出するように第２主電極領域であるｎ+ エミッ
タ領域４４を形成する。電流検出セルのｐ型ベース領域
９３の中にはｎ+ エミッタ領域９５が形成されている。
そして、それぞれのｐ型ベース領域３，９３の表面には
ＳｉＯ2などの薄い絶縁膜５を介してポリシリコンゲー
ト電極６，６６が設けられている。このゲート電極６，
６６は、ｐ型ベース領域３，９３を跨ぎ、ｎ- ベース領
域２２からｎ+ エミッタ領域４４，９５に達するように
配置されている。ゲート電極６６はゲート電極６とは分
離して形成されている。ｎ+ エミッタ領域４４とｐ型ベ
ース領域３とを表面で短絡するように主電流側ユニット
セルの金属エミッタ電極７７が設けられ、ｎ+ エミッタ
領域９５には電流検出セルのエミッタ電極９８が接続さ
れている。ｐ型コレクタ領域１９に接続して金属コレク
タ電極９９が設けられている。ゲート電極６６はコンタ
クトホール６１により金属エミッタ電極７７と短絡され
ている。コンタクトホール６１は本発明の第２、第４の
実施例と同様にパターンの周辺部まで引き出し、広い面
積の配線領域を設けてそこに開孔する方が好ましいこと
はもちちろんである。図１０の構成により電流検出セル
と主電流側ユニットセルの実質的な距離が増大し寄生コ
ンダクタンスが低減化できる。ＩＧＢＴのｎ+ バッファ
層１１は省略してもよい。またコレクタショート型ＩＧ
ＢＴ、ショットキードレインコンタクトＩＧＢＴでもよ
い。
部にバイポーラトランジスタ構造を備えた複合構造とと
らえることができる。図１０において第１主電極領域で
あるｐ型コレクタ領域１９の上にｎ+ バッファ層１１，
および高抵抗ｎ- ベース領域２２が形成されている。ｎ
- ベース領域２２の表面に、その表面が露出するように
主電流側ユニットセルのｐ型ベース領域３および電流検
出セルのｐ型ベース領域９３が形成されている。更に、
この主電流側ユニットセルのｐ型ベース領域３中にその
表面が露出するように第２主電極領域であるｎ+ エミッ
タ領域４４を形成する。電流検出セルのｐ型ベース領域
９３の中にはｎ+ エミッタ領域９５が形成されている。
そして、それぞれのｐ型ベース領域３，９３の表面には
ＳｉＯ2などの薄い絶縁膜５を介してポリシリコンゲー
ト電極６，６６が設けられている。このゲート電極６，
６６は、ｐ型ベース領域３，９３を跨ぎ、ｎ- ベース領
域２２からｎ+ エミッタ領域４４，９５に達するように
配置されている。ゲート電極６６はゲート電極６とは分
離して形成されている。ｎ+ エミッタ領域４４とｐ型ベ
ース領域３とを表面で短絡するように主電流側ユニット
セルの金属エミッタ電極７７が設けられ、ｎ+ エミッタ
領域９５には電流検出セルのエミッタ電極９８が接続さ
れている。ｐ型コレクタ領域１９に接続して金属コレク
タ電極９９が設けられている。ゲート電極６６はコンタ
クトホール６１により金属エミッタ電極７７と短絡され
ている。コンタクトホール６１は本発明の第２、第４の
実施例と同様にパターンの周辺部まで引き出し、広い面
積の配線領域を設けてそこに開孔する方が好ましいこと
はもちちろんである。図１０の構成により電流検出セル
と主電流側ユニットセルの実質的な距離が増大し寄生コ
ンダクタンスが低減化できる。ＩＧＢＴのｎ+ バッファ
層１１は省略してもよい。またコレクタショート型ＩＧ
ＢＴ、ショットキードレインコンタクトＩＧＢＴでもよ
い。
【００３９】本発明はＭＯＳＦＥＴ、ＩＧＢＴ以外の他
の絶縁ゲート型半導体装置、たとえばＥＳＴ，ＭＣＴ，
ＭＯＳ−ＳＩＴ（Static Induction Transistor ）等に
も適用できる。第１〜第７の実施例ではｎチャネル型で
説明したが、導電型を逆にしてｐチャンネル型としても
よいことはもちろんである。またＳｉデバイスに限定す
る必要はなく、ＳｉＣでパワーＭＯＳデバイスを構成す
れば、特に６００℃以上ての高温においても動作可能と
なるので、温度依存性が小さい特性がより効果的に発揮
される。またＧａＡｓ−ＧａＡｌＡｓへテロ接合による
絶縁ゲート構造の半導体装置やＩｎＰの表面に形成した
ＳｉＯ2 膜によるＭＯＳ型半導体装置等他の絶縁ゲート
半導体装置に適用できることはもちろんである。
の絶縁ゲート型半導体装置、たとえばＥＳＴ，ＭＣＴ，
ＭＯＳ−ＳＩＴ（Static Induction Transistor ）等に
も適用できる。第１〜第７の実施例ではｎチャネル型で
説明したが、導電型を逆にしてｐチャンネル型としても
よいことはもちろんである。またＳｉデバイスに限定す
る必要はなく、ＳｉＣでパワーＭＯＳデバイスを構成す
れば、特に６００℃以上ての高温においても動作可能と
なるので、温度依存性が小さい特性がより効果的に発揮
される。またＧａＡｓ−ＧａＡｌＡｓへテロ接合による
絶縁ゲート構造の半導体装置やＩｎＰの表面に形成した
ＳｉＯ2 膜によるＭＯＳ型半導体装置等他の絶縁ゲート
半導体装置に適用できることはもちろんである。
【００４０】
【発明の効果】以上のように本発明は電流検出セル周辺
の主電流側ユニットセルのゲート・ソース間あるいはゲ
ート・エミッタ間が短絡されているため、電流検出セ
ル、主電流側ユニットセル間の距離が実質的に離された
構造となっている。そのため、電流検出セルと主電流側
ユニットセル間の寄生抵抗は従来構造よりも増加してい
る。その結果、検出抵抗に対して寄生抵抗の影響が低減
されることになり、センス電圧の温度依存性を抑えるこ
とが可能となる。
の主電流側ユニットセルのゲート・ソース間あるいはゲ
ート・エミッタ間が短絡されているため、電流検出セ
ル、主電流側ユニットセル間の距離が実質的に離された
構造となっている。そのため、電流検出セルと主電流側
ユニットセル間の寄生抵抗は従来構造よりも増加してい
る。その結果、検出抵抗に対して寄生抵抗の影響が低減
されることになり、センス電圧の温度依存性を抑えるこ
とが可能となる。
【００４１】本発明によればゲート電極のマスクパター
ンとコンタクトホール開孔のマスクパターンの２枚のマ
スク変更のみで（場合によっては３枚の変更程度で）構
造を変更でき、試作の結果予定よりも寄生抵抗の低減が
不十分なことが判明すれば、簡単なマスク変更により短
絡するセルの個数を増加でき、容易に目的とする寄生抵
抗が得られる。つまり、試作段階でのフィードバックが
早くなり、結果として生産性が増大する。
ンとコンタクトホール開孔のマスクパターンの２枚のマ
スク変更のみで（場合によっては３枚の変更程度で）構
造を変更でき、試作の結果予定よりも寄生抵抗の低減が
不十分なことが判明すれば、簡単なマスク変更により短
絡するセルの個数を増加でき、容易に目的とする寄生抵
抗が得られる。つまり、試作段階でのフィードバックが
早くなり、結果として生産性が増大する。
【００４２】さらに本発明によれば、セル構造の微細化
の要求を保ちながら、かつ分離領域形成等の工程を追加
することもなく寄生コンダクタンスが低減できるので、
結果としてより高速・低オン電圧の半導体装置が良好な
生産性を有して得られる。
の要求を保ちながら、かつ分離領域形成等の工程を追加
することもなく寄生コンダクタンスが低減できるので、
結果としてより高速・低オン電圧の半導体装置が良好な
生産性を有して得られる。
【００４３】また本発明によれば電流検出セルを主電流
側セルの中央部に配置しても寄生コンダクタンスは増大
しないので、転流ｄｖ／ｄｔ破壊もなく、しかもセンス
電圧の温度依存性が低減された半導体装置が得られる。
側セルの中央部に配置しても寄生コンダクタンスは増大
しないので、転流ｄｖ／ｄｔ破壊もなく、しかもセンス
電圧の温度依存性が低減された半導体装置が得られる。
【００４４】また本発明によれば、ディプリーション型
であってもエンハンスメント型であってもセンス電圧の
温度依存性が低減でき、回路設計は温度依存性を考慮し
なくてもよいので、各種電子機器等の設計が容易とな
る。
であってもエンハンスメント型であってもセンス電圧の
温度依存性が低減でき、回路設計は温度依存性を考慮し
なくてもよいので、各種電子機器等の設計が容易とな
る。
【００４５】また本発明によれば、有効チャンネル面積
をほとんど減少させないで寄生コンダクタンスを減少で
きるので、オン抵抗の小さく、しかもセンス電圧の温度
依存性の小さい半導体装置が実現できる。
をほとんど減少させないで寄生コンダクタンスを減少で
きるので、オン抵抗の小さく、しかもセンス電圧の温度
依存性の小さい半導体装置が実現できる。
【図１】本発明の第１実施例に係る半導体装置（ｎチャ
ンネルＭＯＳＦＥＴ）の断面図。
ンネルＭＯＳＦＥＴ）の断面図。
【図２】本発明の第２実施例に係る半導体装置（ｎチャ
ンネルＭＯＳＦＥＴ）の平面図。
ンネルＭＯＳＦＥＴ）の平面図。
【図３】図２のＡ−Ａ′方向の断面図。
【図４】本発明の第３の実施例に係る半導体装置（ＵＭ
ＯＳ）の断面図。
ＯＳ）の断面図。
【図５】本発明の第４の実施例に係る半導体装置（ＵＭ
ＯＳ）の平面図。
ＯＳ）の平面図。
【図６】図５のＩ−Ｉ′方向の断面図。
【図７】本発明の第５の実施例に係る半導体装置（ｎチ
ャンネルＭＯＳＦＥＴ）の平面図。
ャンネルＭＯＳＦＥＴ）の平面図。
【図８】図７のＣ−Ｃ′方向の断面図。
【図９】本発明の第６の実施例に係る半導体装置（ディ
プリーション型ＭＯＳＦＥＴ）の平面図。
プリーション型ＭＯＳＦＥＴ）の平面図。
【図１０】本発明の第７の実施例に係る半導体装置（Ｉ
ＧＢＴ）の断面図。
ＧＢＴ）の断面図。
【図１１】ＭＯＳＦＥＴの斜視図。
【図１２】従来の電流検出セル内蔵ＭＯＳＦＥＴの断面
図。
図。
【図１３】電流検出セル内蔵ＭＯＳＦＥＴの周辺回路を
含めた回路図。
含めた回路図。
【図１４】従来技術におけるセンス電圧の温度依存性。
３，３１，３２，…３５ 主電流側ユニットセルのｐ型
ベース領域 ３８，３９ ｎ+ ソース領域のないｐ型ベース領域 ９３ 電流検出セルのｐ型ベース領域 ４ 主電流側ユニットセルのｎ+ ソース領域 ９４ 電流検出セルのｎ+ ソース領域 １ ｎ+ ドレイン領域（第１主電極領域） ２ ｎ- ドリフト領域 ９ 金属ドレイン電極 ７ 主電流側ユニットセルの金属ソース電極 ９７ 電流検出セルの金属ソース電極 ５ ゲート絶縁膜 ６，６６ ゲート電極 ６１ ゲートコンタクトホール ６５ ゲート配線領域 ５１ 層間絶縁膜 ６９ 独立ゲートボンディングパッド １９ ｐ型コレクタ領域（第１主電極領域） ２２ ｎ- ベース領域 ４４ 主電流側セルのｎ+ エミッタ領域（第２主電極領
域） ９５ 電流検出セルのｎ+ エミッタ領域（第２主電極領
域） ７７ 主電流側セルの金属エミッタ電極 ９８ 電流検出セルのエミッタ電極 ９９ 金属コレクタ電極 １１ ｎ+ バッファ層
ベース領域 ３８，３９ ｎ+ ソース領域のないｐ型ベース領域 ９３ 電流検出セルのｐ型ベース領域 ４ 主電流側ユニットセルのｎ+ ソース領域 ９４ 電流検出セルのｎ+ ソース領域 １ ｎ+ ドレイン領域（第１主電極領域） ２ ｎ- ドリフト領域 ９ 金属ドレイン電極 ７ 主電流側ユニットセルの金属ソース電極 ９７ 電流検出セルの金属ソース電極 ５ ゲート絶縁膜 ６，６６ ゲート電極 ６１ ゲートコンタクトホール ６５ ゲート配線領域 ５１ 層間絶縁膜 ６９ 独立ゲートボンディングパッド １９ ｐ型コレクタ領域（第１主電極領域） ２２ ｎ- ベース領域 ４４ 主電流側セルのｎ+ エミッタ領域（第２主電極領
域） ９５ 電流検出セルのｎ+ エミッタ領域（第２主電極領
域） ７７ 主電流側セルの金属エミッタ電極 ９８ 電流検出セルのエミッタ電極 ９９ 金属コレクタ電極 １１ ｎ+ バッファ層
Claims (6)
- 【請求項１】 第１および第２の主電極領域と、該第１
および第２の主電極領域間を流れる電流を制御する絶縁
ゲート電極とを少なく共有する複数個の主電流側ユニッ
トセルおよび電流検出セルとを同一半導体基板上に形成
した半導体装置において、該ゲート電極の一部を分離し
独立ゲート電極とし、該独立ゲート電極が該主電流側ユ
ニットセルの第１の主電極領域と短絡していることを特
徴とする絶縁ゲート型半導体装置。 - 【請求項２】 前記独立ゲート電極は前記主電流側ユニ
ットセルと電流検出セルとの境界領域に配置されたこと
を特徴とする請求項１に記載の絶縁ゲート型半導体装
置。 - 【請求項３】 前記独立ゲート電極と前記主電流側ユニ
ットセルの第１の主電極領域とを、前記主電流側ユニッ
トセルの周辺部に設けたコンタクトホールを介して短絡
したことを特徴とする絶縁ゲート型半導体装置。 - 【請求項４】 第１および第２の主電極領域と、該第１
および第２の主電極領域間を流れる電流を制御する絶縁
ゲート電極とを少なく共有する複数個の主電流側ユニッ
トセルおよび電流検出セルとを同一半導体基板上に形成
した半導体装置において、該ゲート電極の一部を分離し
独立ゲート電極とし、該独立ゲート電極に寄生コンダク
タンス制御用電位を印加することを特徴とする絶縁ゲー
ト型半導体装置。 - 【請求項５】 第１および第２の主電極領域と、該第１
および第２の主電極領域間を流れる電流を制御する絶縁
ゲート電極とを少なく共有する複数個の主電流側ユニッ
トセルおよび電流検出側ユニットセルとを同一半導体基
板上に形成した半導体装置において、該それぞれのユニ
ットセルは第１導電型半導体領域および該第１導電型半
導体領域中に形成された第２導電型の第１の主電極領域
を少なく共含み、該第１導電型半導体領域は該半導体基
板上に等間隔に配置され、該主電流側ユニットセルと電
流検出側ユニットセルの間の該半導体基板の上部にゲー
ト絶縁膜を介して形成されたゲート電極が他のゲート電
極とは電気的に独立していることを特徴とする絶縁ゲー
ト型半導体装置。 - 【請求項６】 第１および第２の主電極領域と、該第１
および第２の主電極領域間を流れる電流を制御する絶縁
ゲート電極とを少なく共有する複数個の主電流側ユニッ
トセルおよび電流検出側ユニットセルとを同一半導体基
板上に形成した半導体装置において、該半導体基板の表
面上に等間隔に複数の第１導電型の第１の半導体領域と
を配置し、該第１の半導体領域のうちの少なく共ひとつ
の内部に該電流検出側ユニットセルの第１の主電極領域
となる第２導電型の第２の半導体領域を形成し、該電流
検出側ユニットセルの第１の半導体領域に隣接する第１
の半導体領域には第２導電型の半導体領域を形成せず、
残る他の第１の半導体領域の内部に、該主電流側ユニッ
トセルの第１の主電極領域となる第２導電型の第３の半
導体領域を形成し、該内部に第２導電型の半導体領域を
形成しない第１の半導体領域と、第３の半導体領域を形
成した第１の半導体領域との間の該半導体基板の上部に
ゲート絶縁膜を介して形成したゲート電極が他のゲート
電極とは電気的に独立していることを特徴とする絶縁ゲ
ート型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18853894A JP3505220B2 (ja) | 1994-08-10 | 1994-08-10 | 絶縁ゲート型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18853894A JP3505220B2 (ja) | 1994-08-10 | 1994-08-10 | 絶縁ゲート型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0855960A true JPH0855960A (ja) | 1996-02-27 |
| JP3505220B2 JP3505220B2 (ja) | 2004-03-08 |
Family
ID=16225464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18853894A Expired - Fee Related JP3505220B2 (ja) | 1994-08-10 | 1994-08-10 | 絶縁ゲート型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3505220B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017697A (ja) * | 2001-07-03 | 2003-01-17 | Hitachi Ltd | 半導体装置 |
| WO2012002100A1 (ja) * | 2010-06-28 | 2012-01-05 | 日立オートモティブシステムズ株式会社 | 電流制御用半導体素子、およびそれを用いた制御装置 |
| JP2013232574A (ja) * | 2012-05-01 | 2013-11-14 | Mitsubishi Electric Corp | 炭化珪素半導体装置 |
| US8884309B2 (en) | 2010-06-03 | 2014-11-11 | Rohm Co., Ltd. | AC switch having compound semiconductor MOSFETs |
| JP2016052197A (ja) * | 2014-09-01 | 2016-04-11 | 三菱電機株式会社 | 電力用スイッチングデバイス駆動回路 |
| JP2016174063A (ja) * | 2015-03-17 | 2016-09-29 | 株式会社日立製作所 | 半導体装置、半導体装置の製造方法および回路システム |
| CN113630011A (zh) * | 2020-05-08 | 2021-11-09 | 通嘉科技股份有限公司 | 高压半导体装置以及相关的电源供应器 |
| EP4047666A1 (en) * | 2021-02-22 | 2022-08-24 | Infineon Technologies AG | Sic device having a dual mode sense terminal, electronic systems for current and temperature sensing, and methods |
-
1994
- 1994-08-10 JP JP18853894A patent/JP3505220B2/ja not_active Expired - Fee Related
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| EP4047666A1 (en) * | 2021-02-22 | 2022-08-24 | Infineon Technologies AG | Sic device having a dual mode sense terminal, electronic systems for current and temperature sensing, and methods |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3505220B2 (ja) | 2004-03-08 |
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