JPH0855960A - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
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Abstract
の、センス電圧の温度依存性を低減化する。 【構成】 MOSFETやIGBTの電流検出セルと主
電流側ユニットセルとの境界部分に位置するユニットセ
ルのゲート電極66を分離し、このゲート電極66を主
電流側ユニットセルのソース電極あるいはエミッタ電極
と短絡あるいは独立電位を印加して構成する。実質的な
主電流側セルと電流検出セルの距離が増大し、両者間の
寄生コンダクタンスが低減化し、その結果センス電圧の
温度依存性が低減する。
Description
関し、特に絶縁ゲートを介した電界効果を用いた半導体
素子が搭載されているチップと同一チップ上に電流検出
素子を備えた半導体装置に関する。
能化は単にMOSFETやIGBT(Insulated Gate B
ipolar Transistor )といった単体デバイス自身だけの
開発だけでなく、これら主電流を制御するメインデバイ
スと同一チップ上に各種の補助デバイスを集積化するス
マートパワーIC(Smart POWER IC)化の方向でも進め
られている。半導体パワーデバイスに対する過電流保護
対策は、従来は母線に検出抵抗または電流シャントを挿
入して行われていたのに対し、近年は電流検出用素子
(セル)をオンチップ化することにより、検出のための
パワー損失、部品点数、検出回路の簡略化が可能となっ
てきている。図13にMOSFETの過電流保護回路の
一例を示す。図13の破線内が電流検出セル内蔵のMO
SFETである。図13の回路において電流検出のため
のセンス抵抗RSENSE の電圧降下の電圧を基準電圧V
ref (DC)とコンパレータにより比較する。このコン
パレータの出力をディレイ回路を介し、ラッチ回路によ
りラッチする。たとえば過電流の値が素子定格の1.5
倍に達した瞬間、20μs以内に遮断されMOSFET
を保護する。
OSFETは主電流側と検出電流側とでユニットセル数
の比がM:1となるように並列接続された主電流側セル
QM(FETMAIN)と電流検出セルQS (FE
TSENSE )とで構成され、主電流側セルと電流検出セル
との共通のドレイン端子D及びゲート端子Gと主電流側
ソース端子S、検出電流側ソース端子(センス端子)S
e とを有する。
センス端子Se 間に検出抵抗(RSE NSE )を接続し、抵
抗両端間の電圧降下(センス電圧VSENSE )を測定する
ことにより負荷電流を検出することができる。
成するユニットセル構造はすべて同じ構造で同一チップ
上に形成されているため、主電流側セルに流れる電流I
MAINと電流検出セルに流れる電流ISENSE の比はそれぞ
れのセル数の比に等しくなり、検出電流(センス電流)
ISENSE は、 ISENSE =(1/M)・IMAIN ……(1) となり、検出抵抗RSENSE を接続すると、センス電圧V
SENSE は、
なる。
ル断面構造を有するトランジスタである。図11におい
て第1主電極領域であるn+ ドレイン領域1の上に低不
純物密度の高抵抗n- ドリフト領域2が形成されてい
る。n- ドリフト領域2の表面に、その表面が露出する
ようにp型ベース領域3が形成されている。更に、この
p型ベース領域3中にその表面が露出するように第2主
電極領域であるn+ ソース領域4を形成する。そして、
p型ベース領域3の表面にはSiO2 などの薄いゲート
絶縁膜5を介してポリシリコンゲート電極6が設けられ
ている。このゲート電極6は、p型ベース領域3を跨
ぎ、n- ドリフト領域2からn+ ソース領域4に達する
ように配置されている。n+ ソース領域4とp型ベース
領域3とを表面で短絡するように金属ソース電極7が設
けられ、ポリシリコンゲート電極6に接続して金属ゲー
ト8、n+ ドレイン領域1に接続して金属ドレイン電極
9がそれぞれ設けられている。図11と重複する部分に
は同一の符号を用いているが、図12は従来の電流検出
セル内蔵MOSFETを説明する断面図である。主電流
側セルはp型ベース領域3の内部に形成されたn+ ソー
ス領域4,n- 領域2の表面のゲート絶縁膜5、ゲート
絶縁膜5の上部のゲート電極6、n- 領域2の裏面に形
成されたn+ ドレイン領域1等から構成されている。ソ
ース電極97、n+ ソース領域94、p型ベース領域9
3等から構成される電流検出セル領域(TrSENSE )
は、主電流側セル領域(TrMAIN)と隣接している。主
電流側セル領域、電流検出セル領域のp型ベース領域
3,93は等間隔で配置された構造となっている。主電
流側セル領域のp型ベース領域3の上には、n+ ソース
領域4とp型ベース領域3とを表面で短絡するように金
属ソース電極7が形成されている。電流検出セル領域の
p型ベース領域93の上にはn+ ソース領域94とp型
ベース領域93とを表面で短絡するように金属ソース電
極97が形成されている。主電流側セルのソース電極7
と電流検出セルのソース電極97との間には外付けの検
出抵抗RSENSE が接続されている。
半導体装置は上記のように検出抵抗RSENSE 両端間のセ
ンス電圧(VSENSE )を測定することにより主電流側を
流れる負荷電流を検出する事が出来るが、問題点として
は、このセンス電圧が温度により変化することが上げら
れる。主電流および検出抵抗RSENSE を一定としたとき
のセンス電圧の温度依存性を図14に示す。図14から
わかるように、従来の電流検出セル内蔵の半導体装置は
温度が上昇するにつれてセンス電圧が上昇する傾向を示
している。
続しており温度係数は低く検出抵抗RSENSE の温度特性
は殆ど無視できる。したがって、図14のようにセンス
電圧が温度依存性を持つということは、主電流側セルに
流れる電流IMAINと検出電流ISENSE との電流比が温度
により変化していること、つまりセンス電流ISENSEが
温度と共に増加していることを示している。
のは、図12に示すように主電流側ユニットセルと電流
検出側ユニットセルとが近接しており、また主電流側ユ
ニットセルと電流検出側ユニットセル間には寄生抵抗R
p が存在していることに起因する。
し十分大きければ、センス電流ISE NSE は検出抵抗R
SENSE を流れるため、寄生抵抗Rp の影響を無視する事
ができるが、そうでない場合には本来検出抵抗を流れる
べき電流が寄生抵抗にも流れることになる。つまり図1
2に示した従来の半導体装置では、主電流側ユニットセ
ルと電流検出セルとが近接しているため寄生抵抗を流れ
る電流が無視できないほどRp の値が小さいという問題
があった。図14に示したセンス電圧の温度依存性は温
度が上昇するにつれてn- 層の抵抗が大きくなり寄生抵
抗Rp が温度と共に増大することを示していると言え
る。
しくなる。
抗に流れていた電流成分が、温度上昇と共に、次第に検
出抵抗を流れるようになりセンス電流が温度と共に増大
することとなるのである。
FETにおいてセンス電圧を利用して電流検出回路を構
成する場合、センス電圧の温度特性を考慮にいれて、回
路を構成する必要があるという欠点があった。
ETだけでなく、UMOS等の他MOSFETおよびI
GBT(Insulated Gate Bipolar Transistor ),MC
T(MOS Controlled Thyristor)、あるいはEST(Em
itter Switched Thyristor)等の種々の絶縁ゲート構造
を有する各種半導体パワーデバイスに電流検出セルを内
蔵した場合における共通の問題点であった。特に寄生抵
抗は高速・低オン電圧用にセルパターンを微細化する
と、セル間隔が狭くなるで必然的に寄生抵抗値が大きく
なり、このことが間接的に電流検出セル内蔵半導体装置
の微細化、高速・低オン電圧化の障害となっていた。
決するために、センス電圧の温度依存性が抑えられた半
導体装置を提供することにある。
クパターンの変更を最小(変更するマスク枚数の数を最
小)にして容易に目標とする寄生抵抗値Rp が得られる
半導体装置を提供することにある。
を微細化して高速・低オン電圧の特性を得ると同時に、
微細化に伴う寄生コンダクタンス(Gp =1/Rp )を
低減できる半導体装置を提供することである。
と電流検出セルとの間に分離領域形成等の工程を追加せ
ずにかつ、構造を複雑にしないで寄生コンダクタンスを
低減できる半導体装置を提供することである。
面積、すなわち有効チャネル面積を減少させないで、寄
生コンダンタンスを低減し、オン抵抗の低減化とセンス
電圧の温度依存性の低減化を同時に実現しうる半導体装
置を提供することである。
に、本発明の第1の特徴は、図1〜図8あるいは図10
等に示すように、第1の主電極領域4,44,94,9
5および第2の主電極領域1,19と、該第1および第
2の主電極領域間を流れる電流を制御する絶縁ゲート電
極6,66とを少なく共有する複数個の主電流側ユニッ
トセル(主電流側セル)および電流検出側ユニットセル
(電流検出セル)とを同一半導体基板2,22上に形成
したいわゆる電流検出セル内蔵MOSFETやIGBT
等の半導体装置において、そのゲート電極の一部を分離
して独立ゲート電極66とし、この独立ゲート電極が主
電流側ユニットセルの第1の主電極領域4,44と金属
配線電極7,77を介して短絡していることを第1の特
徴とする。第1の主電極領域とはMOSFETではソー
ス領域、IGBTではエミッタ領域等に相当し、第2の
主電極領域とはドレイン領域や、コレクタ領域等に相当
する。
ようにこの独立ゲート電極66は主電流側ユニットセル
と電流検出セルとの境界領域に配置されていることであ
る。
に示すように独立ゲート電極66と第1の主電極領域4
とを、前記主電流側ユニットセルの周辺部に設けたコン
タクトホール61を介して短絡していることである。
MOSFET等の半導体装置に関するものであり、図9
および図10に示すように第1(ソース)および第2
(ドレイン)の主電極領域と、この第1および第2の主
電極領域間を流れる電流を制御する絶縁ゲート電極6,
66とを少なく共有する複数個の主電流側ユニットセル
および電流検出セルとを同一半導体基板上に形成したM
OSFET等において、ゲート電極の一部を分離し独立
ゲート電極66とし、この独立ゲート電極に独立ゲート
ボンディングパッド69を介し寄生コンダクタンス制御
用電位を印加することができるように構成されているこ
とである。
に示すようにソース領域4,94あるいはエミッタ領域
44,95等の第1主電極領域およびドレイン領域1,
コレクタ領域19等の第2の主電極領域と、この第1お
よび第2の主電極領域間を流れる電流を制御する絶縁ゲ
ート電極6,66とを少なく共有する複数個の主電流側
ユニットセルおよび電流検出側ユニットセルとを同一半
導体基板2,22上に形成した半導体装置において、そ
れぞれのユニットセルは第1導電型半導体領域3,93
中に形成された第2導電型の第1の主電極領域4,4
4,94,95を少なく共含み、該第1導電型半導体領
域3,93は該半導体基板上に等間隔に配置され、該主
電流側ユニットセルと電流検出側ユニットセルの間の半
導体基板2の上部にゲート絶縁膜5を介して形成された
ゲート電極66が他のゲート電極6とは電気的に独立し
ていることである。nチャンネル型の半導体装置ならば
第1導電型半導体領域3,93はいわゆるpベース領域
に対応する。
ソース領域等の第1の主電極領域4,94およびドレイ
ン領域1のような第2の主電極2領域と、これらの第1
および第2の主電極領域間を流れる電流を制御する絶縁
ゲート電極6,66とを少なく共有する複数個の主電流
側ユニットセルおよび電流検出側ユニットセルとを同一
半導体基板2上に形成したMOSFET等の半導体装置
において、半導体基板2の表面上に等間隔に複数の第1
導電型の第1の半導体領域3,38,39,93とを配
置し、第1の半導体領域のうちの少なく共ひとつの領域
93の内部に電流検出側ユニットセルの第1の主電極領
域(ソース領域)となる第2導電型の第2の半導体領域
94を形成し、電流検出側ユニットセルの第1の半導体
領域93に隣接する第1の半導体領域38,39には第
2導電型の半導体領域を形成せず、残る他の第1の半導
体領域3の内部に、主電流側ユニットセルの第1の主電
極領域(ソース領域)となる第2導電型の第3の半導体
領域4を形成し、内部に第2導電型半導体領域を形成し
ない第1の半導体領域38,39と、第3の半導体領域
を形成した第1の半導体領域3の間の半導体基板2の上
部にゲート絶縁膜5を介して形成されたゲート電極66
が他の部分のゲート電極6とは電気的に独立しているこ
とである。
装置では独立ゲート電極と、主電流側ユニットセルの第
1の主電極領域(ソース領域あるいはエミッタ領域)間
が短絡し、実効的な電流検出セルと、主電流側ユニット
セルとの距離が増大し、寄生コンダクタンス(Gp =1
/Rp )が減少する。
ゲート電極に所定の電位を印加し、キャリアに対するポ
テンシャルバリアを高くすることにより、寄生コンダク
タンスを減少させている。この第4の特徴によれば、デ
ィプリーション型の絶縁ゲート半導体装置においても寄
生コンダクタンスを減少でき、また寄生コンダクタンス
の値は所望の値に制御できる。
流側ユニットセルに囲まれるように電流検出セルを配置
しても寄生コンダクタンスGp を低減化できる。
セル内蔵MOSFETを示す。従来技術の説明に用いた
図11,12と重複する部分には同一の符号を用いてい
る。n- ドリフト領域2内には、その表面側から所定の
拡散深さで主電流側セルQM と電流検出セルQS のp型
ベース領域3,31,32,93がそれぞれ形成されて
いる。夫々の領域内には、その表面から所定の拡散深さ
まで主電流側セルのn+ のソース領域4および電流検出
セルのソース領域94が形成されている。p型ベース領
域間のn- ドリフト領域2の表面には、夫々のp型ベー
ス領域3,31,32,93にまたがるようにしてゲー
ト絶縁膜5を介して、ゲート電極6,66が形成されて
いる。ゲート電極6,66は例えば不純物を添加したド
ーブドポリシリコン又はW,Mo,WSix 等により形
成されている。なお、電流検出セルに隣接する主電流側
ユニットセルのp型ベース領域31,32のゲート電極
66は他のゲート電極6とは分離されている。この上に
PSG等の層間絶縁膜51が堆積されその上部にソース
電極7、センス電極97接続用の開口(コンタクトホー
ル)を介してソース電極7、センス電極97が形成され
ている。
セルのp型ベース領域31の両側に形成された独立ゲー
ト電極66はコンタクトホール61を介して、主電流側
ユニットセルのソース電極7と短絡されている。
側ユニットセルのp型ベース領域31,32の電極66
のみを短絡しているが隣接する3つ以上の複数個の主電
流側ユニットセルのゲート電極66を短絡しても良く、
隣の1つのユニットセルのゲート電極66のみ短絡して
も良い。この構造により主電流側ユニットセルと電流検
出セルとの距離が実質的に増大し、寄与コンダクタンス
(Gp =1/Rp )が低減化されている。
出セル内蔵MOSFETを高周波用にパターンを微細化
した場合である。図2は平面図で、図3は図2において
A−A′方向の断面図である。高周波用にパターンが微
細化されてくると、図1のようにゲート電極66短絡用
のコンタクトホール61を開孔するのが困難になってく
る。図2ではゲート電極6とは独立したゲート電極66
を集合して、パターンの端部にコンタクトホール61を
開孔し、ソース電極7と短絡している。寄生抵抗Rp は
2次元的に考慮すべきで、図1のように一次元的に2つ
のユニットセルのp型ベース領域31,32の右側のゲ
ート電極66を短絡するだけよりも、図2のようにその
上の行のユニットセル33,34のゲート電極を短絡す
る方がより効果的である。図2においてユニットセルの
p型ベース領域32,35の左側ゲート電極および、図
には示されていない、さらに上の行のユニットセルのゲ
ート電極も独立ゲート電極66として、これらを集合し
て短絡すれば、さらに寄生抵抗は大きくなる。またp型
ベース領域31,33,34のゲート電極66のみを短
絡して、p型ベース領域32,35の右側のゲート電極
は主電流側のゲート電極6に接続してもよい。本発明の
第2の実施例によれば、寄生コンダクタンスGp は2次
元的に低減化する。また短絡用のコンタクトホール61
をパターンの周辺部で開孔しているので、ゲート電極パ
ターンの微細化も可能である。
(U-grooved MOSFET)の場合である。主電流側ユニット
セルはn+ ソース領域4、p型ベース領域3、n- ドリ
フト領域2、第1主電極領域であるドレイン領域1、ポ
リシリコン等からなる埋め込みゲート電極6,66、金
属ソース電極7、金属ドレイン電極9から構成されてい
る。UMOSの電流検出セルは第2主電極領域であるn
+ ソース領域94、p型ベース領域93、金属ソース電
極97および主電流側ユニットセルと共通のn-ドリフ
ト領域2、第1主電極領域であるn+ ドレイン領域1、
金属ドレイン電極9、埋め込みゲート電極6等から構成
されている。埋め込みゲート電極はU型の溝の表面に形
成されたゲート絶縁膜5の上に形成されているが、ゲー
ト電極の抵抗を下げるためには、Ti,W等の高融点金
属またはこれらにのシリサイドやポリサイドを用いると
よい。主電流側ユニットセルの埋め込みゲート電極6と
分離した埋め込みゲート電極66とソース電極7とは埋
め込みゲート電極66の上部のコンタクトホール61を
介して短絡されている。したがって電流検出セルと主電
流側ユニットセルとの距離は、実質的にユニットセル1
個分の距離だけ離された構造となり、寄生コンダクタン
スGp が低減する。
で、第3の実施例の改良である。UMOSの特徴は短チ
ャネル化が容易であることの他に、ユニットセル当りの
占有面積が小さくなり、実質的にチップ面積当りのオン
抵抗が低減化することである。特にゲート電極の占有す
る面積が小さくできる特徴がある。しかし、図4の断面
図で示すように埋め込みゲート電極66の真上にコンタ
クトホール61を開孔したのでは、コンタクトホール開
孔のためのフォトリソグラフィーの制約があるので、ゲ
ート電極の微細化は困難である。図6は、図5のI−
I′方向の断面図であるが、ユニットセルの断面上には
ゲート短絡用コンタクトホール61は開口されていな
い。図5に示されるように、埋め込みゲート電極66を
引き出して、広い面積の配線領域65を形成し、この部
分にコンタクトホール61を開口している。したがっ
て、第4の実施例では高周波・低オン電圧のUMOSの
特徴を十分に生かし、同時に寄生コンダクタンスGp が
低減できる。
で、電流検出セルが主電流側ユニットセルに挾まれてい
る場合である。図7が平面図で図8は図7のC−C′方
向の断面図である。通常電流検出セルはチップの周辺
部、端部に配置されるが、周辺部に配置された場合、周
辺のボンディングパッド下部からの少数キャリアがター
ンオフ時に電流検出セルに集中し、転流dv/dt破壊
を生じる問題や、主電流側セル(個数M)と電流検出セ
ル(個数1)との電流比がM:1となって正確に測定で
きない等の問題がある。図7,8に示すように主電流側
セルの中央部に配置すればよいが、この場合は端部に配
置した場合よりもはるかに多くの寄生コンダクタンスを
生じる。本発明の第5の実施例では電流検出セルのp型
ベース領域93の両側のp型ベース領域39の内部にn
+ ソース領域が形成されていないことが第1〜第4の実
施例とは異なる。したがってp型ベース領域38,39
に対してはソース電極7は接続されていない。p型ベー
ス領域38の右側およびp型ベース領域39の左側のゲ
ート電極は独立ゲート電極66となり、ゲート配線領域
65に形成されたゲートコンタクトホール61を介して
ソース電極7と電気的に接続されている。このように構
成することにより、有効な主電流の通路、すなわち有効
チャネル面積の減少(損失)を最小にして、主電流側ユ
ニットセルと電流検出セルとの実質的な距離を増大さ
せ、寄生コンダクタンスが低減できる。したがって、パ
ターンの中央部付近に電流検出セルを配置しても寄生コ
ンダクタンスが増大しないので、転流dv/dt破壊も
生じず、安定でしかも正確な電流検出が可能となる。第
5の実施例の構成は第1〜第4の実施例のように電流検
出セルがチップの周辺部に配置されている場合でも有効
で、有効チャネル面積がほとんど減少しないので、オン
抵抗の増大もない利点を生じる。
Tについて述べてきた。ディプリーション型MOSFE
Tに適用するための一つの方法は図2および図3に示し
たp型ベース領域31,33,34(場合によっては3
2,35)の不純物密度を他の主電流側ユニットセルの
p型ベース領域3の不純物密度より高くして、電流検出
セル周辺のみをエンハンスメント型にする方法である。
この場合は工程が増大する欠点がある。図9は本発明の
第5の実施例に係る半導体装置の平面図である。ほぼ図
2と同様であるが独立ゲート電極66を主電流側ユニッ
トセルのソース電極と短絡しないで、コンタクトホール
61を介して独立ゲート電極ボンディングパッド69に
接続している。このように接続することにより、独立ゲ
ート電極66にソース電極7の電位に対し、負の電位を
印加しておけばp型ベース領域31,33,34からな
るユニットセルは遮断状態になるので、寄生コンダクタ
ンスを低減できる。正確にはp型ベース領域31,34
の右側が遮断状態で、左側は通常の他のユニットセルと
同様の動作となる。第5の実施例によれば、さらに、独
立ゲート電極に与える電位の大きさにより寄生コンダク
タンスを制御できるので、センス電圧の温度依存性に対
する極めて正確な補償ができる利点を有する。もちろん
第1〜第5の実施例で述べたエンハンスメント型のMO
SFETに対して図9の構造を採用してもよい。
に適用した場合である。
部にバイポーラトランジスタ構造を備えた複合構造とと
らえることができる。図10において第1主電極領域で
あるp型コレクタ領域19の上にn+ バッファ層11,
および高抵抗n- ベース領域22が形成されている。n
- ベース領域22の表面に、その表面が露出するように
主電流側ユニットセルのp型ベース領域3および電流検
出セルのp型ベース領域93が形成されている。更に、
この主電流側ユニットセルのp型ベース領域3中にその
表面が露出するように第2主電極領域であるn+ エミッ
タ領域44を形成する。電流検出セルのp型ベース領域
93の中にはn+ エミッタ領域95が形成されている。
そして、それぞれのp型ベース領域3,93の表面には
SiO2などの薄い絶縁膜5を介してポリシリコンゲー
ト電極6,66が設けられている。このゲート電極6,
66は、p型ベース領域3,93を跨ぎ、n- ベース領
域22からn+ エミッタ領域44,95に達するように
配置されている。ゲート電極66はゲート電極6とは分
離して形成されている。n+ エミッタ領域44とp型ベ
ース領域3とを表面で短絡するように主電流側ユニット
セルの金属エミッタ電極77が設けられ、n+ エミッタ
領域95には電流検出セルのエミッタ電極98が接続さ
れている。p型コレクタ領域19に接続して金属コレク
タ電極99が設けられている。ゲート電極66はコンタ
クトホール61により金属エミッタ電極77と短絡され
ている。コンタクトホール61は本発明の第2、第4の
実施例と同様にパターンの周辺部まで引き出し、広い面
積の配線領域を設けてそこに開孔する方が好ましいこと
はもちちろんである。図10の構成により電流検出セル
と主電流側ユニットセルの実質的な距離が増大し寄生コ
ンダクタンスが低減化できる。IGBTのn+ バッファ
層11は省略してもよい。またコレクタショート型IG
BT、ショットキードレインコンタクトIGBTでもよ
い。
の絶縁ゲート型半導体装置、たとえばEST,MCT,
MOS−SIT(Static Induction Transistor )等に
も適用できる。第1〜第7の実施例ではnチャネル型で
説明したが、導電型を逆にしてpチャンネル型としても
よいことはもちろんである。またSiデバイスに限定す
る必要はなく、SiCでパワーMOSデバイスを構成す
れば、特に600℃以上ての高温においても動作可能と
なるので、温度依存性が小さい特性がより効果的に発揮
される。またGaAs−GaAlAsへテロ接合による
絶縁ゲート構造の半導体装置やInPの表面に形成した
SiO2 膜によるMOS型半導体装置等他の絶縁ゲート
半導体装置に適用できることはもちろんである。
の主電流側ユニットセルのゲート・ソース間あるいはゲ
ート・エミッタ間が短絡されているため、電流検出セ
ル、主電流側ユニットセル間の距離が実質的に離された
構造となっている。そのため、電流検出セルと主電流側
ユニットセル間の寄生抵抗は従来構造よりも増加してい
る。その結果、検出抵抗に対して寄生抵抗の影響が低減
されることになり、センス電圧の温度依存性を抑えるこ
とが可能となる。
ンとコンタクトホール開孔のマスクパターンの2枚のマ
スク変更のみで(場合によっては3枚の変更程度で)構
造を変更でき、試作の結果予定よりも寄生抵抗の低減が
不十分なことが判明すれば、簡単なマスク変更により短
絡するセルの個数を増加でき、容易に目的とする寄生抵
抗が得られる。つまり、試作段階でのフィードバックが
早くなり、結果として生産性が増大する。
の要求を保ちながら、かつ分離領域形成等の工程を追加
することもなく寄生コンダクタンスが低減できるので、
結果としてより高速・低オン電圧の半導体装置が良好な
生産性を有して得られる。
側セルの中央部に配置しても寄生コンダクタンスは増大
しないので、転流dv/dt破壊もなく、しかもセンス
電圧の温度依存性が低減された半導体装置が得られる。
であってもエンハンスメント型であってもセンス電圧の
温度依存性が低減でき、回路設計は温度依存性を考慮し
なくてもよいので、各種電子機器等の設計が容易とな
る。
をほとんど減少させないで寄生コンダクタンスを減少で
きるので、オン抵抗の小さく、しかもセンス電圧の温度
依存性の小さい半導体装置が実現できる。
ンネルMOSFET)の断面図。
ンネルMOSFET)の平面図。
OS)の断面図。
OS)の平面図。
ャンネルMOSFET)の平面図。
プリーション型MOSFET)の平面図。
GBT)の断面図。
図。
含めた回路図。
ベース領域 38,39 n+ ソース領域のないp型ベース領域 93 電流検出セルのp型ベース領域 4 主電流側ユニットセルのn+ ソース領域 94 電流検出セルのn+ ソース領域 1 n+ ドレイン領域(第1主電極領域) 2 n- ドリフト領域 9 金属ドレイン電極 7 主電流側ユニットセルの金属ソース電極 97 電流検出セルの金属ソース電極 5 ゲート絶縁膜 6,66 ゲート電極 61 ゲートコンタクトホール 65 ゲート配線領域 51 層間絶縁膜 69 独立ゲートボンディングパッド 19 p型コレクタ領域(第1主電極領域) 22 n- ベース領域 44 主電流側セルのn+ エミッタ領域(第2主電極領
域) 95 電流検出セルのn+ エミッタ領域(第2主電極領
域) 77 主電流側セルの金属エミッタ電極 98 電流検出セルのエミッタ電極 99 金属コレクタ電極 11 n+ バッファ層
Claims (6)
- 【請求項1】 第1および第2の主電極領域と、該第1
および第2の主電極領域間を流れる電流を制御する絶縁
ゲート電極とを少なく共有する複数個の主電流側ユニッ
トセルおよび電流検出セルとを同一半導体基板上に形成
した半導体装置において、該ゲート電極の一部を分離し
独立ゲート電極とし、該独立ゲート電極が該主電流側ユ
ニットセルの第1の主電極領域と短絡していることを特
徴とする絶縁ゲート型半導体装置。 - 【請求項2】 前記独立ゲート電極は前記主電流側ユニ
ットセルと電流検出セルとの境界領域に配置されたこと
を特徴とする請求項1に記載の絶縁ゲート型半導体装
置。 - 【請求項3】 前記独立ゲート電極と前記主電流側ユニ
ットセルの第1の主電極領域とを、前記主電流側ユニッ
トセルの周辺部に設けたコンタクトホールを介して短絡
したことを特徴とする絶縁ゲート型半導体装置。 - 【請求項4】 第1および第2の主電極領域と、該第1
および第2の主電極領域間を流れる電流を制御する絶縁
ゲート電極とを少なく共有する複数個の主電流側ユニッ
トセルおよび電流検出セルとを同一半導体基板上に形成
した半導体装置において、該ゲート電極の一部を分離し
独立ゲート電極とし、該独立ゲート電極に寄生コンダク
タンス制御用電位を印加することを特徴とする絶縁ゲー
ト型半導体装置。 - 【請求項5】 第1および第2の主電極領域と、該第1
および第2の主電極領域間を流れる電流を制御する絶縁
ゲート電極とを少なく共有する複数個の主電流側ユニッ
トセルおよび電流検出側ユニットセルとを同一半導体基
板上に形成した半導体装置において、該それぞれのユニ
ットセルは第1導電型半導体領域および該第1導電型半
導体領域中に形成された第2導電型の第1の主電極領域
を少なく共含み、該第1導電型半導体領域は該半導体基
板上に等間隔に配置され、該主電流側ユニットセルと電
流検出側ユニットセルの間の該半導体基板の上部にゲー
ト絶縁膜を介して形成されたゲート電極が他のゲート電
極とは電気的に独立していることを特徴とする絶縁ゲー
ト型半導体装置。 - 【請求項6】 第1および第2の主電極領域と、該第1
および第2の主電極領域間を流れる電流を制御する絶縁
ゲート電極とを少なく共有する複数個の主電流側ユニッ
トセルおよび電流検出側ユニットセルとを同一半導体基
板上に形成した半導体装置において、該半導体基板の表
面上に等間隔に複数の第1導電型の第1の半導体領域と
を配置し、該第1の半導体領域のうちの少なく共ひとつ
の内部に該電流検出側ユニットセルの第1の主電極領域
となる第2導電型の第2の半導体領域を形成し、該電流
検出側ユニットセルの第1の半導体領域に隣接する第1
の半導体領域には第2導電型の半導体領域を形成せず、
残る他の第1の半導体領域の内部に、該主電流側ユニッ
トセルの第1の主電極領域となる第2導電型の第3の半
導体領域を形成し、該内部に第2導電型の半導体領域を
形成しない第1の半導体領域と、第3の半導体領域を形
成した第1の半導体領域との間の該半導体基板の上部に
ゲート絶縁膜を介して形成したゲート電極が他のゲート
電極とは電気的に独立していることを特徴とする絶縁ゲ
ート型半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18853894A JP3505220B2 (ja) | 1994-08-10 | 1994-08-10 | 絶縁ゲート型半導体装置 |
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JP18853894A JP3505220B2 (ja) | 1994-08-10 | 1994-08-10 | 絶縁ゲート型半導体装置 |
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Publication Number | Publication Date |
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JPH0855960A true JPH0855960A (ja) | 1996-02-27 |
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Family
ID=16225464
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Country | Link |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2016052197A (ja) * | 2014-09-01 | 2016-04-11 | 三菱電機株式会社 | 電力用スイッチングデバイス駆動回路 |
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EP4047666A1 (en) * | 2021-02-22 | 2022-08-24 | Infineon Technologies AG | Sic device having a dual mode sense terminal, electronic systems for current and temperature sensing, and methods |
-
1994
- 1994-08-10 JP JP18853894A patent/JP3505220B2/ja not_active Expired - Fee Related
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