JPH07120221B2 - 過電流保護機能付きパワーｍｏｓｆｅｔ - Google Patents
過電流保護機能付きパワーｍｏｓｆｅｔInfo
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- JPH07120221B2 JPH07120221B2 JP1046871A JP4687189A JPH07120221B2 JP H07120221 B2 JPH07120221 B2 JP H07120221B2 JP 1046871 A JP1046871 A JP 1046871A JP 4687189 A JP4687189 A JP 4687189A JP H07120221 B2 JPH07120221 B2 JP H07120221B2
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、過電流保護機能を備えたパワーMOSFET（MOS
形電界効果トランジスタ）に関する。
形電界効果トランジスタ）に関する。
B.従来の技術 過電流保護機能付きパワーMOSFETとしては、例えば、第
７図に示すように本出願人によって提案された特願昭62
−223018号に示すものがある。
７図に示すように本出願人によって提案された特願昭62
−223018号に示すものがある。
第７図において、100は過電流保護機能付きパワーMOSFE
T、RLは負荷である。過電流保護機能付きパワーMOSFET
は、負荷RLをスイッチングするメインMOSFET M1（以
下、MOSトランジスタM1）と、このメインMOSトランジス
タM1に並列に接続されるカレントミラーMOSFET M2（以
下、MOSトランジスタM2）とを備え、カレントミラーMOS
トランジスタM2は単一もしくは数個のパワーMOSFETセル
を並列に接続し、メインMOSトランジスタM1は同一のパ
ワーMOSFETセルを数千個並列に接続したものからそれぞ
れ構成される。
T、RLは負荷である。過電流保護機能付きパワーMOSFET
は、負荷RLをスイッチングするメインMOSFET M1（以
下、MOSトランジスタM1）と、このメインMOSトランジス
タM1に並列に接続されるカレントミラーMOSFET M2（以
下、MOSトランジスタM2）とを備え、カレントミラーMOS
トランジスタM2は単一もしくは数個のパワーMOSFETセル
を並列に接続し、メインMOSトランジスタM1は同一のパ
ワーMOSFETセルを数千個並列に接続したものからそれぞ
れ構成される。
また、第７図において、RS電流検出用抵抗、Riは入力抵
抗、T1はメインMOSトランジスタM1のゲート電圧VG1を制
限するバイポーラ・トランジスタである。電流検出抵抗
RSはカレントミラーMOSトランジスタM2のソースに直列
に接続され、入力抵抗Riは、MOSトランジスタM1,M2の共
通のゲート入力端子ＧとメインMOSトランジスタM1のゲ
ート間に直列に接続されている。バイポーラ・トランジ
スタT1のコレクタは入力抵抗Riを介して、ゲート入力端
子Ｇに接続されているカレントミラーMOSトランジスタM
2のゲートに接続され、そのエミッタはメインMOSトラン
ジスタM1のソースに接続されると共に、ベースはカレン
トミラーMOSトランジスタM2のソースに接続されてい
る。
抗、T1はメインMOSトランジスタM1のゲート電圧VG1を制
限するバイポーラ・トランジスタである。電流検出抵抗
RSはカレントミラーMOSトランジスタM2のソースに直列
に接続され、入力抵抗Riは、MOSトランジスタM1,M2の共
通のゲート入力端子ＧとメインMOSトランジスタM1のゲ
ート間に直列に接続されている。バイポーラ・トランジ
スタT1のコレクタは入力抵抗Riを介して、ゲート入力端
子Ｇに接続されているカレントミラーMOSトランジスタM
2のゲートに接続され、そのエミッタはメインMOSトラン
ジスタM1のソースに接続されると共に、ベースはカレン
トミラーMOSトランジスタM2のソースに接続されてい
る。
次に、このように構成された従来の過電流保護機能付き
パワーMOSFETの動作について説明する。
パワーMOSFETの動作について説明する。
メインMOSトランジスタM1に負荷RLを通して電源電圧VB
が印加されている状態において、例えば負荷RLが短絡さ
れるなどの異常が発生すると、メインMOSトランジスタM
1のドレイン・ソース間にかかる電圧VDSが増加し、これ
に流れる電流Ｉも増大する。この時、過電流保護機能を
有しないパワーMOSFETにあっては過電流によって温度が
上昇し破壊されてしまう。
が印加されている状態において、例えば負荷RLが短絡さ
れるなどの異常が発生すると、メインMOSトランジスタM
1のドレイン・ソース間にかかる電圧VDSが増加し、これ
に流れる電流Ｉも増大する。この時、過電流保護機能を
有しないパワーMOSFETにあっては過電流によって温度が
上昇し破壊されてしまう。
そこで、第７図に示す構成のパワーMOSFETは、次のよう
にして過電流から保護している。
にして過電流から保護している。
過電流が流れると、カレントミラーMOSトランジスタM2
を通して電流検出抵抗RSに流れる電流ｉも増大する。こ
のため、バイポーラ・トランジスタT1のベース・エミッ
タ間電圧VBE＝ｉ・RSが大きくなり、ついにはベース・
エミッタ間電圧の閾値VBEON（＝0.6V）になる。する
と、バイポーラ・トランジスタT1にベース電流iBが流
れ、トランジスタT1が導通してコレクタ電流iCが流れ
る。そして、ベース電流iBが増大するに伴いコレクタ電
流iCも増大し、メインMOSトランジスタM1のゲート電圧V
G1が減少する。これを式で示すと以下のようになる。
を通して電流検出抵抗RSに流れる電流ｉも増大する。こ
のため、バイポーラ・トランジスタT1のベース・エミッ
タ間電圧VBE＝ｉ・RSが大きくなり、ついにはベース・
エミッタ間電圧の閾値VBEON（＝0.6V）になる。する
と、バイポーラ・トランジスタT1にベース電流iBが流
れ、トランジスタT1が導通してコレクタ電流iCが流れ
る。そして、ベース電流iBが増大するに伴いコレクタ電
流iCも増大し、メインMOSトランジスタM1のゲート電圧V
G1が減少する。これを式で示すと以下のようになる。
RS（ｉ−iB）＝VBEON＝0.6V ……（１） iC＝hFB・iB ……（２） VG1＝VG2−Ri・iC ……（３） 上記（１）、（２）、（３）式からiC及びiBを除去する
と、 となる。但し、hFEはバイポーラ・トランジスタT1のエ
ミッタ接地電流増幅率である。また、（４）式が成立す
るための条件を次の（５）式に書き表わすことができ
る。
と、 となる。但し、hFEはバイポーラ・トランジスタT1のエ
ミッタ接地電流増幅率である。また、（４）式が成立す
るための条件を次の（５）式に書き表わすことができ
る。
RS・ｉ＞VBEON ……（５） 上記（４）式及び（５）式から次のことがわかる。
電流ｉが増加してRS・ｉがVBEONを越えるとバイポーラ
・トランジスタT1がターンオンする。電流ｉがさらに増
加すると、iC,IBが大きくなり、その結果、ゲート電圧V
G1がメインMOSトランジスタM1の閾値電圧VTHより小さく
なるとメンインMOSトランジスタM1がターンオフする。
このため電流Ｉが減少してパワーMOSFETを過電流から保
護することができる。
・トランジスタT1がターンオンする。電流ｉがさらに増
加すると、iC,IBが大きくなり、その結果、ゲート電圧V
G1がメインMOSトランジスタM1の閾値電圧VTHより小さく
なるとメンインMOSトランジスタM1がターンオフする。
このため電流Ｉが減少してパワーMOSFETを過電流から保
護することができる。
ところで、電流検出抵抗RSには、パワーMOSFETと同一の
シリコン基板上の所定領域に不純物を拡散して形成する
拡散抵抗と、シリコン基板上の絶縁膜上に堆積したポリ
シリコン膜に形成するポリシリコン抵抗とがある。
シリコン基板上の所定領域に不純物を拡散して形成する
拡散抵抗と、シリコン基板上の絶縁膜上に堆積したポリ
シリコン膜に形成するポリシリコン抵抗とがある。
第８図は、ポリシリコン抵抗の温度特性図を示すもの
で、「Journal of Applied Phycics,Vol.46,No.12,Dec.
1975,“The electricalproperties of polycrystalline
silicon films",P.5249」に開示されている。なお縦軸
には、160℃での比抵抗に対する各温度の比抵抗の比を
対数表示した単位を用いている。
で、「Journal of Applied Phycics,Vol.46,No.12,Dec.
1975,“The electricalproperties of polycrystalline
silicon films",P.5249」に開示されている。なお縦軸
には、160℃での比抵抗に対する各温度の比抵抗の比を
対数表示した単位を用いている。
この第８図は、温度が高くなるとポリシリコン抵抗の抵
抗値が減少すること、即ち、温度依存性があることを表
わしている。これは、温度上昇に伴いポリシリコン膜の
結晶粒界のポテンシャル・バリアを超える熱放出電子の
数が増加するからである。
抗値が減少すること、即ち、温度依存性があることを表
わしている。これは、温度上昇に伴いポリシリコン膜の
結晶粒界のポテンシャル・バリアを超える熱放出電子の
数が増加するからである。
このようなポリシリコン抵抗を電流検出抵抗として用い
る場合、その抵抗値は温度を上昇につれ減少するから、
上記（５）式のRSが小さくなる。これに伴い（５）式の
条件を満足させるようとすると、電流ｉを増大しなけれ
ばならないが、この電流ｉでバイポーラ・トランジスタ
T1のターンオンを条件を確保しようとしても、それ以前
にメインMOSトランジスタM1に過電流が流れてしまうお
それがある。また、バイポーラ・トランジスタT1がター
ンオンしにくくなりパワーMOSFETの過電流保護機能はほ
とんど発揮できない。
る場合、その抵抗値は温度を上昇につれ減少するから、
上記（５）式のRSが小さくなる。これに伴い（５）式の
条件を満足させるようとすると、電流ｉを増大しなけれ
ばならないが、この電流ｉでバイポーラ・トランジスタ
T1のターンオンを条件を確保しようとしても、それ以前
にメインMOSトランジスタM1に過電流が流れてしまうお
それがある。また、バイポーラ・トランジスタT1がター
ンオンしにくくなりパワーMOSFETの過電流保護機能はほ
とんど発揮できない。
また第９図は、拡散抵抗の温度特性を示すもので、「電
気通信学会大学講座、コロナ社、昭和39年２月10日初版
発行、“半導体電子工学”、P.31」に開示されている。
気通信学会大学講座、コロナ社、昭和39年２月10日初版
発行、“半導体電子工学”、P.31」に開示されている。
この第９図は次のことを示している。
温度が低くなると不純物からキャリアが供給されにくく
なるために導電率が減少する。また、温度が上昇すると
ほとんどの不純物がイオン化しキャリアが増加しないた
めに導電率が飽和す領域がある。そして、温度がさらに
上昇すると、真性半導体からのキャリアが発生し導電率
が伸び増加する。但し、飽和領域ではキャリアの移動度
の温度依存性によって、温度が上昇するに伴い導電率が
多少減少する傾向を示す。
なるために導電率が減少する。また、温度が上昇すると
ほとんどの不純物がイオン化しキャリアが増加しないた
めに導電率が飽和す領域がある。そして、温度がさらに
上昇すると、真性半導体からのキャリアが発生し導電率
が伸び増加する。但し、飽和領域ではキャリアの移動度
の温度依存性によって、温度が上昇するに伴い導電率が
多少減少する傾向を示す。
即ち、拡散抵抗の抵抗値はほとんどの温度範囲で温度の
上昇につれて減少する。但し、ある温度範囲内のみで抵
抗値がほとんど一定または温度上昇によって多少増大す
る。この温度範囲は不純物密度や結晶欠陥密度などによ
って決定されるものである。
上昇につれて減少する。但し、ある温度範囲内のみで抵
抗値がほとんど一定または温度上昇によって多少増大す
る。この温度範囲は不純物密度や結晶欠陥密度などによ
って決定されるものである。
このような拡散抵抗を電流検出抵抗として用いる場合、
その不純物密度や欠陥密度を制御して、MOSFETの動作が
保証される温度範囲内で拡散抵抗の抵抗値が温度ととも
に大きくなるようにすれば、MOSFETの過電流保護機能を
有効に発揮し得る。しかし、拡散抵抗は、温度が下がる
と抵抗値が減少するため、これを考慮して過電流保護機
能が失われないように設計する必要がある。
その不純物密度や欠陥密度を制御して、MOSFETの動作が
保証される温度範囲内で拡散抵抗の抵抗値が温度ととも
に大きくなるようにすれば、MOSFETの過電流保護機能を
有効に発揮し得る。しかし、拡散抵抗は、温度が下がる
と抵抗値が減少するため、これを考慮して過電流保護機
能が失われないように設計する必要がある。
C.発明が解決しようとする課題 上述のような従来の過電流保護機能付きパワーMOSFETで
は、カレントミラーMOSトランジスタM2を通って流れる
電流ｉをポリシリコン抵抗又は拡散抵抗からなる電流検
出抵抗RSにより電圧に変換し、その電圧が所定の閾値電
圧を超えた時にバイポーラ・トランジスタT1をオンして
メインMOSトランジスタM1のゲート電圧を下げ、メインM
OSトランジスタM1をターンオフさせるようになっている
ため、雰囲気温度の上昇によって電流検出抵抗の抵抗値
が減少すると、バイポーラ・トランジスタT1をターンオ
ンさせるための（５）式の条件が成立せず過電流保護機
能が失われてしまう。
は、カレントミラーMOSトランジスタM2を通って流れる
電流ｉをポリシリコン抵抗又は拡散抵抗からなる電流検
出抵抗RSにより電圧に変換し、その電圧が所定の閾値電
圧を超えた時にバイポーラ・トランジスタT1をオンして
メインMOSトランジスタM1のゲート電圧を下げ、メインM
OSトランジスタM1をターンオフさせるようになっている
ため、雰囲気温度の上昇によって電流検出抵抗の抵抗値
が減少すると、バイポーラ・トランジスタT1をターンオ
ンさせるための（５）式の条件が成立せず過電流保護機
能が失われてしまう。
また、電流検出抵抗の抵抗値が温度上昇によって減少し
ないように設計した拡散抵抗を用いれば上述の問題は解
消し得るが、その反面、拡散抵抗をシリコン基板上に形
成する際、不純物密度や欠陥密度などを高精度に制御す
る必要があり、これに伴い回路設計の自由度が限定さ
れ、回路設計も困難となる問題がある。さらにまた、電
流検出抵抗には常に電流が流れるため、電力消費が大き
く、発熱する問題があった。
ないように設計した拡散抵抗を用いれば上述の問題は解
消し得るが、その反面、拡散抵抗をシリコン基板上に形
成する際、不純物密度や欠陥密度などを高精度に制御す
る必要があり、これに伴い回路設計の自由度が限定さ
れ、回路設計も困難となる問題がある。さらにまた、電
流検出抵抗には常に電流が流れるため、電力消費が大き
く、発熱する問題があった。
本発明の技術的課題は、温度変化に左右されず、回路設
計が容易でかつ設計の自由度を大きくするとともに低消
費電力で過電流保護を確実に行なうようにすることにあ
る。
計が容易でかつ設計の自由度を大きくするとともに低消
費電力で過電流保護を確実に行なうようにすることにあ
る。
D.課題を解決するための手段 一実施例を示す第１図により本発明を説明すると、本発
明に係る過電流保護機能付きパワーMOSFETは、ゲート入
力端子Ｇに入力されるゲート入力信号に応じてオン・オ
フして負荷RLをスイッチングするメインMOSトランジス
タM1と、メインMOSトランジスタM1を流れる電流に比例
する電流が流れるようにそのメインMOSトランジスタM1
と接続されると共に、ゲート入力端子Ｇに入力されるゲ
ート入力信号に応じてオン・オフするカレントミラーMO
SトランジスタM2と、ゲート入力端子Ｇとカレントミラ
ーMOSトランジスタM2のゲートとの間に介装されたゲー
ト抵抗R1と、ゲート入力端子Ｇとゲート抵抗R1の接続点
とメインMOSトランジスタM1のゲートとの間に接続され
た入力抵抗Riと、カレントミラーMOSトランジスタM2を
通して直接流れる電流の大きさに応じてオン制御され入
力抵抗Riを流れる電流を制御することによりメインMOS
トランジスタM1のゲート電圧を制御するゲート電圧制限
用スイッチング手段T1とを備えてなるものである。
明に係る過電流保護機能付きパワーMOSFETは、ゲート入
力端子Ｇに入力されるゲート入力信号に応じてオン・オ
フして負荷RLをスイッチングするメインMOSトランジス
タM1と、メインMOSトランジスタM1を流れる電流に比例
する電流が流れるようにそのメインMOSトランジスタM1
と接続されると共に、ゲート入力端子Ｇに入力されるゲ
ート入力信号に応じてオン・オフするカレントミラーMO
SトランジスタM2と、ゲート入力端子Ｇとカレントミラ
ーMOSトランジスタM2のゲートとの間に介装されたゲー
ト抵抗R1と、ゲート入力端子Ｇとゲート抵抗R1の接続点
とメインMOSトランジスタM1のゲートとの間に接続され
た入力抵抗Riと、カレントミラーMOSトランジスタM2を
通して直接流れる電流の大きさに応じてオン制御され入
力抵抗Riを流れる電流を制御することによりメインMOS
トランジスタM1のゲート電圧を制御するゲート電圧制限
用スイッチング手段T1とを備えてなるものである。
E.作用 異常発生時にカレントミラーMOSトランジスタM2を通し
てゲート電圧制限用スイッチング手段T1のベースに流れ
る電流ｉが増大し、この電流ｉに伴いゲート電圧制限用
スイッチング手段T1がターンオンする。これにより入力
抵抗Riを介してゲート電圧制限用スイッチング手段T1に
電流が流れる。このとき、入力抵抗Riの電圧降下により
カレントミラーMOSトランジスタM2のゲート電圧はその
閾値以上に保持されるが、メインMOSトランジスタM1の
ゲート電圧VG1は低下し、メインMOSトランジスタM1をオ
フできる。
てゲート電圧制限用スイッチング手段T1のベースに流れ
る電流ｉが増大し、この電流ｉに伴いゲート電圧制限用
スイッチング手段T1がターンオンする。これにより入力
抵抗Riを介してゲート電圧制限用スイッチング手段T1に
電流が流れる。このとき、入力抵抗Riの電圧降下により
カレントミラーMOSトランジスタM2のゲート電圧はその
閾値以上に保持されるが、メインMOSトランジスタM1の
ゲート電圧VG1は低下し、メインMOSトランジスタM1をオ
フできる。
これによってパワーMOSFETを雰囲気温度に左右されるこ
となく過電流から確実に保護できる。そして、電流検出
抵抗が不要になることにより、回路設計を容易にし、か
つ回路設計の自由度を拡大できる。
となく過電流から確実に保護できる。そして、電流検出
抵抗が不要になることにより、回路設計を容易にし、か
つ回路設計の自由度を拡大できる。
また、カレントミラーMOSトランジスタM2のゲートには
ゲート抵抗R1を介してゲート電圧VG2が印加されるか
ら、ゲート入力端子Ｇに入力されるゲート入力信号がゲ
ート抵抗R1で遅延されるため、メインMOSトランジスタM
1が先にターンオンした後にこのカレントミラーMOSトラ
ンジスタM2がターンオンする。したがって、確実にメイ
ンMOSトランジスタM1をターンオンできる。
ゲート抵抗R1を介してゲート電圧VG2が印加されるか
ら、ゲート入力端子Ｇに入力されるゲート入力信号がゲ
ート抵抗R1で遅延されるため、メインMOSトランジスタM
1が先にターンオンした後にこのカレントミラーMOSトラ
ンジスタM2がターンオンする。したがって、確実にメイ
ンMOSトランジスタM1をターンオンできる。
F.実施例 以下、本発明の実施例を図面に基づいて説明する。
実施例Ｉ 第１図は、本発明による過電流保護機能付きパワーMOSF
ETの第１の実施例を示す回路図であり、第７図と同一の
部分は同一符号を付して相異点を中心に説明する。
ETの第１の実施例を示す回路図であり、第７図と同一の
部分は同一符号を付して相異点を中心に説明する。
第１図において、一点鎖線で囲んだ部分の符号101は過
電流保護機能付きパワーMOSFETであり、ドレイン端子
Ｄ、ソース端子Ｓ及びゲート入力端子Ｇを備えている。
ドレイン端子Ｄは負荷RLを介して電源電圧VBに接続さ
れ、ソース端子Ｓは接地されている。
電流保護機能付きパワーMOSFETであり、ドレイン端子
Ｄ、ソース端子Ｓ及びゲート入力端子Ｇを備えている。
ドレイン端子Ｄは負荷RLを介して電源電圧VBに接続さ
れ、ソース端子Ｓは接地されている。
過電流保護機能付きパワーMOSトランジスタ101は、ドレ
イン・ソースをドレイン端子Ｄ及びソース端子Ｓ間に接
続した負荷スイッチング用のメインMOSトランジスタM1
と、カレントミラーMOSトランジスタM2及びバイポーラ
・トランジスタT1を備える。また、カレントミラーMOS
トランジスタM2のドレインはドレイン端子Ｄに接続さ
れ、そのゲートはゲート抵抗R1を介してゲート入力端子
Ｇに接続されている。さらに、メインMOSトランジスタM
1のゲートは入力抵抗Riを介してゲート入力端子Ｇとゲ
ート抵抗R1の接続点に接続されている。
イン・ソースをドレイン端子Ｄ及びソース端子Ｓ間に接
続した負荷スイッチング用のメインMOSトランジスタM1
と、カレントミラーMOSトランジスタM2及びバイポーラ
・トランジスタT1を備える。また、カレントミラーMOS
トランジスタM2のドレインはドレイン端子Ｄに接続さ
れ、そのゲートはゲート抵抗R1を介してゲート入力端子
Ｇに接続されている。さらに、メインMOSトランジスタM
1のゲートは入力抵抗Riを介してゲート入力端子Ｇとゲ
ート抵抗R1の接続点に接続されている。
メインMOSトランジスタM1のゲート電圧VG1を制限するバ
イポーラ・トランジスタ（ゲート電圧制限用スイッチン
グ手段）T1のコレクタはメインMOSトランジスタM1のゲ
ートに接続され、そのエミッタはソース端子Ｓに接続さ
れ、さらにベースはカレンミラーMOSトランジスタM2の
ソースに接続されている。
イポーラ・トランジスタ（ゲート電圧制限用スイッチン
グ手段）T1のコレクタはメインMOSトランジスタM1のゲ
ートに接続され、そのエミッタはソース端子Ｓに接続さ
れ、さらにベースはカレンミラーMOSトランジスタM2の
ソースに接続されている。
次に、このように構成された本実施例をパワーMOSFETの
動作について説明する。
動作について説明する。
（パワーMOSFETの通常動作時） ゲート入力端子Ｇに入力されたゲート電圧VGが閾値電圧
VTHよりも大きくメインMOSトランジスタM1が導通してい
る状態では、そのオン抵抗が小さいため、そのドレイン
・ソース間電圧VDSが小さく、これに伴うバイポーラ・
トランジスタT1のベース・エミッタ間電圧VBE（＜VDS）
は、その閾値電圧VBEON（＝0.6V）より小さくなってい
る。従って、バイポーラ・トランジスタT1はターンオン
せず、電流ｉ（＝iB）が流れない。この時、コレクタ電
流iCはiC＝hFE・iB＝であり、ゲート電圧VGは、VG＝VG2
＝VG1となり、メインMOSトランジスタM1は導通状態を保
つ。
VTHよりも大きくメインMOSトランジスタM1が導通してい
る状態では、そのオン抵抗が小さいため、そのドレイン
・ソース間電圧VDSが小さく、これに伴うバイポーラ・
トランジスタT1のベース・エミッタ間電圧VBE（＜VDS）
は、その閾値電圧VBEON（＝0.6V）より小さくなってい
る。従って、バイポーラ・トランジスタT1はターンオン
せず、電流ｉ（＝iB）が流れない。この時、コレクタ電
流iCはiC＝hFE・iB＝であり、ゲート電圧VGは、VG＝VG2
＝VG1となり、メインMOSトランジスタM1は導通状態を保
つ。
一方、ゲート電圧VGがメインMOSトランジスタM1及びカ
レントミラーMOSトランジスタM2の閾値電圧VTHより小さ
くなると、メインMOSトランジスタM1及びカレントミラ
ーMOSトランジスタM2がターンオフし、電流ｉ＝（iB）
が流れない。この時もバイポーラ・トランジスタT1はタ
ーンオンせず、そのコレクタ電流iCは、iC＝hFE・iB＝
０となる。
レントミラーMOSトランジスタM2の閾値電圧VTHより小さ
くなると、メインMOSトランジスタM1及びカレントミラ
ーMOSトランジスタM2がターンオフし、電流ｉ＝（iB）
が流れない。この時もバイポーラ・トランジスタT1はタ
ーンオンせず、そのコレクタ電流iCは、iC＝hFE・iB＝
０となる。
ここで、ゲート抵抗R1は次の理由により設けている。
メインMOSトランジスタM1及びカレントミラーMOSトラン
ジスタM1がともに遮断されている状態において、ゲート
入力端子Ｇに入力信号を印加してパワーMOSFET101をス
イッチオンさせる時、もしカレントミラーMOSトランジ
スタM2がメインMOSトランジスタM1より先にターンオン
したとしても、カレントミラーMOSトランジスタM2は負
荷RLを駆動するだけのパワーがない。このため、そのド
レイン・ソース間電圧VDSが上昇し、バイポーラ・トラ
ンジスタT1がターンオンしてしまい、メインMOSトラン
ジスタM1をターンオンできないおそれがある。そこで、
抵抗R1を介装してカレントミラーMOSトランジスタM2が
メインMOSトランジスタM1より遅れてターンオンするこ
とを保証する。
ジスタM1がともに遮断されている状態において、ゲート
入力端子Ｇに入力信号を印加してパワーMOSFET101をス
イッチオンさせる時、もしカレントミラーMOSトランジ
スタM2がメインMOSトランジスタM1より先にターンオン
したとしても、カレントミラーMOSトランジスタM2は負
荷RLを駆動するだけのパワーがない。このため、そのド
レイン・ソース間電圧VDSが上昇し、バイポーラ・トラ
ンジスタT1がターンオンしてしまい、メインMOSトラン
ジスタM1をターンオンできないおそれがある。そこで、
抵抗R1を介装してカレントミラーMOSトランジスタM2が
メインMOSトランジスタM1より遅れてターンオンするこ
とを保証する。
（負荷RLが短絡するなどの異常発生時） パワーMOSFET101のオン時に例えば負荷RLが短絡して負
荷電流IL増大すると、メインMOSトランジスタM1のドレ
イン・ソース間電圧VDSも増大する。これに伴いバイポ
ーラ・トランジスタT1のベース・エミッタ間電圧VBEが
増加し、ついには、ベース・エミッタ間の電圧閾値V
BEONより大きくなる。すると、バイポーラ・トランジス
タT1にベース電流iBが流れてオンしコレクタ電流ICも流
れ始める。このとき、カレントミラーMOSトランジスタM
2にも電流ｉ（＝iB）が流れる。
荷電流IL増大すると、メインMOSトランジスタM1のドレ
イン・ソース間電圧VDSも増大する。これに伴いバイポ
ーラ・トランジスタT1のベース・エミッタ間電圧VBEが
増加し、ついには、ベース・エミッタ間の電圧閾値V
BEONより大きくなる。すると、バイポーラ・トランジス
タT1にベース電流iBが流れてオンしコレクタ電流ICも流
れ始める。このとき、カレントミラーMOSトランジスタM
2にも電流ｉ（＝iB）が流れる。
ここで、メインMOSトランジスM1を流れる電流Ｉと、カ
レントミラーMOSトランジタM2を流れる電流ｉについて
説明する。
レントミラーMOSトランジタM2を流れる電流ｉについて
説明する。
メインMOSトランジスタM1及びカレントミラーMOSトラン
ジスタM2がそれぞれn1、n2個の同一のパワーMOSFETセル
によって構成されているとすると、メインMOSトランジ
スタM1を流れる電流Ｉと、カレントミラーMOSトランジ
スタM2を流れる電流ｉとの比はn1:n2となる。即ち電流
ｉは、 となり、負荷電流ILに比例する。これによりMOSトラン
ジスタM2がカレントミラーとしての機能を果たすことに
なる。
ジスタM2がそれぞれn1、n2個の同一のパワーMOSFETセル
によって構成されているとすると、メインMOSトランジ
スタM1を流れる電流Ｉと、カレントミラーMOSトランジ
スタM2を流れる電流ｉとの比はn1:n2となる。即ち電流
ｉは、 となり、負荷電流ILに比例する。これによりMOSトラン
ジスタM2がカレントミラーとしての機能を果たすことに
なる。
また、この時のゲート電圧VG1は次式によって与えられ
る。
る。
VG1＝VG2−Ri・iC＝VG2−Ri・hFE・Ｉ ……（６） この（６）式から明らかなように、負荷電流ILの増大に
より、バイポーラ・トランジスタT1がターンオンしさら
に負荷電流ILが増加すると、カレントミラーMOSトラン
ジスタM2を流れる電流ｉもそれに比例して増加する。こ
のとき、入力抵抗Riの電圧降下によってカレントミラー
MOSトランジスタM2のゲート電圧はその閾値以上に保持
されオンし続ける。一方、メインMOSトランジスタM1
は、バイポーラ・トランジスタT1のコレクタ電流ICの増
加に伴って低下し閾値以下になる。その結果、メインMO
SトランジスタM1がオフし、パワーMOSFET101を負荷短絡
などによる過電流から保護する。
より、バイポーラ・トランジスタT1がターンオンしさら
に負荷電流ILが増加すると、カレントミラーMOSトラン
ジスタM2を流れる電流ｉもそれに比例して増加する。こ
のとき、入力抵抗Riの電圧降下によってカレントミラー
MOSトランジスタM2のゲート電圧はその閾値以上に保持
されオンし続ける。一方、メインMOSトランジスタM1
は、バイポーラ・トランジスタT1のコレクタ電流ICの増
加に伴って低下し閾値以下になる。その結果、メインMO
SトランジスタM1がオフし、パワーMOSFET101を負荷短絡
などによる過電流から保護する。
第２図は、上述したパワーMOSFETのデバイス構造の一
部、すなわち、カレントミラーMOSトランジスタM2、バ
イポーラ・トランジスタT1、ゲート抵抗R1及び入力抵抗
Riの構造図である。
部、すなわち、カレントミラーMOSトランジスタM2、バ
イポーラ・トランジスタT1、ゲート抵抗R1及び入力抵抗
Riの構造図である。
過電流保護機能付きパワーMOSFET101は、Ｎ形高濃度基
板1aとＮ形低濃度基板1bからなるＮ型半導体基板１を備
え、このＮ形半導体基板１の裏面にドレイン端子Ｄが設
けられている。Ｎ形半導体基板１のＮ形低濃度基板1b上
には二重拡散法によって縦型のMOSFET、即ちカレントミ
ラーMOSトランジスタM2が形成されている。このカレン
トミラーMOSトランジスタM2は、Ｎ形低濃度基板1b中に
形成したＰウエル領域2a、2bと、このＰウエル領域2a、
2b内に形成したN+領域3a、3bと、N+領域3a、3b間に位置
するようゲート酸化膜４を介して配置したゲート電極５
と、このゲート電極５を覆う層間絶縁膜６と、Ｐウエル
領域2a及びN+領域3aにコンタクトするソース電極７とか
ら構成される。図示を省略したがメインMOSトランジス
タM1もこのような縦形MOSFETで基板１上に形成される。
板1aとＮ形低濃度基板1bからなるＮ型半導体基板１を備
え、このＮ形半導体基板１の裏面にドレイン端子Ｄが設
けられている。Ｎ形半導体基板１のＮ形低濃度基板1b上
には二重拡散法によって縦型のMOSFET、即ちカレントミ
ラーMOSトランジスタM2が形成されている。このカレン
トミラーMOSトランジスタM2は、Ｎ形低濃度基板1b中に
形成したＰウエル領域2a、2bと、このＰウエル領域2a、
2b内に形成したN+領域3a、3bと、N+領域3a、3b間に位置
するようゲート酸化膜４を介して配置したゲート電極５
と、このゲート電極５を覆う層間絶縁膜６と、Ｐウエル
領域2a及びN+領域3aにコンタクトするソース電極７とか
ら構成される。図示を省略したがメインMOSトランジス
タM1もこのような縦形MOSFETで基板１上に形成される。
また、バイポーラ・トランジスタT1,ゲート抵抗R1及び
入力抵抗Riは、Ｎ形半導体基板１上に形成された絶縁用
SiO2膜８上のポリシリコン膜9A、9B、9C内に形成されて
いる。
入力抵抗Riは、Ｎ形半導体基板１上に形成された絶縁用
SiO2膜８上のポリシリコン膜9A、9B、9C内に形成されて
いる。
第３図は、第１図に相当する過電流保護機能付きパワー
MOSトランジスタ101を半導体基板上に形成した場合のデ
バイスの一例を示す平面図であり、第１図と同一符号は
同一部分を表わしている。
MOSトランジスタ101を半導体基板上に形成した場合のデ
バイスの一例を示す平面図であり、第１図と同一符号は
同一部分を表わしている。
この第３図に示すデバイスは、メインMOSトランジスタM
1と、カレントミラーMOSトランジスタM2と、バイポーラ
・トランジスタT1と、ゲート抵抗R1と、入力抵抗Riとを
有する。ここで、メインMOSトランジスタM1は、Ｎ形半
導体基板に設けたＰウエルM11と、ＰウエルM11中に設け
たN+ソース領域M12と、ソース領域M1中に設けたP+領域M
13とから成る７つのセルSM1−１〜SM1−７を備え、隣接
する各セル間にゲートM14が設けられている。カレント
ミラーMOSトランジスタM2は、メインMOSトランジスタM1
と同様に、ＰウエルM21、N+ソース領域M22、P+領域M23
およびゲートM24から成る１つのセルで構成されてい
る。これらの各要素は配線ｌで第１図に示す回路に結線
される。
1と、カレントミラーMOSトランジスタM2と、バイポーラ
・トランジスタT1と、ゲート抵抗R1と、入力抵抗Riとを
有する。ここで、メインMOSトランジスタM1は、Ｎ形半
導体基板に設けたＰウエルM11と、ＰウエルM11中に設け
たN+ソース領域M12と、ソース領域M1中に設けたP+領域M
13とから成る７つのセルSM1−１〜SM1−７を備え、隣接
する各セル間にゲートM14が設けられている。カレント
ミラーMOSトランジスタM2は、メインMOSトランジスタM1
と同様に、ＰウエルM21、N+ソース領域M22、P+領域M23
およびゲートM24から成る１つのセルで構成されてい
る。これらの各要素は配線ｌで第１図に示す回路に結線
される。
第４図および第５図は、第３図に示すバイポーラトラン
ジスタT1の平面図、および第４図のＶ−Ｖ線断面図であ
る。
ジスタT1の平面図、および第４図のＶ−Ｖ線断面図であ
る。
第４図および第５図において、絶縁性基板501上に半導
体薄膜としての多結晶シリコン層102が所要の厚さに堆
積され、かつ所定の形状にパターニングされている。そ
してこの多結晶シリコン層102の所定領域上にマスク材1
10が形成されている。このマスク材110直下の多結晶シ
リコン層102には、低濃度のＮ形コレクタ領域105aとＰ
形ベース領域104aとが接して形成されている。
体薄膜としての多結晶シリコン層102が所要の厚さに堆
積され、かつ所定の形状にパターニングされている。そ
してこの多結晶シリコン層102の所定領域上にマスク材1
10が形成されている。このマスク材110直下の多結晶シ
リコン層102には、低濃度のＮ形コレクタ領域105aとＰ
形ベース領域104aとが接して形成されている。
マスク材110直下以外の多結晶シリコン層102には、Ｎ形
コレクタ領域105aと接してN+形コレクタ引出し領域105b
が形成されるとともに、Ｐ形ベース領域104aと接してN+
形エミッタ領域103が形成されている。そしてこのN+形
エミッタ領域103とＮ形コレクタ領域105aとに挟まれた
Ｐ形ベース領域104aは、極めて狭い（数千Å）ベース幅
Ｗとされる。なおこのベース幅Ｗは、マスク材110をマ
スクとしてＰ形ベース領域104aを形成するＰ形不純物と
Ｎ形コレクタ領域105aを形成するＮ形不純物とを二重拡
散して多結晶シリコン層102に導入し、２種類の不純物
の横方向拡散長の差によって規定される。
コレクタ領域105aと接してN+形コレクタ引出し領域105b
が形成されるとともに、Ｐ形ベース領域104aと接してN+
形エミッタ領域103が形成されている。そしてこのN+形
エミッタ領域103とＮ形コレクタ領域105aとに挟まれた
Ｐ形ベース領域104aは、極めて狭い（数千Å）ベース幅
Ｗとされる。なおこのベース幅Ｗは、マスク材110をマ
スクとしてＰ形ベース領域104aを形成するＰ形不純物と
Ｎ形コレクタ領域105aを形成するＮ形不純物とを二重拡
散して多結晶シリコン層102に導入し、２種類の不純物
の横方向拡散長の差によって規定される。
さらに、マスク材110直下以外の多結晶シリコン層102に
は、Ｐ形ベース領域104aと接してP+形ベース引出し領域
104bが形成されている。そしてこのP+形ベース引出し領
域104bとN+形エミッタ領域103とは、マスク材110直下以
外の領域においては層間絶縁膜107によって分離され
る。マスク材110直下においては、Ｐ形ベース引出し領
域104bとN+形エミッタ領域103がＰ形ベース領域104aに
そのベース幅方向でラップするようにそれぞれ接続され
る。すなわち、Ｐ形ベース引出し領域104bとN+形エミッ
タ領域103とはベース領域104a内でのみ接続される。
は、Ｐ形ベース領域104aと接してP+形ベース引出し領域
104bが形成されている。そしてこのP+形ベース引出し領
域104bとN+形エミッタ領域103とは、マスク材110直下以
外の領域においては層間絶縁膜107によって分離され
る。マスク材110直下においては、Ｐ形ベース引出し領
域104bとN+形エミッタ領域103がＰ形ベース領域104aに
そのベース幅方向でラップするようにそれぞれ接続され
る。すなわち、Ｐ形ベース引出し領域104bとN+形エミッ
タ領域103とはベース領域104a内でのみ接続される。
また、N+形エミッタ領域103、P+形ベース引出し領域104
b、およびN+形コレクタ引出し領域105bはそれぞれ、多
結晶シリコン層102上に堆積した層間絶縁膜107に開孔し
たコンタクトホールを介してエミッタ電極106E、ベース
電極106B、およびコレクタ電極106Cに接続されている。
b、およびN+形コレクタ引出し領域105bはそれぞれ、多
結晶シリコン層102上に堆積した層間絶縁膜107に開孔し
たコンタクトホールを介してエミッタ電極106E、ベース
電極106B、およびコレクタ電極106Cに接続されている。
このように構成されるバイポーラトランジスタT1は、マ
スク材110直下以外では、ベース電極106Bと接続されるP
+形ベース引出し領域104BとN+104bとN+形エミッタ領域1
03とが互いに分離され、マスク材110直下では、N+形エ
ミッタ領域103とP+形ベース引出し領域104bとがＰ形ベ
ース領域104aを介しベース幅Ｗよりも短い接触長で互い
に接するため、エミッターベース間にはPN接合による寄
生ダイオードが形成されない。従って、すべてのベース
電流iBがトランジスタ動作に寄与するようになり、寄生
ダイオードの形成による電流増幅率hFEの低下を防ぐこ
とができる。また、エミッターベース間に寄生ダイオー
ドが形成されないので、この寄生ダイオードの接合容量
によるエミッターベース間の寄生容量がなく、その結
果、トランジスタの動作速度を速くすることができ、遮
断周波数fTを高くすることもできる。
スク材110直下以外では、ベース電極106Bと接続されるP
+形ベース引出し領域104BとN+104bとN+形エミッタ領域1
03とが互いに分離され、マスク材110直下では、N+形エ
ミッタ領域103とP+形ベース引出し領域104bとがＰ形ベ
ース領域104aを介しベース幅Ｗよりも短い接触長で互い
に接するため、エミッターベース間にはPN接合による寄
生ダイオードが形成されない。従って、すべてのベース
電流iBがトランジスタ動作に寄与するようになり、寄生
ダイオードの形成による電流増幅率hFEの低下を防ぐこ
とができる。また、エミッターベース間に寄生ダイオー
ドが形成されないので、この寄生ダイオードの接合容量
によるエミッターベース間の寄生容量がなく、その結
果、トランジスタの動作速度を速くすることができ、遮
断周波数fTを高くすることもできる。
このような本実施例の過電流保護機能付きパワーMOSFET
にあつては、カレントミラーMOSトランジスタM2を通し
て流れる電流ｉを電流検出抵抗を用いずに直接バイポー
ラ・トランジスタT1のベースに流し、その電流でメイン
MOSトランジスタM1のゲート電圧を制御するように構成
したもので、温度変化に左右されることのない過電流保
護機能を確実に発揮できる。また、電流検出抵抗がない
ため、その温度特性を考慮した回路設計が不要になり、
設計の自由度が大きくなりかつ回路設計も容易になる。
さらに、カレントミラーMOSトランジスタM2のゲートと
ゲート入力端子Ｇとの間にゲート抵抗R1を介装したの
で、カレントミラーMOSトランジスタM2のゲート入力信
号が遅延してメインMOSトランジスタM1よりも先にター
ンオンすることがなく、メインMOSトランジスタM1を確
実にターンオンできる。
にあつては、カレントミラーMOSトランジスタM2を通し
て流れる電流ｉを電流検出抵抗を用いずに直接バイポー
ラ・トランジスタT1のベースに流し、その電流でメイン
MOSトランジスタM1のゲート電圧を制御するように構成
したもので、温度変化に左右されることのない過電流保
護機能を確実に発揮できる。また、電流検出抵抗がない
ため、その温度特性を考慮した回路設計が不要になり、
設計の自由度が大きくなりかつ回路設計も容易になる。
さらに、カレントミラーMOSトランジスタM2のゲートと
ゲート入力端子Ｇとの間にゲート抵抗R1を介装したの
で、カレントミラーMOSトランジスタM2のゲート入力信
号が遅延してメインMOSトランジスタM1よりも先にター
ンオンすることがなく、メインMOSトランジスタM1を確
実にターンオンできる。
さらにまた、電流検出抵抗を省略できるので回路構成が
簡単になり、回路をより小さくできると共に、より小面
積、高集積化が可能になる。また、電流検出抵抗を用い
た場合には常時電流が流れることになるが、本実施例の
ような構成にすることにより、電流ｉは、ベース・エミ
ッタ電圧VBEが閾値電圧VBEONより大きくなった時以外は
流れないので、電力の消費を少なくできる。
簡単になり、回路をより小さくできると共に、より小面
積、高集積化が可能になる。また、電流検出抵抗を用い
た場合には常時電流が流れることになるが、本実施例の
ような構成にすることにより、電流ｉは、ベース・エミ
ッタ電圧VBEが閾値電圧VBEONより大きくなった時以外は
流れないので、電力の消費を少なくできる。
実施例II 第６図は、本発明による過電流保護機能付きパワーMOSF
ET101の第２の実施例を示す回路図であり、第１図と同
一の部分には同一符号を付してその説明を省略し、第１
図と異なる部分を重点に述べる。
ET101の第２の実施例を示す回路図であり、第１図と同
一の部分には同一符号を付してその説明を省略し、第１
図と異なる部分を重点に述べる。
この第６図と実施例において、第１図と異なる部分は、
バイポーラ・トランジスタT1のベースをベース抵抗RBを
介してカレントミラーMOSトランジスタM2のソースに接
続したものである。
バイポーラ・トランジスタT1のベースをベース抵抗RBを
介してカレントミラーMOSトランジスタM2のソースに接
続したものである。
この実施例においてはベース抵抗RBを設けることによ
り、バイポーラ・トランジスタT1の動作点の設定及び動
作の安定化が可能になるほか、上記第１の実施例と同様
な作用効果が得られる。
り、バイポーラ・トランジスタT1の動作点の設定及び動
作の安定化が可能になるほか、上記第１の実施例と同様
な作用効果が得られる。
なお、以上ではＮチャネルローサイドスイッチについて
説明したが、Ｎチャネルハイサイドスイッチにも同様に
本発明を適用できる。さらには、全ての極性と電極を反
転すればＰチャネルローサイド，ハイサイドスイッチに
も同様に本発明を適用できる。
説明したが、Ｎチャネルハイサイドスイッチにも同様に
本発明を適用できる。さらには、全ての極性と電極を反
転すればＰチャネルローサイド，ハイサイドスイッチに
も同様に本発明を適用できる。
G.発明の効果 以上説明したように本発明によれば、カレントミラーMO
SFETを通して流れる電流を直接ゲート電圧制限用スイッ
チング手段の制御端子に流し、その電流によりそのゲー
ト電圧制御用スイッチング手段を制御してメインMOSFET
のゲート電圧を制御するように構成したので、外気温度
の変化に左右されることなくパワーMOSFETを過電流から
確実に保護することができると共に、電流検出抵抗が不
要になることによって、回路設定が容易となり、その設
計の自由度も大きくなるほか、低消費電力化できるとい
う効果がある。また、ゲート抵抗を設けたので、カレン
トミラーMOSトランジスタが先にターンオンせず、メイ
ンMOSトランジスタを確実にターンオンできる。
SFETを通して流れる電流を直接ゲート電圧制限用スイッ
チング手段の制御端子に流し、その電流によりそのゲー
ト電圧制御用スイッチング手段を制御してメインMOSFET
のゲート電圧を制御するように構成したので、外気温度
の変化に左右されることなくパワーMOSFETを過電流から
確実に保護することができると共に、電流検出抵抗が不
要になることによって、回路設定が容易となり、その設
計の自由度も大きくなるほか、低消費電力化できるとい
う効果がある。また、ゲート抵抗を設けたので、カレン
トミラーMOSトランジスタが先にターンオンせず、メイ
ンMOSトランジスタを確実にターンオンできる。
第１図は本発明による過電流保護機能付きパワーMOSFET
の第１の実施例を示す回路図、第２図は第１図における
パワーMOSFETのデバイス構造の一部を示す構成図、第３
図は第１図に相当するパワーMOSFETのデバイスの一例を
示す平面図、第４図は第３図に示すパワーMOSFETに用い
られるバイポーラ・トランジスタの拡大平面図、第５図
は第４図のＶ−Ｖ線断面図、第６図は本発明による過電
流保護機能付きパワーMOSFETの第２の実施例を示す回路
図、第７図は従来の過電流保護機能付きパワーMOSFETの
回路図、第８図はポリシリコン抵抗の温度特性図、第９
図は拡散抵抗の温度特性図である。 101:過電流保護機能付きパワーMOSFET M1:メインMOSFET M2:カレントミラーMOSFET T1:バイポーラ・トランジスタ Ri:入力抵抗、R1:ゲート抵抗 RB:ベース抵抗、RL:負荷
の第１の実施例を示す回路図、第２図は第１図における
パワーMOSFETのデバイス構造の一部を示す構成図、第３
図は第１図に相当するパワーMOSFETのデバイスの一例を
示す平面図、第４図は第３図に示すパワーMOSFETに用い
られるバイポーラ・トランジスタの拡大平面図、第５図
は第４図のＶ−Ｖ線断面図、第６図は本発明による過電
流保護機能付きパワーMOSFETの第２の実施例を示す回路
図、第７図は従来の過電流保護機能付きパワーMOSFETの
回路図、第８図はポリシリコン抵抗の温度特性図、第９
図は拡散抵抗の温度特性図である。 101:過電流保護機能付きパワーMOSFET M1:メインMOSFET M2:カレントミラーMOSFET T1:バイポーラ・トランジスタ Ri:入力抵抗、R1:ゲート抵抗 RB:ベース抵抗、RL:負荷
Claims (1)
- 【請求項１】ゲート入力端子に入力されるゲート入力信
号に応じてオン・オフして負荷をスイッチングするメイ
ンMOSFETと、 前記メインMOSFETを流れる電流に比例する電流が流れる
ようにそのメインMOSFETと接続されると共に、前記ゲー
ト入力端子に入力されるゲート入力信号に応じてオン・
オフするカレントミラーMOSFETと、 前記ゲート入力端子と前記カレントミラーMOSFETのゲー
トとの間に介装されたゲート抵抗と、 前記入力端子と前記ゲート抵抗の接続点と前記メインMO
SFETのゲートとの間に接続された入力抵抗と、 前記カレントミラーMOSFETを通して直接流れる電流の大
きさに応じてオン制御され前記入力抵抗を流れる電流を
制御することにより前記メインMOSFETのゲート電圧を制
限するゲート電圧制限用スイッチング手段とを備えてな
る過電流保護機能付きパワーMOSFET。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1046871A JPH07120221B2 (ja) | 1989-02-28 | 1989-02-28 | 過電流保護機能付きパワーｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1046871A JPH07120221B2 (ja) | 1989-02-28 | 1989-02-28 | 過電流保護機能付きパワーｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02226407A JPH02226407A (ja) | 1990-09-10 |
| JPH07120221B2 true JPH07120221B2 (ja) | 1995-12-20 |
Family
ID=12759410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1046871A Expired - Fee Related JPH07120221B2 (ja) | 1989-02-28 | 1989-02-28 | 過電流保護機能付きパワーｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120221B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2719463B2 (ja) * | 1991-07-25 | 1998-02-25 | 松下電工株式会社 | 火災受信装置 |
| JP3031059B2 (ja) * | 1992-05-15 | 2000-04-10 | 日産自動車株式会社 | 負荷短絡保護機能付きｍｏｓ形パワー素子 |
| JP3739361B2 (ja) | 2003-02-26 | 2006-01-25 | ローム株式会社 | 半導体集積回路装置 |
| JP4610453B2 (ja) * | 2005-09-27 | 2011-01-12 | 三洋電機株式会社 | 電流検出回路 |
| CN101277009A (zh) * | 2007-03-30 | 2008-10-01 | 卢浩义 | 汽车电源电路及电器电子设备的半导体保护控制*** |
| JPWO2015129049A1 (ja) * | 2014-02-28 | 2017-03-30 | 株式会社安川電機 | 電力変換装置、及び、電力変換装置の短絡保護方法 |
-
1989
- 1989-02-28 JP JP1046871A patent/JPH07120221B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02226407A (ja) | 1990-09-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |