JP2001102575A - 半導体装置とその温度検出方法 - Google Patents
半導体装置とその温度検出方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【課題】 負荷制御用半導体装置において、同一半導体
基板上に温度検出用のツェナーダイオードを形成した半
導体装置を提供することにある。 【解決手段】 エピタキシャル層２の表面部に、ｐ型の
Ｐウェル拡散層３を形成し、Ｐウェル拡散層３内にｐ型
高不純物濃度のＰ＋アノード拡散層７ｂ，７ｃとｎ型高
不純物濃度のＮ＋カソード拡散層８ｂを形成し、Ｐ＋ア
ノード拡散層７ｂとＮ＋カソード拡散層８ｂ上にアルミ
ニウムからなるアノード電極１０ｂとカソード電極１０
ｃを形成する。これにより、ツェナーダイオード３０を
形成し、ツェナーダイオード３０の降伏電圧温度特性を
利用して、半導体基板温度を検出することでき、温度が
異常に上昇したとき、負荷電流を遮断して半導体装置を
保護することができる。
基板上に温度検出用のツェナーダイオードを形成した半
導体装置を提供することにある。 【解決手段】 エピタキシャル層２の表面部に、ｐ型の
Ｐウェル拡散層３を形成し、Ｐウェル拡散層３内にｐ型
高不純物濃度のＰ＋アノード拡散層７ｂ，７ｃとｎ型高
不純物濃度のＮ＋カソード拡散層８ｂを形成し、Ｐ＋ア
ノード拡散層７ｂとＮ＋カソード拡散層８ｂ上にアルミ
ニウムからなるアノード電極１０ｂとカソード電極１０
ｃを形成する。これにより、ツェナーダイオード３０を
形成し、ツェナーダイオード３０の降伏電圧温度特性を
利用して、半導体基板温度を検出することでき、温度が
異常に上昇したとき、負荷電流を遮断して半導体装置を
保護することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、電力を制御する電
力用半導体素子に、温度検出機能を付加し、異常過熱を
防止した半導体装置に関する。
力用半導体素子に、温度検出機能を付加し、異常過熱を
防止した半導体装置に関する。
【０００２】
【従来の技術】電力用の半導体装置は、負荷電流を制御
する半導体素子を含んで構成されており、この半導体素
子の接合部にあっては、負荷電流が流れることによって
発熱する。このため、負荷の短絡時等では、上記半導体
素子に過大な負荷電流が流れ、上記接合部の温度が異常
に上昇し、半導体素子が熱破壊することがある。このよ
うな点を解決するため、半導体基板上に温度検出素子を
形成し、検出温度が異常となった場合、半導体素子をオ
フにする半導体装置が知られている。
する半導体素子を含んで構成されており、この半導体素
子の接合部にあっては、負荷電流が流れることによって
発熱する。このため、負荷の短絡時等では、上記半導体
素子に過大な負荷電流が流れ、上記接合部の温度が異常
に上昇し、半導体素子が熱破壊することがある。このよ
うな点を解決するため、半導体基板上に温度検出素子を
形成し、検出温度が異常となった場合、半導体素子をオ
フにする半導体装置が知られている。
【０００３】従来の半導体装置の例を、図６及び図７に
示す。これらの図に示すように、半導体装置は、ＤＭＯ
ＳＦＥＴ３１（二重拡散型電界効果トランジスタ）の半
導体素子と温度検出用のダイオード５０、５１を半導体
基板に形成した構造をしており、図８に、半導体装置の
使用例を示す。図８において、点線内に囲まれた部分
が、図６又は図７に示されているＤＭＯＳＦＥＴ３１と
ダイオード５０、５１である。
示す。これらの図に示すように、半導体装置は、ＤＭＯ
ＳＦＥＴ３１（二重拡散型電界効果トランジスタ）の半
導体素子と温度検出用のダイオード５０、５１を半導体
基板に形成した構造をしており、図８に、半導体装置の
使用例を示す。図８において、点線内に囲まれた部分
が、図６又は図７に示されているＤＭＯＳＦＥＴ３１と
ダイオード５０、５１である。
【０００４】ダイオード５０の順方向に定電流を流す
と、その時の順方向電圧と基準電圧Ｖｒｅｆをコンパレ
ータ３２で比較し、半導体装置の温度が上がって、順方
向電圧が基準電圧Ｖｒｅｆよりも小さくなると、コンパ
レータ３２の出力がＨｉｇｈになり、ＭＯＳＦＥＴ３３
がオンし、ＤＭＯＳＦＥＴ３１のゲート電圧がゼロにな
って、ＤＭＯＳＦＥＴ３１をオフさせる。ＤＭＯＳＦＥ
Ｔ３１がオフする温度は、基準電圧Ｖｒｅｆで設定して
いる。
と、その時の順方向電圧と基準電圧Ｖｒｅｆをコンパレ
ータ３２で比較し、半導体装置の温度が上がって、順方
向電圧が基準電圧Ｖｒｅｆよりも小さくなると、コンパ
レータ３２の出力がＨｉｇｈになり、ＭＯＳＦＥＴ３３
がオンし、ＤＭＯＳＦＥＴ３１のゲート電圧がゼロにな
って、ＤＭＯＳＦＥＴ３１をオフさせる。ＤＭＯＳＦＥ
Ｔ３１がオフする温度は、基準電圧Ｖｒｅｆで設定して
いる。
【０００５】図６の半導体装置においては、温度検出用
のダイオード５０は、寄生素子が動作しないように、ｐ
型のＰウェル拡散層３内にｎ型のＮウェル拡散層１８を
形成し、そのＮウェル拡散層１８をカソード拡散層とし
て使用し、そして、Ｐウェル拡散層３とＮウェル拡散層
１８をカソード電極１０ｄで電気的に接続させている。
ｐ型高不純物濃度のＰ＋拡散層７ｄ及びｎ型高不純物濃
度のＮ＋拡散層８ｃは、カソード電極１０ｄとの電気的
接続を良好にさせるためのものである。Ｎウェル拡散層
１８内にｐ型高不純物濃度のアノード拡散層７ｅを形成
し、アノード拡散層７ｅ上にアノード電極１０ｅを形成
する。Ｐ＋拡散層７ｄとアノード拡散層７ｅは、ＤＭＯ
ＳＦＥＴのＰ＋ベース拡散層７ａの拡散工程と同一の拡
散工程で形成が可能である。またＮ＋拡散層８ｃは、Ｎ
＋ソース拡散層８ａの拡散工程と同一の拡散工程で形成
が可能である。
のダイオード５０は、寄生素子が動作しないように、ｐ
型のＰウェル拡散層３内にｎ型のＮウェル拡散層１８を
形成し、そのＮウェル拡散層１８をカソード拡散層とし
て使用し、そして、Ｐウェル拡散層３とＮウェル拡散層
１８をカソード電極１０ｄで電気的に接続させている。
ｐ型高不純物濃度のＰ＋拡散層７ｄ及びｎ型高不純物濃
度のＮ＋拡散層８ｃは、カソード電極１０ｄとの電気的
接続を良好にさせるためのものである。Ｎウェル拡散層
１８内にｐ型高不純物濃度のアノード拡散層７ｅを形成
し、アノード拡散層７ｅ上にアノード電極１０ｅを形成
する。Ｐ＋拡散層７ｄとアノード拡散層７ｅは、ＤＭＯ
ＳＦＥＴのＰ＋ベース拡散層７ａの拡散工程と同一の拡
散工程で形成が可能である。またＮ＋拡散層８ｃは、Ｎ
＋ソース拡散層８ａの拡散工程と同一の拡散工程で形成
が可能である。
【０００６】図７の半導体装置においては、ＤＭＯＳＦ
ＥＴ３１のゲートとして使用している多結晶シリコン
に、不純物を拡散して、温度検出用のダイオードを形成
したものであり、ｎ型高不純物のＮ＋多結晶シリコン層
８ｄは、ＤＭＯＳＦＥＴのＮ＋ソース拡散層８ａの拡散
工程と同一の拡散工程で形成し、ｐ型不純物のＰ多結晶
シリコン層６ｂは、Ｐベース拡散層６ａの拡散工程と同
一の拡散工程で形成し、ｐ型高不純物濃度のＰ＋多結晶
シリコン層７ｆは、Ｐ＋ベース拡散層７ａと同一の拡散
工程で形成し、Ｎ＋多結晶シリコン層８ｄとＰ＋多結晶
シリコン層７ｆ上にカソード電極１０ｆとアノード電極
１０ｇを形成する。この半導体装置には、ＤＭＯＳＦＥ
Ｔ３１の製造工程に新たな工程を追加することなく、温
度検出用のダイオード５１が形成でき、また寄生素子が
形成されないというメリットがある。
ＥＴ３１のゲートとして使用している多結晶シリコン
に、不純物を拡散して、温度検出用のダイオードを形成
したものであり、ｎ型高不純物のＮ＋多結晶シリコン層
８ｄは、ＤＭＯＳＦＥＴのＮ＋ソース拡散層８ａの拡散
工程と同一の拡散工程で形成し、ｐ型不純物のＰ多結晶
シリコン層６ｂは、Ｐベース拡散層６ａの拡散工程と同
一の拡散工程で形成し、ｐ型高不純物濃度のＰ＋多結晶
シリコン層７ｆは、Ｐ＋ベース拡散層７ａと同一の拡散
工程で形成し、Ｎ＋多結晶シリコン層８ｄとＰ＋多結晶
シリコン層７ｆ上にカソード電極１０ｆとアノード電極
１０ｇを形成する。この半導体装置には、ＤＭＯＳＦＥ
Ｔ３１の製造工程に新たな工程を追加することなく、温
度検出用のダイオード５１が形成でき、また寄生素子が
形成されないというメリットがある。
【０００７】
【発明が解決しようとする課題】しかしながら、図６の
半導体装置において、Ｎウェル拡散層１８は、ＤＭＯＳ
ＦＥＴ３１の製造工程に対して、別途新たな工程を追加
しなければ形成できない。また、Ｐウェル拡散層３が浅
いと、Ｎウェル拡散層１８とＰウェル拡散層３とシリコ
ンエピタキシャル層２によるｎｐｎ接合のパンチスルー
降伏が起き、耐圧が低下してしまう。
半導体装置において、Ｎウェル拡散層１８は、ＤＭＯＳ
ＦＥＴ３１の製造工程に対して、別途新たな工程を追加
しなければ形成できない。また、Ｐウェル拡散層３が浅
いと、Ｎウェル拡散層１８とＰウェル拡散層３とシリコ
ンエピタキシャル層２によるｎｐｎ接合のパンチスルー
降伏が起き、耐圧が低下してしまう。
【０００８】一方Ｐウェル拡散層３を深くするため、Ｐ
ウェル拡散層３形成時の熱処理を増やすと、半導体基板
１のｎ型不純物がシリコンエピタキシャル層２側に拡散
される量が増え、リーチスルーによる耐圧低下が起きる
ので、シリコンエピタキシャル層２の厚さを厚くする必
要があるが、シリコンエピタキシャル層２の厚さを厚く
するとＤＭＯＳＦＥＴ３１のオン抵抗が大きくなってし
まう。
ウェル拡散層３形成時の熱処理を増やすと、半導体基板
１のｎ型不純物がシリコンエピタキシャル層２側に拡散
される量が増え、リーチスルーによる耐圧低下が起きる
ので、シリコンエピタキシャル層２の厚さを厚くする必
要があるが、シリコンエピタキシャル層２の厚さを厚く
するとＤＭＯＳＦＥＴ３１のオン抵抗が大きくなってし
まう。
【０００９】図７の半導体装置においては、温度検出用
のダイオード５１が熱伝導率の悪い（シリコン酸化膜の
熱伝導率は、シリコン基板の熱伝導率の約百分の一）酸
化膜４ｂ上にあり、ＤＭＯＳＦＥＴ３１が形成されてい
るシリコン基板（半導体基板１及びエピタキシャル層
２）内にない。そのため、ＤＭＯＳＦＥＴ３１から温度
検出用のダイオード５１への熱伝わりが遅く、ＤＭＯＳ
ＦＥＴ３１の急激な発熱に対して、その発熱を速やかに
検出できず、ＤＭＯＳＦＥＴ３１が熱破壊してしまうこ
とが考えられる。
のダイオード５１が熱伝導率の悪い（シリコン酸化膜の
熱伝導率は、シリコン基板の熱伝導率の約百分の一）酸
化膜４ｂ上にあり、ＤＭＯＳＦＥＴ３１が形成されてい
るシリコン基板（半導体基板１及びエピタキシャル層
２）内にない。そのため、ＤＭＯＳＦＥＴ３１から温度
検出用のダイオード５１への熱伝わりが遅く、ＤＭＯＳ
ＦＥＴ３１の急激な発熱に対して、その発熱を速やかに
検出できず、ＤＭＯＳＦＥＴ３１が熱破壊してしまうこ
とが考えられる。
【００１０】また実開平５−１５４２１号公報には、ツ
ェナーダイオードの降伏電圧の温度特性を利用して過熱
保護を行なうという点について記載されているが、この
場合実開平５−１５４２１号公報のツェナーダイオード
が形成される第２のｎ型拡散層が、アノードやカソード
として利用されていないオープンであるので、コレクタ
とツェナーダイオード間の耐圧は、バイポーラトランジ
スタのＬＶＣＥＯ耐圧で決定され、耐圧が小さくなると
いう欠点があった。また、今後安全動作領域の広いＭＯ
ＳＦＥＴでの保護が望まれている。
ェナーダイオードの降伏電圧の温度特性を利用して過熱
保護を行なうという点について記載されているが、この
場合実開平５−１５４２１号公報のツェナーダイオード
が形成される第２のｎ型拡散層が、アノードやカソード
として利用されていないオープンであるので、コレクタ
とツェナーダイオード間の耐圧は、バイポーラトランジ
スタのＬＶＣＥＯ耐圧で決定され、耐圧が小さくなると
いう欠点があった。また、今後安全動作領域の広いＭＯ
ＳＦＥＴでの保護が望まれている。
【００１１】本発明は、電力用の半導体装置の製造工程
に対して、新たな工程を追加することなく、電力用の半
導体装置の同一半導体基板上に温度検出用素子を形成す
ること、また、電力用の半導体装置の急激な発熱に対し
ても、温度検出が可能な温度検出用素子を提供すること
を主な目的とする。
に対して、新たな工程を追加することなく、電力用の半
導体装置の同一半導体基板上に温度検出用素子を形成す
ること、また、電力用の半導体装置の急激な発熱に対し
ても、温度検出が可能な温度検出用素子を提供すること
を主な目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明による半導体装置は、半導体基板上に、負荷
制御用トランジスタとツェナーダイオードを形成し、そ
のツェナーダイオードの降伏電圧と予め設定した設定値
とを比較し、比較により半導体基板温度が所定温度に達
したか否かを検出することとした。
め、本発明による半導体装置は、半導体基板上に、負荷
制御用トランジスタとツェナーダイオードを形成し、そ
のツェナーダイオードの降伏電圧と予め設定した設定値
とを比較し、比較により半導体基板温度が所定温度に達
したか否かを検出することとした。
【００１３】また、ツェナーダイオードを、導体基板上
に形成された逆伝導型の拡散層内に、ｐ型とｎ型の高不
純物拡散層で形成する構造とし、負荷制御用トランジス
タがＤＭＯＳＦＥＴやＩＧＢＴやバイポーラトランジス
タの場合、負荷制御用トランジスタの製造工程と同一の
工程を用いて、特に新たな工程を追加することなく、温
度検出用のツェナーダイオードを形成することした。ま
た、負荷制御用トランジスタとツェナーダイオードの間
に、熱伝導率の低い酸化膜を介在させない。これによ
り、負荷制御用トランジスタの急激な発熱に対しても、
速やかに温度検出ができる。
に形成された逆伝導型の拡散層内に、ｐ型とｎ型の高不
純物拡散層で形成する構造とし、負荷制御用トランジス
タがＤＭＯＳＦＥＴやＩＧＢＴやバイポーラトランジス
タの場合、負荷制御用トランジスタの製造工程と同一の
工程を用いて、特に新たな工程を追加することなく、温
度検出用のツェナーダイオードを形成することした。ま
た、負荷制御用トランジスタとツェナーダイオードの間
に、熱伝導率の低い酸化膜を介在させない。これによ
り、負荷制御用トランジスタの急激な発熱に対しても、
速やかに温度検出ができる。
【００１４】
【発明の実施の形態】以下、本発明の実施の一形態を説
明する。
明する。
【００１５】図１は、本発明にかかる半導体装置の一実
施形態を示す断面図であり、負荷制御用のトランジスタ
であるＤＭＯＳＦＥＴ３１と、温度検出用のツェナーダ
イオード３０が半導体基板１上に形成されている。図２
は、本発明の一使用例である。図中の同一部分には、同
一参照符号を付して重複説明は省略する。
施形態を示す断面図であり、負荷制御用のトランジスタ
であるＤＭＯＳＦＥＴ３１と、温度検出用のツェナーダ
イオード３０が半導体基板１上に形成されている。図２
は、本発明の一使用例である。図中の同一部分には、同
一参照符号を付して重複説明は省略する。
【００１６】半導体基板１は、ｎ＋型のシリコン基板で
あり、ＤＭＯＳＦＥＴ３１（二重拡散型電界効果トラン
ジスタ）のドレインとされる。半導体基板１の裏面部に
はドレイン電極１１が形成され、上面側には、ｎ−型の
シリコンエピタキシャル層２が形成される。エピタキシ
ャル層２の表面部には、ｐ型のＰウェル拡散層３とＰベ
ース拡散層６ａが形成され、ＤＭＯＳＦＥＴの寄生バイ
ポーラトランジスタ動作を抑制するためのｐ型高不純物
濃度のＰ＋ベース拡散層７ａがＰベース拡散層６ａ内に
形成される。一方、Ｐウェル拡散層３内には、Ｐ＋ベー
ス拡散層７ａの拡散工程と同一の拡散工程で、Ｐ＋アノ
ード拡散層７ｂ，７ｃが形成される。
あり、ＤＭＯＳＦＥＴ３１（二重拡散型電界効果トラン
ジスタ）のドレインとされる。半導体基板１の裏面部に
はドレイン電極１１が形成され、上面側には、ｎ−型の
シリコンエピタキシャル層２が形成される。エピタキシ
ャル層２の表面部には、ｐ型のＰウェル拡散層３とＰベ
ース拡散層６ａが形成され、ＤＭＯＳＦＥＴの寄生バイ
ポーラトランジスタ動作を抑制するためのｐ型高不純物
濃度のＰ＋ベース拡散層７ａがＰベース拡散層６ａ内に
形成される。一方、Ｐウェル拡散層３内には、Ｐ＋ベー
ス拡散層７ａの拡散工程と同一の拡散工程で、Ｐ＋アノ
ード拡散層７ｂ，７ｃが形成される。
【００１７】なお、ＤＭＯＳＦＥＴ３１がＮチャネル型
であるので、Ｐ＋アノード拡散層７ｂ，７ｃを形成した
が、、ＤＭＯＳＦＥＴ３１がＰチャネル型の場合はカソ
ード拡散層を形成するようにしてもよい。
であるので、Ｐ＋アノード拡散層７ｂ，７ｃを形成した
が、、ＤＭＯＳＦＥＴ３１がＰチャネル型の場合はカソ
ード拡散層を形成するようにしてもよい。
【００１８】次に、Ｐベース拡散層６ａ内に、ＤＭＯＳ
ＦＥＴのソースとなるｎ型高不純物濃度のＮ＋ソース拡
散層８ａが形成され、またＰウェル拡散層３内には、Ｎ
＋ソース拡散層８ａの拡散工程と同一の拡散工程で、Ｎ
＋カソード拡散層８ｂが形成される。このＰ＋アノード
拡散層７ｃとＮ＋カソード拡散層８ｂの不純物濃度によ
って、ツェナーダイオードの降伏電圧が決定される。
ＦＥＴのソースとなるｎ型高不純物濃度のＮ＋ソース拡
散層８ａが形成され、またＰウェル拡散層３内には、Ｎ
＋ソース拡散層８ａの拡散工程と同一の拡散工程で、Ｎ
＋カソード拡散層８ｂが形成される。このＰ＋アノード
拡散層７ｃとＮ＋カソード拡散層８ｂの不純物濃度によ
って、ツェナーダイオードの降伏電圧が決定される。
【００１９】なお、ＤＭＯＳＦＥＴ３１がＮチャネル型
のため、Ｎ＋ソース拡散層８ａの拡散工程と同一の拡散
工程で、Ｎ＋カソード拡散層８ｂを形成したが、ＤＭＯ
ＳＦＥＴ３１がＰチャネル型の場合はアノード拡散層を
形成することとしてもよい。
のため、Ｎ＋ソース拡散層８ａの拡散工程と同一の拡散
工程で、Ｎ＋カソード拡散層８ｂを形成したが、ＤＭＯ
ＳＦＥＴ３１がＰチャネル型の場合はアノード拡散層を
形成することとしてもよい。
【００２０】さらにエピタキシャル層２の表面にゲート
酸化膜４ａと酸化膜４ｂを形成し、ゲート酸化膜４ａを
介してゲートとなる多結晶シリコン層５を形成し、多結
晶シリコン層５を覆うように層間絶縁膜９が形成され
る。層間絶縁膜９上に、アルミニウムからなるソース電
極１０ａとアノード電極１０ｂとカソード電極１０ｃを
形成する。このようにして、図１の左側にＤＭＯＳＦＥ
Ｔ３１が、右側にツェナーダイオード３０が形成され
る。
酸化膜４ａと酸化膜４ｂを形成し、ゲート酸化膜４ａを
介してゲートとなる多結晶シリコン層５を形成し、多結
晶シリコン層５を覆うように層間絶縁膜９が形成され
る。層間絶縁膜９上に、アルミニウムからなるソース電
極１０ａとアノード電極１０ｂとカソード電極１０ｃを
形成する。このようにして、図１の左側にＤＭＯＳＦＥ
Ｔ３１が、右側にツェナーダイオード３０が形成され
る。
【００２１】例えば、Ｐ＋ベース拡散層７ａ及びＰ＋ア
ノード拡散層７ｂ，７ｃを、不純物ドーズ量４×１０
１５ｃｍ−２で深さ１．５μｍとし、Ｎ＋ソース拡散層
８ａ及びＮ＋カソード拡散層８ｂを、不純物ドーズ量１
×１０１６ｃｍ−２で深さ０．３μｍとして形成すれ
ば、降伏電圧Ｖｚが１Ｖ弱で、降伏電圧の温度特性が−
２ｍＶ／℃のツェナーダイオードが形成される。このよ
うに形成すれば、ダイオードの順方向電圧ＶＦ（約０．
６Ｖ）の温度特性（−２ｍＶ／℃）を利用する従来の温
度検出用ダイオードと同等の特性が得られる。ツェナー
ダイオード３０の降伏電圧の上限は３Ｖとし、３Ｖ以下
であれば十分である。
ノード拡散層７ｂ，７ｃを、不純物ドーズ量４×１０
１５ｃｍ−２で深さ１．５μｍとし、Ｎ＋ソース拡散層
８ａ及びＮ＋カソード拡散層８ｂを、不純物ドーズ量１
×１０１６ｃｍ−２で深さ０．３μｍとして形成すれ
ば、降伏電圧Ｖｚが１Ｖ弱で、降伏電圧の温度特性が−
２ｍＶ／℃のツェナーダイオードが形成される。このよ
うに形成すれば、ダイオードの順方向電圧ＶＦ（約０．
６Ｖ）の温度特性（−２ｍＶ／℃）を利用する従来の温
度検出用ダイオードと同等の特性が得られる。ツェナー
ダイオード３０の降伏電圧の上限は３Ｖとし、３Ｖ以下
であれば十分である。
【００２２】図２は本発明にかかる半導体装置の使用例
を示したものであり、点線内に囲まれた部分が上記で説
明したＤＭＯＳＦＥＴ３１とツェナーダイオード３０で
あり、判断手段としてのコンパレータ３２と過熱保護制
御回路としてのＭＯＳＦＥＴ３３を有する。ＤＭＯＳＦ
ＥＴ３１には負荷電流が流される。またツェナーダイオ
ード３０に定電流源３５から定電流を流し、その時の降
伏電圧と基準電圧Ｖｒｅｆをコンパレータ３２で比較す
る。半導体装置の温度が上がって、ツェナーダイオード
３０の降伏電圧が基準電圧Ｖｒｅｆよりも小さくなる
と、コンパレータ３２の出力がＨｉｇｈになり、ＭＯＳ
ＦＥＴ３３がオンし、ＤＭＯＳＦＥＴ３１のゲート電圧
がゼロになって、ＤＭＯＳＦＥＴ３１をオフさせる。Ｄ
ＭＯＳＦＥＴ３１がオフする温度は、基準電圧Ｖｒｅｆ
で適宜設定される。上記例では、半導体基板内に、ＤＭ
ＯＳＦＥＴ３１とツェナーダイオード３０しか集積して
いないが、図２に示す回路全てを半導体基板内に集積し
てもよい。
を示したものであり、点線内に囲まれた部分が上記で説
明したＤＭＯＳＦＥＴ３１とツェナーダイオード３０で
あり、判断手段としてのコンパレータ３２と過熱保護制
御回路としてのＭＯＳＦＥＴ３３を有する。ＤＭＯＳＦ
ＥＴ３１には負荷電流が流される。またツェナーダイオ
ード３０に定電流源３５から定電流を流し、その時の降
伏電圧と基準電圧Ｖｒｅｆをコンパレータ３２で比較す
る。半導体装置の温度が上がって、ツェナーダイオード
３０の降伏電圧が基準電圧Ｖｒｅｆよりも小さくなる
と、コンパレータ３２の出力がＨｉｇｈになり、ＭＯＳ
ＦＥＴ３３がオンし、ＤＭＯＳＦＥＴ３１のゲート電圧
がゼロになって、ＤＭＯＳＦＥＴ３１をオフさせる。Ｄ
ＭＯＳＦＥＴ３１がオフする温度は、基準電圧Ｖｒｅｆ
で適宜設定される。上記例では、半導体基板内に、ＤＭ
ＯＳＦＥＴ３１とツェナーダイオード３０しか集積して
いないが、図２に示す回路全てを半導体基板内に集積し
てもよい。
【００２３】以上説明したように、ＤＭＯＳＦＥＴ３１
の製造工程に新たな工程を追加することなく、温度検出
ダイオードと同等の特性を有するツェナーダイオード３
０を形成できる。また、ツェナーダイオード３０のｐｎ
接合は、熱伝導率の低い（シリコン酸化膜の熱伝導率
は、シリコン基板の熱伝導率の約百分の一）酸化膜４ｂ
上ではなく、ＤＭＯＳＦＥＴ３１が形成されているシリ
コン基板（半導体基板１及びエピタキシャル層２）内に
あるので、ＤＭＯＳＦＥＴ３１からツェナーダイオード
３０への熱伝わりが早く、ＤＭＯＳＦＥＴ３１の急激な
発熱に対しても、ＤＭＯＳＦＥＴ３１とツェナーダイオ
ード３０間の温度差が小さいという効果を有する。
の製造工程に新たな工程を追加することなく、温度検出
ダイオードと同等の特性を有するツェナーダイオード３
０を形成できる。また、ツェナーダイオード３０のｐｎ
接合は、熱伝導率の低い（シリコン酸化膜の熱伝導率
は、シリコン基板の熱伝導率の約百分の一）酸化膜４ｂ
上ではなく、ＤＭＯＳＦＥＴ３１が形成されているシリ
コン基板（半導体基板１及びエピタキシャル層２）内に
あるので、ＤＭＯＳＦＥＴ３１からツェナーダイオード
３０への熱伝わりが早く、ＤＭＯＳＦＥＴ３１の急激な
発熱に対しても、ＤＭＯＳＦＥＴ３１とツェナーダイオ
ード３０間の温度差が小さいという効果を有する。
【００２４】上記実施の形態においては、負荷制御用ト
ランジスタがＤＭＯＳＦＥＴであるが、ＩＧＢＴ（絶縁
ゲート型バイポーラトランジスタ）にも適用が可能であ
り、半導体基板１のＮ＋型のシリコン基板をＰ＋型のシ
リコン基板に変更することで、ＤＭＯＳＦＥＴをＩＧＢ
Ｔに変更することができる。
ランジスタがＤＭＯＳＦＥＴであるが、ＩＧＢＴ（絶縁
ゲート型バイポーラトランジスタ）にも適用が可能であ
り、半導体基板１のＮ＋型のシリコン基板をＰ＋型のシ
リコン基板に変更することで、ＤＭＯＳＦＥＴをＩＧＢ
Ｔに変更することができる。
【００２５】また上記実施の形態では、負荷制御用トラ
ンジスタがＤＭＯＳＦＥＴについて適応したが、バイポ
ーラトランジスタについても適応することができる。そ
の構成を図３に示す。
ンジスタがＤＭＯＳＦＥＴについて適応したが、バイポ
ーラトランジスタについても適応することができる。そ
の構成を図３に示す。
【００２６】図３において、半導体基板１はｎ＋型のシ
リコン基板によって構成され、バイポーラトランジスタ
４１のコレクタとされるもので、その裏面部にはコレク
タ電極１７が形成される。半導体基板１の上面側には、
ｎ−型のシリコンエピタキシャル層２が形成される。こ
のエピタキシャル層２の表面部には、バイポーラトラン
ジスタ４１のベース拡散層１３ａとツェナーダイオード
領域のＰ型拡散層１３ｂが形成され、ベース拡散層１３
ａ内にエミッタとなるｎ型高不純物濃度のＮ＋エミッタ
拡散層１４ａが形成される。またＰ型拡散層１３ｂ内に
は、Ｎ＋エミッタ拡散層１４ａの拡散工程と同一の拡散
工程で、Ｎ＋カソード拡散層１４ｂが形成される。
リコン基板によって構成され、バイポーラトランジスタ
４１のコレクタとされるもので、その裏面部にはコレク
タ電極１７が形成される。半導体基板１の上面側には、
ｎ−型のシリコンエピタキシャル層２が形成される。こ
のエピタキシャル層２の表面部には、バイポーラトラン
ジスタ４１のベース拡散層１３ａとツェナーダイオード
領域のＰ型拡散層１３ｂが形成され、ベース拡散層１３
ａ内にエミッタとなるｎ型高不純物濃度のＮ＋エミッタ
拡散層１４ａが形成される。またＰ型拡散層１３ｂ内に
は、Ｎ＋エミッタ拡散層１４ａの拡散工程と同一の拡散
工程で、Ｎ＋カソード拡散層１４ｂが形成される。
【００２７】バイポーラトランジスタ４１のベース拡散
層１３ａとベース電極１６ａのオーミックコンタクトを
良くするためのｐ型高不純物濃度のＰ＋ベース拡散層１
５ａがベース拡散層１３ａ内に形成され、またＰ型拡散
層１３ｂ内に、Ｐ＋ベース拡散層１５ａの拡散工程と同
一の拡散工程で、Ｐ＋アノード拡散層１５ｂが形成され
る。このＰ＋アノード拡散層１５ｂとＮ＋カソード拡散
層１４ｂの不純物濃度で、ツェナーダイオードの降伏電
圧は決定される。さらにエピタキシャル層２の表面に酸
化膜１２及びアルミニウムからなるベース電極１６ａと
エミッタ電極１６ｂとアノード電極１６ｃとカソード電
極１６ｄを形成する。
層１３ａとベース電極１６ａのオーミックコンタクトを
良くするためのｐ型高不純物濃度のＰ＋ベース拡散層１
５ａがベース拡散層１３ａ内に形成され、またＰ型拡散
層１３ｂ内に、Ｐ＋ベース拡散層１５ａの拡散工程と同
一の拡散工程で、Ｐ＋アノード拡散層１５ｂが形成され
る。このＰ＋アノード拡散層１５ｂとＮ＋カソード拡散
層１４ｂの不純物濃度で、ツェナーダイオードの降伏電
圧は決定される。さらにエピタキシャル層２の表面に酸
化膜１２及びアルミニウムからなるベース電極１６ａと
エミッタ電極１６ｂとアノード電極１６ｃとカソード電
極１６ｄを形成する。
【００２８】これにより、前記ＤＭＯＳＦＥＴの場合と
同様に、バイポーラトランジスタ４１の製造工程に新た
な工程を追加することなく、温度検出ダイオードと同等
の特性を有するツェナーダイオード４０を形成できる。
同様に、バイポーラトランジスタ４１の製造工程に新た
な工程を追加することなく、温度検出ダイオードと同等
の特性を有するツェナーダイオード４０を形成できる。
【００２９】図４は本発明にかかる半導体装置の使用例
を示したものであり、点線内に囲まれた部分が上記で説
明したバイポーラトランジスタ４１とツェナーダイオー
ド４０である。ツェナーダイオード４０に定電流源３５
から定電流を流し、その時の降伏電圧と基準電圧Ｖｒｅ
ｆをコンパレータ３２で比較し、半導体装置の温度が上
がって、降伏電圧が基準電圧Ｖｒｅｆよりも小さくなる
と、コンパレータ３２の出力がＨｉｇｈになり、ＭＯＳ
ＦＥＴ３３がオンし、バイポーラトランジスタ４１のベ
ース電流がゼロになって、バイポーラトランジスタ４１
をオフさせる。バイポーラトランジスタ４１がオフする
温度は、基準電圧Ｖｒｅｆで設定する。また図４に示す
回路全てを半導体基板内に集積しても良い。
を示したものであり、点線内に囲まれた部分が上記で説
明したバイポーラトランジスタ４１とツェナーダイオー
ド４０である。ツェナーダイオード４０に定電流源３５
から定電流を流し、その時の降伏電圧と基準電圧Ｖｒｅ
ｆをコンパレータ３２で比較し、半導体装置の温度が上
がって、降伏電圧が基準電圧Ｖｒｅｆよりも小さくなる
と、コンパレータ３２の出力がＨｉｇｈになり、ＭＯＳ
ＦＥＴ３３がオンし、バイポーラトランジスタ４１のベ
ース電流がゼロになって、バイポーラトランジスタ４１
をオフさせる。バイポーラトランジスタ４１がオフする
温度は、基準電圧Ｖｒｅｆで設定する。また図４に示す
回路全てを半導体基板内に集積しても良い。
【００３０】上記各実施例において、ツェナーダイオー
ドを複数個直列接続することができる。図１のＰウェル
拡散層３又は図３のＰ型拡散層１３ｂを複数個に分けて
形成し、その中のそれぞれにツェナーダイオード形成
し、電極で直列接続してもよい。一実施形態を図５に示
す。図５は、図１におけるツェナーダイオード３０を２
個直列接続したものであり、このように構成すると、直
列接続したツェナーダイオード３０の耐圧の温度係数
は、１個の場合の２倍となり、温度に対する耐圧変化量
が大きくなり、温度検出精度を上昇させることができ
る。
ドを複数個直列接続することができる。図１のＰウェル
拡散層３又は図３のＰ型拡散層１３ｂを複数個に分けて
形成し、その中のそれぞれにツェナーダイオード形成
し、電極で直列接続してもよい。一実施形態を図５に示
す。図５は、図１におけるツェナーダイオード３０を２
個直列接続したものであり、このように構成すると、直
列接続したツェナーダイオード３０の耐圧の温度係数
は、１個の場合の２倍となり、温度に対する耐圧変化量
が大きくなり、温度検出精度を上昇させることができ
る。
【００３１】なお、本発明は上記各実施例に限定され
ず、本発明の技術思想の範囲内において、各実施例は適
宜変更され得る。
ず、本発明の技術思想の範囲内において、各実施例は適
宜変更され得る。
【００３２】
【発明の効果】本発明の温度検出方法によれば、半導体
装置の温度を正確に、かつ速やかに検出することができ
る。
装置の温度を正確に、かつ速やかに検出することができ
る。
【００３３】本発明の半導体装置によれば、半導体基板
上に、負荷制御用トランジスタとツェナーダイオードを
形成したので、ツェナーダイオードの降伏電圧温度特性
を利用して、半導体基板温度を検出することでき、温度
が異常に上昇したとき、負荷電流を遮断して半導体装置
を保護することができる。
上に、負荷制御用トランジスタとツェナーダイオードを
形成したので、ツェナーダイオードの降伏電圧温度特性
を利用して、半導体基板温度を検出することでき、温度
が異常に上昇したとき、負荷電流を遮断して半導体装置
を保護することができる。
【００３４】また、ツェナーダイオードを半導体基板上
に形成された逆伝導型の拡散層内に、ｐ型とｎ型の高不
純物拡散層で形成する構造としているので、負荷制御用
トランジスタの製造工程に、特に新たな工程を追加する
ことなく、温度検出用のツェナーダイオードを形成でき
る。
に形成された逆伝導型の拡散層内に、ｐ型とｎ型の高不
純物拡散層で形成する構造としているので、負荷制御用
トランジスタの製造工程に、特に新たな工程を追加する
ことなく、温度検出用のツェナーダイオードを形成でき
る。
【００３５】さらに、負荷制御用トランジスタとツェナ
ーダイオードの間に、熱伝導率の低い酸化膜が介在して
いないので、負荷制御用トランジスタの急激な発熱が少
ない時間差で検出できる。
ーダイオードの間に、熱伝導率の低い酸化膜が介在して
いないので、負荷制御用トランジスタの急激な発熱が少
ない時間差で検出できる。
【図１】本発明の第１実施形態にかかる半導体装置のチ
ップ断面図。
ップ断面図。
【図２】本発明の第１実施形態にかかる半導体装置の使
用例を示す図。
用例を示す図。
【図３】本発明の第２実施形態にかかる半導体装置のチ
ップ断面図。
ップ断面図。
【図４】本発明の第２実施形態にかかる半導体装置の使
用例を示す図。
用例を示す図。
【図５】本発明の第３実施形態にかかる半導体装置のチ
ップ断面図。
ップ断面図。
【図６】従来の半導体装置のチップ断面図。
【図７】従来の半導体装置のチップ断面図。
【図８】従来の半導体装置の使用例を示す図。
１ 半導体基板 ２ エピタキシャル層 ３ Ｐウェル拡散層 ４ａ ゲート酸化膜 ４ｂ 酸化膜 ５ 多結晶シリコン層 ６ａ Ｐベース拡散層 ６ｂ Ｐ多結晶シリコン層 ７ａ Ｐ＋ベース拡散層 ７ｂ Ｐ＋アノード拡散層 ７ｃ Ｐ＋アノード拡散層 ７ｄ Ｐ＋拡散層 ７ｅ アノード拡散層 ７ｆ Ｐ＋多結晶シリコン層 ８ａ Ｎ＋ソース拡散層 ８ｂ Ｎ＋カソード拡散層 ８ｃ Ｎ＋拡散層 ８ｄ Ｎ＋多結晶シリコン層 ９ 層間絶縁膜 １０ａ ソース電極 １０ｂ アノード電極 １０ｃ カソード電極 １０ｄ カソード電極 １１ ドレイン電極 １２ 酸化膜 １３ａ ベース拡散層 １３ｂ Ｐ型拡散層 １４ａ Ｎ＋エミッタ拡散層 １４ｂ Ｎ＋カソード拡散層 １５ａ Ｐ＋ベース拡散層 １５ｂ Ｐ＋アノード拡散層 １６ａ ベース電極 １６ｂ エミッタ電極 １６ｃ アノード電極 １６ｄ カソード電極 １７ コレクタ電極 １８ Ｎウェル拡散層 ３０，４０ ツェナーダイオード ３１ ＤＭＯＳＦＥＴ ３２ コンパレータ ３３ ＭＯＳＦＥＴ ３５ 定電流源 ４１ バイポーラトランジスタ ５０，５１ ダイオード
Claims (9)
- 【請求項１】半導体基板上に、負荷制御用トランジスタ
とツェナーダイオードを形成し、該ツェナーダイオード
の降伏電圧と、予め設定した設定値とを比較し、該比較
によって前記半導体基板温度を検出することを特徴とす
る半導体装置の温度検出方法。 - 【請求項２】 半導体基板上に、負荷制御用トランジス
タと、該負荷制御用トランジスタに近接して設けられた
ツェナーダイオードとを備え、予め設定した設定値と前
記ツェナーダイオードの降伏電圧との比較を行ない、前
記半導体基板の温度を求めることを特徴とする半導体装
置。 - 【請求項３】前記トランジスタは、ＤＭＯＳＦＥＴ（二
重拡散型電界効果トランジスタ）であることを特徴とす
る請求項２に記載の半導体装置。 - 【請求項４】前記ＤＭＯＳＦＥＴの寄生バイポーラトラ
ンジスタ動作抑制用の高不純物濃度ベース拡散層と同一
の拡散工程で前記ツェナーダイオードの拡散層（前記Ｄ
ＭＯＳＦＥＴがＮチャネル型の場合はアノード拡散層、
Ｐチャネル型の場合はカソード拡散層）を形成したこと
を特徴とする請求項３に記載の半導体装置。 - 【請求項５】前記ＤＭＯＳＦＥＴのソース拡散層の拡散
工程と同一の拡散工程で前記ツェナーダイオードの拡散
層（前記ＤＭＯＳＦＥＴがＮチャネル型の場合はカソー
ド拡散層、Ｐチャネル型の場合はアノード拡散層）を形
成したことを特徴とする請求項３または４に記載の半導
体装置。 - 【請求項６】前記ツェナーダイオードの降伏電圧値と予
め設定された設定値との比較を行ない前記半導体基板の
温度が所定値を越えたか否かを判断する判断手段と、 該判断手段が前記半導体基板の温度が所定値を越えたと
判断すると、前記負荷制御用トランジスタの動作を遮断
する過熱保護制御回路とを備えたことを特徴とする請求
項２から５のいずれか１項に記載の半導体装置。 - 【請求項７】 前記判断手段と、前記過熱保護制御回路
とを前記半導体基板に内蔵したことを特徴とする請求項
６に記載の半導体装置。 - 【請求項８】前記ツェナーダイオードの降伏電圧が３Ｖ
以下であることを特徴とする請求項２から７のいずれか
１項に記載の半導体装置。 - 【請求項９】前記ツェナーダイオードが複数個直列接続
されていることを特徴とする請求項２から８のいずれか
１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27694399A JP2001102575A (ja) | 1999-09-29 | 1999-09-29 | 半導体装置とその温度検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27694399A JP2001102575A (ja) | 1999-09-29 | 1999-09-29 | 半導体装置とその温度検出方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001102575A true JP2001102575A (ja) | 2001-04-13 |
Family
ID=17576584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27694399A Pending JP2001102575A (ja) | 1999-09-29 | 1999-09-29 | 半導体装置とその温度検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001102575A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008177250A (ja) * | 2007-01-16 | 2008-07-31 | Sharp Corp | 温度センサを組み込んだ電力制御装置及びその製造方法 |
| JP2009164559A (ja) * | 2007-12-14 | 2009-07-23 | Sanken Electric Co Ltd | 複合半導体装置 |
| JP2011151266A (ja) * | 2010-01-22 | 2011-08-04 | Denso Corp | 半導体装置 |
| US8089134B2 (en) * | 2008-02-06 | 2012-01-03 | Fuji Electric Sytems Co., Ltd. | Semiconductor device |
| JP2018049912A (ja) * | 2016-09-21 | 2018-03-29 | 三菱電機株式会社 | 半導体装置および電力変換装置 |
| JP2021118194A (ja) * | 2020-01-22 | 2021-08-10 | 株式会社東芝 | 半導体装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01218350A (ja) * | 1988-02-25 | 1989-08-31 | Nippon Denso Co Ltd | 電力用半導体装置 |
| JPH07193231A (ja) * | 1993-12-27 | 1995-07-28 | Nissan Motor Co Ltd | Ｍｉｓ型半導体装置 |
| JPH0936362A (ja) * | 1995-07-21 | 1997-02-07 | Mitsubishi Electric Corp | 絶縁ゲート型半導体装置およびその製造方法 |
| JPH11145398A (ja) * | 1997-11-12 | 1999-05-28 | Toshiba Corp | 熱遮断保護回路 |
-
1999
- 1999-09-29 JP JP27694399A patent/JP2001102575A/ja active Pending
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| JP7295047B2 (ja) | 2020-01-22 | 2023-06-20 | 株式会社東芝 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030701 |