JPH08181328A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08181328A JPH08181328A JP7251474A JP25147495A JPH08181328A JP H08181328 A JPH08181328 A JP H08181328A JP 7251474 A JP7251474 A JP 7251474A JP 25147495 A JP25147495 A JP 25147495A JP H08181328 A JPH08181328 A JP H08181328A
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Abstract
(57)【要約】
【課題】 集積回路のより広い適用場面で使用すること
が可能であるようにポリシリコンＴＦＴのオン電流及び
性能を改善する。 【解決手段】 半導体装置（１０）は絶縁性支持体（１
２）を有している。半導体物質からなるストリップ（１
４）は絶縁性支持体と接触する２つの端部及びそれらの
端部の間に延在する中間部分（１６）を有している。誘
電体層（２２）が中間部分を取囲んでおり、導電層（２
４）が誘電体層を取囲んでいる。導電層は実質的に一定
の幅を有しており、導電層内に形成されるゲート電極は
端部内に形成されるドレイン領域（１８）及びソース領
域（２０）と完全に自己整合される。
が可能であるようにポリシリコンＴＦＴのオン電流及び
性能を改善する。 【解決手段】 半導体装置（１０）は絶縁性支持体（１
２）を有している。半導体物質からなるストリップ（１
４）は絶縁性支持体と接触する２つの端部及びそれらの
端部の間に延在する中間部分（１６）を有している。誘
電体層（２２）が中間部分を取囲んでおり、導電層（２
４）が誘電体層を取囲んでいる。導電層は実質的に一定
の幅を有しており、導電層内に形成されるゲート電極は
端部内に形成されるドレイン領域（１８）及びソース領
域（２０）と完全に自己整合される。
Description
【０００１】
【発明の属する技術分野】本発明は、大略、半導体装置
及びその製造方法に関するものであって、更に詳細に
は、薄膜トランジスタ（ＴＦＴ）及びその製造方法に関
するものである。
及びその製造方法に関するものであって、更に詳細に
は、薄膜トランジスタ（ＴＦＴ）及びその製造方法に関
するものである。
【０００２】
【従来の技術】ＭＯＳトランジスタの導電性チャンネル
を多結晶シリコン（ポリシリコン）の薄膜内に配置させ
るという概念は極めて古く１９６０年代後半にさかのぼ
る。顕著な研究開発の努力にも拘らず、これらの装置及
びそれに対応するアモルファシリコンのものも最近まで
殆ど市場において成功することはなかった。何故なら
ば、単結晶基板上に形成されるＭＯＳトランジスタと比
較して、ポリシリコン又はアモルファス物質を使用する
薄膜トランジスタ（ＴＦＴ）は、典型的に、そのキャリ
ア移動度が低いために相互コンダクタンスがかなり低い
からである。それらは、又、グレイン境界即ち粒界に存
在すると考えられるトラップによる帯電効果によりスレ
ッシュホールド電圧が高く且つ再現性のないものである
という特徴を有していた。
を多結晶シリコン（ポリシリコン）の薄膜内に配置させ
るという概念は極めて古く１９６０年代後半にさかのぼ
る。顕著な研究開発の努力にも拘らず、これらの装置及
びそれに対応するアモルファシリコンのものも最近まで
殆ど市場において成功することはなかった。何故なら
ば、単結晶基板上に形成されるＭＯＳトランジスタと比
較して、ポリシリコン又はアモルファス物質を使用する
薄膜トランジスタ（ＴＦＴ）は、典型的に、そのキャリ
ア移動度が低いために相互コンダクタンスがかなり低い
からである。それらは、又、グレイン境界即ち粒界に存
在すると考えられるトラップによる帯電効果によりスレ
ッシュホールド電圧が高く且つ再現性のないものである
という特徴を有していた。
【０００３】１９８０年代初頭において、水素添加アモ
ルファスシリコン（α−Ｓｉ：Ｈ）で製造したＴＦＴが
薄膜イメージセンサ適用のために研究された。この物質
又は同様の物質を再結晶化させることによって比較的高
い性能のポリシリコンＴＦＴが得られた。１９８０年代
後半までに、ポリシリコンＴＦＴはアクティブマトリク
ス型液晶ディスプレイ（ＬＣＤ）に対して大量に適用さ
れた。これらの製品はガラス又は石英基板を使用するも
のである。ＴＦＴは従来のＭＯＳトランジスタと比較し
て比較的寸法が大きく且つデジタル適用において通常使
用されるものよりもより高い電圧において動作する。
ルファスシリコン（α−Ｓｉ：Ｈ）で製造したＴＦＴが
薄膜イメージセンサ適用のために研究された。この物質
又は同様の物質を再結晶化させることによって比較的高
い性能のポリシリコンＴＦＴが得られた。１９８０年代
後半までに、ポリシリコンＴＦＴはアクティブマトリク
ス型液晶ディスプレイ（ＬＣＤ）に対して大量に適用さ
れた。これらの製品はガラス又は石英基板を使用するも
のである。ＴＦＴは従来のＭＯＳトランジスタと比較し
て比較的寸法が大きく且つデジタル適用において通常使
用されるものよりもより高い電圧において動作する。
【０００４】最近ＴＦＴについて一般的なトピックに関
し多数の文献が発表されているが、ＴＦＴは未だにスタ
ンダードなＣＭＯＳ装置に対して大量に適用されていな
い。これらの文献としては、例えば、Ｋｏｉｃｈｉｒｏ
Ｉｓｈｉｂａｓｈｉ ｅｔａｌ．、「２ステップワー
ド電圧方法を使用した１Ｖ ＴＦＴ負荷ＳＲＡＭ（Ａ
１Ｖ ＴＦＴ−Ｌｏａｄ ＳＲＡＭ Ｕｓｉｎｇ ａ
Ｔｗｏ−ＳｔｅｐＷｏｒｄ−Ｖｏｌｔａｇｅ Ｍｅｔｈ
ｏｄ）」、ＩＥＥＥ ＩＳＳＣＣ、２０６頁（１９９２
年）、Ｓｊｕｊｉ Ｍｕｒａｋａｍｉ ｅｔ ａｌ．
「バッテリィ動作用２１ｍＷ ＣＭＯＳ ＳＲＡＭ（Ａ
２１ｍＷ ＣＭＯＳ ＳＲＡＭ ｆｏｒ Ｂａｔｔｅ
ｒｙ Ｏｐｅｒａｔｉｏｎ）」、［三菱電機］、ＩＳＳ
ＣＣ、４６頁（１９９１）、Ｋａｔｓｕｒｏ Ｓａｓａ
ｋｉ ｅｔ ａｌ．「電流センスアンプを有する７ｎｓ
１４０ｍＷ ＣＭＯＳ ＳＲＡＭ（Ａ ７ｎｓ １４
０ｍＷ ＣＭＯＳ ＳＲＡＭ ｗｉｔｈ Ｃｕｒｒｅｎ
ｔ Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ）」、［日立］、
ＩＳＳＣＣ、２０８頁（１９９２）、Ｈｉｒｏｙｕｋｉ
Ｇｏｔｏ ｅｔ ａｌ．「３．３Ｖ １２ｎｓ １６
Ｍｂ ＣＭＯＳＳＲＡＭ（Ａ ３．３Ｖ １２ｎｓ １
６Ｍｂ ＣＭＯＳ ＳＲＡＭ）」、［ＮＥＣ］、ＩＳＳ
ＣＣ、２１６頁（１９９２）、Ｃ．Ｔ． Ｌｉｕ ｅｔ
ａｌ．「自己整合型ＬＤＤ構造を使用した１６Ｍｂｉ
ｔＳＲＡＭ適用用の高信頼性及び高性能０．３５ミクロ
ンゲート反転型ＴＦＴ（Ｈｉｇｈ Ｒｅｌｉａｂｉｌｉ
ｔｙ ａｎｄ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ
０．３５ μｍ Ｇａｔｅ−Ｉｎｖｅｒｔｅｄ ＴＦ
Ｔ’ｓ ｆｏｒ １６Ｍｂｉｔ ＳＲＡＭ Ａｐｐｌｉ
ｃａｔｉｏｎ Ｕｓｉｎｇ Ｓｅｌｆ−Ａｌｉｇｎｅｄ
ＬＤＤ Ｓｔｒｕｃｔｕｒｅｓ）」、［ＡＴ＆Ｔ］、
ＩＥＥＥ ＩＥＤＭ、８２３頁（１９９２）、Ｊ．Ｐ．
Ｃｏｌｉｎｇｅ ｅｔ ａｌ．、「シリコン・オン・
インシュレータ全周ゲート装置（Ｓｉｌｉｃｏｎ−ｏｎ
−Ｉｎｓｕｌａｔｏｒ Ｇａｔｅ−Ａｌｌ−Ａｒｏｕｎ
ｄ Ｄｅｖｉｃｅ）」、ＩＥＤＭ、５９５頁（１９９
０）、Ｊ．Ｄ． Ｈａｙｄｅｎ ｅｔ ａｌ．「高速１
６Ｍｂ ＳＲＡＭ用高性能４重ウエル、４重ポリシリコ
ンＢｉＣＭＯＳプロセス（Ａ Ｈｉｇｈ−Ｐｅｒｆｏｒ
ｍａｎｃｅ Ｑｕａｄｒｕｐｌｅ Ｗｅｌｌ， Ｑｕａ
ｄｒｕｐｌｅ Ｐｏｌｙ ＢｉＣＭＯＳ Ｐｒｏｃｅｓ
ｓ ｆｏｒ Ｆａｓｔ １６Ｍｂ ＳＲＡＭｓ）」、Ｉ
ＥＥＥ ＩＥＤＭ、８１９頁（１９９２）、１９９２年
実験的ＳＲＡＭセルにおいて報告、Ｋｏｉｃｈｉｒｏ
Ｉｓｈｉｂａｓｈｉ ｅｔ ａｌ．「２ステップワード
電圧方法を使用した１Ｖ ＴＦＴ負荷ＳＲＡＭ（Ａ １
Ｖ ＴＦＴ−Ｌｏａｄ ＳＲＡＭ Ｕｓｉｎｇ ａ Ｔ
ｗｏ−Ｓｔｅｐ Ｗｏｒｄ−Ｖｏｌｔａｇｅ Ｍｅｔｈ
ｏｄ）」、ＩＥＥＥ ＩＳＳＣＣ、２０６頁（１９９
２）を参照すると良い。
し多数の文献が発表されているが、ＴＦＴは未だにスタ
ンダードなＣＭＯＳ装置に対して大量に適用されていな
い。これらの文献としては、例えば、Ｋｏｉｃｈｉｒｏ
Ｉｓｈｉｂａｓｈｉ ｅｔａｌ．、「２ステップワー
ド電圧方法を使用した１Ｖ ＴＦＴ負荷ＳＲＡＭ（Ａ
１Ｖ ＴＦＴ−Ｌｏａｄ ＳＲＡＭ Ｕｓｉｎｇ ａ
Ｔｗｏ−ＳｔｅｐＷｏｒｄ−Ｖｏｌｔａｇｅ Ｍｅｔｈ
ｏｄ）」、ＩＥＥＥ ＩＳＳＣＣ、２０６頁（１９９２
年）、Ｓｊｕｊｉ Ｍｕｒａｋａｍｉ ｅｔ ａｌ．
「バッテリィ動作用２１ｍＷ ＣＭＯＳ ＳＲＡＭ（Ａ
２１ｍＷ ＣＭＯＳ ＳＲＡＭ ｆｏｒ Ｂａｔｔｅ
ｒｙ Ｏｐｅｒａｔｉｏｎ）」、［三菱電機］、ＩＳＳ
ＣＣ、４６頁（１９９１）、Ｋａｔｓｕｒｏ Ｓａｓａ
ｋｉ ｅｔ ａｌ．「電流センスアンプを有する７ｎｓ
１４０ｍＷ ＣＭＯＳ ＳＲＡＭ（Ａ ７ｎｓ １４
０ｍＷ ＣＭＯＳ ＳＲＡＭ ｗｉｔｈ Ｃｕｒｒｅｎ
ｔ Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ）」、［日立］、
ＩＳＳＣＣ、２０８頁（１９９２）、Ｈｉｒｏｙｕｋｉ
Ｇｏｔｏ ｅｔ ａｌ．「３．３Ｖ １２ｎｓ １６
Ｍｂ ＣＭＯＳＳＲＡＭ（Ａ ３．３Ｖ １２ｎｓ １
６Ｍｂ ＣＭＯＳ ＳＲＡＭ）」、［ＮＥＣ］、ＩＳＳ
ＣＣ、２１６頁（１９９２）、Ｃ．Ｔ． Ｌｉｕ ｅｔ
ａｌ．「自己整合型ＬＤＤ構造を使用した１６Ｍｂｉ
ｔＳＲＡＭ適用用の高信頼性及び高性能０．３５ミクロ
ンゲート反転型ＴＦＴ（Ｈｉｇｈ Ｒｅｌｉａｂｉｌｉ
ｔｙ ａｎｄ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ
０．３５ μｍ Ｇａｔｅ−Ｉｎｖｅｒｔｅｄ ＴＦ
Ｔ’ｓ ｆｏｒ １６Ｍｂｉｔ ＳＲＡＭ Ａｐｐｌｉ
ｃａｔｉｏｎ Ｕｓｉｎｇ Ｓｅｌｆ−Ａｌｉｇｎｅｄ
ＬＤＤ Ｓｔｒｕｃｔｕｒｅｓ）」、［ＡＴ＆Ｔ］、
ＩＥＥＥ ＩＥＤＭ、８２３頁（１９９２）、Ｊ．Ｐ．
Ｃｏｌｉｎｇｅ ｅｔ ａｌ．、「シリコン・オン・
インシュレータ全周ゲート装置（Ｓｉｌｉｃｏｎ−ｏｎ
−Ｉｎｓｕｌａｔｏｒ Ｇａｔｅ−Ａｌｌ−Ａｒｏｕｎ
ｄ Ｄｅｖｉｃｅ）」、ＩＥＤＭ、５９５頁（１９９
０）、Ｊ．Ｄ． Ｈａｙｄｅｎ ｅｔ ａｌ．「高速１
６Ｍｂ ＳＲＡＭ用高性能４重ウエル、４重ポリシリコ
ンＢｉＣＭＯＳプロセス（Ａ Ｈｉｇｈ−Ｐｅｒｆｏｒ
ｍａｎｃｅ Ｑｕａｄｒｕｐｌｅ Ｗｅｌｌ， Ｑｕａ
ｄｒｕｐｌｅ Ｐｏｌｙ ＢｉＣＭＯＳ Ｐｒｏｃｅｓ
ｓ ｆｏｒ Ｆａｓｔ １６Ｍｂ ＳＲＡＭｓ）」、Ｉ
ＥＥＥ ＩＥＤＭ、８１９頁（１９９２）、１９９２年
実験的ＳＲＡＭセルにおいて報告、Ｋｏｉｃｈｉｒｏ
Ｉｓｈｉｂａｓｈｉ ｅｔ ａｌ．「２ステップワード
電圧方法を使用した１Ｖ ＴＦＴ負荷ＳＲＡＭ（Ａ １
Ｖ ＴＦＴ−Ｌｏａｄ ＳＲＡＭ Ｕｓｉｎｇ ａ Ｔ
ｗｏ−Ｓｔｅｐ Ｗｏｒｄ−Ｖｏｌｔａｇｅ Ｍｅｔｈ
ｏｄ）」、ＩＥＥＥ ＩＳＳＣＣ、２０６頁（１９９
２）を参照すると良い。
【０００５】ＴＦＴは、それと対応する単結晶のものと
比較すると大型であることが多いが、面積を減少した集
積回路を製造するために使用されることがしばしばあ
る。例えば、ＴＦＴはスタティックランダムアクセスメ
モリ（ＳＲＡＭ）セルにおける負荷装置として使用する
ことが可能である。典型的に、ＴＦＴは、そのチャンネ
ル領域と、ドレイン領域と、ソース領域とを例えば石英
やガラス等の誘電体基板上に形成した半導体物質からな
るストリップから形成した電界効果トランジスタ（ＦＥ
Ｔ）である。従って、半導体基板内に形成される従来の
ＦＥＴと異なり、ＴＦＴは例えばＳＲＡＭセル等の半導
体構成体に関して垂直に配列した状態で形成することが
可能である。このような集積回路構成要素とのスタッキ
ング即ち積重ねは、集積回路の面積を著しく減少させる
ことが多々ある。
比較すると大型であることが多いが、面積を減少した集
積回路を製造するために使用されることがしばしばあ
る。例えば、ＴＦＴはスタティックランダムアクセスメ
モリ（ＳＲＡＭ）セルにおける負荷装置として使用する
ことが可能である。典型的に、ＴＦＴは、そのチャンネ
ル領域と、ドレイン領域と、ソース領域とを例えば石英
やガラス等の誘電体基板上に形成した半導体物質からな
るストリップから形成した電界効果トランジスタ（ＦＥ
Ｔ）である。従って、半導体基板内に形成される従来の
ＦＥＴと異なり、ＴＦＴは例えばＳＲＡＭセル等の半導
体構成体に関して垂直に配列した状態で形成することが
可能である。このような集積回路構成要素とのスタッキ
ング即ち積重ねは、集積回路の面積を著しく減少させる
ことが多々ある。
【０００６】
【発明が解決しようとする課題】然しながら、同様のＷ
／Ｌ比の場合に、ＴＦＴの「オン」電流、即ちＩdsatは
それに対応する従来の装置と比較して著しく低いもので
あることが多々ある。更に、ＴＦＴのスイッチング速度
はある適用例に対して遅すぎる場合が多々ある。本発明
は、上述した如き従来技術の欠点を解消することを目的
とする。
／Ｌ比の場合に、ＴＦＴの「オン」電流、即ちＩdsatは
それに対応する従来の装置と比較して著しく低いもので
あることが多々ある。更に、ＴＦＴのスイッチング速度
はある適用例に対して遅すぎる場合が多々ある。本発明
は、上述した如き従来技術の欠点を解消することを目的
とする。
【０００７】
【課題を解決するための手段】本発明によれば、チャン
ネル領域を完全に取囲む自己整合型ゲート電極を具備す
るポリシリコンＴＦＴを製造する方法が提供される。こ
のような取囲みによって幅寸法は最小でも２倍増加す
る。増加された「オン」電流の流れはこれよりも一層大
きい。何故ならば、導通状態は２つの反転されたチャン
ネルに沿ってばかりではなく、反転された体積を介して
も存在するからである。体積反転効果は２重ゲート装
置、即ち上側ゲート電極と下側ゲート電極とを具備する
ＭＯＳトランジスタについて報告されている。例えば、
Ｅ．Ｓｉｍｏｅｎ ｅｔ ａｌ．「全周ゲートＳＯＩト
ランジスタの低周波数ノイズ研究（Ａ Ｌｏｗ−Ｆｒｅ
ｑｕｅｎｃｙ Ｎｏｉｓｅ Ｓｔｕｄｙ ｏｆ Ｇａｔ
ｅ−Ａｌｌ−Ａｒｏｕｎｄ ＳＯＩ Ｔｒａｎｓｉｓｔ
ｏｒｓ）」、ＩＥＥＥトランズアクションズ・オン・エ
レクトロン・デバイシィズ、４０（１１）：２０５４
（１９９３）の文献を参照すると良い。本発明方法は、
幅狭のストリップの形態にパターン形成されたポリシリ
コン膜の下側に空洞を形成することを包含している。こ
のポリシリコン膜はＴＦＴのチャンネル領域、ソース領
域、ドレイン領域を形成するために使用される。この空
洞及びチャンネル乃至はスロットはスタンダードなホト
レジスト方法及びエッチング技術を使用して誘電体基板
内に設けられる。次いで、高度に適合性のあるＬＰＣＶ
Ｄポリシリコンからなる第二膜を、金属層に対して使用
されており且つ最近ＩＢＭによって報告されている「ダ
マスカス」プロセスに幾分類似した態様で空洞及びチャ
ンネル内に導入させる。例えば、Ｒ． Ｒ． Ｕｔｔｅ
ｃｈｔ及びＲｏｂｅｒｔ Ｍ． Ｇｅｆｆｋｅｎ、高密
度高性能ロジック及びＳＲＡＭ適用用４レベル金属完全
平坦化相互接続技術（Ａ Ｆｏｕｒ−Ｌｅｖｅｌ−Ｍｅ
ｔａｌ Ｆｕｌｌｙ Ｐｌａｎａｒｉｚｅｄ Ｉｎｔｅ
ｒｃｏｎｎｅｃｔ Ｔｅｃｈｎｏｌｏｇｙ Ｆｏｒ Ｄ
ｅｎｓｅ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｌｏｇ
ｉｃ ａｎｄ ＳＲＡＭ Ａｐｐｌｉｃａｔｉｏｎ
ｓ）」、ＶＩＭＣ、２０頁（１９９１）を参照すると良
い。第二ポリシリコン膜が薄い第一ポリシリコン膜内の
トランジスタチャンネル領域の周りに自己整合型ゲート
電極を形成する。２つのホトマスクステップを使用する
だけで機能的なＮ又はＰチャンネルトランジスタが形成
される。最小トランジスタ長さは４λであり、尚λは最
小特徴寸法である。これは、最小のポリシリコンライン
幅（ウエハの表面から見た場合のトランジスタ長さ）が
２λであるスタンダードなＭＯＳ技術と比較される。
ネル領域を完全に取囲む自己整合型ゲート電極を具備す
るポリシリコンＴＦＴを製造する方法が提供される。こ
のような取囲みによって幅寸法は最小でも２倍増加す
る。増加された「オン」電流の流れはこれよりも一層大
きい。何故ならば、導通状態は２つの反転されたチャン
ネルに沿ってばかりではなく、反転された体積を介して
も存在するからである。体積反転効果は２重ゲート装
置、即ち上側ゲート電極と下側ゲート電極とを具備する
ＭＯＳトランジスタについて報告されている。例えば、
Ｅ．Ｓｉｍｏｅｎ ｅｔ ａｌ．「全周ゲートＳＯＩト
ランジスタの低周波数ノイズ研究（Ａ Ｌｏｗ−Ｆｒｅ
ｑｕｅｎｃｙ Ｎｏｉｓｅ Ｓｔｕｄｙ ｏｆ Ｇａｔ
ｅ−Ａｌｌ−Ａｒｏｕｎｄ ＳＯＩ Ｔｒａｎｓｉｓｔ
ｏｒｓ）」、ＩＥＥＥトランズアクションズ・オン・エ
レクトロン・デバイシィズ、４０（１１）：２０５４
（１９９３）の文献を参照すると良い。本発明方法は、
幅狭のストリップの形態にパターン形成されたポリシリ
コン膜の下側に空洞を形成することを包含している。こ
のポリシリコン膜はＴＦＴのチャンネル領域、ソース領
域、ドレイン領域を形成するために使用される。この空
洞及びチャンネル乃至はスロットはスタンダードなホト
レジスト方法及びエッチング技術を使用して誘電体基板
内に設けられる。次いで、高度に適合性のあるＬＰＣＶ
Ｄポリシリコンからなる第二膜を、金属層に対して使用
されており且つ最近ＩＢＭによって報告されている「ダ
マスカス」プロセスに幾分類似した態様で空洞及びチャ
ンネル内に導入させる。例えば、Ｒ． Ｒ． Ｕｔｔｅ
ｃｈｔ及びＲｏｂｅｒｔ Ｍ． Ｇｅｆｆｋｅｎ、高密
度高性能ロジック及びＳＲＡＭ適用用４レベル金属完全
平坦化相互接続技術（Ａ Ｆｏｕｒ−Ｌｅｖｅｌ−Ｍｅ
ｔａｌ Ｆｕｌｌｙ Ｐｌａｎａｒｉｚｅｄ Ｉｎｔｅ
ｒｃｏｎｎｅｃｔ Ｔｅｃｈｎｏｌｏｇｙ Ｆｏｒ Ｄ
ｅｎｓｅ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｌｏｇ
ｉｃ ａｎｄ ＳＲＡＭ Ａｐｐｌｉｃａｔｉｏｎ
ｓ）」、ＶＩＭＣ、２０頁（１９９１）を参照すると良
い。第二ポリシリコン膜が薄い第一ポリシリコン膜内の
トランジスタチャンネル領域の周りに自己整合型ゲート
電極を形成する。２つのホトマスクステップを使用する
だけで機能的なＮ又はＰチャンネルトランジスタが形成
される。最小トランジスタ長さは４λであり、尚λは最
小特徴寸法である。これは、最小のポリシリコンライン
幅（ウエハの表面から見た場合のトランジスタ長さ）が
２λであるスタンダードなＭＯＳ技術と比較される。
【０００８】従って、ポリシリコンＴＦＴ装置を集積回
路の種々の適用場面においてより広く使用することが可
能であるようにポリシリコンＴＦＴのオン電流及び性能
を改善する方法を提供することが本発明の基本的な目的
である。
路の種々の適用場面においてより広く使用することが可
能であるようにポリシリコンＴＦＴのオン電流及び性能
を改善する方法を提供することが本発明の基本的な目的
である。
【０００９】本発明によれば、絶縁性支持体を有する半
導体装置が提供される。半導体物質からなるストリップ
は絶縁性支持体と接触する一対の反対側の端部を有する
と共にそれらの端部の間に延在する中間部分を有してい
る。誘電体物質からなる層が中間部分を取囲み、且つ導
電性物質の層が誘電体層を取囲んでいる。
導体装置が提供される。半導体物質からなるストリップ
は絶縁性支持体と接触する一対の反対側の端部を有する
と共にそれらの端部の間に延在する中間部分を有してい
る。誘電体物質からなる層が中間部分を取囲み、且つ導
電性物質の層が誘電体層を取囲んでいる。
【００１０】本発明の１側面において提供される半導体
装置は誘電体基板上に形成されたＴＦＴである。両側の
端部は夫々ソース領域とドレイン領域とを形成し、且つ
中間部分がチャンネル領域を形成する。誘電体層及び導
電層がゲート絶縁体（膜）及びゲート電極を夫々形成す
る。本発明の別の側面においては、ソース領域及びドレ
イン領域は、夫々、軽度にドープしたソース領域とドレ
イン領域とを包含している。
装置は誘電体基板上に形成されたＴＦＴである。両側の
端部は夫々ソース領域とドレイン領域とを形成し、且つ
中間部分がチャンネル領域を形成する。誘電体層及び導
電層がゲート絶縁体（膜）及びゲート電極を夫々形成す
る。本発明の別の側面においては、ソース領域及びドレ
イン領域は、夫々、軽度にドープしたソース領域とドレ
イン領域とを包含している。
【００１１】本発明の１側面によって与えられる１つの
利点はＶds又はＶgsのいずれかを増加させることなしに
「オン」電流が増加することである。本発明の別の側面
によって与えられる利点はスイッチング速度が増加する
ことである。
利点はＶds又はＶgsのいずれかを増加させることなしに
「オン」電流が増加することである。本発明の別の側面
によって与えられる利点はスイッチング速度が増加する
ことである。
【００１２】
【発明の実施の形態】図１は、本発明に基づく半導体装
置１０の概略断面図を示している。この装置１０はＦＥ
Ｔであり、絶縁性支持体１２と半導体物質からなるスト
リップ１４とを有している。本発明の１側面において
は、絶縁性支持体１２は半導体基板上の例えばＳｉＯ2
又はガラス等の絶縁体から形成され、且つストリップ１
４はＴＦＴを形成するためのポリシリコンから形成され
る。ストリップ１４はチャンネル１６及びソース領域１
８及びドレイン領域２０を有している。ゲート絶縁体
（膜）２２はチャンネル１６を取囲んでおり、且つゲー
ト電極２４はゲート絶縁体２２を取囲んでいる。ゲート
電極２４はチャンネル１６を完全に取囲んでいるので、
装置１０のオン電流及び相互コンダクタンスはチャンネ
ル１６の表面の上部部分に沿ってのみゲート電極を有す
る装置のオン電流及び相互コンダクタンスよりも約２乃
至５倍増加されている。更に、装置１０は軽度にドープ
されたソース領域２６及びドレイン領域２８を有するこ
とが可能であり、それらは、ドレイン２０における電界
を低下させてドレイン２０からの電子がゲート絶縁体２
２へ打ち込まれることの傾向を減少させる。このような
打ち込みは、通常「ホットエレクトロン」問題として言
及され、時間の経過と共に装置１０のスレッシュホール
ド電圧をシフトさせる場合がある。更に、後述する如
く、ゲート電極２４はチャンネル１６に対して自己整合
されている。このような自己整合は、本装置の寸法を著
しく減少させ且つ例えばミラー容量等の寄生容量を減少
させ、従って装置１０のスイッチング速度を増加させ
る。
置１０の概略断面図を示している。この装置１０はＦＥ
Ｔであり、絶縁性支持体１２と半導体物質からなるスト
リップ１４とを有している。本発明の１側面において
は、絶縁性支持体１２は半導体基板上の例えばＳｉＯ2
又はガラス等の絶縁体から形成され、且つストリップ１
４はＴＦＴを形成するためのポリシリコンから形成され
る。ストリップ１４はチャンネル１６及びソース領域１
８及びドレイン領域２０を有している。ゲート絶縁体
（膜）２２はチャンネル１６を取囲んでおり、且つゲー
ト電極２４はゲート絶縁体２２を取囲んでいる。ゲート
電極２４はチャンネル１６を完全に取囲んでいるので、
装置１０のオン電流及び相互コンダクタンスはチャンネ
ル１６の表面の上部部分に沿ってのみゲート電極を有す
る装置のオン電流及び相互コンダクタンスよりも約２乃
至５倍増加されている。更に、装置１０は軽度にドープ
されたソース領域２６及びドレイン領域２８を有するこ
とが可能であり、それらは、ドレイン２０における電界
を低下させてドレイン２０からの電子がゲート絶縁体２
２へ打ち込まれることの傾向を減少させる。このような
打ち込みは、通常「ホットエレクトロン」問題として言
及され、時間の経過と共に装置１０のスレッシュホール
ド電圧をシフトさせる場合がある。更に、後述する如
く、ゲート電極２４はチャンネル１６に対して自己整合
されている。このような自己整合は、本装置の寸法を著
しく減少させ且つ例えばミラー容量等の寄生容量を減少
させ、従って装置１０のスイッチング速度を増加させ
る。
【００１３】図２乃至１０は本装置１０の製造方法を示
している。図２を参照すると、幅Ｗを有しており半導体
物質からなるストリップ１４を絶縁性支持体１２の上に
形成する。本発明の１側面においては、ストリップ１４
は低圧気相成長（ＬＢＣＶＤ）プロセスで、シリコン基
板上のＳｉＯ2 層である絶縁性支持体１２の上に付着形
成したアモルファスシリコンからなる層である。このア
モルファスシリコン膜の厚さは約５００乃至２５００Å
の範囲内である。典型的には、その膜が薄ければ薄いほ
ど、ＴＦＴのスレッシュホールド電圧は一層低い。付着
温度は、好適には、４７５乃至６５０℃の間に維持さ
れ、従って爾後のグレイン成長プロセスの場合に殆ど核
が存在することはない。アモルファスシリコンは従来使
用されているガスであるＳｉＨ4 か又はＳｉ2 Ｈ6 のい
ずれかのソースガスを使用して付着形成することが可能
である。Ｓｉ2 Ｈ6 はＬＰＣＶＤを約４７５℃において
実施することを可能とし、且つ許容可能な膜を形成す
る。例えば液晶ディスプレイ（ＬＣＤ）等のある装置の
場合には、絶縁性支持体１２はガラス又は石英とするこ
とが可能である。このような低い温度（約４７５℃）に
おいてのＬＰＣＶＤプロセスは絶縁性支持体１２がガラ
ス又は石英であることを許容する。
している。図２を参照すると、幅Ｗを有しており半導体
物質からなるストリップ１４を絶縁性支持体１２の上に
形成する。本発明の１側面においては、ストリップ１４
は低圧気相成長（ＬＢＣＶＤ）プロセスで、シリコン基
板上のＳｉＯ2 層である絶縁性支持体１２の上に付着形
成したアモルファスシリコンからなる層である。このア
モルファスシリコン膜の厚さは約５００乃至２５００Å
の範囲内である。典型的には、その膜が薄ければ薄いほ
ど、ＴＦＴのスレッシュホールド電圧は一層低い。付着
温度は、好適には、４７５乃至６５０℃の間に維持さ
れ、従って爾後のグレイン成長プロセスの場合に殆ど核
が存在することはない。アモルファスシリコンは従来使
用されているガスであるＳｉＨ4 か又はＳｉ2 Ｈ6 のい
ずれかのソースガスを使用して付着形成することが可能
である。Ｓｉ2 Ｈ6 はＬＰＣＶＤを約４７５℃において
実施することを可能とし、且つ許容可能な膜を形成す
る。例えば液晶ディスプレイ（ＬＣＤ）等のある装置の
場合には、絶縁性支持体１２はガラス又は石英とするこ
とが可能である。このような低い温度（約４７５℃）に
おいてのＬＰＣＶＤプロセスは絶縁性支持体１２がガラ
ス又は石英であることを許容する。
【００１４】一方、シリコン膜１４はポリシリコンとし
て形成することが可能である。典型的なポリシリコン形
成温度はシリコン基板上のＳｉＯ2 層上にポリシリコン
を形成する場合には６５０乃至９５０℃の範囲である。
１実施例においては、このポリシリコン膜はシリコンの
イオン注入によってアモルファスとさせることが可能で
ある。典型的に、約７５ＫｅＶにおいての約５×１０15
原子数／ｃｍ2 の注入レベルで十分である。然しなが
ら、このレベルは付着形成する膜の厚さに依存して変化
することが可能である。必要な場合には、成長条件及び
爾後の注入は、付着形成される膜が可及的にアモルファ
スであるようにすべきである。一方、ストリップ１４は
ポリシリコンのまま残存することが可能であり、ポリシ
リコンから形成される本発明装置はチャンネル１６、ソ
ース領域１８及びドレイン領域２０を有している。
て形成することが可能である。典型的なポリシリコン形
成温度はシリコン基板上のＳｉＯ2 層上にポリシリコン
を形成する場合には６５０乃至９５０℃の範囲である。
１実施例においては、このポリシリコン膜はシリコンの
イオン注入によってアモルファスとさせることが可能で
ある。典型的に、約７５ＫｅＶにおいての約５×１０15
原子数／ｃｍ2 の注入レベルで十分である。然しなが
ら、このレベルは付着形成する膜の厚さに依存して変化
することが可能である。必要な場合には、成長条件及び
爾後の注入は、付着形成される膜が可及的にアモルファ
スであるようにすべきである。一方、ストリップ１４は
ポリシリコンのまま残存することが可能であり、ポリシ
リコンから形成される本発明装置はチャンネル１６、ソ
ース領域１８及びドレイン領域２０を有している。
【００１５】次に、アモルファスシリコン膜１４をＮ2
又はＡｒ中において比較的長く温度の低いアニールへ露
呈させ、アモルファスシリコンを粒界の大きなポリシリ
コンへ変換させる。特に、このアニールは、約４７５乃
至６００℃の範囲内の温度において且つ約２０乃至１０
０時間の範囲内の期間にわたり実施する。然しながら、
このアニールプロセス期間中の温度は、付加的な核又は
小さな結晶を発生するのを禁止するのに充分に低いが、
既存の結晶が固体状態拡散を介して成長することを可能
とするのに充分に高いものである。このようなアニール
ステップによって約５ミクロン以上の粒界を有するポリ
シリコン膜が形成される。一方、このアモルファスシリ
コン膜はレーザ再結晶化方法を使用して粒界の大きなポ
リシリコンへ変換させることも可能である。
又はＡｒ中において比較的長く温度の低いアニールへ露
呈させ、アモルファスシリコンを粒界の大きなポリシリ
コンへ変換させる。特に、このアニールは、約４７５乃
至６００℃の範囲内の温度において且つ約２０乃至１０
０時間の範囲内の期間にわたり実施する。然しながら、
このアニールプロセス期間中の温度は、付加的な核又は
小さな結晶を発生するのを禁止するのに充分に低いが、
既存の結晶が固体状態拡散を介して成長することを可能
とするのに充分に高いものである。このようなアニール
ステップによって約５ミクロン以上の粒界を有するポリ
シリコン膜が形成される。一方、このアモルファスシリ
コン膜はレーザ再結晶化方法を使用して粒界の大きなポ
リシリコンへ変換させることも可能である。
【００１６】アモルファスシリコン膜をグレイン寸法の
大きなポリシリコンへ変換させるのは、大きなグレイン
はＴＦＴを改善させるからである。例えば、大きなグレ
インは、典型的に、粒界に主に位置するキャリアトラッ
プにおいて蓄積される場合のある電荷数を減少させる。
逆に、小さなグレインは、多数のこのようなトラップを
発生させ、そのようなトラップは反転層を形成し、即ち
チャンネルを形成してＴＦＴをターンオンさせる代わり
に、これらのトラップを充電し且つ放電する作業におい
てＴＦＴへ印加されるゲート電圧の著しい部分を浪費さ
せる場合が多々ある。粒界における電荷密度を更に減少
させるために、ポリシリコン層を水素（Ｈ）でパッシベ
ーションすることが可能である。このようなパッシベー
ションはＴＦＴのスレッシュホールド電圧及びサブスレ
ッシュホールドリーク電流を減少させる。ポリシリコン
層を水素でパッシベーションさせることの可能な多くの
方法が公知であり、例えば、適宜の形成用ガス又はＨ内
において長期間ベークし、プラズマ補助ＣＶＤ（ＰＥＣ
ＶＤ）窒化シリコン層を付与し、半導体構成体１０を約
３００℃において水素プラズマ中に浸漬させるか、又は
プロトンでの高ドーズイオン注入によるもの等がある。
大きなポリシリコンへ変換させるのは、大きなグレイン
はＴＦＴを改善させるからである。例えば、大きなグレ
インは、典型的に、粒界に主に位置するキャリアトラッ
プにおいて蓄積される場合のある電荷数を減少させる。
逆に、小さなグレインは、多数のこのようなトラップを
発生させ、そのようなトラップは反転層を形成し、即ち
チャンネルを形成してＴＦＴをターンオンさせる代わり
に、これらのトラップを充電し且つ放電する作業におい
てＴＦＴへ印加されるゲート電圧の著しい部分を浪費さ
せる場合が多々ある。粒界における電荷密度を更に減少
させるために、ポリシリコン層を水素（Ｈ）でパッシベ
ーションすることが可能である。このようなパッシベー
ションはＴＦＴのスレッシュホールド電圧及びサブスレ
ッシュホールドリーク電流を減少させる。ポリシリコン
層を水素でパッシベーションさせることの可能な多くの
方法が公知であり、例えば、適宜の形成用ガス又はＨ内
において長期間ベークし、プラズマ補助ＣＶＤ（ＰＥＣ
ＶＤ）窒化シリコン層を付与し、半導体構成体１０を約
３００℃において水素プラズマ中に浸漬させるか、又は
プロトンでの高ドーズイオン注入によるもの等がある。
【００１７】一方、例えばガラス又はＳｉＯ2 層上に直
接ポリシリコンを形成する等の任意の適宜の技術を使用
してストリップ１４のために許容可能な大きさのグレイ
ン寸法のポリシリコンを形成することが可能である。
接ポリシリコンを形成する等の任意の適宜の技術を使用
してストリップ１４のために許容可能な大きさのグレイ
ン寸法のポリシリコンを形成することが可能である。
【００１８】絶縁性支持体１２の上にポリシリコン層１
４を形成した後に、ホトリソグラフィ方法を使用して１
つ又はそれ以上のポリシリコンストリップ１４を形成す
る。本発明の１側面においては、幅Ｗは２λであり、尚
λは使用した処理技術に対するポリシリコン層１４の幅
に対する最小特徴寸法能力である。
４を形成した後に、ホトリソグラフィ方法を使用して１
つ又はそれ以上のポリシリコンストリップ１４を形成す
る。本発明の１側面においては、幅Ｗは２λであり、尚
λは使用した処理技術に対するポリシリコン層１４の幅
に対する最小特徴寸法能力である。
【００１９】図３を参照すると、ポリシリコンストリッ
プ１４を形成した後に、絶縁性支持体１２及びストリッ
プ１４の上に平坦層３０を形成する。本発明の１側面に
おいては、層３０は約２０００Åの厚さの二酸化シリコ
ン（ＳｉＯ2 ）からなる層３２と、約５０００Åの厚さ
の燐ガラス又はボロンをドープしたガラスからなる層３
４とを有している。次いで、層３４をフローさせて平坦
な表面３６を形成させる。本発明の１側面においては、
適合性ＣＶＤ又は低圧ＣＶＤのいずれかを使用してＳｉ
Ｏ2 層３２を付着形成させる。次いで、層３４を典型的
にある適用場面に対して８００乃至１１００℃の範囲内
である適宜の温度においてフローさせる。然しながら、
所望により、ほぼ平坦な上表面３６を与えるためにより
低い温度を使用することも可能である。一方、平坦な表
面３６を有する層３０はスピンオンガラス膜から形成す
ることも可能である。これは、ガラス又は石英上に形成
するＬＣＤに対して有用である。
プ１４を形成した後に、絶縁性支持体１２及びストリッ
プ１４の上に平坦層３０を形成する。本発明の１側面に
おいては、層３０は約２０００Åの厚さの二酸化シリコ
ン（ＳｉＯ2 ）からなる層３２と、約５０００Åの厚さ
の燐ガラス又はボロンをドープしたガラスからなる層３
４とを有している。次いで、層３４をフローさせて平坦
な表面３６を形成させる。本発明の１側面においては、
適合性ＣＶＤ又は低圧ＣＶＤのいずれかを使用してＳｉ
Ｏ2 層３２を付着形成させる。次いで、層３４を典型的
にある適用場面に対して８００乃至１１００℃の範囲内
である適宜の温度においてフローさせる。然しながら、
所望により、ほぼ平坦な上表面３６を与えるためにより
低い温度を使用することも可能である。一方、平坦な表
面３６を有する層３０はスピンオンガラス膜から形成す
ることも可能である。これは、ガラス又は石英上に形成
するＬＣＤに対して有用である。
【００２０】図４を参照すると、それは図３の構造の概
略平面図であり、ホトレジストマスク３８が表面３６上
に形成され、且つエッチングされて長さＬを有する中間
部分１６を露出させている。本発明の１実施例において
は、長さＬは約幅Ｗと等しい。層３０及び絶縁性支持体
１２の露出された部分を異方性エッチングして図４のＡ
−Ａ線に沿ってとった図５に示した構造とさせる。Ｓｉ
とＳｉＯ2 との選択性が高い異方性エッチプロセスが好
適である。このような異方性エッチは種々のフルオロカ
ーボンプラズマ化学を使用するイオン補助プラズマエッ
チプロセスを使用して実行することが可能である。図５
に示した如く、この異方性エッチングによって層３０の
露出部分が完全に取除かれ且つ中間部分１６の底部下側
にほぼＷ／２であるλの深さに絶縁性支持体１２内にエ
ッチングする。従って、この異方性エッチングは中間部
分１６においてストリップ１４の両側に開口領域４２を
形成する。
略平面図であり、ホトレジストマスク３８が表面３６上
に形成され、且つエッチングされて長さＬを有する中間
部分１６を露出させている。本発明の１実施例において
は、長さＬは約幅Ｗと等しい。層３０及び絶縁性支持体
１２の露出された部分を異方性エッチングして図４のＡ
−Ａ線に沿ってとった図５に示した構造とさせる。Ｓｉ
とＳｉＯ2 との選択性が高い異方性エッチプロセスが好
適である。このような異方性エッチは種々のフルオロカ
ーボンプラズマ化学を使用するイオン補助プラズマエッ
チプロセスを使用して実行することが可能である。図５
に示した如く、この異方性エッチングによって層３０の
露出部分が完全に取除かれ且つ中間部分１６の底部下側
にほぼＷ／２であるλの深さに絶縁性支持体１２内にエ
ッチングする。従って、この異方性エッチングは中間部
分１６においてストリップ１４の両側に開口領域４２を
形成する。
【００２１】図６を参照すると、絶縁性支持体１２及び
層３０の露出された部分を等方性エッチングを行なって
アンダーカットを形成し、その境界を点線４０で示して
ある。領域４２におけるアンダーカットの量は、中間部
分１６の下側の中間空洞４６（図７）が形成されるよう
なものである。何故ならば、絶縁層１２が中間部分１６
の下側を貫通してエッチングされるからである。このよ
うな等方性エッチングは、例えば緩衝酸化物エッチ（Ｂ
ＯＥ）等のＨＦの水溶液を使用して所望の深さまで実施
することが可能である。１実施例においては、異方性エ
ッチングの後開口４２の元の深さを超えて約Ｗ／２の深
さが適切である。然しながら、ある場合にはより小さな
アンダーカットとすることが望ましく、且つ大型のゲー
ト電極の場合には、例えば２λ以上のより大きなアンダ
ーカットが望ましい。
層３０の露出された部分を等方性エッチングを行なって
アンダーカットを形成し、その境界を点線４０で示して
ある。領域４２におけるアンダーカットの量は、中間部
分１６の下側の中間空洞４６（図７）が形成されるよう
なものである。何故ならば、絶縁層１２が中間部分１６
の下側を貫通してエッチングされるからである。このよ
うな等方性エッチングは、例えば緩衝酸化物エッチ（Ｂ
ＯＥ）等のＨＦの水溶液を使用して所望の深さまで実施
することが可能である。１実施例においては、異方性エ
ッチングの後開口４２の元の深さを超えて約Ｗ／２の深
さが適切である。然しながら、ある場合にはより小さな
アンダーカットとすることが望ましく、且つ大型のゲー
ト電極の場合には、例えば２λ以上のより大きなアンダ
ーカットが望ましい。
【００２２】図７を参照すると、それは図６のＢ−Ｂ線
に沿ってとった概略断面図であり、空洞４６がストリッ
プ１４の中間部分１６の下側に形成されていることが示
されている。この場合の点線は開口４２の深さを示して
おり、且つ実線は等方性エッチングの後の空洞４６を示
している。
に沿ってとった概略断面図であり、空洞４６がストリッ
プ１４の中間部分１６の下側に形成されていることが示
されている。この場合の点線は開口４２の深さを示して
おり、且つ実線は等方性エッチングの後の空洞４６を示
している。
【００２３】図８を参照すると、ゲート絶縁体乃至は誘
電体４８をストリップ１４の中間部分１６を完全に取囲
むように形成する。中間部分１６の長さは空洞４６の幅
によって画定されるので、ゲート電極はＴＦＴのチャン
ネル領域となる中間部分１６と自己整合される。このよ
うな自己整合は、ゲート電極がソース領域１８又はドレ
イン領域２０（図１）とオーバーラップする場合には増
加されることのあるミラー寄生容量を減少させる。ゲー
ト絶縁体４８の厚さは、所望とするスレッシュホールド
電圧に依存して、約１５０乃至５００Åの範囲内で変化
させることが可能である。ゲート絶縁体４８は、熱酸化
と、それに続いてのテトラエチルオルトシリケート（Ｔ
ＥＯＳ）をベースとした二酸化シリコンの適合性ＣＶＤ
の組合わせを使用して形成することが可能である。一
方、ゲート絶縁体４８は乾燥酸素（Ｏ2 ）において熱的
に成長させることが可能である。又、ゲート絶縁体４８
は、従来のＴＦＴを製造する場合に使用されるようにＣ
ＶＤのみを使用して形成することが可能であり、又はＣ
ＶＤ窒化シリコンゲート誘電体プロセスを使用して形成
することも可能である。本発明の１側面においては、ゲ
ート絶縁体４８を形成する前に、露出されている中間部
分１６を、所望により、特定の寸法の装置を形成するた
めに軽い酸化及びＢＯＥエッチングによって薄くさせる
ことが可能である。次に、中間部分１６を適宜のドーパ
ントで注入してＴＦＴのチャンネルを形成する。例え
ば、Ｎチャンネルトランジスタを形成するためには、中
間部分１６を約１０12原子数／ｃｍ2 の範囲におけるボ
ロンで注入することが可能である。一方、Ｐチャンネル
装置を形成するためには、チャンネル１６は典型的に軽
度に砒素（Ａｓ）で注入されているが、公知の設計ツー
ルを使用して設計者によって選択される所望のスレッシ
ュホールド特性を与えるためにチャンネル領域１６はド
ープしないままとさせることが可能である。チャンネル
１６を形成するために中間部分１６を注入する前又は後
にマスク層３８を除去する。
電体４８をストリップ１４の中間部分１６を完全に取囲
むように形成する。中間部分１６の長さは空洞４６の幅
によって画定されるので、ゲート電極はＴＦＴのチャン
ネル領域となる中間部分１６と自己整合される。このよ
うな自己整合は、ゲート電極がソース領域１８又はドレ
イン領域２０（図１）とオーバーラップする場合には増
加されることのあるミラー寄生容量を減少させる。ゲー
ト絶縁体４８の厚さは、所望とするスレッシュホールド
電圧に依存して、約１５０乃至５００Åの範囲内で変化
させることが可能である。ゲート絶縁体４８は、熱酸化
と、それに続いてのテトラエチルオルトシリケート（Ｔ
ＥＯＳ）をベースとした二酸化シリコンの適合性ＣＶＤ
の組合わせを使用して形成することが可能である。一
方、ゲート絶縁体４８は乾燥酸素（Ｏ2 ）において熱的
に成長させることが可能である。又、ゲート絶縁体４８
は、従来のＴＦＴを製造する場合に使用されるようにＣ
ＶＤのみを使用して形成することが可能であり、又はＣ
ＶＤ窒化シリコンゲート誘電体プロセスを使用して形成
することも可能である。本発明の１側面においては、ゲ
ート絶縁体４８を形成する前に、露出されている中間部
分１６を、所望により、特定の寸法の装置を形成するた
めに軽い酸化及びＢＯＥエッチングによって薄くさせる
ことが可能である。次に、中間部分１６を適宜のドーパ
ントで注入してＴＦＴのチャンネルを形成する。例え
ば、Ｎチャンネルトランジスタを形成するためには、中
間部分１６を約１０12原子数／ｃｍ2 の範囲におけるボ
ロンで注入することが可能である。一方、Ｐチャンネル
装置を形成するためには、チャンネル１６は典型的に軽
度に砒素（Ａｓ）で注入されているが、公知の設計ツー
ルを使用して設計者によって選択される所望のスレッシ
ュホールド特性を与えるためにチャンネル領域１６はド
ープしないままとさせることが可能である。チャンネル
１６を形成するために中間部分１６を注入する前又は後
にマスク層３８を除去する。
【００２４】図８を参照して説明すると、次いで、構成
体１０をポリシリコン層５０でコーティングする。図示
した如く、層５０は開口４２及び空洞４６を完全に充填
しゲート酸化膜４８及びチャンネル１６の両方を完全に
取囲む。使用した付着プロセスに依存して、チャンネル
１６下側の空洞４６におけるポリシリコン層５０の一部
に幾らかのボイド５２が存在する場合がある。然しなが
ら、このようなボイドは結果的に得られるＴＦＴの性能
に何等悪影響を与えるものではないものと考えられ、且
つあるポリシリコン付着技術においては完全に回避する
ことが可能である。
体１０をポリシリコン層５０でコーティングする。図示
した如く、層５０は開口４２及び空洞４６を完全に充填
しゲート酸化膜４８及びチャンネル１６の両方を完全に
取囲む。使用した付着プロセスに依存して、チャンネル
１６下側の空洞４６におけるポリシリコン層５０の一部
に幾らかのボイド５２が存在する場合がある。然しなが
ら、このようなボイドは結果的に得られるＴＦＴの性能
に何等悪影響を与えるものではないものと考えられ、且
つあるポリシリコン付着技術においては完全に回避する
ことが可能である。
【００２５】それを付着形成した後に、ポリシリコン層
５０をドーピングし且つガラス層３０の表面に対してエ
ッチングさせる。本発明の１側面においては、最初にポ
リシリコン層５０をＮ＋注入又は拡散でドーピングす
る。層５０の上部部分を例えば化学的機械的研磨（ＣＭ
Ｐ）等の従来のプロセスで除去することが可能であり、
又は、ホトレジストマスク３８が充分に小さな開口を有
する場合には、ポリシリコン層５０を除去するために異
方性プラズマエッチングを使用することが可能である。
その場合のプラズマは、例えばＳＦ6 をベースとしたイ
オン補助プラズマエッチングにおいて見られるようなＳ
ｉとＳｉＯ2 との間の選択性の高いものとすべきであ
る。一方、層５０の上部部分を最初にエッチングするこ
とが可能であり、且つ空洞４６及び開口４２内に残存す
る層５０の部分、即ちゲート電極２４を形成する層５０
の部分を後にドーピングさせることが可能である。使用
するドーピングプロセスに依存して、ゲート電極２４の
上部部分５４を下側部分よりも一層高度にドーピングさ
せることが可能である。
５０をドーピングし且つガラス層３０の表面に対してエ
ッチングさせる。本発明の１側面においては、最初にポ
リシリコン層５０をＮ＋注入又は拡散でドーピングす
る。層５０の上部部分を例えば化学的機械的研磨（ＣＭ
Ｐ）等の従来のプロセスで除去することが可能であり、
又は、ホトレジストマスク３８が充分に小さな開口を有
する場合には、ポリシリコン層５０を除去するために異
方性プラズマエッチングを使用することが可能である。
その場合のプラズマは、例えばＳＦ6 をベースとしたイ
オン補助プラズマエッチングにおいて見られるようなＳ
ｉとＳｉＯ2 との間の選択性の高いものとすべきであ
る。一方、層５０の上部部分を最初にエッチングするこ
とが可能であり、且つ空洞４６及び開口４２内に残存す
る層５０の部分、即ちゲート電極２４を形成する層５０
の部分を後にドーピングさせることが可能である。使用
するドーピングプロセスに依存して、ゲート電極２４の
上部部分５４を下側部分よりも一層高度にドーピングさ
せることが可能である。
【００２６】図９を参照すると、本方法のこの時点にお
いて、層３０を除去することが可能であり、且つチャン
ネル１６に隣接したストリップ１４の端部部分を適宜ド
ーピングしてＴＦＴのソース領域１８及びドレイン領域
２０（図１）を形成することが可能である。ソース領域
１８及びドレイン領域２０のドーピングは、更に、ゲー
ト電極２４の上部部分及び露出された側壁部分内にドー
パントを注入する。後の拡散ステップによってチャンネ
ル１６下側のドーパントが下側部分５４内へドライブさ
れて、その部分が前のステップにおいてドーピングされ
なかった場合にはドーピングされることを確保する。従
って、ソース領域１８及びドレイン領域２０も、ゲート
電極２４と自己整合状態に形成される。
いて、層３０を除去することが可能であり、且つチャン
ネル１６に隣接したストリップ１４の端部部分を適宜ド
ーピングしてＴＦＴのソース領域１８及びドレイン領域
２０（図１）を形成することが可能である。ソース領域
１８及びドレイン領域２０のドーピングは、更に、ゲー
ト電極２４の上部部分及び露出された側壁部分内にドー
パントを注入する。後の拡散ステップによってチャンネ
ル１６下側のドーパントが下側部分５４内へドライブさ
れて、その部分が前のステップにおいてドーピングされ
なかった場合にはドーピングされることを確保する。従
って、ソース領域１８及びドレイン領域２０も、ゲート
電極２４と自己整合状態に形成される。
【００２７】層３０を適宜のマスキング手順を使用して
エッチバックしスペーサ５６を形成する。本発明の１側
面においては、スペーサ５６の幅Ｓは約０．５ミクロン
である。従来公知の如く、Ｓはほぼ０．１５ミクロンに
等しい場合には、結果的に得られるＴＦＴに対するオン
／オフ電流比は約１０4 であり、ＬＤＤを有することの
ない装置の場合には１０2 である。更に、Ｓが約０．４
５ミクロンに等しいオン／オフ電流比は約１０7 であ
る。スペーサ５６の形成に続いて、ストリップ１４をド
ーパントで注入する。例えば本発明の１側面において
は、層１４を、約１０15原子数／ｃｍ2 の注入レベルを
使用してＡｓでドーピングし、Ｎ＋ソース領域１８及び
ドレイン領域２０を形成し、それらは、図９において
は、スペーサ５６の外側端部において開始している。
エッチバックしスペーサ５６を形成する。本発明の１側
面においては、スペーサ５６の幅Ｓは約０．５ミクロン
である。従来公知の如く、Ｓはほぼ０．１５ミクロンに
等しい場合には、結果的に得られるＴＦＴに対するオン
／オフ電流比は約１０4 であり、ＬＤＤを有することの
ない装置の場合には１０2 である。更に、Ｓが約０．４
５ミクロンに等しいオン／オフ電流比は約１０7 であ
る。スペーサ５６の形成に続いて、ストリップ１４をド
ーパントで注入する。例えば本発明の１側面において
は、層１４を、約１０15原子数／ｃｍ2 の注入レベルを
使用してＡｓでドーピングし、Ｎ＋ソース領域１８及び
ドレイン領域２０を形成し、それらは、図９において
は、スペーサ５６の外側端部において開始している。
【００２８】図１０を参照すると、次いで、例えばＢＯ
Ｅ又はプラズマエッチングによってスペーサ５６を取除
くことが可能である。次いで、軽度のドーズのドーパン
トを注入してＬＤＤタイプ構造の軽度にドープした領域
２６及び２８を形成する。従って、このＬＤＤ構造は、
側壁酸化物スペーサを使用したゲート電極及びチャンネ
ル領域と自己整合されており、絶縁性基板上に形成した
ポリシリコン装置において従来可能でなかった著しい寸
法及び装置動作特徴を与えている。例えば、Ｎ型物質か
らなる領域２６及び２８を形成するために、ＡｓのＬＤ
Ｄ装置用に適した値の軽いドーズで付与された酸化物層
５８を介して注入させる。次いで、構成体１０を軽度に
酸化させゲート誘電体４８における端部のボイドを治癒
する。次いで、迅速熱アニール（ＲＴＡ）によってドー
パントを活性化させ横方向拡散を減少させる。
Ｅ又はプラズマエッチングによってスペーサ５６を取除
くことが可能である。次いで、軽度のドーズのドーパン
トを注入してＬＤＤタイプ構造の軽度にドープした領域
２６及び２８を形成する。従って、このＬＤＤ構造は、
側壁酸化物スペーサを使用したゲート電極及びチャンネ
ル領域と自己整合されており、絶縁性基板上に形成した
ポリシリコン装置において従来可能でなかった著しい寸
法及び装置動作特徴を与えている。例えば、Ｎ型物質か
らなる領域２６及び２８を形成するために、ＡｓのＬＤ
Ｄ装置用に適した値の軽いドーズで付与された酸化物層
５８を介して注入させる。次いで、構成体１０を軽度に
酸化させゲート誘電体４８における端部のボイドを治癒
する。次いで、迅速熱アニール（ＲＴＡ）によってドー
パントを活性化させ横方向拡散を減少させる。
【００２９】本発明の別の実施例においては、ガラス層
３０を除去し、ストリップ１４及びゲート電極２４の上
に注入酸化物を形成した後に、軽度のドーパント注入を
行なって軽度にドープした物質からドレイン領域１８及
び２０を形成することが可能である。次いで、スペーサ
５６を形成し且つ二番目の注入を行なって、スペーサ１
６下側の領域２６及び２８を軽度にドープしたままとさ
せ、且つソース１８及びドレイン２０の残りの部分を高
度にドーピングさせて軽度にドープしたドレイン及びソ
ース領域２６及び２８を有するＴＦＴを与える。
３０を除去し、ストリップ１４及びゲート電極２４の上
に注入酸化物を形成した後に、軽度のドーパント注入を
行なって軽度にドープした物質からドレイン領域１８及
び２０を形成することが可能である。次いで、スペーサ
５６を形成し且つ二番目の注入を行なって、スペーサ１
６下側の領域２６及び２８を軽度にドープしたままとさ
せ、且つソース１８及びドレイン２０の残りの部分を高
度にドーピングさせて軽度にドープしたドレイン及びソ
ース領域２６及び２８を有するＴＦＴを与える。
【００３０】図１１は図４のＡ−Ａ線に沿ってとった完
成されたＴＦＴの概略断面図を示している。理解される
如く、ビア、コンタクト等を使用してソース領域１８及
びドレイン領域２０に対して適宜の電気的相互接続が形
成され、従ってポリシリコントランジスタ１０はより大
きな回路の１つの要素となることが可能である。それら
のコンタクトは下側の層から装置１０へ又はより高い層
からのものとすることが可能である。最も蓋然性の高い
場合としては、電気的相互接続は、ソース／ドレイン領
域１８及び２０を回路内の夫々の導体へコンタクトさ
せ、且つゲート電極２４を別の導体へコンタクトさせ
て、トランジスタ動作、ダイオード接続、負荷接続、等
各回路設計に対して必要な構造を与える。第一ポリシリ
コン層、第二ポリシリコン層及びその他の層への電気的
コンタクトを形成する現在公知のスタンダードな技術を
使用することが可能である。
成されたＴＦＴの概略断面図を示している。理解される
如く、ビア、コンタクト等を使用してソース領域１８及
びドレイン領域２０に対して適宜の電気的相互接続が形
成され、従ってポリシリコントランジスタ１０はより大
きな回路の１つの要素となることが可能である。それら
のコンタクトは下側の層から装置１０へ又はより高い層
からのものとすることが可能である。最も蓋然性の高い
場合としては、電気的相互接続は、ソース／ドレイン領
域１８及び２０を回路内の夫々の導体へコンタクトさ
せ、且つゲート電極２４を別の導体へコンタクトさせ
て、トランジスタ動作、ダイオード接続、負荷接続、等
各回路設計に対して必要な構造を与える。第一ポリシリ
コン層、第二ポリシリコン層及びその他の層への電気的
コンタクトを形成する現在公知のスタンダードな技術を
使用することが可能である。
【００３１】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明に基づいて構成された半導体構成体の
概略断面図。
概略断面図。
【図２】 絶縁性支持体上に形成した半導体物質からな
るストリップを示した概略断面図。
るストリップを示した概略断面図。
【図３】 平坦な層を付加した図２の構造の概略断面
図。
図。
【図４】 マスク層を付加した図３の構造を示した概略
平面図。
平面図。
【図５】 異方性エッチングを行なった後の図４の構造
のＡ−Ａ線に沿ってとった概略断面図。
のＡ−Ａ線に沿ってとった概略断面図。
【図６】 等方性エッチングを行なった後の図５の構造
を示した概略平面図。
を示した概略平面図。
【図７】 図３のＢ−Ｂ線に沿ってとった図６の構造の
概略断面図。
概略断面図。
【図８】 マスク層を除去し且つゲート酸化膜及び導電
層を付加した後の図７の構造を示した概略断面図。
層を付加した後の図７の構造を示した概略断面図。
【図９】 エッチングに続き且つ第一自己整合不純物注
入プロセス期間中の図８の構造を示した概略断面図。
入プロセス期間中の図８の構造を示した概略断面図。
【図１０】 第二自己整合不純物注入プロセス期間中の
図９の構造を示した概略断面図。
図９の構造を示した概略断面図。
【図１１】 図３のＢ−Ｂ線に沿ってとった図１０の構
造を示した概略断面図。
造を示した概略断面図。
１０ 半導体装置（ＦＥＴ） １２ 絶縁性支持体 １４ ストリップ １６ チャンネル １８ ソース領域 ２０ ドレイン領域 ２２ ゲート絶縁体（膜） ２４ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ６１６ Ｍ ６２７ Ｇ
Claims (25)
- 【請求項１】 半導体装置において、 絶縁性支持体、 前記絶縁性支持体と接触する２つの端部及び前記２つの
端部の間に延在する中間部分を具備する半導体物質から
なるストリップ、 前記中間部分を取囲む誘電体物質層、 前記誘電体物質層を取囲み且つ実質的に一定の幅をもっ
た導電性物質層、を有することを特徴とする半導体装
置。 - 【請求項２】 請求項１において、前記絶縁性支持体が
誘電体物質からなることを特徴とする半導体装置。 - 【請求項３】 請求項１において、前記半導体物質がポ
リシリコンを有することを特徴とする半導体装置。 - 【請求項４】 請求項１において、前記２つの端部のう
ちの第一端部がドレイン領域を形成しており、前記２つ
の端部のうちの第二端部がソース領域を形成しており、
且つ中間部分がチャンネル領域を形成していることを特
徴とする半導体装置。 - 【請求項５】 請求項１において、前記導電性物質層が
ゲート電極を形成していることを特徴とする半導体装
置。 - 【請求項６】 請求項１において、前記中間部分が前記
２つの端部及び前記絶縁性支持体に関して実質的に同一
面状にあることを特徴とする半導体装置。 - 【請求項７】 請求項１において、前記誘電体物質層が
ゲート絶縁膜を形成していることを特徴とする半導体装
置。 - 【請求項８】 半導体装置において、 ソース領域と、ドレイン領域と、チャンネル領域とを具
備する半導体物質からなる本体、 前記チャンネル領域を取囲むゲート絶縁体、 前記ゲート絶縁体を取囲んでおり且つ前記ソース領域及
びドレイン領域と完全に自己整合されているゲート電
極、を有することを特徴とする半導体装置。 - 【請求項９】 請求項８において、前記ソース領域及び
前記ドレイン領域の各々が前記チャンネル領域に隣接し
た軽度にドープした領域を有することを特徴とする半導
体装置。 - 【請求項１０】 請求項８において、前記ゲート絶縁体
が二酸化シリコンを有することを特徴とする半導体装
置。 - 【請求項１１】 請求項８において、前記ゲート電極が
ポリシリコンを有することを特徴とする半導体装置。 - 【請求項１２】 請求項８において、前記半導体物質が
ポリシリコンを有することを特徴とする半導体装置。 - 【請求項１３】 半導体装置において、 互いに離隔されている第一及び第二のドープした半導体
領域、 前記第一及び第二領域の間に位置されており且つ前記第
一及び第二領域よりもドーピング濃度が低い第三のドー
プした半導体領域、 前記第三領域を取囲む絶縁体、 前記絶縁体を取囲んでおり且つ実質的に一定の幅をもっ
た導電性物質層、を有することを特徴とする半導体装
置。 - 【請求項１４】 請求項１３において、前記第一及び第
二の領域が第一導電型の半導体物質から構成されてお
り、且つ前記第三の領域が第二の導電型の半導体物質か
ら構成されていることを特徴とする半導体装置。 - 【請求項１５】 請求項１３において、前記第一及び第
二の領域が前記第三の領域に隣接した軽度にドープした
領域を有することを特徴とする半導体装置。 - 【請求項１６】 半導体装置の製造方法において、 絶縁性支持体上に半導体物質からなるストリップを形成
し、 前記ストリップの中間部分の下側において前記絶縁性支
持体に空洞を形成し、 前記中間部分の周りに絶縁体を形成し、 前記絶縁体の周りに自己整合した電極を形成する、上記
各ステップを有することを特徴とする方法。 - 【請求項１７】 請求項１６において、前記空洞を形成
するステップが、 前記中間部分の両側に沿って異方性エッチングによって
開口を形成し、 前記開口が合体して前記空洞を形成するように前記開口
を等方性エッチングする、ことを特徴とする方法。 - 【請求項１８】 請求項１６において、更に、前記中間
部分をドーピングしてチャンネル領域を形成し且つ前記
中間部分に隣接した前記ストリップの端部をドーピング
してソース領域及びドレイン領域を形成することを特徴
とする方法。 - 【請求項１９】 請求項１８において、更に、前記チャ
ンネル領域に隣接した前記ソース領域及びドレイン領域
の一部を軽度にドーピングして軽度にドープされたソー
ス領域及びドレイン領域を形成することを特徴とする方
法。 - 【請求項２０】 トランジスタの製造方法において、 絶縁性支持体上に半導体物質からなるストリップを形成
し、 前記ストリップの中間部の両端が前記絶縁性支持体と接
触するように前記ストリップの中間部の下側において前
記絶縁性支持体内に空洞を形成し、 前記中間部分の周りにゲート絶縁体を形成し、 前記中間部分内に本トランジスタのチャンネルを形成
し、 前記ゲート絶縁体の周りにゲート電極を形成し、 前記ゲート電極がドレイン領域及びソース領域と完全に
自己整合するように前記端部の夫々の中に本トランジス
タのドレイン領域及びソース領域を形成する、上記各ス
テップを有することを特徴とする方法。 - 【請求項２１】 請求項２０において、前記ストリップ
を形成するステップが、 前記絶縁性支持体上にポリシリコン層を形成し、 前記ポリシリコン層をエッチングして前記ストリップを
形成する、ことを特徴とする方法。 - 【請求項２２】 請求項２０において、前記ストリップ
を形成するステップが、 前記絶縁性支持体上にアモルファスシリコン層を形成
し、 前記アモルファスシルコン層をエッチングして前記スト
リップを形成し、 前記絶縁性支持体及び前記ストリップ上に第一誘電体層
を形成し、 前記第一誘電体層上に第二誘電体層を形成し、 前記第一及び第二誘電体層をフローさせて平坦な表面を
形成し且つ前記アモルファスシルコンをポリシリコンへ
変換させる、ことを特徴とする方法。 - 【請求項２３】 請求項２０において、前記空洞を形成
するステップが、 前記ストリップ及び前記絶縁性支持体上に実質的に平坦
な表面をもった層を形成し、 前記層の上に前記中間部分を露出させるマスクを形成
し、 前記層及び前記絶縁性支持体を異方性エッチングして前
記中間部分の側部に隣接して開口を形成し、 前記開口が前記中間部分の下側で合体して前記空洞を形
成するように前記絶縁性支持体を等方性エッチングす
る、ことを特徴とする方法。 - 【請求項２４】 請求項２０において、前記ゲート電極
を形成するステップが、前記空洞を導電性物質で充填す
ることを特徴とする方法。 - 【請求項２５】 請求項２０において、更に、前記チャ
ンネルに隣接した前記ドレイン領域及びソース領域の一
部を軽度にドーピングすることを特徴とする方法。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7670912B2 (en) | 2003-05-15 | 2010-03-02 | Samsung Electronics Co., Ltd. | Methods of fabricating multichannel metal oxide semiconductor (MOS) transistors |
Families Citing this family (47)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6060375A (en) * | 1996-07-31 | 2000-05-09 | Lsi Logic Corporation | Process for forming re-entrant geometry for gate electrode of integrated circuit structure |
| US6962883B2 (en) * | 1996-08-01 | 2005-11-08 | Texas Instruments Incorporated | Integrated circuit insulator and method |
| KR100331845B1 (ko) * | 1998-01-10 | 2002-05-10 | 박종섭 | 박막트랜지스터제조방법 |
| US6117712A (en) * | 1998-03-13 | 2000-09-12 | Texas Instruments - Acer Incorporated | Method of forming ultra-short channel and elevated S/D MOSFETS with a metal gate on SOI substrate |
| US6207530B1 (en) * | 1998-06-19 | 2001-03-27 | International Business Machines Corporation | Dual gate FET and process |
| DE69832162D1 (de) * | 1998-07-22 | 2005-12-08 | St Microelectronics Srl | Herstellungsverfahren für ein elektronisches Bauelement, das MOS Transistoren mit salizidierten Übergängen und nicht salizidierten Widerständen enthält |
| US6162688A (en) * | 1999-01-14 | 2000-12-19 | Advanced Micro Devices, Inc. | Method of fabricating a transistor with a dielectric underlayer and device incorporating same |
| US6103563A (en) * | 1999-03-17 | 2000-08-15 | Advanced Micro Devices, Inc. | Nitride disposable spacer to reduce mask count in CMOS transistor formation |
| DE19924571C2 (de) | 1999-05-28 | 2001-03-15 | Siemens Ag | Verfahren zur Herstellung eines Doppel-Gate-MOSFET-Transistors |
| DE19928564A1 (de) * | 1999-06-22 | 2001-01-04 | Infineon Technologies Ag | Mehrkanal-MOSFET und Verfahren zu seiner Herstellung |
| FR2799305B1 (fr) * | 1999-10-05 | 2004-06-18 | St Microelectronics Sa | Procede de fabrication d'un dispositif semi-conducteur a grille enveloppante et dispositif obtenu |
| US6465852B1 (en) | 1999-10-20 | 2002-10-15 | Advanced Micro Devices, Inc. | Silicon wafer including both bulk and SOI regions and method for forming same on a bulk silicon wafer |
| US6376286B1 (en) * | 1999-10-20 | 2002-04-23 | Advanced Micro Devices, Inc. | Field effect transistor with non-floating body and method for forming same on a bulk silicon wafer |
| US6245636B1 (en) | 1999-10-20 | 2001-06-12 | Advanced Micro Devices, Inc. | Method of formation of pseudo-SOI structures with direct contact of transistor body to the substrate |
| US6391658B1 (en) * | 1999-10-26 | 2002-05-21 | International Business Machines Corporation | Formation of arrays of microelectronic elements |
| ATE378692T1 (de) * | 2000-02-29 | 2007-11-15 | Nxp Bv | Halbleiterbauelement mit zweifachem gate und dessen herstellungsverfahren |
| DE10012112C2 (de) * | 2000-03-13 | 2002-01-10 | Infineon Technologies Ag | Steg-Feldeffekttransistor und Verfahren zum Herstellen eines Steg-Feldeffekttransistors |
| US6982460B1 (en) * | 2000-07-07 | 2006-01-03 | International Business Machines Corporation | Self-aligned gate MOSFET with separate gates |
| US6563131B1 (en) | 2000-06-02 | 2003-05-13 | International Business Machines Corporation | Method and structure of a dual/wrap-around gate field effect transistor |
| JP2002034179A (ja) * | 2000-07-14 | 2002-01-31 | Toshiba Corp | 電力制御装置 |
| DE10045045C2 (de) * | 2000-09-12 | 2002-09-19 | Infineon Technologies Ag | Herstellungsverfahren von Feldeffekttransistoren in integrierten Halbleiterschaltungen |
| FR2822293B1 (fr) * | 2001-03-13 | 2007-03-23 | Nat Inst Of Advanced Ind Scien | Transistor a effet de champ et double grille, circuit integre comportant ce transistor, et procede de fabrication de ce dernier |
| US7189997B2 (en) | 2001-03-27 | 2007-03-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6982194B2 (en) * | 2001-03-27 | 2006-01-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6740938B2 (en) * | 2001-04-16 | 2004-05-25 | Semiconductor Energy Laboratory Co., Ltd. | Transistor provided with first and second gate electrodes with channel region therebetween |
| FR2838238B1 (fr) * | 2002-04-08 | 2005-04-15 | St Microelectronics Sa | Dispositif semiconducteur a grille enveloppante encapsule dans un milieu isolant |
| US20030227057A1 (en) * | 2002-06-07 | 2003-12-11 | Lochtefeld Anthony J. | Strained-semiconductor-on-insulator device structures |
| US7074623B2 (en) * | 2002-06-07 | 2006-07-11 | Amberwave Systems Corporation | Methods of forming strained-semiconductor-on-insulator finFET device structures |
| US6995430B2 (en) * | 2002-06-07 | 2006-02-07 | Amberwave Systems Corporation | Strained-semiconductor-on-insulator device structures |
| US6833588B2 (en) * | 2002-10-22 | 2004-12-21 | Advanced Micro Devices, Inc. | Semiconductor device having a U-shaped gate structure |
| US6686231B1 (en) * | 2002-12-06 | 2004-02-03 | Advanced Micro Devices, Inc. | Damascene gate process with sacrificial oxide in semiconductor devices |
| US6864164B1 (en) | 2002-12-17 | 2005-03-08 | Advanced Micro Devices, Inc. | Finfet gate formation using reverse trim of dummy gate |
| US6855606B2 (en) * | 2003-02-20 | 2005-02-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor nano-rod devices |
| US7074656B2 (en) * | 2003-04-29 | 2006-07-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Doping of semiconductor fin devices |
| US6855582B1 (en) | 2003-06-12 | 2005-02-15 | Advanced Micro Devices, Inc. | FinFET gate formation using reverse trim and oxide polish |
| US7271444B2 (en) * | 2003-12-11 | 2007-09-18 | International Business Machines Corporation | Wrap-around gate field effect transistor |
| US7041542B2 (en) * | 2004-01-12 | 2006-05-09 | Advanced Micro Devices, Inc. | Damascene tri-gate FinFET |
| KR100526887B1 (ko) * | 2004-02-10 | 2005-11-09 | 삼성전자주식회사 | 전계효과 트랜지스터 및 그의 제조방법 |
| US7084018B1 (en) | 2004-05-05 | 2006-08-01 | Advanced Micro Devices, Inc. | Sacrificial oxide for minimizing box undercut in damascene FinFET |
| US7452778B2 (en) * | 2004-06-10 | 2008-11-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor nano-wire devices and methods of fabrication |
| JP2008526040A (ja) * | 2004-12-28 | 2008-07-17 | エヌエックスピー ビー ヴィ | 帯状のチャネルを有する半導体装置及びその製造方法 |
| JP4405412B2 (ja) * | 2005-03-02 | 2010-01-27 | 株式会社東芝 | 半導体集積回路 |
| US7709313B2 (en) * | 2005-07-19 | 2010-05-04 | International Business Machines Corporation | High performance capacitors in planar back gates CMOS |
| EP1938381A2 (en) * | 2005-09-23 | 2008-07-02 | Nanosys, Inc. | Methods for nanostructure doping |
| US9054194B2 (en) | 2009-04-29 | 2015-06-09 | Taiwan Semiconductor Manufactruing Company, Ltd. | Non-planar transistors and methods of fabrication thereof |
| EP2984908B1 (en) | 2013-04-08 | 2022-02-09 | PerkinElmer Health Sciences, Inc. | Capacitively coupled devices |
| KR102191215B1 (ko) | 2013-12-20 | 2020-12-16 | 삼성전자주식회사 | 에스램 셀 및 그 제조 방법 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62274662A (ja) * | 1986-05-22 | 1987-11-28 | Seiko Epson Corp | Ｍｉｓ型半導体装置 |
| JPS63308386A (ja) * | 1987-01-30 | 1988-12-15 | Sony Corp | 半導体装置とその製造方法 |
| JPH0227772A (ja) * | 1988-07-15 | 1990-01-30 | Sony Corp | 電界効果型薄膜トランジスタ |
| US5135888A (en) * | 1989-01-18 | 1992-08-04 | Sgs-Thomson Microelectronics, Inc. | Field effect device with polycrystalline silicon channel |
| JPH02302044A (ja) * | 1989-05-16 | 1990-12-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| NL8902372A (nl) * | 1989-09-21 | 1991-04-16 | Imec Inter Uni Micro Electr | Werkwijze voor het vervaardigen van een veldeffecttransistor en halfgeleiderelement. |
| JP2804539B2 (ja) * | 1989-09-28 | 1998-09-30 | 沖電気工業株式会社 | 半導体装置およびその製造方法 |
| JP2660451B2 (ja) * | 1990-11-19 | 1997-10-08 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH0479424U (ja) * | 1990-11-23 | 1992-07-10 | ||
| JP2794678B2 (ja) * | 1991-08-26 | 1998-09-10 | 株式会社 半導体エネルギー研究所 | 絶縁ゲイト型半導体装置およびその作製方法 |
| JPH04318972A (ja) * | 1991-04-17 | 1992-11-10 | Kawasaki Steel Corp | 半導体素子 |
| US5204279A (en) * | 1991-06-03 | 1993-04-20 | Sgs-Thomson Microelectronics, Inc. | Method of making SRAM cell and structure with polycrystalline p-channel load devices |
| US5187114A (en) * | 1991-06-03 | 1993-02-16 | Sgs-Thomson Microelectronics, Inc. | Method of making SRAM cell and structure with polycrystalline P-channel load devices |
| JPH0529573A (ja) * | 1991-07-24 | 1993-02-05 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JP2650543B2 (ja) * | 1991-11-25 | 1997-09-03 | カシオ計算機株式会社 | マトリクス回路駆動装置 |
| KR950002202B1 (ko) * | 1992-07-01 | 1995-03-14 | 현대전자산업주식회사 | 적층 박막 트랜지스터 제조방법 |
| US5302842A (en) * | 1992-07-20 | 1994-04-12 | Bell Communications Research, Inc. | Field-effect transistor formed over gate electrode |
| US5324673A (en) * | 1992-11-19 | 1994-06-28 | Motorola, Inc. | Method of formation of vertical transistor |
| KR960002088B1 (ko) * | 1993-02-17 | 1996-02-10 | 삼성전자주식회사 | 에스오아이(SOI : silicon on insulator) 구조의 반도체 장치 제조방법 |
| US5482871A (en) * | 1994-04-15 | 1996-01-09 | Texas Instruments Incorporated | Method for forming a mesa-isolated SOI transistor having a split-process polysilicon gate |
-
1994
- 1994-09-30 US US08/315,955 patent/US5705405A/en not_active Expired - Lifetime
-
1995
- 1995-05-30 US US08/452,893 patent/US5801397A/en not_active Expired - Lifetime
- 1995-09-15 DE DE69521579T patent/DE69521579T2/de not_active Expired - Fee Related
- 1995-09-15 EP EP95306521A patent/EP0704909B1/en not_active Expired - Lifetime
- 1995-09-28 JP JP25147495A patent/JP3869037B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7670912B2 (en) | 2003-05-15 | 2010-03-02 | Samsung Electronics Co., Ltd. | Methods of fabricating multichannel metal oxide semiconductor (MOS) transistors |
Also Published As
| Publication number | Publication date |
|---|---|
| US5801397A (en) | 1998-09-01 |
| EP0704909A2 (en) | 1996-04-03 |
| EP0704909B1 (en) | 2001-07-04 |
| DE69521579D1 (de) | 2001-08-09 |
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| DE69521579T2 (de) | 2002-05-29 |
| EP0704909A3 (en) | 1997-09-10 |
| US5705405A (en) | 1998-01-06 |
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