JP3869037B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、大略、半導体装置及びその製造方法に関するものであって、更に詳細には、薄膜トランジスタ（ＴＦＴ）及びその製造方法に関するものである。
【０００２】
【従来の技術】
ＭＯＳトランジスタの導電性チャンネルを多結晶シリコン（ポリシリコン）の薄膜内に配置させるという概念は極めて古く１９６０年代後半にさかのぼる。顕著な研究開発の努力にも拘らず、これらの装置及びそれに対応するアモルファスシリコンのものも最近まで殆ど市場において成功することはなかった。何故ならば、単結晶基板上に形成されるＭＯＳトランジスタと比較して、ポリシリコン又はアモルファス物質を使用する薄膜トランジスタ（ＴＦＴ）は、典型的に、そのキャリア移動度が低いために相互コンダクタンスがかなり低いからである。それらは、又、グレイン境界即ち粒界に存在すると考えられるトラップによる帯電効果によりスレッシュホールド電圧が高く且つ再現性のないものであるという特徴を有していた。
【０００３】
１９８０年代初頭において、水素添加アモルファスシリコン（α−Ｓｉ：Ｈ）で製造したＴＦＴが薄膜イメージセンサ適用のために研究された。この物質又は同様の物質を再結晶化させることによって比較的高い性能のポリシリコンＴＦＴが得られた。１９８０年代後半までに、ポリシリコンＴＦＴはアクティブマトリクス型液晶ディスプレイ（ＬＣＤ）に対して大量に適用された。これらの製品はガラス又は石英基板を使用するものである。ＴＦＴは従来のＭＯＳトランジスタと比較して比較的寸法が大きく且つデジタル適用において通常使用されるものよりもより高い電圧において動作する。
【０００４】
最近ＴＦＴについて一般的なトピックに関し多数の文献が発表されているが、ＴＦＴは未だにスタンダードなＣＭＯＳ装置に対して大量に適用されていない。これらの文献としては、例えば、Ｋｏｉｃｈｉｒｏ Ｉｓｈｉｂａｓｈｉ ｅｔａｌ．、「２ステップワード電圧方法を使用した１Ｖ ＴＦＴ負荷ＳＲＡＭ（Ａ １Ｖ ＴＦＴ−Ｌｏａｄ ＳＲＡＭ Ｕｓｉｎｇ ａ Ｔｗｏ−Ｓｔｅｐ Ｗｏｒｄ−Ｖｏｌｔａｇｅ Ｍｅｔｈｏｄ）」、ＩＥＥＥ ＩＳＳＣＣ、２０６頁（１９９２年）、Ｓｊｕｊｉ Ｍｕｒａｋａｍｉ ｅｔ ａｌ．「バッテリィ動作用２１ｍＷ ＣＭＯＳ ＳＲＡＭ（Ａ ２１ｍＷ ＣＭＯＳ ＳＲＡＭ ｆｏｒ Ｂａｔｔｅｒｙ Ｏｐｅｒａｔｉｏｎ）」、［三菱電機］、ＩＳＳＣＣ、４６頁（１９９１）、Ｋａｔｓｕｒｏ Ｓａｓａｋｉ ｅｔ ａｌ．「電流センスアンプを有する７ｎｓ １４０ｍＷ ＣＭＯＳ ＳＲＡＭ（Ａ ７ｎｓ １４０ｍＷ ＣＭＯＳ ＳＲＡＭ ｗｉｔｈ Ｃｕｒｒｅｎｔ Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ）」、［日立］、ＩＳＳＣＣ、２０８頁（１９９２）、Ｈｉｒｏｙｕｋｉ Ｇｏｔｏ ｅｔ ａｌ．「３．３Ｖ １２ｎｓ １６Ｍｂ ＣＭＯＳ ＳＲＡＭ（Ａ ３．３Ｖ １２ｎｓ １６Ｍｂ ＣＭＯＳ ＳＲＡＭ）」、［ＮＥＣ］、ＩＳＳＣＣ、２１６頁（１９９２）、Ｃ．Ｔ． Ｌｉｕ ｅｔ ａｌ．「自己整合型ＬＤＤ構造を使用した１６ＭｂｉｔＳＲＡＭ適用用の高信頼性及び高性能０．３５ミクロンゲート反転型ＴＦＴ（Ｈｉｇｈ Ｒｅｌｉａｂｉｌｉｔｙ ａｎｄ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ ０．３５ μｍ Ｇａｔｅ−Ｉｎｖｅｒｔｅｄ ＴＦＴ’ｓ ｆｏｒ １６Ｍｂｉｔ ＳＲＡＭ Ａｐｐｌｉｃａｔｉｏｎ Ｕｓｉｎｇ Ｓｅｌｆ−Ａｌｉｇｎｅｄ ＬＤＤ Ｓｔｒｕｃｔｕｒｅｓ）」、［ＡＴ＆Ｔ］、ＩＥＥＥ ＩＥＤＭ、８２３頁（１９９２）、Ｊ．Ｐ． Ｃｏｌｉｎｇｅ ｅｔ ａｌ．、「シリコン・オン・インシュレータ全周ゲート装置（Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ Ｇａｔｅ−Ａｌｌ−Ａｒｏｕｎｄ Ｄｅｖｉｃｅ）」、ＩＥＤＭ、５９５頁（１９９０）、Ｊ．Ｄ． Ｈａｙｄｅｎ ｅｔ ａｌ．「高速１６Ｍｂ ＳＲＡＭ用高性能４重ウエル、４重ポリシリコンＢｉＣＭＯＳプロセス（Ａ Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ Ｑｕａｄｒｕｐｌｅ Ｗｅｌｌ， Ｑｕａｄｒｕｐｌｅ Ｐｏｌｙ ＢｉＣＭＯＳ Ｐｒｏｃｅｓｓ ｆｏｒ Ｆａｓｔ １６Ｍｂ ＳＲＡＭｓ）」、ＩＥＥＥ ＩＥＤＭ、８１９頁（１９９２）、１９９２年実験的ＳＲＡＭセルにおいて報告、Ｋｏｉｃｈｉｒｏ Ｉｓｈｉｂａｓｈｉ ｅｔ ａｌ．「２ステップワード電圧方法を使用した１Ｖ ＴＦＴ負荷ＳＲＡＭ（Ａ １Ｖ ＴＦＴ−Ｌｏａｄ ＳＲＡＭ Ｕｓｉｎｇ ａ Ｔｗｏ−Ｓｔｅｐ Ｗｏｒｄ−Ｖｏｌｔａｇｅ Ｍｅｔｈｏｄ）」、ＩＥＥＥ ＩＳＳＣＣ、２０６頁（１９９２）を参照すると良い。
【０００５】
ＴＦＴは、それと対応する単結晶のものと比較すると大型であることが多いが、面積を減少した集積回路を製造するために使用されることがしばしばある。例えば、ＴＦＴはスタティックランダムアクセスメモリ（ＳＲＡＭ）セルにおける負荷装置として使用することが可能である。典型的に、ＴＦＴは、そのチャンネル領域と、ドレイン領域と、ソース領域とを例えば石英やガラス等の誘電体基板上に形成した半導体物質からなるストリップから形成した電界効果トランジスタ（ＦＥＴ）である。従って、半導体基板内に形成される従来のＦＥＴと異なり、ＴＦＴは例えばＳＲＡＭセル等の半導体構成体に関して垂直に配列した状態で形成することが可能である。このような集積回路構成要素とのスタッキング即ち積重ねは、集積回路の面積を著しく減少させることが多々ある。
【０００６】
【発明が解決しようとする課題】
然しながら、同様のＷ／Ｌ比の場合に、ＴＦＴの「オン」電流、即ちＩdsatはそれに対応する従来の装置と比較して著しく低いものであることが多々ある。更に、ＴＦＴのスイッチング速度はある適用例に対して遅すぎる場合が多々ある。本発明は、上述した如き従来技術の欠点を解消することを目的とする。
【０００７】
【課題を解決するための手段】
本発明によれば、チャンネル領域を完全に取囲む自己整合型ゲート電極を具備するポリシリコンＴＦＴを製造する方法が提供される。このような取囲みによって幅寸法は最小でも２倍増加する。増加された「オン」電流の流れはこれよりも一層大きい。何故ならば、導通状態は２つの反転されたチャンネルに沿ってばかりではなく、反転された体積を介しても存在するからである。体積反転効果は２重ゲート装置、即ち上側ゲート電極と下側ゲート電極とを具備するＭＯＳトランジスタについて報告されている。例えば、Ｅ．Ｓｉｍｏｅｎ ｅｔ ａｌ．「全周ゲートＳＯＩトランジスタの低周波数ノイズ研究（Ａ Ｌｏｗ−Ｆｒｅｑｕｅｎｃｙ Ｎｏｉｓｅ Ｓｔｕｄｙ ｏｆ Ｇａｔｅ−Ａｌｌ−Ａｒｏｕｎｄ ＳＯＩ Ｔｒａｎｓｉｓｔｏｒｓ）」、ＩＥＥＥトランズアクションズ・オン・エレクトロン・デバイシィズ、４０（１１）：２０５４（１９９３）の文献を参照すると良い。
本発明方法は、幅狭のストリップの形態にパターン形成されたポリシリコン膜の下側に空洞を形成することを包含している。このポリシリコン膜はＴＦＴのチャンネル領域、ソース領域、ドレイン領域を形成するために使用される。この空洞及びチャンネル乃至はスロットはスタンダードなホトレジスト方法及びエッチング技術を使用して誘電体基板内に設けられる。次いで、高度に適合性のあるＬＰＣＶＤポリシリコンからなる第二膜を、金属層に対して使用されており且つ最近ＩＢＭによって報告されている「ダマスカス」プロセスに幾分類似した態様で空洞及びチャンネル内に導入させる。例えば、Ｒ． Ｒ． Ｕｔｔｅｃｈｔ及びＲｏｂｅｒｔ Ｍ． Ｇｅｆｆｋｅｎ、高密度高性能ロジック及びＳＲＡＭ適用用４レベル金属完全平坦化相互接続技術（Ａ Ｆｏｕｒ−Ｌｅｖｅｌ−Ｍｅｔａｌ Ｆｕｌｌｙ Ｐｌａｎａｒｉｚｅｄ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｔｅｃｈｎｏｌｏｇｙ Ｆｏｒ Ｄｅｎｓｅ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｌｏｇｉｃ ａｎｄ ＳＲＡＭ Ａｐｐｌｉｃａｔｉｏｎｓ）」、ＶＩＭＣ、２０頁（１９９１）を参照すると良い。第二ポリシリコン膜が薄い第一ポリシリコン膜内のトランジスタチャンネル領域の周りに自己整合型ゲート電極を形成する。２つのホトマスクステップを使用するだけで機能的なＮ又はＰチャンネルトランジスタが形成される。最小トランジスタ長さは４λであり、尚λは最小特徴寸法である。これは、最小のポリシリコンライン幅（ウエハの表面から見た場合のトランジスタ長さ）が２λであるスタンダードなＭＯＳ技術と比較される。
【０００８】
従って、ポリシリコンＴＦＴ装置を集積回路の種々の適用場面においてより広く使用することが可能であるようにポリシリコンＴＦＴのオン電流及び性能を改善する方法を提供することが本発明の基本的な目的である。
【０００９】
本発明によれば、絶縁性支持体を有する半導体装置が提供される。半導体物質からなるストリップは絶縁性支持体と接触する一対の反対側の端部を有すると共にそれらの端部の間に延在する中間部分を有している。誘電体物質からなる層が中間部分を取囲み、且つ導電性物質の層が誘電体層を取囲んでいる。
【００１０】
本発明の１側面において提供される半導体装置は誘電体基板上に形成されたＴＦＴである。両側の端部は夫々ソース領域とドレイン領域とを形成し、且つ中間部分がチャンネル領域を形成する。誘電体層及び導電層がゲート絶縁体（膜）及びゲート電極を夫々形成する。本発明の別の側面においては、ソース領域及びドレイン領域は、夫々、軽度にドープしたソース領域とドレイン領域とを包含している。
【００１１】
本発明の１側面によって与えられる１つの利点はＶds又はＶgsのいずれかを増加させることなしに「オン」電流が増加することである。本発明の別の側面によって与えられる利点はスイッチング速度が増加することである。
【００１２】
【発明の実施の形態】
図１は、本発明に基づく半導体装置１０の概略断面図を示している。この装置１０はＦＥＴであり、絶縁性支持体１２と半導体物質からなるストリップ１４とを有している。本発明の１側面においては、絶縁性支持体１２は半導体基板上の例えばＳｉＯ2 又はガラス等の絶縁体から形成され、且つストリップ１４はＴＦＴを形成するためのポリシリコンから形成される。ストリップ１４はチャンネル１６及びソース領域１８及びドレイン領域２０を有している。ゲート絶縁体（膜）２２はチャンネル１６を取囲んでおり、且つゲート電極２４はゲート絶縁体２２を取囲んでいる。ゲート電極２４はチャンネル１６を完全に取囲んでいるので、装置１０のオン電流及び相互コンダクタンスはチャンネル１６の表面の上部部分に沿ってのみゲート電極を有する装置のオン電流及び相互コンダクタンスよりも約２乃至５倍増加されている。更に、装置１０は軽度にドープされたソース領域２６及びドレイン領域２８を有することが可能であり、それらは、ドレイン２０における電界を低下させてドレイン２０からの電子がゲート絶縁体２２へ打ち込まれることの傾向を減少させる。このような打ち込みは、通常「ホットエレクトロン」問題として言及され、時間の経過と共に装置１０のスレッシュホールド電圧をシフトさせる場合がある。更に、後述する如く、ゲート電極２４はチャンネル１６に対して自己整合されている。このような自己整合は、本装置の寸法を著しく減少させ且つ例えばミラー容量等の寄生容量を減少させ、従って装置１０のスイッチング速度を増加させる。
【００１３】
図２乃至１０は本装置１０の製造方法を示している。図２を参照すると、幅Ｗを有しており半導体物質からなるストリップ１４を絶縁性支持体１２の上に形成する。本発明の１側面においては、ストリップ１４は低圧気相成長（ＬＢＣＶＤ）プロセスで、シリコン基板上のＳｉＯ2 層である絶縁性支持体１２の上に付着形成したアモルファスシリコンからなる層である。このアモルファスシリコン膜の厚さは約５００乃至２５００Åの範囲内である。典型的には、その膜が薄ければ薄いほど、ＴＦＴのスレッシュホールド電圧は一層低い。付着温度は、好適には、４７５乃至６５０℃の間に維持され、従って爾後のグレイン成長プロセスの場合に殆ど核が存在することはない。アモルファスシリコンは従来使用されているガスであるＳｉＨ4 か又はＳｉ2 Ｈ6 のいずれかのソースガスを使用して付着形成することが可能である。Ｓｉ2 Ｈ6 はＬＰＣＶＤを約４７５℃において実施することを可能とし、且つ許容可能な膜を形成する。例えば液晶ディスプレイ（ＬＣＤ）等のある装置の場合には、絶縁性支持体１２はガラス又は石英とすることが可能である。このような低い温度（約４７５℃）においてのＬＰＣＶＤプロセスは絶縁性支持体１２がガラス又は石英であることを許容する。
【００１４】
一方、シリコン膜１４はポリシリコンとして形成することが可能である。典型的なポリシリコン形成温度はシリコン基板上のＳｉＯ2 層上にポリシリコンを形成する場合には６５０乃至９５０℃の範囲である。１実施例においては、このポリシリコン膜はシリコンのイオン注入によってアモルファスとさせることが可能である。典型的に、約７５ＫｅＶにおいての約５×１０15原子数／ｃｍ2 の注入レベルで十分である。然しながら、このレベルは付着形成する膜の厚さに依存して変化することが可能である。必要な場合には、成長条件及び爾後の注入は、付着形成される膜が可及的にアモルファスであるようにすべきである。一方、ストリップ１４はポリシリコンのまま残存することが可能であり、ポリシリコンから形成される本発明装置はチャンネル１６、ソース領域１８及びドレイン領域２０を有している。
【００１５】
次に、アモルファスシリコン膜１４をＮ2 又はＡｒ中において比較的長く温度の低いアニールへ露呈させ、アモルファスシリコンを粒界の大きなポリシリコンへ変換させる。特に、このアニールは、約４７５乃至６００℃の範囲内の温度において且つ約２０乃至１００時間の範囲内の期間にわたり実施する。然しながら、このアニールプロセス期間中の温度は、付加的な核又は小さな結晶を発生するのを禁止するのに充分に低いが、既存の結晶が固体状態拡散を介して成長することを可能とするのに充分に高いものである。このようなアニールステップによって約５ミクロン以上の粒界を有するポリシリコン膜が形成される。一方、このアモルファスシリコン膜はレーザ再結晶化方法を使用して粒界の大きなポリシリコンへ変換させることも可能である。
【００１６】
アモルファスシリコン膜をグレイン寸法の大きなポリシリコンへ変換させるのは、大きなグレインはＴＦＴを改善させるからである。例えば、大きなグレインは、典型的に、粒界に主に位置するキャリアトラップにおいて蓄積される場合のある電荷数を減少させる。逆に、小さなグレインは、多数のこのようなトラップを発生させ、そのようなトラップは反転層を形成し、即ちチャンネルを形成してＴＦＴをターンオンさせる代わりに、これらのトラップを充電し且つ放電する作業においてＴＦＴへ印加されるゲート電圧の著しい部分を浪費させる場合が多々ある。粒界における電荷密度を更に減少させるために、ポリシリコン層を水素（Ｈ）でパッシベーションすることが可能である。このようなパッシベーションはＴＦＴのスレッシュホールド電圧及びサブスレッシュホールドリーク電流を減少させる。ポリシリコン層を水素でパッシベーションさせることの可能な多くの方法が公知であり、例えば、適宜の形成用ガス又はＨ内において長期間ベークし、プラズマ補助ＣＶＤ（ＰＥＣＶＤ）窒化シリコン層を付与し、半導体構成体１０を約３００℃において水素プラズマ中に浸漬させるか、又はプロトンでの高ドーズイオン注入によるもの等がある。
【００１７】
一方、例えばガラス又はＳｉＯ2 層上に直接ポリシリコンを形成する等の任意の適宜の技術を使用してストリップ１４のために許容可能な大きさのグレイン寸法のポリシリコンを形成することが可能である。
【００１８】
絶縁性支持体１２の上にポリシリコン層１４を形成した後に、ホトリソグラフィ方法を使用して１つ又はそれ以上のポリシリコンストリップ１４を形成する。本発明の１側面においては、幅Ｗは２λであり、尚λは使用した処理技術に対するポリシリコン層１４の幅に対する最小特徴寸法能力である。
【００１９】
図３を参照すると、ポリシリコンストリップ１４を形成した後に、絶縁性支持体１２及びストリップ１４の上に平坦層３０を形成する。本発明の１側面においては、層３０は約２０００Åの厚さの二酸化シリコン（ＳｉＯ2 ）からなる層３２と、約５０００Åの厚さの燐ガラス又はボロンをドープしたガラスからなる層３４とを有している。次いで、層３４をフローさせて平坦な表面３６を形成させる。本発明の１側面においては、適合性ＣＶＤ又は低圧ＣＶＤのいずれかを使用してＳｉＯ2 層３２を付着形成させる。次いで、層３４を典型的にある適用場面に対して８００乃至１１００℃の範囲内である適宜の温度においてフローさせる。然しながら、所望により、ほぼ平坦な上表面３６を与えるためにより低い温度を使用することも可能である。一方、平坦な表面３６を有する層３０はスピンオンガラス膜から形成することも可能である。これは、ガラス又は石英上に形成するＬＣＤに対して有用である。
【００２０】
図４を参照すると、それは図３の構造の概略平面図であり、ホトレジストマスク３８が表面３６上に形成され、且つエッチングされて長さＬを有する中間部分１６を露出させている。本発明の１実施例においては、長さＬは約幅Ｗと等しい。層３０及び絶縁性支持体１２の露出された部分を異方性エッチングして図４のＡ−Ａ線に沿ってとった図５に示した構造とさせる。ＳｉとＳｉＯ2 との選択性が高い異方性エッチプロセスが好適である。このような異方性エッチは種々のフルオロカーボンプラズマ化学を使用するイオン補助プラズマエッチプロセスを使用して実行することが可能である。図５に示した如く、この異方性エッチングによって層３０の露出部分が完全に取除かれ且つ中間部分１６の底部下側にほぼＷ／２であるλの深さに絶縁性支持体１２内にエッチングする。従って、この異方性エッチングは中間部分１６においてストリップ１４の両側に開口領域４２を形成する。
【００２１】
図６を参照すると、絶縁性支持体１２及び層３０の露出された部分を等方性エッチングを行なってアンダーカットを形成し、その境界を点線４０で示してある。領域４２におけるアンダーカットの量は、中間部分１６の下側の中間空洞４６（図７）が形成されるようなものである。何故ならば、絶縁層１２が中間部分１６の下側を貫通してエッチングされるからである。このような等方性エッチングは、例えば緩衝酸化物エッチ（ＢＯＥ）等のＨＦの水溶液を使用して所望の深さまで実施することが可能である。１実施例においては、異方性エッチングの後開口４２の元の深さを超えて約Ｗ／２の深さが適切である。然しながら、ある場合にはより小さなアンダーカットとすることが望ましく、且つ大型のゲート電極の場合には、例えば２λ以上のより大きなアンダーカットが望ましい。
【００２２】
図７を参照すると、それは図６のＢ−Ｂ線に沿ってとった概略断面図であり、空洞４６がストリップ１４の中間部分１６の下側に形成されていることが示されている。この場合の点線は開口４２の深さを示しており、且つ実線は等方性エッチングの後の空洞４６を示している。
【００２３】
図８を参照すると、ゲート絶縁体乃至は誘電体４８をストリップ１４の中間部分１６を完全に取囲むように形成する。中間部分１６の長さは空洞４６の幅によって画定されるので、ゲート電極はＴＦＴのチャンネル領域となる中間部分１６と自己整合される。このような自己整合は、ゲート電極がソース領域１８又はドレイン領域２０（図１）とオーバーラップする場合には増加されることのあるミラー寄生容量を減少させる。ゲート絶縁体４８の厚さは、所望とするスレッシュホールド電圧に依存して、約１５０乃至５００Åの範囲内で変化させることが可能である。ゲート絶縁体４８は、熱酸化と、それに続いてのテトラエチルオルトシリケート（ＴＥＯＳ）をベースとした二酸化シリコンの適合性ＣＶＤの組合わせを使用して形成することが可能である。一方、ゲート絶縁体４８は乾燥酸素（Ｏ2 ）において熱的に成長させることが可能である。又、ゲート絶縁体４８は、従来のＴＦＴを製造する場合に使用されるようにＣＶＤのみを使用して形成することが可能であり、又はＣＶＤ窒化シリコンゲート誘電体プロセスを使用して形成することも可能である。本発明の１側面においては、ゲート絶縁体４８を形成する前に、露出されている中間部分１６を、所望により、特定の寸法の装置を形成するために軽い酸化及びＢＯＥエッチングによって薄くさせることが可能である。次に、中間部分１６を適宜のドーパントで注入してＴＦＴのチャンネルを形成する。例えば、Ｎチャンネルトランジスタを形成するためには、中間部分１６を約１０12原子数／ｃｍ2 の範囲におけるボロンで注入することが可能である。一方、Ｐチャンネル装置を形成するためには、チャンネル１６は典型的に軽度に砒素（Ａｓ）で注入されているが、公知の設計ツールを使用して設計者によって選択される所望のスレッシュホールド特性を与えるためにチャンネル領域１６はドープしないままとさせることが可能である。チャンネル１６を形成するために中間部分１６を注入する前又は後にマスク層３８を除去する。
【００２４】
図８を参照して説明すると、次いで、構成体１０をポリシリコン層５０でコーティングする。図示した如く、層５０は開口４２及び空洞４６を完全に充填しゲート酸化膜４８及びチャンネル１６の両方を完全に取囲む。使用した付着プロセスに依存して、チャンネル１６下側の空洞４６におけるポリシリコン層５０の一部に幾らかのボイド５２が存在する場合がある。然しながら、このようなボイドは結果的に得られるＴＦＴの性能に何等悪影響を与えるものではないものと考えられ、且つあるポリシリコン付着技術においては完全に回避することが可能である。
【００２５】
それを付着形成した後に、ポリシリコン層５０をドーピングし且つガラス層３０の表面に対してエッチングさせる。本発明の１側面においては、最初にポリシリコン層５０をＮ＋注入又は拡散でドーピングする。層５０の上部部分を例えば化学的機械的研磨（ＣＭＰ）等の従来のプロセスで除去することが可能であり、又は、ホトレジストマスク３８が充分に小さな開口を有する場合には、ポリシリコン層５０を除去するために異方性プラズマエッチングを使用することが可能である。その場合のプラズマは、例えばＳＦ6 をベースとしたイオン補助プラズマエッチングにおいて見られるようなＳｉとＳｉＯ2 との間の選択性の高いものとすべきである。一方、層５０の上部部分を最初にエッチングすることが可能であり、且つ空洞４６及び開口４２内に残存する層５０の部分、即ちゲート電極２４を形成する層５０の部分を後にドーピングさせることが可能である。使用するドーピングプロセスに依存して、ゲート電極２４の上部部分５４を下側部分よりも一層高度にドーピングさせることが可能である。
【００２６】
図９を参照すると、本方法のこの時点において、層３０を除去することが可能であり、且つチャンネル１６に隣接したストリップ１４の端部部分を適宜ドーピングしてＴＦＴのソース領域１８及びドレイン領域２０（図１）を形成することが可能である。ソース領域１８及びドレイン領域２０のドーピングは、更に、ゲート電極２４の上部部分及び露出された側壁部分内にドーパントを注入する。後の拡散ステップによってチャンネル１６下側のドーパントが下側部分５４内へドライブされて、その部分が前のステップにおいてドーピングされなかった場合にはドーピングされることを確保する。従って、ソース領域１８及びドレイン領域２０も、ゲート電極２４と自己整合状態に形成される。
【００２７】
層３０を適宜のマスキング手順を使用してエッチバックしスペーサ５６を形成する。本発明の１側面においては、スペーサ５６の幅Ｓは約０．５ミクロンである。従来公知の如く、Ｓはほぼ０．１５ミクロンに等しい場合には、結果的に得られるＴＦＴに対するオン／オフ電流比は約１０4 であり、ＬＤＤを有することのない装置の場合には１０2 である。更に、Ｓが約０．４５ミクロンに等しいオン／オフ電流比は約１０7 である。スペーサ５６の形成に続いて、ストリップ１４をドーパントで注入する。例えば本発明の１側面においては、層１４を、約１０15原子数／ｃｍ2 の注入レベルを使用してＡｓでドーピングし、Ｎ＋ソース領域１８及びドレイン領域２０を形成し、それらは、図９においては、スペーサ５６の外側端部において開始している。
【００２８】
図１０を参照すると、次いで、例えばＢＯＥ又はプラズマエッチングによってスペーサ５６を取除くことが可能である。次いで、軽度のドーズのドーパントを注入してＬＤＤタイプ構造の軽度にドープした領域２６及び２８を形成する。従って、このＬＤＤ構造は、側壁酸化物スペーサを使用したゲート電極及びチャンネル領域と自己整合されており、絶縁性基板上に形成したポリシリコン装置において従来可能でなかった著しい寸法及び装置動作特徴を与えている。例えば、Ｎ型物質からなる領域２６及び２８を形成するために、ＡｓのＬＤＤ装置用に適した値の軽いドーズで付与された酸化物層５８を介して注入させる。次いで、構成体１０を軽度に酸化させゲート誘電体４８における端部のボイドを治癒する。次いで、迅速熱アニール（ＲＴＡ）によってドーパントを活性化させ横方向拡散を減少させる。
【００２９】
本発明の別の実施例においては、ガラス層３０を除去し、ストリップ１４及びゲート電極２４の上に注入酸化物を形成した後に、軽度のドーパント注入を行なって軽度にドープした物質からドレイン領域１８及び２０を形成することが可能である。次いで、スペーサ５６を形成し且つ二番目の注入を行なって、スペーサ１６下側の領域２６及び２８を軽度にドープしたままとさせ、且つソース１８及びドレイン２０の残りの部分を高度にドーピングさせて軽度にドープしたドレイン及びソース領域２６及び２８を有するＴＦＴを与える。
【００３０】
図１１は図４のＡ−Ａ線に沿ってとった完成されたＴＦＴの概略断面図を示している。理解される如く、ビア、コンタクト等を使用してソース領域１８及びドレイン領域２０に対して適宜の電気的相互接続が形成され、従ってポリシリコントランジスタ１０はより大きな回路の１つの要素となることが可能である。それらのコンタクトは下側の層から装置１０へ又はより高い層からのものとすることが可能である。最も蓋然性の高い場合としては、電気的相互接続は、ソース／ドレイン領域１８及び２０を回路内の夫々の導体へコンタクトさせ、且つゲート電極２４を別の導体へコンタクトさせて、トランジスタ動作、ダイオード接続、負荷接続、等各回路設計に対して必要な構造を与える。第一ポリシリコン層、第二ポリシリコン層及びその他の層への電気的コンタクトを形成する現在公知のスタンダードな技術を使用することが可能である。
【００３１】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図１】 本発明に基づいて構成された半導体構成体の概略断面図。
【図２】 絶縁性支持体上に形成した半導体物質からなるストリップを示した概略断面図。
【図３】 平坦な層を付加した図２の構造の概略断面図。
【図４】 マスク層を付加した図３の構造を示した概略平面図。
【図５】 異方性エッチングを行なった後の図４の構造のＡ−Ａ線に沿ってとった概略断面図。
【図６】 等方性エッチングを行なった後の図５の構造を示した概略平面図。
【図７】 図３のＢ−Ｂ線に沿ってとった図６の構造の概略断面図。
【図８】 マスク層を除去し且つゲート酸化膜及び導電層を付加した後の図７の構造を示した概略断面図。
【図９】 エッチングに続き且つ第一自己整合不純物注入プロセス期間中の図８の構造を示した概略断面図。
【図１０】 第二自己整合不純物注入プロセス期間中の図９の構造を示した概略断面図。
【図１１】 図３のＢ−Ｂ線に沿ってとった図１０の構造を示した概略断面図。
【符号の説明】
１０ 半導体装置（ＦＥＴ）
１２ 絶縁性支持体
１４ ストリップ
１６ チャンネル
１８ ソース領域
２０ ドレイン領域
２２ ゲート絶縁体（膜）
２４ ゲート電極

Claims (8)

  1. 半導体装置の製造方法において、
    絶縁性支持体上に半導体物質からなるストリップを形成し、
    前記ストリップの中間部分の下側において前記絶縁性支持体に空洞を形成し、
    前記中間部分の周りに絶縁体を形成し、
    前記絶縁体の周りに自己整合した電極を形成する、
    上記各ステップを有しており、前記空洞を形成するステップが、
    前記ストリップ及び前記絶縁性支持体上に平坦な表面をもった層を形成し、
    前記層の上に前記中間部分を露出させるマスクを形成し、
    前記層及び前記絶縁性支持体を異方性エッチングして前記中間部分の側部に隣接して開口を形成し、
    前記開口が前記中間部分の下側で合体して前記空洞を形成するように前記絶縁性支持体を等方性エッチングする、
    ことを特徴とする方法。
  2. 請求項１において、更に、前記中間部分をドーピングしてチャンネル領域を形成し且つ前記中間部分に隣接した前記ストリップの端部をドーピングしてソース領域及びドレイン領域を形成することを特徴とする方法。
  3. 請求項２において、更に、前記チャンネル領域に隣接した前記ソース領域及びドレイン領域の一部を軽度にドーピングして軽度にドープされたソース領域及びドレイン領域を形成することを特徴とする方法。
  4. トランジスタの製造方法において、
    絶縁性支持体上に半導体物質からなるストリップを形成し、
    前記ストリップの中間部の両端が前記絶縁性支持体と接触するように前記ストリップの中間部の下側において前記絶縁性支持体内に空洞を形成し、
    前記中間部分の周りにゲート絶縁体を形成し、
    前記中間部分内に本トランジスタのチャンネルを形成し、
    前記ゲート絶縁体の周りにゲート電極を形成し、
    前記ゲート電極がドレイン領域及びソース領域と完全に自己整合するように前記端部の夫々の中に本トランジスタのドレイン領域及びソース領域を形成する、
    上記各ステップを有しており、前記空洞を形成するステップが、
    前記ストリップ及び前記絶縁性支持体上に平坦な表面をもった層を形成し、
    前記層の上に前記中間部分を露出させるマスクを形成し、
    前記層及び前記絶縁性支持体を異方性エッチングして前記中間部分の側部に隣接して開口を形成し、
    前記開口が前記中間部分の下側で合体して前記空洞を形成するように前記絶縁性支持体を等方性エッチングする、
    ことを特徴とする方法。
  5. 請求項４において、前記ストリップを形成するステップが、
    前記絶縁性支持体上にポリシリコン層を形成し、
    前記ポリシリコン層をエッチングして前記ストリップを形成する、
    ことを特徴とする方法。
  6. 請求項４において、前記ストリップを形成するステップが、
    前記絶縁性支持体上にアモルファスシリコン層を形成し、
    前記アモルファスシルコン層をポリシリコン層へ変換させ、
    前記ポリシリコン層をエッチングして前記ストリップを形成する、
    ことを特徴とする方法。
  7. 請求項４において、前記ゲート電極を形成するステップが、前記空洞を導電性物質で充填することを特徴とする方法。
  8. 請求項４において、更に、前記チャンネルに隣接した前記ドレイン領域及びソース領域の一部を軽度にドーピングすることを特徴とする方法。
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