KR950002202B1 - 적층 박막 트랜지스터 제조방법 - Google Patents

적층 박막 트랜지스터 제조방법 Download PDF

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Abstract

내용 없음.

Description

적층 박막 트랜지스터 제조방법
제 1 도는 제 1 실리콘 산화막 상부의 제 1 다결정 실리콘 상부에 소정크기의 제 2 실리콘 산화막을 형성하는 공정을 나타내는 반도체 소자의 단면도.
제 2 도는 제 1도의 공정후 전체구조 상부에 제 2 다결정 실리콘을 형성하는 공정을 나타내는 반도체 소자의 단면도.
제 3 도는 제 1실리콘 산화막 상부에 박막 트랜지스터 게이트를 형성한 상태를 나타내는 반도체 소자의 단면도.
제 4 도의 a 및 b는 제 1실리콘 산화막 상부에 박막 트랜지스터 채널 및 소스 및 드레인을 형성시킨 상태를 나타내는 반도체 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 제 1 실리콘 산화막 또는 절연막 2 : 제 1 다결정 실리콘
3 : 제 2 실리콘 산화막 또는 절연막 4 : 제 2 다결정 실리콘
5 : 박막 트랜지스터 게이트 6 : 박막 트랜지스터 게이트 절연막
7 : 박막 트랜지스터 채널
8A, 8B : 박막 트랜지스터 소스, 드레인.
본 발명은 고집적 SRAM 및 LCD(Liquid Crystal Display) 박막 트랜지스터를 제조하는 방법에 관한 것이며, 특히, 좁은 면적에서도 충분히 채널 길이를 확보할 수 있으므로 박막 트랜지스터 오프시 누설전류를 감소시킬 수 있고 또한 박막 트랜지스터 온시 멀티채널을 갖는 구조이므로 구동전류를 증가시킬 수 있으며, 또한 좁은 면적에서도 박막 트랜지스터 제조가 가능하므로 SRAM의 단위 셀의 면적을 줄일 수 있어서 고집적 SRAM을 제조할 수 있으며, LCD 제조시 패널에서 박막 트랜지스터가 차지하는 면적을 줄일 수 있으므로 해상도를 높일 수 있는 적층 박막 트랜지스터에 관한 것이다.
일반적인 박막 트랜지스터 제조방법은 절연막 위에 박막 트랜지스터 채널을 평면으로 형성한 후 그 상부에 박막 트랜지스터 게이트 절연막과 박막 트랜지스터 게이트를 형성한 후 이온주입으로 박막 트랜지스터 소스, 드레인을 형성시켜 왔다. 그러나 고집적 차세대 SRAM에 상술한 박막 트랜지스터 제조방법을 적용하게 되면 단위 셀의 면적이 크게 되며, 따라서 소자 칩(chip)의 크기가 크게 되어 고집적 차세대 SRAM에는 적용하기 어렵게 되며 고해상도를 요구하는 LCD의 제조시 박막 트랜지스터가 차지하는 면적을 최소화해야 하므로 이 경우에도 일반적인 박막 트랜지스터 제조방법을 적용하게 되면 해상도가 떨어지게 된다.
따라서 본 발명은 상술한 문제점을 해결하기 위해 제 1 실리콘 산화막 또는 절연막 위에 제 1 다결정 실리콘을 형성하고, 그 상부에 제 2 실리콘 산화막 또는 절연막을 증착하고 리소그래피 방법으로 마스크를 형성한 후 식각 공정으로 제 2 실리콘 산화막 또는 절연막을 식각한 후 마스크를 제거하고, 그 상부에 제 2 다결정 실리콘을 형성한 후 예정된 형태의 마스크를 형성시키고 제 2 다결정 실리콘을 식각한 다음 습식식각 공정으로 제 2 실리콘 산화막 또는 절연막을 제거한 후 리소그래피 방법으로 마스크를 형성하고, 상기 제1, 제2 다결정 실리콘을 식각하여 박막 트랜지스터 형태로 만든 다음 마스크를 제거하고 박막 트랜지스터 게이트 절연막을 증착한 후 다결정 실리콘을 형성하고 패터닝하여 박막 트랜지스터 채널을 형성시킨 후 리소그래피 방법으로 마스크를 형성시키고, 이온 주입을 행하여 박막 트랜지스터 소스/드레인을 형성시키고 마스크를 제거하는 적층 박막 트랜지스터를 제조하는 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위해, 본 발명에 의하면 박막 트랜지스터가 차지하는 면적을 최소화하면서 충분한 길이의 박막 트랜지스터 채널을 확보할 수 있고 또한 높은 구동전류를 얻을 수 있는 적층 박막 트랜지스터를 제조하기 위해, 제 1 실리콘 산화막 또는 절연막 위에 제 1 다결정 실리콘을 형성하고 그 상부에 제 2 실리콘 산화막 또는 절연막을 증착하고 리소그래피 방법으로 마스크를 형성하여 식각 공정으로 제 2 실리콘 산화막 또는 절연막을 식각한 후 마스크를 제거하는 단계와, 그 상부에 제 2 다결정 실리콘을 형성한 후 예정된 형태의 마스크를 형성시키고 제 2 다결정 실리콘을 식각한 다음 마스크를 제거하는 단계와, 습식식각 공정으로 제 2 실리콘 산화막 또는 절연막을 제거한 후 리소그래피 공정으로 마스크를 형성시키고 제1 제 2 다결정 실리콘을 식각하여 박막 트랜지스터 게이트 형태로 만든 다음 마스크를 제거하는 단계와, 박막 트랜지스터 게이트 절연막을 증착한 후 다결정 실리콘을 형성하고 패터닝하여 박막 트랜지스터 채널을 형성시킨 후 리소그래피 방법으로 마스크를 형성시키고 이온주입을 행하여 박막 트랜지스터 소스, 드레인을 형성시키고 마스크를 제거하는 단계를 포함하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명을 상세히 설명하고자 한다. 제 1도는 제 1실리콘 산화막(1) 또는 절연막 위에 제 1 다결정 실리콘(2)을 형성하고 그 상부에 제 2실리콘 산화막(3) 또는 절연막을 증착하고 리소그래피 방법으로 마스크를 형성하여 식각 공정으로 제 2 실리콘 산화막(3) 또는 절연막을 식각한 후 마스크를 제거한 상태의 단면도이다.
제 2 도는 제 1 도의 공정후 전체구조 상부에 제 2 다결정 실리콘(4)을 형성한 후 예정된 형태의 마스크를 형성시키고 제 2 다결정 실리콘(4)을 식각한 다음 마스크를 제거한 상태의 단면도이다.
제 3 도는 습식식각 공정으로 제 2 실리콘 산화막(3) 또는 절연막을 제거한 후 리소그래피 방법으로 마스크를 형성시키고 제 1, 제 2 다결정 실리콘(2, 4)을 식각하여 박막 트랜지스터 게이트(5) 형태로 만든 다음 마스크를 제거한 상태의 단면도이다.
제 4 도a 및 b는 박막 트랜지스터 게이트 절연막(6)을 증착한 후 다결정 실리콘을 형성하고 패터닝하여 박막 트랜지스터 채널(7)을 형성시킨 후, 이온주입을 행하여 박막 트랜지스터 소스(8A), 드레인(8B)을 형성시킨 후 마스크를 제거한 상태의 단면도로서 4도a는 X-X'방향의 단면도이며, 4도b Y-Y'방향의 단면도이다. 여기서 박막 트랜지스터의 소스(8A) 및 드레인(8B)의 도핑을 이온주입 공정이 아닌 고체소스를 이용하여 형성할 수도 있으며, 박막 트랜지스터 채널(7)을 형성하는 다결정 실리콘 대신에 비정질 실리콘 또는 실리콘계를 이용할 수도 있다. 여기서 박막 트랜지스터 채널(7)을 형성하는 단계와 박막 트랜지스터 게이트(5)을 형성하는 단계의 순서가 바뀌어도 적층 박막 트랜지스터를 제조할 수 있다.
상술한 바와 같은 본 발명의 적층 박막 트랜지스터를 제조함으로써 좁은 면적에서도 충분한 채널길이를 확보하게 되어 누설전류를 감소시킬 수 있고, 또한 박막 트랜지스터 다중-채널구조로 인하여 구동전류를 증가시킬 수 있다.
또한 고집적 SRAM 제조시 단위 셀의 면적을 줄일 수 있으므로 칩의 크기를 줄일 수 있으며 고해상도를 요구하는 LCD 제조시 박막 트랜지스터가 차지하는 면적을 최소화할 수 있으므로 일반적인 박막 트랜지스터 보다 더 높은 해상도를 얻을 수 있다.

Claims (4)

  1. 적층 박막 트랜지스터를 제조하는 방법에서, 제 1 실리콘 산화막(1) 또는 절연막상에 제 1 다결정 실리콘(2)을 형성하고 그 상부에 제 2 실리콘 산화막(3) 또는 절연막을 증착하고 리소그래피 공정으로 마스크를 형성하여 식각 공정으로 제 2 실리콘 산화막(3) 또는 절연막을 식각한 후 마스크를 제거하는 단계와, 전체구조 상부에 제 2 다결정 실리콘(4)을 형성한 후 예정된 형태의 마스크를 형성시키고 제 2 다결정 실리콘(4)을 식각한 다음 마스크를 제거하는 단계와, 습식식각 공정으로 제 2 실리콘 산화막(3) 또는 절연막을 제거한 후 리소그래피 공정으로 마스크를 형성시키고 제 1, 제 2 다결정 실리콘(2, 4)을 식각하여 박막 트랜지스터 게이트(5) 형태로 만든 다음 마스크를 제거하는 단계와, 박막 트랜지스터 게이트 절연막(6)을 상기 박막 트랜지스터 게이트(5) 상부에 증착한 후 다결정 실리콘을 형성하고 패터닝하여 박막 트랜지스터 채널(7)을 형성시킨 후 리소그래피 방법으로 마스크를 형성시키고 이온주입을 행하여 박막 트랜지스터 소스(8A), 드레인(8B)을 형성시키고 마스크를 제거하는 단계를 포함하는 것을 특징으로 하는 적층 박막 트랜지스터 제조방법.
  2. 제 1 항에 있어서, 상기 박막 트랜지스터 채널 및 박막 트랜지스터 소스(8A) 및 드레인(8B)의 도핑을 이온주입이 아닌 고체소스를 사용하는 것을 특징으로 하는 적층 박막 트랜지스터 제조방법.
  3. 제 2 항에 있어서 , 상기 다결정 실리콘 대신에 비정질 실리콘 또는 다른 실리콘계를 사용하는 것을 특징으로 하는 적층 박막 트랜지스터 제조방법.
  4. 제 1 항에 있어서, 박막 트랜지스터 채널(7)을 형성시키는 단계와 박막 트랜지스터(5)을 형성시키는 단계의 순서가 바꾸어 제조되는 것을 특징으로 하는 적층 박막 트랜지스터 제조방법.
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JP5163670A JPH0793442B2 (ja) 1992-07-01 1993-07-01 積層薄膜トランジスター及びその製造方法
US08/304,368 US6291863B1 (en) 1992-07-01 1994-09-12 Thin film transistor having a multi-layer stacked channel and its manufacturing method

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7002207B2 (en) 2002-10-01 2006-02-21 Samsung Electronics Co., Ltd. Field effect transistors having multiple stacked channels
US7402483B2 (en) 2004-07-30 2008-07-22 Samsung Electronics Co., Ltd. Methods of forming a multi-bridge-channel MOSFET
US7439574B2 (en) * 2002-11-15 2008-10-21 Samsung Electronics Co., Ltd. Silicon/oxide/nitride/silicon nonvolatile memory with vertical channels

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0129985B1 (ko) * 1993-12-17 1998-04-07 김광호 반도체장치 및 그의 제조방법
US5705405A (en) * 1994-09-30 1998-01-06 Sgs-Thomson Microelectronics, Inc. Method of making the film transistor with all-around gate electrode
KR0139573B1 (ko) * 1994-12-26 1998-06-15 김주용 이중 채널 박막트랜지스터 및 그 제조방법
KR100214074B1 (ko) * 1995-11-03 1999-08-02 김영환 박막트랜지스터 및 그 제조방법
US5683918A (en) * 1996-04-01 1997-11-04 Motorola, Inc. Method of making semiconductor-on-insulator device with closed-gate electrode
JPH118390A (ja) * 1997-06-18 1999-01-12 Mitsubishi Electric Corp 半導体装置及びその製造方法
FR2806833B1 (fr) * 2000-03-27 2002-06-14 St Microelectronics Sa Procede de fabrication d'un transistor mos a deux grilles, dont l'une est enterree, et transistor correspondant
US6982460B1 (en) * 2000-07-07 2006-01-03 International Business Machines Corporation Self-aligned gate MOSFET with separate gates
DE10055765A1 (de) * 2000-11-10 2002-05-23 Infineon Technologies Ag Verfahren zur Herstellung eines MOS-Feldeffekt-Transistors mit Rekombinationszone
DE10208881B4 (de) * 2002-03-01 2007-06-28 Forschungszentrum Jülich GmbH Selbstjustierendes Verfahren zur Herstellung eines Doppel-Gate MOSFET sowie durch dieses Verfahren hergestellter Doppel-Gate MOSFET
KR100471173B1 (ko) * 2003-05-15 2005-03-10 삼성전자주식회사 다층채널을 갖는 트랜지스터 및 그 제조방법
US6919250B2 (en) * 2003-05-21 2005-07-19 Advanced Micro Devices, Inc. Multiple-gate MOS device and method for making the same
KR100702011B1 (ko) * 2005-03-16 2007-03-30 삼성전자주식회사 다중 게이트 트랜지스터들을 채택하는 씨모스 에스램 셀들및 그 제조방법들
KR101281167B1 (ko) * 2006-11-22 2013-07-02 삼성전자주식회사 유기발광 디스플레이의 단위 화소부 구동소자 및 그제조방법
CN109037343B (zh) * 2018-06-08 2021-09-24 武汉华星光电半导体显示技术有限公司 一种双层沟道薄膜晶体管及其制备方法、显示面板
KR102472571B1 (ko) 2018-07-20 2022-12-01 삼성전자주식회사 반도체 소자
CN109686794B (zh) * 2019-01-02 2021-01-22 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、显示装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0750785B2 (ja) * 1983-10-27 1995-05-31 工業技術院長 電界効果トランジスタにおける短チャネル効果の抑制方法
JPS62274662A (ja) * 1986-05-22 1987-11-28 Seiko Epson Corp Ｍｉｓ型半導体装置
JP2582794B2 (ja) * 1987-08-10 1997-02-19 株式会社東芝 半導体装置及びその製造方法
US4903089A (en) * 1988-02-02 1990-02-20 Massachusetts Institute Of Technology Vertical transistor device fabricated with semiconductor regrowth
KR930005741B1 (ko) * 1990-11-01 1993-06-24 삼성전자 주식회사 터널구조의 디램 셀 및 그의 제조방법
US5221849A (en) * 1992-06-16 1993-06-22 Motorola, Inc. Semiconductor device with active quantum well gate
US5324960A (en) * 1993-01-19 1994-06-28 Motorola, Inc. Dual-transistor structure and method of formation

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7002207B2 (en) 2002-10-01 2006-02-21 Samsung Electronics Co., Ltd. Field effect transistors having multiple stacked channels
US7026688B2 (en) 2002-10-01 2006-04-11 Samsung Electronics Co., Ltd. Field effect transistors having multiple stacked channels
US7381601B2 (en) 2002-10-01 2008-06-03 Samsung Electronics Co., Ltd. Methods of fabricating field effect transistors having multiple stacked channels
US7615429B2 (en) 2002-10-01 2009-11-10 Samsung Electronics Co., Ltd. Methods of fabricating field effect transistors having multiple stacked channels
US7439574B2 (en) * 2002-11-15 2008-10-21 Samsung Electronics Co., Ltd. Silicon/oxide/nitride/silicon nonvolatile memory with vertical channels
US7402483B2 (en) 2004-07-30 2008-07-22 Samsung Electronics Co., Ltd. Methods of forming a multi-bridge-channel MOSFET

Also Published As

Publication number Publication date
US5372959A (en) 1994-12-13
US6291863B1 (en) 2001-09-18
KR940003076A (ko) 1994-02-19
JPH0793442B2 (ja) 1995-10-09
JPH0685263A (ja) 1994-03-25

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