JP2660451B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、絶縁体基板などの絶縁体層上の半導体層に
形成された、MOS（Metel Oxide Semiconductor）型電
界効果トランジスタ（以下、「SOI−MOSFET」と称す）
を含む半導体装置およびその製造方法に関し、特に、ソ
ース／ドレイン領域間の耐圧と電流駆動特性の改善を図
る技術に関するものである。
形成された、MOS（Metel Oxide Semiconductor）型電
界効果トランジスタ（以下、「SOI−MOSFET」と称す）
を含む半導体装置およびその製造方法に関し、特に、ソ
ース／ドレイン領域間の耐圧と電流駆動特性の改善を図
る技術に関するものである。
［従来の技術］ 第７図に、第１の従来例としてのSOI−MOSFETの断面
図を示す。このSOI−MOSFETは、第７図を参照して、シ
リコン基板１上に絶縁体層２が形成されており、絶縁体
層２上にシリコン層３が形成されている。シリコン層３
内において、低いｐ型不純物濃度（たとえば、1016〜10
17/cm3）を有するチャネル領域６が形成されており、ｎ
型不純物濃度（たとえば1017〜1018/cm3）を有する付加
的ソース領域7aと付加的ドレイン領域8aが、それぞれチ
ャネル領域６の左右両側に接して形成されている。さら
に、付加的ソース領域7aおよび付加的ドレイン領域8aの
それぞれに隣接して、高いｎ型不純物濃度（たとえば10
19〜1021/cm3）を有するソース領域7bとドレイン領域8b
が形成されている。
図を示す。このSOI−MOSFETは、第７図を参照して、シ
リコン基板１上に絶縁体層２が形成されており、絶縁体
層２上にシリコン層３が形成されている。シリコン層３
内において、低いｐ型不純物濃度（たとえば、1016〜10
17/cm3）を有するチャネル領域６が形成されており、ｎ
型不純物濃度（たとえば1017〜1018/cm3）を有する付加
的ソース領域7aと付加的ドレイン領域8aが、それぞれチ
ャネル領域６の左右両側に接して形成されている。さら
に、付加的ソース領域7aおよび付加的ドレイン領域8aの
それぞれに隣接して、高いｎ型不純物濃度（たとえば10
19〜1021/cm3）を有するソース領域7bとドレイン領域8b
が形成されている。
チャネル領域６上には、ゲート誘電体薄膜４が形成さ
れており、このゲート誘電体薄膜４上にゲート電極５が
形成されている。なお、付加的ソース領域7aおよび付加
的ドレイン領域8a上のゲート電極５の側壁には、サイド
ウォール13が設けられている。シリコン層３とゲート電
極５とは、層間絶縁膜９によって覆われている。層間絶
縁膜９には、コンタクトホール10a,10bが設けられてお
り、それぞれのコンタクトホール10a,10bに対応する誘
電体、すなわちこの場合には、ソース電極11,ドレイン
電極12が形成されている。
れており、このゲート誘電体薄膜４上にゲート電極５が
形成されている。なお、付加的ソース領域7aおよび付加
的ドレイン領域8a上のゲート電極５の側壁には、サイド
ウォール13が設けられている。シリコン層３とゲート電
極５とは、層間絶縁膜９によって覆われている。層間絶
縁膜９には、コンタクトホール10a,10bが設けられてお
り、それぞれのコンタクトホール10a,10bに対応する誘
電体、すなわちこの場合には、ソース電極11,ドレイン
電極12が形成されている。
以上のように構成されたSOI−MOSFETにおいて、ゲー
ト電極５に正の電圧を印加すると、ｐ型チャネル領域６
の上層部に、ｎ型のキャリア（電子）が誘引され、その
上層部は付加的ソース領域7aおよび付加的ドレイン領域
8a、さらにはソース領域7bおよびドレイン領域8bと同じ
ｎ型に反転させられる。したがって、ソース領域7bとド
レイン領域8bとの間で電流が流れることが可能となる。
また、チャネル領域６の上層部に誘引されるｎ型キャリ
アの濃度は、ゲート電圧によって変化するので、チャネ
ル領域６を流れる電流量をゲート電圧によって制御する
ことができる。これがMOSFETの動作原理である。
ト電極５に正の電圧を印加すると、ｐ型チャネル領域６
の上層部に、ｎ型のキャリア（電子）が誘引され、その
上層部は付加的ソース領域7aおよび付加的ドレイン領域
8a、さらにはソース領域7bおよびドレイン領域8bと同じ
ｎ型に反転させられる。したがって、ソース領域7bとド
レイン領域8bとの間で電流が流れることが可能となる。
また、チャネル領域６の上層部に誘引されるｎ型キャリ
アの濃度は、ゲート電圧によって変化するので、チャネ
ル領域６を流れる電流量をゲート電圧によって制御する
ことができる。これがMOSFETの動作原理である。
上記構成を有する第１の従来の薄型SOI−MOSFETにお
いて、ソース領域7bおよびドレイン領域8bに隣接して、
付加的ソース領域7aおよび付加的ドレイン領域8aを形成
したのは、以下の理由による。
いて、ソース領域7bおよびドレイン領域8bに隣接して、
付加的ソース領域7aおよび付加的ドレイン領域8aを形成
したのは、以下の理由による。
シリコン層３が300Å〜1500Å程度の薄型SOI−MOSFET
の場合、付加的ソース領域7a、付加的ドレイン領域8aが
形成されていなくても、ゲート電極５に電圧を印加する
ことによってチャネル領域６の全体が容易に空乏層化さ
れ、またチャネル領域の電位もゲート電極によって制御
されるため、いわゆるパンチスルーやショートチャネル
効果が低減される。ここで、パンチスルーとは、ドレイ
ン領域8bからチャネル領域６内に延びた空乏層がソース
領域7bにまで届き、ソース領域7bとチャネル６との間の
電気的障壁が低下して、それによってチャネル電流が急
激に増加する現象である。またショートチャネル効果と
は、ゲート長さが短いときに、ゲートしきい値電圧が非
常に低くなる現象である。
の場合、付加的ソース領域7a、付加的ドレイン領域8aが
形成されていなくても、ゲート電極５に電圧を印加する
ことによってチャネル領域６の全体が容易に空乏層化さ
れ、またチャネル領域の電位もゲート電極によって制御
されるため、いわゆるパンチスルーやショートチャネル
効果が低減される。ここで、パンチスルーとは、ドレイ
ン領域8bからチャネル領域６内に延びた空乏層がソース
領域7bにまで届き、ソース領域7bとチャネル６との間の
電気的障壁が低下して、それによってチャネル電流が急
激に増加する現象である。またショートチャネル効果と
は、ゲート長さが短いときに、ゲートしきい値電圧が非
常に低くなる現象である。
しかしながら、チャネル領域６全体が完全に空乏化さ
れると、チャネル領域６内のポテンシャルが、通常のバ
ルクMOSFETにおける場合よりも高くなる。したがって、
ソース領域7bとチャネル領域６との間の電気的障壁が低
くなる上に、ドレイン領域8b近傍で高速に加速された電
子が格子に衝突して、電子，正孔対が発生するいわゆる
衝突電離によって生じた正孔が、チャネル領域６内に一
時的に蓄積されることになる。その結果、チャネル領域
６内のポテンシャルがさらに上昇し、ソース領域7bから
チャネル領域６内に電子が急激に注入される。すなわ
ち、短チャネルMOSFETとして期待される薄膜SOI−MOSFE
Tにおいては、付加的ソース領域7aおよび付加的ドレイ
ン領域8aを形成しない場合には、ソース／ドレイン間の
耐圧が低くなりやすい傾向がある。この場合の薄膜SOI
−MOSFETのドレイン電流−ドレイン電圧特性を、第10A
図に示す。
れると、チャネル領域６内のポテンシャルが、通常のバ
ルクMOSFETにおける場合よりも高くなる。したがって、
ソース領域7bとチャネル領域６との間の電気的障壁が低
くなる上に、ドレイン領域8b近傍で高速に加速された電
子が格子に衝突して、電子，正孔対が発生するいわゆる
衝突電離によって生じた正孔が、チャネル領域６内に一
時的に蓄積されることになる。その結果、チャネル領域
６内のポテンシャルがさらに上昇し、ソース領域7bから
チャネル領域６内に電子が急激に注入される。すなわ
ち、短チャネルMOSFETとして期待される薄膜SOI−MOSFE
Tにおいては、付加的ソース領域7aおよび付加的ドレイ
ン領域8aを形成しない場合には、ソース／ドレイン間の
耐圧が低くなりやすい傾向がある。この場合の薄膜SOI
−MOSFETのドレイン電流−ドレイン電圧特性を、第10A
図に示す。
このようなソース／ドレイン間の耐圧の低下を防止す
るため、上述した第１の従来例のような通常の薄膜SOI
−MOSFETにおいては、ドレイン領域8bとチャネル領域６
との間に、低い第２導電型の付加的ドレイン領域8aを設
け、いわゆるLDD（Lightly Doped Drain）構造を構成
することにより、ドレイン領域8b近傍の電界を緩和し、
衝突電離による正孔の蓄積を防止することによって、ソ
ース／ドレイン間の耐圧の向上を図っている。
るため、上述した第１の従来例のような通常の薄膜SOI
−MOSFETにおいては、ドレイン領域8bとチャネル領域６
との間に、低い第２導電型の付加的ドレイン領域8aを設
け、いわゆるLDD（Lightly Doped Drain）構造を構成
することにより、ドレイン領域8b近傍の電界を緩和し、
衝突電離による正孔の蓄積を防止することによって、ソ
ース／ドレイン間の耐圧の向上を図っている。
次に、上記第１の従来の薄膜SOI−MOSFETの製造方法
について、第8A図ないし第8E図に基づいて説明する。
について、第8A図ないし第8E図に基づいて説明する。
まず第8A図を参照して、シリコン基板１上に絶縁体層
２を介在させてシリコン層３が形成される。この場合の
具体的な製造方法としては、通常、シリコン基板１に酸
素イオンを注入し、シリコン基板１中に直接シリコン酸
化膜を形成するSIMOX（Separation by Implanted Ox
ygen）などが用いられる。
２を介在させてシリコン層３が形成される。この場合の
具体的な製造方法としては、通常、シリコン基板１に酸
素イオンを注入し、シリコン基板１中に直接シリコン酸
化膜を形成するSIMOX（Separation by Implanted Ox
ygen）などが用いられる。
次に、シリコン層３をパターニングして島状に加工
し、たとえば硼素などのｐ型の不純物を、たとえば1016
〜1017/cm3の濃度になるように、イオン注入法などによ
って導入し、チャネル領域６を形成する（第8B図）。
し、たとえば硼素などのｐ型の不純物を、たとえば1016
〜1017/cm3の濃度になるように、イオン注入法などによ
って導入し、チャネル領域６を形成する（第8B図）。
シリコン層３上には、熱酸化法などにより、ゲート誘
電体薄膜４を形成し、さらに、CVD法により、ポリシリ
コンなどのゲート電極材料を堆積させる。ポリシリコン
上には、写真製版法により、レジスト14がパターニング
され、このレジスト14を用いて、ポリシリコンをエッチ
ングし、ゲート電極５を形成する。
電体薄膜４を形成し、さらに、CVD法により、ポリシリ
コンなどのゲート電極材料を堆積させる。ポリシリコン
上には、写真製版法により、レジスト14がパターニング
され、このレジスト14を用いて、ポリシリコンをエッチ
ングし、ゲート電極５を形成する。
次に、ゲート電極５およびレジスト14をマスクとし
て、たとえば燐などのｎ型の不純物を、たとえば1017〜
1018/cm3となるようにシリコン層３に導入し、付加的ソ
ース領域7aおよび付加的ドレイン領域8aを形成する（第
8C図）。
て、たとえば燐などのｎ型の不純物を、たとえば1017〜
1018/cm3となるようにシリコン層３に導入し、付加的ソ
ース領域7aおよび付加的ドレイン領域8aを形成する（第
8C図）。
次に、CVD法により、シリコン酸化膜13aを堆積し（第
8D図）、反応性イオンエッチング法により、シリコン酸
化膜13aを異方性エッチングし、ゲート電極５の側壁に
サイドウォールスペーサ13を形成する。次に、ゲート電
極５およびサイドウォールスペーサ13をマスクとして、
たとえば燐や砒素などのｎ型不純物を、シリコン層３に
イオン注入し、たとえば1019〜1021/cm3の濃度になるよ
うに、ソース領域7bおよびドレイン領域8bを形成する
（第8E図）。
8D図）、反応性イオンエッチング法により、シリコン酸
化膜13aを異方性エッチングし、ゲート電極５の側壁に
サイドウォールスペーサ13を形成する。次に、ゲート電
極５およびサイドウォールスペーサ13をマスクとして、
たとえば燐や砒素などのｎ型不純物を、シリコン層３に
イオン注入し、たとえば1019〜1021/cm3の濃度になるよ
うに、ソース領域7bおよびドレイン領域8bを形成する
（第8E図）。
さらに、層間絶縁膜９を形成した後、たとえば反応性
イオンエッチング法などによってコンタクトホール10a,
10bを形成し、さらに、アルミニウムなどからなる導電
配線層11,12を形成することにより、第７図に示す構造
が完成する。
イオンエッチング法などによってコンタクトホール10a,
10bを形成し、さらに、アルミニウムなどからなる導電
配線層11,12を形成することにより、第７図に示す構造
が完成する。
上記第１の従来の薄膜SOI−MOSFETは、上述したよう
に、電界緩和によるソース／ドレイン耐圧を向上させる
ため、付加的ソース領域7aおよび付加的ドレイン領域8a
は、1017/cm3程度にまで濃度を低減している。そのた
め、キャリア濃度が低下して、付加的ソース領域7aおよ
び付加的ドレイン領域8aの抵抗が増加し、第10B図に示
すように、電流駆動能力の著しい低下を招くことにな
る。
に、電界緩和によるソース／ドレイン耐圧を向上させる
ため、付加的ソース領域7aおよび付加的ドレイン領域8a
は、1017/cm3程度にまで濃度を低減している。そのた
め、キャリア濃度が低下して、付加的ソース領域7aおよ
び付加的ドレイン領域8aの抵抗が増加し、第10B図に示
すように、電流駆動能力の著しい低下を招くことにな
る。
このような第１の従来例における問題点を改善するも
のとして、たとえば、特開昭60−133756号公報などに開
示された、いわゆるゲートオーバラップ型のLDD構造を
有する薄型SOI−MOSFETがある（以下これを「第２の従
来例」と称す）。
のとして、たとえば、特開昭60−133756号公報などに開
示された、いわゆるゲートオーバラップ型のLDD構造を
有する薄型SOI−MOSFETがある（以下これを「第２の従
来例」と称す）。
第２の従来例の薄膜SOI−MOSFETは、付加的ソース／
ドレイン領域である低濃度不純物領域を、ゲート電極の
領域とオーバラップさせたものである。これにより、ゲ
ート電圧が直接付加的ソース／ドレイン領域に印加され
るため、MOSFETの動作時においてチャネル領域の導電型
を反転させると同時に、付加的ソース／ドレイン領域の
キャリア濃度を高することができる。したがって、低濃
度の付加的ソース／ドレイン領域の抵抗値の増大による
電流駆動特性の劣化を防止することができる。
ドレイン領域である低濃度不純物領域を、ゲート電極の
領域とオーバラップさせたものである。これにより、ゲ
ート電圧が直接付加的ソース／ドレイン領域に印加され
るため、MOSFETの動作時においてチャネル領域の導電型
を反転させると同時に、付加的ソース／ドレイン領域の
キャリア濃度を高することができる。したがって、低濃
度の付加的ソース／ドレイン領域の抵抗値の増大による
電流駆動特性の劣化を防止することができる。
次に、この第２の従来例の薄型SOI−MOSFETの製造方
法を、第9A図ないし第9E図に基づいて説明する。
法を、第9A図ないし第9E図に基づいて説明する。
まず第9A図を参照して、絶縁基板21上に絶縁体層22を
形成し、次いで半導体層23を形成する。
形成し、次いで半導体層23を形成する。
次に、第9B図を参照して、半導体層23をパターニング
した後、ゲート絶縁層24を形成する。その後、第9C図を
参照して、不純物の熱拡散などで低抵抗化したゲート電
極25を形成し、次いでレジスト層26を第9C図に示すよう
に、チャネル幅と同じ幅で、チャネル長より数％短くな
るように、レジスト層26をエッチングして、イオン打込
み用のマスクを形成する。
した後、ゲート絶縁層24を形成する。その後、第9C図を
参照して、不純物の熱拡散などで低抵抗化したゲート電
極25を形成し、次いでレジスト層26を第9C図に示すよう
に、チャネル幅と同じ幅で、チャネル長より数％短くな
るように、レジスト層26をエッチングして、イオン打込
み用のマスクを形成する。
次に、第9D図を参照して、不純物イオン27を照射し
て、レジスト層26をマスクとしてイオン注入を行ない、
その後さらに熱処理を施して不純物を活性化する。
て、レジスト層26をマスクとしてイオン注入を行ない、
その後さらに熱処理を施して不純物を活性化する。
その後、第9E図を参照して、レジスト層26を除去した
後、層間絶縁層28を形成する。その次にコンタクトホー
ルを形成した後、電極29を形成する。なお、イオン注入
により形成された付加的ソース／ドレイン領域30は、そ
れに隣接するソース／ドレイン領域31の領域よりも、そ
の濃度が低くなっている。それは、付加的ソース／ドレ
イン領域30への不純物イオンの打込みが、ゲート電極25
を貫通して行なわれるため、ゲート電極25の厚さの影響
に応じて、打込まれるイオンの量が少なくなるからであ
る。
後、層間絶縁層28を形成する。その次にコンタクトホー
ルを形成した後、電極29を形成する。なお、イオン注入
により形成された付加的ソース／ドレイン領域30は、そ
れに隣接するソース／ドレイン領域31の領域よりも、そ
の濃度が低くなっている。それは、付加的ソース／ドレ
イン領域30への不純物イオンの打込みが、ゲート電極25
を貫通して行なわれるため、ゲート電極25の厚さの影響
に応じて、打込まれるイオンの量が少なくなるからであ
る。
［発明が解決しようとする課題］ しかしながら、上記第２の従来例に示したような製造
方法では、付加的ソース／ドレイン領域30を形成するた
めのイオン注入を、ゲート電極25を貫通させて行なって
いるため、レジスト層26の形成工程が必要となり、工程
が複雑になる。また、ゲート電極25の厚さによって、付
加的ソース／ドレイン領域30の濃度を調節することにな
るため、ゲート電極15の厚さや材質のばらつきによって
影響されやすい。ゲート電極25とオーバーラップする付
加的ソース／ドレイン領域を有するLDD構造の薄膜SOI−
MOSFETの場合、良好なトランジスタ特性を得るために
は、付加的ソース／ドレイン領域の濃度を、ある限られ
た範囲の値に精度よく設定する必要がある。しかしなが
ら上記第２の従来例には、濃度設定についての開示はな
く、また、付加的ソース／ドレイン領域の濃度の微妙な
調節は困難であった。
方法では、付加的ソース／ドレイン領域30を形成するた
めのイオン注入を、ゲート電極25を貫通させて行なって
いるため、レジスト層26の形成工程が必要となり、工程
が複雑になる。また、ゲート電極25の厚さによって、付
加的ソース／ドレイン領域30の濃度を調節することにな
るため、ゲート電極15の厚さや材質のばらつきによって
影響されやすい。ゲート電極25とオーバーラップする付
加的ソース／ドレイン領域を有するLDD構造の薄膜SOI−
MOSFETの場合、良好なトランジスタ特性を得るために
は、付加的ソース／ドレイン領域の濃度を、ある限られ
た範囲の値に精度よく設定する必要がある。しかしなが
ら上記第２の従来例には、濃度設定についての開示はな
く、また、付加的ソース／ドレイン領域の濃度の微妙な
調節は困難であった。
本発明は、上記従来の問題点に鑑み、良好なトランジ
スタ特性を有するための最適な付加的ソース／ドレイン
領域の濃度を有するゲートオーバラップ型の薄膜SOI−M
OSFETを含む半導体装置およびその製造方法を提供する
ことを目的とする。
スタ特性を有するための最適な付加的ソース／ドレイン
領域の濃度を有するゲートオーバラップ型の薄膜SOI−M
OSFETを含む半導体装置およびその製造方法を提供する
ことを目的とする。
［課題を解決するための手段］ 上記課題を解決するため本発明の半導体装置は、絶縁
体層上に300Åないし1500Åの厚さの半導体層が形成さ
れ、その半導体層上にゲート誘電体薄膜を介してゲート
電極が形成されている。また、このゲート電極直下の領
域の半導体層内において、ゲート電極の左右両側端の直
下から内側にかけて第１導電型の１対の付加的ソース／
ドレイン領域が形成され、さらに、１対の付加的ソース
／ドレイン領域に挟まれた領域の半導体層内に、第２導
電型のチャネル領域が形成されている。また、半導体装
置内において、付加的ソース／ドレイン領域のチャネル
領域に接する側と反対側の端部に隣接して、第１導電型
の１対のソース／ドレイン領域が形成されている。
体層上に300Åないし1500Åの厚さの半導体層が形成さ
れ、その半導体層上にゲート誘電体薄膜を介してゲート
電極が形成されている。また、このゲート電極直下の領
域の半導体層内において、ゲート電極の左右両側端の直
下から内側にかけて第１導電型の１対の付加的ソース／
ドレイン領域が形成され、さらに、１対の付加的ソース
／ドレイン領域に挟まれた領域の半導体層内に、第２導
電型のチャネル領域が形成されている。また、半導体装
置内において、付加的ソース／ドレイン領域のチャネル
領域に接する側と反対側の端部に隣接して、第１導電型
の１対のソース／ドレイン領域が形成されている。
この半導体装置においては、付加的ソース／ドレイン
領域が３×1017ないし３×1018/cm3の不純物濃度を有
し、かつ、ソース／ドレイン領域が付加的ソース／ドレ
イン領域よりも高い不純物濃度を有することにより、非
動作時において、付加的ソース／ドレイン領域がすべて
完全に空乏化しかつソース／ドレイン領域が空乏化され
ないように設定されている。
領域が３×1017ないし３×1018/cm3の不純物濃度を有
し、かつ、ソース／ドレイン領域が付加的ソース／ドレ
イン領域よりも高い不純物濃度を有することにより、非
動作時において、付加的ソース／ドレイン領域がすべて
完全に空乏化しかつソース／ドレイン領域が空乏化され
ないように設定されている。
本発明の半導体装置の製造方法は、一つの局面におい
ては、絶縁体層上に半導体層を形成する工程と、この半
導体層上にゲート誘電体薄膜を形成する工程と、このゲ
ート誘電体薄膜上にゲート電極を形成する工程と、この
ゲート電極をマスクとして、半導体層をその表面に平行
な面内で連続的に回転させながら、第１導電型の不純物
を、半導体層表面に対して所定の角度をなす斜め方向か
ら注入することにより、半導体層内の前記ゲート電極の
端部近傍直下に導入し、付加的ソース／ドレイン領域を
形成する工程と、半導体層上に、ゲート電極をマスクと
して、半導体層の表面に垂直な方向か第１導電型の不純
物を注入し、ソース／ドレイン領域を形成する工程とを
備え、付加的ソース／ドレイン領域を形成する工程およ
びソース／ドレイン領域を形成する工程においては、非
動作時において、付加的ソース／ドレイン領域がすべて
完全に空乏化しかつソース／ドレイン領域が空乏化され
ないように、第１導電型の不純物のイオン注入条件が設
定されることを特徴とする。
ては、絶縁体層上に半導体層を形成する工程と、この半
導体層上にゲート誘電体薄膜を形成する工程と、このゲ
ート誘電体薄膜上にゲート電極を形成する工程と、この
ゲート電極をマスクとして、半導体層をその表面に平行
な面内で連続的に回転させながら、第１導電型の不純物
を、半導体層表面に対して所定の角度をなす斜め方向か
ら注入することにより、半導体層内の前記ゲート電極の
端部近傍直下に導入し、付加的ソース／ドレイン領域を
形成する工程と、半導体層上に、ゲート電極をマスクと
して、半導体層の表面に垂直な方向か第１導電型の不純
物を注入し、ソース／ドレイン領域を形成する工程とを
備え、付加的ソース／ドレイン領域を形成する工程およ
びソース／ドレイン領域を形成する工程においては、非
動作時において、付加的ソース／ドレイン領域がすべて
完全に空乏化しかつソース／ドレイン領域が空乏化され
ないように、第１導電型の不純物のイオン注入条件が設
定されることを特徴とする。
本発明の半導体装置の製造方法は、他の局面において
は、絶縁体層上に半導体層を形成する工程と、この半導
体層上にゲート誘電体薄膜を形成する工程と、このゲー
ト誘電体薄膜上にゲート電極を形成する工程と、このゲ
ート電極をマスクとして、第１導電型の不純物をイオン
注入により導入する工程と、導入した第１導電型の不純
物を、所定の熱処理によりゲート電極の下方に拡散さ
せ、付加的ソース／ドレイン領域を形成する工程と、半
導体層に、ゲート電極をマスクとして、第１同電型の不
純物を注入し、ソース／ドレイン領域を形成する工程と
を備え、付加的ソース／ドレイン領域を形成する工程お
よびソース／ドレイン領域を形成する工程においては、
非動作時において、付加的ソース／ドレイン領域がすべ
て完全に空乏化しかつソース／ドレイン領域が空乏化さ
れないように、第１導電型の不純物のイオン注入条件お
よび所定の熱処理の熱処理条件が設定されることを特徴
とする。
は、絶縁体層上に半導体層を形成する工程と、この半導
体層上にゲート誘電体薄膜を形成する工程と、このゲー
ト誘電体薄膜上にゲート電極を形成する工程と、このゲ
ート電極をマスクとして、第１導電型の不純物をイオン
注入により導入する工程と、導入した第１導電型の不純
物を、所定の熱処理によりゲート電極の下方に拡散さ
せ、付加的ソース／ドレイン領域を形成する工程と、半
導体層に、ゲート電極をマスクとして、第１同電型の不
純物を注入し、ソース／ドレイン領域を形成する工程と
を備え、付加的ソース／ドレイン領域を形成する工程お
よびソース／ドレイン領域を形成する工程においては、
非動作時において、付加的ソース／ドレイン領域がすべ
て完全に空乏化しかつソース／ドレイン領域が空乏化さ
れないように、第１導電型の不純物のイオン注入条件お
よび所定の熱処理の熱処理条件が設定されることを特徴
とする。
［作用］ 本発明の半導体装置によれば、ゲートオーバラップ型
の付加的ソース／ドレイン領域を有し、かつその濃度が
３×1017〜３×1018/cm3に設定され、ソース／ドレイン
領域が付加的ソース／ドレイン領域よりも高い不純物濃
度を有することにより、非動作時において、付加的ソー
ス／ドレイン領域がすべて完全に空乏化しかつソース／
ドレイン領域が空乏化されないように設定されているた
め、次のような作用を有する。
の付加的ソース／ドレイン領域を有し、かつその濃度が
３×1017〜３×1018/cm3に設定され、ソース／ドレイン
領域が付加的ソース／ドレイン領域よりも高い不純物濃
度を有することにより、非動作時において、付加的ソー
ス／ドレイン領域がすべて完全に空乏化しかつソース／
ドレイン領域が空乏化されないように設定されているた
め、次のような作用を有する。
ゲート電極が0Vで、ドレイン領域に所定の正のバイア
ス電圧が印加された状態において、付加的ソース／ドレ
イン領域が上記範囲の濃度に設定されていることによ
り、付加的ソース／ドレイン領域のみがほぼすべて、ち
ょうど空乏化された状態が得られる。その結果、付加的
ソース／ドレイン領域の濃度が低すぎて、付加的ソース
／ドレイン領域が十分に空乏化されない場合や、その逆
に濃度が高すぎて、隣接するソース／ドレイン領域にま
で空乏化が進んだ場合に比べて、電界強度の緩和効果が
大きい。また、ゲートオーバラップ構造特有の効果を併
せ持つため、良好なトランジスタ特性を得ることができ
る。
ス電圧が印加された状態において、付加的ソース／ドレ
イン領域が上記範囲の濃度に設定されていることによ
り、付加的ソース／ドレイン領域のみがほぼすべて、ち
ょうど空乏化された状態が得られる。その結果、付加的
ソース／ドレイン領域の濃度が低すぎて、付加的ソース
／ドレイン領域が十分に空乏化されない場合や、その逆
に濃度が高すぎて、隣接するソース／ドレイン領域にま
で空乏化が進んだ場合に比べて、電界強度の緩和効果が
大きい。また、ゲートオーバラップ構造特有の効果を併
せ持つため、良好なトランジスタ特性を得ることができ
る。
また、本発明の一つの局面の製造方法によれば、付加
的ソース／ドレイン領域の形成を、ゲート電極をマスク
としたイオン注入によって行ない、かつ、付加的ソース
／ドレイン領域を形成する工程およびソース／ドレイン
領域を形成する工程における第１導電型の不純物のイオ
ン注入条件が、非動作時において、付加的ソース／ドレ
イン領域がすべて完全に空乏化しかつソース／ドレイン
領域が空乏化されないように設定されることにより、上
記第２の従来例のように別途マスクをパターニングする
ことを必要とすることなく、比較的簡単な製造工程で上
述した本願発明の半導体装置の構造を形成することがで
きる。
的ソース／ドレイン領域の形成を、ゲート電極をマスク
としたイオン注入によって行ない、かつ、付加的ソース
／ドレイン領域を形成する工程およびソース／ドレイン
領域を形成する工程における第１導電型の不純物のイオ
ン注入条件が、非動作時において、付加的ソース／ドレ
イン領域がすべて完全に空乏化しかつソース／ドレイン
領域が空乏化されないように設定されることにより、上
記第２の従来例のように別途マスクをパターニングする
ことを必要とすることなく、比較的簡単な製造工程で上
述した本願発明の半導体装置の構造を形成することがで
きる。
さらに、本発明の製造方法によれば、付加的ソース／
ドレイン領域の形成を、ゲート電極をマスクとした斜め
イオン注入によって行なうことにより、熱拡散による場
合よりもさらに精度よく、付加的ソース／ドレイン領域
のゲート電極とのオーバラップ長さや不純物濃度を、よ
り高精度に設定することができる。
ドレイン領域の形成を、ゲート電極をマスクとした斜め
イオン注入によって行なうことにより、熱拡散による場
合よりもさらに精度よく、付加的ソース／ドレイン領域
のゲート電極とのオーバラップ長さや不純物濃度を、よ
り高精度に設定することができる。
［実施例］ 以下、本発明の一実施例を、図面に基づいて説明す
る。
る。
本発明の一実施例の薄膜SOI−MOSFETを含む半導体装
置の構造は、第9E図に示す第２の従来例の半導体装置と
ほぼ同様である。すなわち、第1E図を参照して、シリコ
ン基板１上に絶縁体層２が形成されており、この絶縁体
層２上にシリコン層３が形成されている。シリコン層３
内において、低いｐ型不純物濃度（たとえば、1016〜10
17/cm3）を有するチャネル領域６が形成されている。チ
ャネル領域６の左右両側に接したシリコン層３内には、
ｎ型の付加的ソース領域7aと付加的ドレイン領域8aが、
ゲート電極５の左右両端部近傍とオーバラップして形成
されている。付加的ソース領域7a,付加的ドレイン領域8
aの、チャネル領域６とは反対側の端部に隣接したシリ
コン層３内には、付加的ソース領域7a,付加的ドレイン
領域8aよりも不純物濃度が高いｎ型のソース領域7b,ド
レイン領域8bが形成されている。
置の構造は、第9E図に示す第２の従来例の半導体装置と
ほぼ同様である。すなわち、第1E図を参照して、シリコ
ン基板１上に絶縁体層２が形成されており、この絶縁体
層２上にシリコン層３が形成されている。シリコン層３
内において、低いｐ型不純物濃度（たとえば、1016〜10
17/cm3）を有するチャネル領域６が形成されている。チ
ャネル領域６の左右両側に接したシリコン層３内には、
ｎ型の付加的ソース領域7aと付加的ドレイン領域8aが、
ゲート電極５の左右両端部近傍とオーバラップして形成
されている。付加的ソース領域7a,付加的ドレイン領域8
aの、チャネル領域６とは反対側の端部に隣接したシリ
コン層３内には、付加的ソース領域7a,付加的ドレイン
領域8aよりも不純物濃度が高いｎ型のソース領域7b,ド
レイン領域8bが形成されている。
本実施例の半導体装置の構造が上記第２の従来例と異
なるのは、付加的ソース領域7a,付加的ドレイン領域8a
の濃度を、シリコン層３の厚さに応じて、最適になる範
囲内に設定している点である。すなわち、本実施例にお
いては、シリコン層３の厚さが300〜1500Åの薄膜SOI−
MOSFETであり、付加的ソース領域7a,付加的ドレイン領
域8aの濃度を、３×1017〜３×1018/cm3の範囲に設定し
た点である。
なるのは、付加的ソース領域7a,付加的ドレイン領域8a
の濃度を、シリコン層３の厚さに応じて、最適になる範
囲内に設定している点である。すなわち、本実施例にお
いては、シリコン層３の厚さが300〜1500Åの薄膜SOI−
MOSFETであり、付加的ソース領域7a,付加的ドレイン領
域8aの濃度を、３×1017〜３×1018/cm3の範囲に設定し
た点である。
本実施例において、付加的ソース領域7a,付加的ドレ
イン領域8aの濃度を上記範囲内に設定する理由を以下に
述べる。
イン領域8aの濃度を上記範囲内に設定する理由を以下に
述べる。
付加的ドレイン領域8aの濃度とソース／ドレイン間耐
圧との関係は、第3A図ないし第3C図，第４図および第５
図を用いて次のように考察される。MOSFETが非動作状
態、すなわち、ドレイン領域8bに正のバイアスが印加さ
れ、ゲート電極が0Vのとき、付加的ドレイン領域8aは空
乏化される。付加的ドレイン領域8aの濃度が1018/cm3程
度の所定の値よりも低いと、第3Aに斜線で示すように、
空乏化がドレイン領域8bまで進行し、第５図の矢印Ａで
指し示すように、付加的ドレイン領域8aとドレイン領域
8bの境界近傍に高い電界強度のピークが発生する。これ
は、付加的ドレイン領域8aの濃度が低すぎると、この領
域のドレインとしての効果が薄れ、ドレインが実質的に
右側に移動したのと同様の状態になるためと考えられ
る。
圧との関係は、第3A図ないし第3C図，第４図および第５
図を用いて次のように考察される。MOSFETが非動作状
態、すなわち、ドレイン領域8bに正のバイアスが印加さ
れ、ゲート電極が0Vのとき、付加的ドレイン領域8aは空
乏化される。付加的ドレイン領域8aの濃度が1018/cm3程
度の所定の値よりも低いと、第3Aに斜線で示すように、
空乏化がドレイン領域8bまで進行し、第５図の矢印Ａで
指し示すように、付加的ドレイン領域8aとドレイン領域
8bの境界近傍に高い電界強度のピークが発生する。これ
は、付加的ドレイン領域8aの濃度が低すぎると、この領
域のドレインとしての効果が薄れ、ドレインが実質的に
右側に移動したのと同様の状態になるためと考えられ
る。
また、付加的ドレイン領域8aの濃度が1018程度の所定
の値であれば、第3B図に斜線で示すように、付加的ドレ
イン領域8aがちょうどすべて空乏化され、その結果第５
図に矢印Ｂで指し示すように、電界強度のピークは、付
加的ドレイン領域8aの両端近傍に分散して、その値も低
くなる。
の値であれば、第3B図に斜線で示すように、付加的ドレ
イン領域8aがちょうどすべて空乏化され、その結果第５
図に矢印Ｂで指し示すように、電界強度のピークは、付
加的ドレイン領域8aの両端近傍に分散して、その値も低
くなる。
さらに、付加的ドレイン領域8aの濃度が1018/cm3程度
の所定の値よりも高い場合には、第3C図に斜線で示すよ
うに、付加的ドレイン領域8aの空乏化がわずかしか進ま
ず、そのために、付加的ドレイン領域8aにおける電界緩
和効果が不十分で、その左端近傍に、第５図に矢印Ｃで
指し示すように、電界強度の高いピークが発生する。
の所定の値よりも高い場合には、第3C図に斜線で示すよ
うに、付加的ドレイン領域8aの空乏化がわずかしか進ま
ず、そのために、付加的ドレイン領域8aにおける電界緩
和効果が不十分で、その左端近傍に、第５図に矢印Ｃで
指し示すように、電界強度の高いピークが発生する。
以上の考察の結果からわかるように、本実施例のSOI
−MOSFETのソース／ドレイン間耐圧は、第４図にグラフ
で示すように、付加的ドレイン領域8aの濃度が1018程度
に設定したときに最適となり、それより濃度が高くて
も、また低くても、ソース／ドレイン領域間耐圧が低下
する。なお、第４図のグラフは、ゲート電極５の長さが
0.3μm,シリコン層３の厚さが300Å，ゲート誘電体薄膜
４の厚さが200Åの場合についての付加的ドレイン領域8
aの濃度とソース／ドレイン領域間耐圧の関係を示して
いる。
−MOSFETのソース／ドレイン間耐圧は、第４図にグラフ
で示すように、付加的ドレイン領域8aの濃度が1018程度
に設定したときに最適となり、それより濃度が高くて
も、また低くても、ソース／ドレイン領域間耐圧が低下
する。なお、第４図のグラフは、ゲート電極５の長さが
0.3μm,シリコン層３の厚さが300Å，ゲート誘電体薄膜
４の厚さが200Åの場合についての付加的ドレイン領域8
aの濃度とソース／ドレイン領域間耐圧の関係を示して
いる。
次に、シリコン層３の膜厚と最適な付加的ドレイン領
域8aの濃度との関係、すなわち、付加的ドレイン領域8a
をちょうどすべて空乏化するための条件を考える。シリ
コン層３の膜厚が300Åの場合、ゲート電極５の長さが
0.3μｍ（いわゆる0.3μｍデザインルール）より短いデ
バイス構造に対応するためには、電源電圧（ドレイン領
域8bへの印加電圧）が通常１〜5Vであり、さらに100〜2
00Å程度のゲート誘電体膜が使われると考えられるた
め、付加的ドレイン領域8aが３×1017〜３×1018/cm3程
度の不純物濃度を有する必要がある（第6A図参照）。ま
た、シリコン層３の膜厚が1000Å〜1500Åの場合には、
ゲート電極長さは0.5μｍ（いわゆる0.5μｍデザインル
ール）程度となり、電源電圧（ドレイン領域8bへの印加
電圧）が通常3.3〜5Vとなる。この場合には、付加的ド
レイン領域8aがちょうどすべて空乏化されるためには、
その不純物濃度が３×1017〜５×1017/cm3程度に設定し
なければならない（第6B図参照）。
域8aの濃度との関係、すなわち、付加的ドレイン領域8a
をちょうどすべて空乏化するための条件を考える。シリ
コン層３の膜厚が300Åの場合、ゲート電極５の長さが
0.3μｍ（いわゆる0.3μｍデザインルール）より短いデ
バイス構造に対応するためには、電源電圧（ドレイン領
域8bへの印加電圧）が通常１〜5Vであり、さらに100〜2
00Å程度のゲート誘電体膜が使われると考えられるた
め、付加的ドレイン領域8aが３×1017〜３×1018/cm3程
度の不純物濃度を有する必要がある（第6A図参照）。ま
た、シリコン層３の膜厚が1000Å〜1500Åの場合には、
ゲート電極長さは0.5μｍ（いわゆる0.5μｍデザインル
ール）程度となり、電源電圧（ドレイン領域8bへの印加
電圧）が通常3.3〜5Vとなる。この場合には、付加的ド
レイン領域8aがちょうどすべて空乏化されるためには、
その不純物濃度が３×1017〜５×1017/cm3程度に設定し
なければならない（第6B図参照）。
以上のことから、シリコン層３の厚さが300Å〜1500
Å程度の薄膜SOI−MOSFETの濃度としては、３×1017〜
３×1018/cm3の範囲に設定するのが最適である。
Å程度の薄膜SOI−MOSFETの濃度としては、３×1017〜
３×1018/cm3の範囲に設定するのが最適である。
次に、本実施例の半導体装置の製造方法について、第
1A図ないし第1E図に基づいて説明する。
1A図ないし第1E図に基づいて説明する。
まず、第1A図を参照して、シリコン基板１上に、絶縁
体層２を挟んで、半導体装置としてのシリコン層３を30
0Å〜1500Åの厚さで形成する。絶縁体層２の形成は、
上記第１の従来例と同様に、SIMOX法によって行なわれ
る。
体層２を挟んで、半導体装置としてのシリコン層３を30
0Å〜1500Åの厚さで形成する。絶縁体層２の形成は、
上記第１の従来例と同様に、SIMOX法によって行なわれ
る。
次に、シリコン層３を島状に加工し、硼素などのｐ型
の不純物を、たとえば1016〜1017/cm3の濃度になるよう
に、イオン注入法などによって注入し、チャネル領域６
を形成する（第1B図）。
の不純物を、たとえば1016〜1017/cm3の濃度になるよう
に、イオン注入法などによって注入し、チャネル領域６
を形成する（第1B図）。
次に、シリコン層３上に、熱酸化法などによって、ゲ
ート誘電体薄膜４を約200Åの厚さで形成し、その後さ
らにポリシリコンなどのゲート電極材料の層を、約2000
Åの厚さで、CVD法などによって形成する。このポリシ
リコン層上に、写真製版法によってレジスト14をパター
ニングし、これをマスクとして、ポリシリコン層をエッ
チングし、ゲート電極５を形成する。次に、このゲート
電極５をマスクとして、燐イオンなどのｎ型不純物をイ
オン注入し、付加的ソース領域7aと付加的ドレイン領域
8aを、３×1017〜３×1018/cm3の濃度で形成する（第1C
図）。このとき、注入する不純物として燐を用いる場合
には、シリコン層３の厚さが約1000Åの場合には、上記
濃度に設定するために、イオン注入条件として、注入エ
ネルギを約30KeV,ドーズ量を３×1013〜３×1014/cm2を
用いる。
ート誘電体薄膜４を約200Åの厚さで形成し、その後さ
らにポリシリコンなどのゲート電極材料の層を、約2000
Åの厚さで、CVD法などによって形成する。このポリシ
リコン層上に、写真製版法によってレジスト14をパター
ニングし、これをマスクとして、ポリシリコン層をエッ
チングし、ゲート電極５を形成する。次に、このゲート
電極５をマスクとして、燐イオンなどのｎ型不純物をイ
オン注入し、付加的ソース領域7aと付加的ドレイン領域
8aを、３×1017〜３×1018/cm3の濃度で形成する（第1C
図）。このとき、注入する不純物として燐を用いる場合
には、シリコン層３の厚さが約1000Åの場合には、上記
濃度に設定するために、イオン注入条件として、注入エ
ネルギを約30KeV,ドーズ量を３×1013〜３×1014/cm2を
用いる。
次に、所定の熱処理を行なうと、熱拡散によって、付
加的ソース領域7a,付加的ドレイン領域8aが、ゲート電
極５の左右側端部直下から内側へ入れ込む（第1D図）。
この場合の熱拡散のための熱処理条件として、シリコン
層３の厚さが約1000Åの場合には、約1000℃の窒素雰囲
気中で、約１時間熱処理を行なうことにより、熱拡散に
よって、付加的ソース領域7aおよび付加的ドレイン領域
8aが、ゲート電極５の左右側端部直下から内側へ約1500
Å程度入り込むことになる。
加的ソース領域7a,付加的ドレイン領域8aが、ゲート電
極５の左右側端部直下から内側へ入れ込む（第1D図）。
この場合の熱拡散のための熱処理条件として、シリコン
層３の厚さが約1000Åの場合には、約1000℃の窒素雰囲
気中で、約１時間熱処理を行なうことにより、熱拡散に
よって、付加的ソース領域7aおよび付加的ドレイン領域
8aが、ゲート電極５の左右側端部直下から内側へ約1500
Å程度入り込むことになる。
次に、ゲート電極５をマスクとして、ｎ型不純物であ
る燐イオンや砒素イオンなどをシリコン層３に注入し、
1019〜1020/cm3程度の濃度を有するソース領域7bおよび
ドレイン領域8bを形成する（第1E図）。
る燐イオンや砒素イオンなどをシリコン層３に注入し、
1019〜1020/cm3程度の濃度を有するソース領域7bおよび
ドレイン領域8bを形成する（第1E図）。
その後、シリコン基板１上全面に層間絶縁膜（図示せ
ず）を堆積させ、コンタクトホール（図示せず）を形成
して、さらにアルミニウムなどの配線層（図示せず）を
形成すると、第9E図に示す構造と同様の薄膜SOI−MOSFE
Tが出来上がる。
ず）を堆積させ、コンタクトホール（図示せず）を形成
して、さらにアルミニウムなどの配線層（図示せず）を
形成すると、第9E図に示す構造と同様の薄膜SOI−MOSFE
Tが出来上がる。
次に、第７図に示す構造を有するゲートオーバーラッ
プ型LDD構造の薄膜SOI−MOSFETを含む半導体装置の製造
方法の他の実施例を、第2A図および第2Bを用いて説明す
る。
プ型LDD構造の薄膜SOI−MOSFETを含む半導体装置の製造
方法の他の実施例を、第2A図および第2Bを用いて説明す
る。
本実施例においては、半導体層としてのシリコン層３
を島状に形成するまでは、上記実施例の第1A図および第
1B図と同様である。本実施例が上記実施例と異なるの
は、付加的ソース領域7aと付加的ドレイン領域8aの形成
を、第2A図に示すように、たとえば燐イオンを、シリコ
ン層３表面に対して所定の傾斜角をなす方向からイオン
を照射する、いわゆる斜めイオン注入法を用いることに
より、ゲート電極５の端部近傍と付加的ソース領域7aお
よび付加的ドレイン領域8aとをオーバラップさせる点で
ある。この斜めイオン注入法においては、左右１対の付
加的ソース領域7a,付加的ドレイン領域8aを形成するた
めに、シリコン基板１を、その表面に平行な面内におい
て定速で回転させながらイオン注入を行なう。シリコン
層３の厚さが約1000Åで、注入する不純物として燐イオ
ンを用いる場合、付加的ソース領域7a,付加的ドレイン
領域8aの濃度を３×1017〜３×1018/cm3に設定するため
には、イオン注入条件として、注入エネルギを約80KeV,
イオン照射方向がシリコン層３の法線方向と成す傾斜角
を約60度，ドーズ量を1.2×1013〜1.2×1014/cm2とす
る。この注入条件によって、付加的ソース領域7aおよび
付加的ドレイン領域8aが、ゲート電極の左右両側端から
約1500Å内側へ入り込むことになる。
を島状に形成するまでは、上記実施例の第1A図および第
1B図と同様である。本実施例が上記実施例と異なるの
は、付加的ソース領域7aと付加的ドレイン領域8aの形成
を、第2A図に示すように、たとえば燐イオンを、シリコ
ン層３表面に対して所定の傾斜角をなす方向からイオン
を照射する、いわゆる斜めイオン注入法を用いることに
より、ゲート電極５の端部近傍と付加的ソース領域7aお
よび付加的ドレイン領域8aとをオーバラップさせる点で
ある。この斜めイオン注入法においては、左右１対の付
加的ソース領域7a,付加的ドレイン領域8aを形成するた
めに、シリコン基板１を、その表面に平行な面内におい
て定速で回転させながらイオン注入を行なう。シリコン
層３の厚さが約1000Åで、注入する不純物として燐イオ
ンを用いる場合、付加的ソース領域7a,付加的ドレイン
領域8aの濃度を３×1017〜３×1018/cm3に設定するため
には、イオン注入条件として、注入エネルギを約80KeV,
イオン照射方向がシリコン層３の法線方向と成す傾斜角
を約60度，ドーズ量を1.2×1013〜1.2×1014/cm2とす
る。この注入条件によって、付加的ソース領域7aおよび
付加的ドレイン領域8aが、ゲート電極の左右両側端から
約1500Å内側へ入り込むことになる。
次に、レジスト14を除去し、ゲート電極５をマスクと
して、上記実施例の場合（第1E図）と合うように、シリ
コン層３の表面に垂直な方向から、たとえば砒素イオン
を注入し、1019〜1020/cm3の濃度のソース領域7b,ドレ
イン領域8bを形成する。
して、上記実施例の場合（第1E図）と合うように、シリ
コン層３の表面に垂直な方向から、たとえば砒素イオン
を注入し、1019〜1020/cm3の濃度のソース領域7b,ドレ
イン領域8bを形成する。
なお、本実施例において、付加的ソース領域7a,付加
的ドレイン領域8aを形成するためのイオン注入におい
て、シリコン基板１を回転させながらイオン注入を行な
ったが、シリコン基板１を静止させたまま、ゲート電極
５の一方の側壁の斜め上方から所定の角度傾斜させてイ
オン注入を行ない、付加的ソース領域7aまたは付加的ド
レイン領域8aのいずれか一方を形成した後に、シリコン
基板１をその表面に平行な面内において180度回転させ
て固定し、さらにイオン注入を行ない、他方の付加的ド
レイン領域8aまたは付加的ソース領域7bを形成してもよ
い。ただし、この方法を用いるのは、シリコンウェハ上
の多数のSOI−MOSFETの素子が、同一方向を向いて整列
している場合に限られる。
的ドレイン領域8aを形成するためのイオン注入におい
て、シリコン基板１を回転させながらイオン注入を行な
ったが、シリコン基板１を静止させたまま、ゲート電極
５の一方の側壁の斜め上方から所定の角度傾斜させてイ
オン注入を行ない、付加的ソース領域7aまたは付加的ド
レイン領域8aのいずれか一方を形成した後に、シリコン
基板１をその表面に平行な面内において180度回転させ
て固定し、さらにイオン注入を行ない、他方の付加的ド
レイン領域8aまたは付加的ソース領域7bを形成してもよ
い。ただし、この方法を用いるのは、シリコンウェハ上
の多数のSOI−MOSFETの素子が、同一方向を向いて整列
している場合に限られる。
［発明の効果］ 以上述べたように、本発明の半導体装置によれば、薄
膜SOI−MOSFETにおいて、ゲート電極とオーバラップし
た付加的ソース／ドレイン領域の濃度を３×1017〜３×
1018/cm3に設定することにより、MOSFETの非動作状態に
おいて、付加的ソース／ドレイン領域がちょうどすべて
空乏化し、その結果電界強度のピークが分散してその値
が低下し、良好なソース／ドレイン耐圧特性を得ること
ができる。また、ゲートオーバラップ構造を有すること
から、MOSFETの動作状態における電流駆動特性も良好に
保たれることと併せて、優れたトランジスタ特性を得る
ことができる。
膜SOI−MOSFETにおいて、ゲート電極とオーバラップし
た付加的ソース／ドレイン領域の濃度を３×1017〜３×
1018/cm3に設定することにより、MOSFETの非動作状態に
おいて、付加的ソース／ドレイン領域がちょうどすべて
空乏化し、その結果電界強度のピークが分散してその値
が低下し、良好なソース／ドレイン耐圧特性を得ること
ができる。また、ゲートオーバラップ構造を有すること
から、MOSFETの動作状態における電流駆動特性も良好に
保たれることと併せて、優れたトランジスタ特性を得る
ことができる。
また、本発明の半導体装置の製造方法によれば、ゲー
ト電極のみをマスクとして、付加的ソース／ドレイン領
域およびソース／ドレイン領域を形成するため、比較的
簡単な工程で、ゲートオーバラップ型のLDD構造を有す
るSOI−MOSFETを形成することができる。
ト電極のみをマスクとして、付加的ソース／ドレイン領
域およびソース／ドレイン領域を形成するため、比較的
簡単な工程で、ゲートオーバラップ型のLDD構造を有す
るSOI−MOSFETを形成することができる。
さらに、本発明の半導体装置の製造方法において、斜
めイオン注入法を用いて付加的ソース／ドレイン領域を
形成することにより、熱拡散工程を含む場合に比べて、
より高精度に、付加的ソース／ドレイン領域のゲートオ
ーバラップ長さおよび濃度を調節することができる。
めイオン注入法を用いて付加的ソース／ドレイン領域を
形成することにより、熱拡散工程を含む場合に比べて、
より高精度に、付加的ソース／ドレイン領域のゲートオ
ーバラップ長さおよび濃度を調節することができる。
第1A図，第1B図，第1C図，第1D図および第1E図は、本発
明の一実施例における半導体装置の製造方法を、その主
要工程ごとに順次示す断面図である。 第2A図および第2B図は、本発明の他の実施例における半
導体装置の製造方法の主要工程を示す断面図である。 第3A図，第3B図および第3C図は、ゲートオーバラップ型
の薄膜SOI−MOSFETの非動作状態における、付加的ドレ
イン領域8aの濃度とその空乏化の様子を示す模式的断面
図である。 第４図は、薄膜SOI−MOSFETの付加的ドレイン領域の濃
度とソース／ドレイン間耐圧との関係を示す図である。 第５図は、第3A図，第3B図および第3C図のそれぞれに対
応する、付加的ドレイン領域近傍における電界強度分布
を示す図である。 第6A図および第6B図は、薄膜SOI−MOSFETの付加的ソー
ス／ドレイン領域濃度と、付加的ドレイン領域が完全に
空乏化するゲート／ドレイン間電圧との関係を、シリコ
ン膜厚が300Åの場合および1000Åの場合について示す
図である。 第７図は、第１の従来例における薄膜SOI−MOSFETの断
面構造を示す図である。 第8A図，第8B図，第8C図，第8D図および第8E図は、第１
の従来例における半導体装置の製造方法を、主要工程ご
とに順次示す断面図である。 第9A図，第9B図，第9C図，第9D図および第9E図は、第２
の従来例における半導体装置の製造工程を順次示す断面
図である。 第10A図は、LDD構造を有しない薄膜SOI−MOSFETのソー
ス／ドレイン間耐圧特性を示す図、第10B図は、第１の
従来例における、ゲートオーバラップ構造を有しないLD
D型薄膜SOI−MOSFETの、電流偶特性を示す図である。 図において、１はシリコン基板、２は絶縁体層、３はシ
リコン層（半導体層）、４はゲート誘電体薄膜、５はゲ
ート電極、６はチャネル領域、7aは付加的ソース領域、
7bはソース領域、8aは付加的ドレイン領域、8bはドレイ
ン領域である。 なお、図中、同一符号を付した部分は同一または相当の
要素を示す。
明の一実施例における半導体装置の製造方法を、その主
要工程ごとに順次示す断面図である。 第2A図および第2B図は、本発明の他の実施例における半
導体装置の製造方法の主要工程を示す断面図である。 第3A図，第3B図および第3C図は、ゲートオーバラップ型
の薄膜SOI−MOSFETの非動作状態における、付加的ドレ
イン領域8aの濃度とその空乏化の様子を示す模式的断面
図である。 第４図は、薄膜SOI−MOSFETの付加的ドレイン領域の濃
度とソース／ドレイン間耐圧との関係を示す図である。 第５図は、第3A図，第3B図および第3C図のそれぞれに対
応する、付加的ドレイン領域近傍における電界強度分布
を示す図である。 第6A図および第6B図は、薄膜SOI−MOSFETの付加的ソー
ス／ドレイン領域濃度と、付加的ドレイン領域が完全に
空乏化するゲート／ドレイン間電圧との関係を、シリコ
ン膜厚が300Åの場合および1000Åの場合について示す
図である。 第７図は、第１の従来例における薄膜SOI−MOSFETの断
面構造を示す図である。 第8A図，第8B図，第8C図，第8D図および第8E図は、第１
の従来例における半導体装置の製造方法を、主要工程ご
とに順次示す断面図である。 第9A図，第9B図，第9C図，第9D図および第9E図は、第２
の従来例における半導体装置の製造工程を順次示す断面
図である。 第10A図は、LDD構造を有しない薄膜SOI−MOSFETのソー
ス／ドレイン間耐圧特性を示す図、第10B図は、第１の
従来例における、ゲートオーバラップ構造を有しないLD
D型薄膜SOI−MOSFETの、電流偶特性を示す図である。 図において、１はシリコン基板、２は絶縁体層、３はシ
リコン層（半導体層）、４はゲート誘電体薄膜、５はゲ
ート電極、６はチャネル領域、7aは付加的ソース領域、
7bはソース領域、8aは付加的ドレイン領域、8bはドレイ
ン領域である。 なお、図中、同一符号を付した部分は同一または相当の
要素を示す。
Claims (3)
- 【請求項１】絶縁体層上に形成された、300Åないし150
0Åの厚さの半導体層と、 この半導体層上にゲート誘電体薄膜を介して形成された
ゲート電極と、 このゲート電極直下の領域の前記半導体層内において、
前記ゲート電極の左右両側端の直下から内側にかけて形
成された、第１導電型の１対の付加的ソース／ドレイン
領域と、 前記１対の付加的ソース／ドレイン領域に挟まれた領域
の前記半導体層内に形成された、第２導電型のチャネル
領域と、 前記半導体層内において、前記付加的ソース／ドレイン
領域の前記チャネル領域に接する側と反対側の端部に隣
接して形成された、第１導電型の１対のソース／ドレイ
ン領域と を備え、 前記付加的ソース／ドレイン領域が３×1017ないし３×
1018/cm3の不純物濃度を有し、かつ、前記ソース／ドレ
イン領域が前記付加的ソース／ドレイン領域よりも高い
不純物濃度を有することにより、非動作時において、前
記付加的ソース／ドレイン領域がすべて完全に空乏化し
かつ前記ソース／ドレイン領域が空乏化されないように
設定されたことを特徴とする、半導体装置。 - 【請求項２】絶縁体層上に半導体層を形成する工程と、 この半導体層上にゲート誘電体薄膜を形成する工程と、 このゲート誘電体薄膜上にゲート電極を形成する工程
と、 このゲート電極をマスクとして、前記半導体層をその表
面に平行な面内で連続的に回転させながら、第１導電型
の不純物を、前記半導体層表面に対して所定の角度をな
す斜め方向から注入することにより、前記半導体層内の
前記ゲート電極の端部近傍直下に導入し、付加的ソース
／ドレイン領域を形成する工程と、 前記半導体層上に、前記ゲート電極をマスクとして、前
記半導体層の表面に垂直な方向から第１導電型の不純物
を注入し、ソース／ドレイン領域を形成する工程と を備え、 前記付加的ソース／ドレイン領域を形成する工程および
前記ソース／ドレイン領域を形成する工程においては、
非動作時において、前記付加的ソース／ドレイン領域が
すべて完全に空乏化しかつ前記ソース／ドレイン領域が
空乏化されないように、第１導電型の不純物のイオン注
入条件が設定されることを特徴とする、半導体装置の製
造方法。 - 【請求項３】絶縁体層上に半導体層を形成する工程と、 この半導体層上にゲート誘電体薄膜を形成する工程と、 このゲート誘電体薄膜上にゲート電極を形成する工程
と、 このゲート電極をマスクとして、第１導電型の不純物を
イオン注入により導入する工程と、 注入した第１導電型の不純物を、所定の熱処理により前
記ゲート電極の下方に拡散させ、付加的ソース／ドレイ
ン領域を形成する工程と、 前記半導体層に、前記ゲート電極をマスクとして、第１
導電型の不純物を注入し、ソース／ドレイン領域を形成
する工程と を備え、 前記付加的ソース／ドレイン領域を形成する工程および
前記ソース／ドレイン領域を形成する工程においては、
非動作時において、前記付加的ソース／ドレイン領域が
すべて完全に空乏化しかつ前記ソース／ドレイン領域が
空乏化されないように、第１導電型の不純物のイオン注
入条件および前記所定の熱処理の熱処理条件が設定され
ることを特徴とする、半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2314544A JP2660451B2 (ja) | 1990-11-19 | 1990-11-19 | 半導体装置およびその製造方法 |
| DE69123950T DE69123950T2 (de) | 1990-11-19 | 1991-10-31 | SOI-Feldeffekttransistor und dessen Herstellungsverfahren |
| EP91310089A EP0487220B1 (en) | 1990-11-19 | 1991-10-31 | SOI-Field effect transistor and method of manufacturing the same |
| US09/233,212 US6358783B1 (en) | 1990-11-19 | 1999-01-20 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2314544A JP2660451B2 (ja) | 1990-11-19 | 1990-11-19 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04188633A JPH04188633A (ja) | 1992-07-07 |
| JP2660451B2 true JP2660451B2 (ja) | 1997-10-08 |
Family
ID=18054572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2314544A Expired - Lifetime JP2660451B2 (ja) | 1990-11-19 | 1990-11-19 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6358783B1 (ja) |
| EP (1) | EP0487220B1 (ja) |
| JP (1) | JP2660451B2 (ja) |
| DE (1) | DE69123950T2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5344790A (en) * | 1993-08-31 | 1994-09-06 | Sgs-Thomson Microelectronics, Inc. | Making integrated circuit transistor having drain junction offset |
| TW297142B (ja) | 1993-09-20 | 1997-02-01 | Handotai Energy Kenkyusho Kk | |
| US6777763B1 (en) * | 1993-10-01 | 2004-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
| EP0650190B1 (en) * | 1993-10-26 | 2000-10-04 | International Business Machines Corporation | Single event upset hardening of commercial VLSI technology without circuit redesign |
| US6906383B1 (en) | 1994-07-14 | 2005-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacture thereof |
| US6773971B1 (en) | 1994-07-14 | 2004-08-10 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device having lightly-doped drain (LDD) regions |
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