KR960002088B1 - 에스오아이(SOI : silicon on insulator) 구조의 반도체 장치 제조방법 - Google Patents

에스오아이(SOI : silicon on insulator) 구조의 반도체 장치 제조방법 Download PDF

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Abstract

내용 없음.

Description

에스오아이(SOI : silicon on insulator) 구조의 반도체 장치 제조방법
제1도 내지 제5도의 종래의 SOI MOSFET 장치 제조방법을 설명하는 공정도.
제6도 내지 제9도는 본 발명에 따른 SOI MOSFET 장치 제조방법을 설명하는 공정도.
제10도는 SOI MOSFET의 구조를 보인 사시도이다.
본 발명은 절연층으로 포위된 실리콘 반도체 웰(well) 내에 반도체 장치를 형성하는 소위 SOI(silicon on insulator) 기술로 형성되는 반도체 장치 제조방법에 관한 것이다.
반도체 기판 내에 형성한 웰 내에 소자를 형성하는 이를테면 CMOS 구조에서 볼 수 있듯이 PN 접합 분리 구조에서는 구조상 기생적으로 형성된 MOS 트랜지스터나 또는 기생 바이폴라 트랜지스터등의 능동적 기생효과가 발생하여 이에 기인한 래치-업(latch-up) 현상으로 소자가 파괴될 수 있는 문제또는 소프트에러등의 문제등이 나타나는데 이를 방지하는 측면에서, 그리고 고밀도화를 위해서 SiO2와 같은 절연성 기판 위에서 그리고 그 측벽이 또한 절연층으로 되어 이들 절연층 내부에 실리콘 단결정 웰을 형성하고 이 웰내에 반도체 장치들을 형성하는 SOI 기술이 연구 개발되고 있다.
이러한 기술의 장점으로는 완전한 소자분리, 고속동작이 가능하며, 래치-업 현상이 없고 소프트 에러 현상이 없는 반도체 장치의 실현이 가능하며, 소자간 분리를 위한 절연층의 폭이 단지 사진 식각 분해능에 좌우된다고 하는 이유, 또는 3차원 소자등으로서의 용융이 가능한 이유로 미세화 경향에 따른 고집적화 실현이 가능한 점등을 들 수 있다.
SOI 기술에 있어서, SiO2와 같은 비정질 절연성 기판 위에는 비정질 또는 폴리실리콘이 성장되기 때문에 침적 형성된 폴리실리콘에 대한 재결정화 작업을 행하여 SOI 구조의 반도체 장치를 실현하였으나, 또 다른 접근 방법에 따르면 SIMOX(Seperation by Implanted Oxyzen) 공정에 의한 실현, FIPOS(Full Isolation by Phorous Oxidized Silicon)에 따른 실현, 또는 ZMR(Zone-Melting Recrystallization)에 의한 실현 방법등이 알려져 있다.
이러한 기술에 관련하여, 최근에는 1000Å 미만의 초박막 상에 제조되는 SOI MOSFET를 실현하므로써 킹크(kink) 제거 및 섭드레숄드(sub-threshold) 특성 곡선의 기울기 개선등의 효과를 제공받고 있다.
이에 더하여 최근에는 후에 상세히 설명된 바와 같이 SOI GAA(Gate-All-Around)형 MOSFET 구조가 제시되었고 이러한 소자 제조시 활성 실리콘 영역 아래 부분에 고리형 게이트의 하부 부분을 만들때 등방성의 습식 에칭을 사용하여 하부의 채널 길이가 채널폭에 종속되어 항상 채널폭 하단부보다 크게 되고 매립 산화층의 두께가 채널폭 하단부의 절반 이상이 되어야만 SOI 웨이퍼를 유지할 수 있다. 따라서 채널폭의 크기를 증가시키는데 한계가 있으며 그 범위는 매우 좁다. 또한 SOI 웨이퍼의 매립 산화층 두께를 증가시킬 경우 산소 이온 주입시 주입에너지와 도우즈량이 크게 증가되어 활성 실리콘 영역에 디팩트를 많이 발생시키므로 전기적 특성을 열화시키게 된다.
따라서, 본 발명에서는 완전 SIMOX 및 부분적 SIMNI(Seperation IMplanted Nitrogen) 웨이퍼를 만들어 매립 산화층과 이에 포함된 부분 매립된 옥시나이트라이드층을 형성시켜 선택적 에칭에 의한 소자 제작으로 채널 길이가 채널폭이나 매립 산화층 두께에 독립적으로 형성시키도록 한다.
본 발명의 목적은 상기의 특징을 제공하는 SOI MOSFET 제조공정을 제공하는 것이며, 이 목적을 달성하는 일련의 제조공정은 하부 실리콘 기판과 매립 산화층 및 상부 실리콘층으로 된 웨이퍼 상에 패드 산화막을 형성하고 상기 매립 산화층에 소정부위에 옥시나이트라이드 영역을 형성하는 단계 ; 상기 상부 실리콘층을 패터닝하여 상기 옥시나이트라이드 영역과 교차되게 활성 실리콘층을 형성하고, 상기 드러난 옥시나이트라이드 영역에 대해 습식 에칭하여 공동부를 형성하는 단계 ; 상기 노출된 활성 실리콘층의 표면에 게이트 절연층을 형성하는 단계 ; 상기 활성 실리콘층을 둘러싸고 상기 공동부가 매립되게 도핑된 폴리실리콘을 형성하고 상기 도핑된 폴리실리콘의 소정 부위만을 에칭하에 제거하여 게이트 전극을 형성하는 단계 ; 상기 게이트 전극에 의해 이격된 상기 활성 실리콘층에 소오스, 드레인 영역을 형성하는 단계로 이루어짐을 특징으로 한다.
먼저 본 발명을 설명하기 위하여 관련이 있는 SOI GAA(Gate-All-Around)형 MOSFET 제조에 대해 상세히 설명한다. 이에 대한 상세한 내용은 1990년 출간된 IEDM의 595-598 페이지에 기록되어 있고 작성자는 제이.피.콜린지이며 논문 제목은 "SOI GAA 장치"로 되어 있다.
이것을 첨부한 도면인 제1도 내지 제4도를 참조하여 설명한다. SOI GAA형 MOSFET를 제조하기 위해서 준비되는 웨이퍼는 제1도와 같이, 하부 실리콘 기판(1) 위에 매몰 산화층(2)과 상부 실리콘층(3)을 형성한 소위 SIMOX(Seperation IMplanted OXygen) SOI 웨이퍼이다.
이 웨이퍼상에 상부 실리콘층(3)상에 패드 산화막과 실리콘 질화막을 전면적으로 형성하고, 사진 식각 작업을 통해 제2도와 같은 단면의 패턴을 형성한다. 패터닝된 상부 실리콘층은 이제활성영역(6)이 되고 그 상면에는 상기 적층한 패드 산화막 및 실리콘 질화막(4), (5)이 잔유하고 식각에 의해 활성영역 측벽은 실리콘층이 노출되나 이 부분을 열산화시켜 열산화층(7)을 형성하여 활성영역(6)이 절연층들로 포위되도록 한다.
이때 활성영역의 측벽은 열산화하여 활성영역(6)의 각진부분을 둥근 형태로 한다. 즉, 각 채널의 면이 만나는 모서리를 둥근형으로 만들어 고전계가 발생하지 않게 하므로써, 누설전류나 게이트 산화막의 파괴와 같은 전기적 특성 열화 요인을 최소화하거나 제거하는 것이다.
다음에 제2도에서 실리콘 질화막(5)을 식각하여 제거하고 사진 식각 작업을 통해 게이트 전극을 형성하는데 상세 내용은 다음과 같다.
제2도에서 활성영역의 모양은 제3a도에서 'A'로 표시한 직사각형 형태의 영역에 대응한다.
제3a도의 패턴은 포토레지스트(8)의 패턴이지만 이것은 제2도의 기판상에 놓여지는 것이고 그리고 'B'부분의 오픈된 영역은 식각될 영역을 표시한다. 그런데 'C'의 영역은 'B'의 영역 보다 넓게 되어 있는데 이것은 이를테면 HF 용액에 의한 습식 식각에 따른 언더컷 현상에 따르는 것이다.
제3b도는 제3a도의 a-a' 라인을 따라 취해진 단면도이고, 제3c도는 제3a도의 b-b' 라인을 따라 취해진 단면이며, 습식 식각에 의한 언더컷으로 활성영역(6) 중간 부분에서 관통하는 형태의 공동부(9)가 마련됨을 볼 수 있다. 이때 질화막을 없애고 식각하므로 패드 산화층(2) 뿐만 아니라 활성영역을 포위하고 있던 산화층도 모두 제거되어 실리콘층이 노출된다.
이와같이 하여 제3도 과정까지 완료된 후에 사용된 포토레지스트(8)를 제거하고 제4b도와 같이 활성영역(6) 표면에 게이트 산화막을 형성한다. 이때 제3a도에서 활성영역 중간쯤의 'Lf' 크기는 활성영역의 바닥면에서도 실리콘이 드러난 영역이어서 제4b도와 같이 'Lf' 크기대로 산화막(10B)이 형성된다. 이와같이 게이트 산화막이 형성되고, 문턱전압 Vt을 조절하기 위한 이온주입과 어닐링을 실시한다. 다음에 도핑된 폴리실리콘(11)을 적층하여 공동을 채우고, 따라서 활성 실리콘 영역(6) 측면과 상부를 덮는다.
제4a도는 상기 폴리실리콘층이 형성된 후에 본 평면도이고, 이 평면도에서 a-a' 라인과 b-b' 라인을 따라 취한 각각의 단면도는 제4b와 c도이다.
계속하여 제5b도와 같이, 게이트 전극(12)을 형성하기 위하여 제4b도 폴리실리콘(11)을 패터닝한다. 패터닝은 사진식각 방법에 따르고 포토레지스트의 패턴은 제5a도의 정면도와 같다. 제5a도에서 'G'로 표시된 영역은 게이트 전극 패턴으로서 이 상태에서 건식 식각을 행하여 게이트 전극(12)을 형성하는 것이다. 제5a도에서 a-a' 라인을 따른 단면과 b-b' 라인을 따른 단면은 각각 제5b 및 c도와 같다.
다음에 상기 포토레지스트를 제거하고 이온 주입 및 드라이브-인 공정을 행하여 소오스, 드레인 영역(13), (14)을 형성한다. 그리고 층간절연층(15)을 적층하고 콘택을 위한 포토작업, 콘택시간, 포토레지스트 제거공정을 진행한다. 다음 1차 메탈을 적층하고 1차 메탈 포토, 1차 메탈 식각, 포토레지스트 제거공정을 진행하여 1차 메탈선(16)을 형성한다.
이와같은 SOI GAA형 MOSFET에서 게이트 전압 VG을 인가하면 활성 실리콘 영역(6)의 게이트 부분 표면 둘레에 반전층이 형성된다. 그리고 소오스와 드레인간에 드레인 VD을 인가하면 채널 전류 ID가 흐른다.
채널 전류 ID는 다음의 식(1)로 표시된다.
상기 식(1)에서 W는 채널폭, μ는 이동도, L은 채널 길이 Qn은 단위면적당 전도 전하량이다. 그리고 채널 천이 시간(channel transit time) Ttr은 채널 길이에 비례하고 이동도와 드레인 전압에 반비례한다. 이것은 다음의 식(2)와 같다.
이것으로부터 채널 드레인 전극 ID는 반전층 내의 전도 전하량에 비례하고 천이 시간 Ttr에 반비례하게 됨을 알 수 있고 이는 다음의 식(3)으로 표시된다. 식(3)에서 QN은 QnSWL으로서 전체 전도 전하량이다.
결과적으로 상기 식(1)∽(3)에서 채널폭/길이(W/L)를 증가시키므로 ID를 증가시킬 수 있고 따라서 채널 길이가 줄어들 수 있으므로 Ttr을 줄일 수 있게 된다.
그러나 상기 논의는 전적으로 이론적이며 실제공정에 따라 달성되지 않는다. 그 이유를 다음에 기술한다.
상기 기술한 SOI GAA형 MOSFET의 활성 실리콘 영역 하부의 게이트 형성을 위한 식각 공정시 습식 식각에 따른 언더컷 현상을 이용하여 공동부(9)를 형성한다. 그러나 실제로는 제3a도와 같이 채널 길이(Lr)는 게이트 하부의 채널폭(Wu)보다 항상 크게 나타난다. 이것은 사진 식각 작업에 의한 공정의 한계인 Lp폭 유지의 한계성으로 습식 식각시 과도 식각에 따른 Lp의 변동의 요인에 따른 Love량, 그리고 습식 식각이 등방성 식각으로 나타나는 결과이다. 즉, Lr은 Lp+Wu+Love로 나타나는 것이다. 그리고 실제적인 채널폭(Wr)은 채널의 상단과 하단, 그리고 양측면의 합이되므로 2(WU+Ws)가 된다. 엄격하게는 WU와 WUP가 마주치는 Ws의 코너 효과가 존재하나 편의상 고려되지 않았다.
제3도에서 활성 실리콘 영역은 마치 실리콘섬(island) 형태로 되어 있고 이 실리콘섬 하부에서 도면과 같이 실리콘섬을 가로질러 관통하기 위해서는 1/2WU만큼 습식에칭되어야 한다. 이때 습식 에칭을 하게 되면 매립 산화층(2)의 에칭 방향이 표면에서 실리콘 기판쪽 방향과 실리콘섬의 길이 방향인 채널 길이 방향으로도 식각된다. 결과적으로 실리콘섬을 하부에서 수직으로 관통하는 거리가 WU일때 즉 하부의 채널폭이 WU일때 관통하기 위해서는 1/2WU만큼 식각되어야 한다. 그러나 실제로는 과도 식각이 되기 때문에 채널 길이에 이를 고려하지 않을 수 없다. 더우기 게이트 포토작업에 의한 개방된 영역의 폭이 합쳐져서 전체의 채널 길이를 구성한다. 즉 Lr은 WU가 커질수록 증가하는 것이다.
그리고 매립 산화층의 두께가 1/2WU보다 작으면 상기 산화층이 완전히 식각되어 게이트 부분에 실리콘 기판이 드러나게 되고 게이트 산화막시 산화되어 게이트 하부전극과 실리콘 기판 사이에 게이트 산화막의 두께를 가진 산화막으로 분리된다. 따라서 게이트 폴리실리콘과 실리콘 기판 사이에 용량성 산화층으로 작용될 수 있다.
MOSFET에서 디바이스의 전기적 특성을 결정짓는 요인중 Lr/Wr값이 중요한 요소의 하나이며 Lr/Wr값이 작을수록 Id값이 증가되고 천이 시간 Ttr을 줄일 수 있어서 디바이스의 동작 속도를 향상시킬 수 있다. 그런데 상술한 MOSFET에서는 Lr/Wr이 (LP+WU+Love)/2(WU+WS)로 되므로 Lr과 Wr이 WU에 크게 종속하게 된다. 결과적으로 채널폭 WU를 증가시키면 Lr과 Wr이 동시에 증가되므로 LD및 Ttr이 개선되지 않는다. 또한 게이트 폴리실리콘과 실리콘 기판 사이에 용량성 효과를 줄이기 위해서는 WU값의 증가에 따라 매립 산화층의 두께를 증가시키게 되는데 그 두께는 WU/2+Love 보다 훨씬 커야하므로, SIMOX 웨이퍼 제작시 산소 이온 주입의 이온 주입 에너지를 증가시켜야 하고 도우즈량을 크게 증가시켜야 한다. 따라서 활성 실리콘 영역의 하부 채널 영역에 고밀도의 디펙트(defect)를 초래할 수 있고 경제적인 부담이 증가하게 된다.
이에 본 발명에서는 SOI 웨이퍼 제조시 전면 산소이온 주입과 하부 게이트 부분만 질소 이온을 주입하는 방식에 의해서 부분 SIMNI(Seoeration IMplanted Nitrogen), 전면 SIMOX 웨이퍼를 제작하므로써 매몰 산화층을 형성하고 상부 실리콘 영역과 매몰 산화층 사이에 부분 옥시나이트라이드층을 만드는 것으로 활성 실리콘 영역 형성후 열려진 옥시나이트라이드층과 산화막을 H3PO4인산 용액에서 옥시나이트라이드를 선택적으로 식각하여 하부 게이트 영역을 형성시켜 상기의 문제점들을 해결하고자 한다.
본 발명에서 실제적인 채널 길이 Lr'을 실제적인 채널폭 Wr'에 독립적으로 형성할 수 있으며, ID값과 Ttr값을 개선할 수 있고 따라서 고성능의 SOI MOSFET를 제조할 수 있게 된다.
다음에 본 발명에서 제공하는 SOI MOSFET 제조 방법에 대해 설명한다.
먼저 제6도에 보인 바와 같이 실리콘 기판(20) 상에 패드 산화막(24)을 형성하고 전면 산소 이온을 주입한다. 그리고 활성 실리콘 하부의 게이트 형성 위치에 대응하는 선택된 영역의 오픈된 포토레지스트에 의해 질소 이온을 주입하여 제6도의 '22' 부분과 같이 옥시나이트라이드 영역을 형성한다. 제6b도의 'PR'층에 의하며 이온주입후 사용된 포토레지스트를 제거하고 이온 주입에 따른 어널링을 실시하여 실리콘 기판(20), 매몰 산화막층(21) 옥시나이트라이드(22) 영역, 상부 실리콘(23) 영역을 구분 형성한다.
이와같이 한 후, 활성 실리콘 영역을 형성하기 위해서 사진식각 공정을 사용하여 패드 산화막(24)과 상부 실리콘층(23)을 패터닝하여 제7b도의 단면과 같이 형성한다. 제7a도는 기판의 평면도이고 제7a도의 a-a' 라인을 따른 단면과, b-b' 라인을 따른 단면은 각각 제7b와 c도이다. 평면도에서 영역 'A'는 패터닝된 상부 실리콘층(25)이고 영역 'B'는 옥시나이트라이드 영역(22)으로서 서로 교차 형성된 것임을 알 수 있다. 그리고 'C'영역은 제6도의 매립 산화층(21)의 표면이 된다. 제7d도는 현재의 모양을 사시도로 표현한 것이다.
다음에 제7d도의 PR층을 없애고 H3PO4용액에서 부분 개구된 옥시나이트라이드층을 습식 에칭에 의한 언더컷 에칭을 하고 패드 산화막 또한 제거한다. 여기서 옥시나이트라이드의 폭은 제6b도에서 PR층의 오픈된 영역 즉 포토작업에 의해 결정되나, 옥시나이트라이드층의 언더컷 에칭시 관통시키는 길이가 길더라도 옥시나이트라이드는 옥사이드 보다 훨씬 빠르게 에칭되므로 채널 길이 쪽으로는 과도 에칭이 거의 발생되지 않는다. 옥시나이트라이드 제거에 의해 그 자리가 공동부가 되고 패드 산화막은 동일 식각 용액에 의해 제거된다. 제거비는 옥시나이트라이드가 옥사이드에 비해 100배 정도이다.
이어서 노출된 활성 실리콘 영역(25)에 대해 열산화 방법에 의해 게이트 산화막(26)을 형성한다. 이때 제8d도의 사시도에 보듯이 게이트 산화막(26A)(26B) 각각은 실리콘층(25)의 상층에 그리고 하층상에 공히 형성된다. 그리고 문턱전압 VT을 조절하기 위한 이온 주입을 실시하고 전면에 도핑된 폴리실리콘(27)을 적층하여 공동부에도 폴리실리콘(27B)을 채우고 기판 표면상에도 폴리실리콘(27A)을 형성한다. 제8a도는 지금까지의 공정을 거친 기판의 평면도이고 이 도면의 a-a' 라인을 따른 단면과, b-b' 라인을 따른 단면은 제8b와 c도이다.
계속하여, 제8도에서 폴리실리콘(27A)을 패터닝하여 제9도와 같이 게이트 전극(28)을 사진식각에 의해 형성하도록 한다. 게이트 전극의 크기는 제9c도의 D영역과 같고 게이트 전극 형성후 소오스, 드레인 영역(29), (30)을 형성하도록 이온 주입을 실시하고, 드라이브-인 공정을 진행한다. 그리고 층간절연층(31) 형성, 1차 메탈(32) 형성으로 본 발명에 따른 SOI MOSFET를 제조한다. 제10도는 층간절연층 형성전의 소자 전체 모양을 사시적으로 표현한 것으로 SOI GAA형 MOSFET 구조임을 볼 수 있다.
본 발명의 동작원리는 기존의 SOI GAA형 MOSFET와 기본적으로 동일하다. 그러나 기존 장치 제작에 있어서 Lr/Wr의 값에 따른 MOSFET의 전기적 특성 개선에 문제가 있었으나 본 발명에서 실제적인 채널 길이(Lr')와 실제적인 채널폭(Wr')의 값이 서로 독립적으로 형성되므로 종래 경우보다 전기적 특성 개선에 훨씬 효과적이고 또한 매몰 산화막의 두께가 채널폭에 무관하여 SOI 웨이퍼 제조시 디펙트를 최소화할 수 있으며 제작 경비를 줄일 수 있다.
본 발명에서 Lr'/Wr'는 다음의 식(4)로 표시될 수 있다.
상기식(4)에서 Ldiff는 질소이온 주입과 어닐링시 확장된 채널 길이이고 Love'는 고선택비에 의해 거의 제로값을 갖는다. 제8b도에서 Lr'은 LP가 우세적으로 작용하고 이것은 종래의 경우와 비교된다.
반도체 기억장치는 메모리 단위셀로서 하나의 MOS 소자와 정전용량을 갖는데 하나의 SiO2소자로 여기 설명되고 있는 SOI MOSFET를 사용할 수 있다. 256M 비트 용량의 설계 규칙에 따라 채널 길이/폭을 정하면 다음과 같다.
예 1 ; LP=0.25㎛, Ldiff=0.1㎛, WU=0.25㎛, WS=0.2㎛, Love=0.1×WU=0.025, Love'≒0일때 Lr/Wr≒0.58, Lr'/Wr'≒0.39
예 2 ; LP=0.6㎛, Ldiff=0.2㎛, WU=20㎛, WS=20㎛, Love=0.1㎛,
Love'≒0일때 Lr/Wr≒0.51, Lr'/Wr'≒0.019
상기의 예에서 Wr은 Wr'과 같으므로 Lr'은 Lr보다 작은 값을 가지게 되고 따라서 훨씬 나은 전기적 특성 개선 효과를 기대할 수 있다. 또한, 예 2에서 기존의 방법을 사용할 경우 하부의 게이트와 실리콘 기판 사이에 게이트 산화막 두께 만큼의 매몰 산화막 두께를 가지게 되는데 게이트와 실리콘 기판 사이에 걸리는 전압차에 따라 캐패시터로 작용할 수 있게 된다. 따라서 전기적 특성 열화의 요인이 될 수 있으며 브레이크 다운(break down ; 절연파괴)에 의한 누설전류(Isub) 발생 요인이 될 수 있다. 이와 같은 문제를 고려할 때 매몰 산화막 두께를 충분히, 즉 일예를 들면 약 1㎛ 정도 유리하게 될 경우라면 WU를 약 2㎛ 이상은 사용할 수 없게 된다.
제6도 내지 제10도의 공정 수순에서 다음에 구체적인 수치예가 제시된다. 실리콘 기판은 P형을 사용하고 이 위의 산화층은 500Å 두께로 형성하며 이에 주입되는 산소이온은 1018atoms/㎠, 180KeV로 하여 주입하고, 또한 질소이온은 7.5×1017atoms/㎠, 140KeV로 하여 옥시나이트라이드 영역(22)을 형성한다. 이온주입에 따른 어닐링은 1200℃, 2시간 동안 행해진다. 패드 산화층과 활성 실리콘 영역의 에칭 두께는 각각 500Å, 2000Å으로 하고, 옥시나이트라이드 언더컷 에칭은 H3PO4, 170℃에서 행해지고 패드 옥사이드 에칭은 500Å으로 한다. 게이트 산화막의 두께는 240Å, 보론 이온은 1013atoms/㎠, 60KeV로 주입하고, 드라이브-인 조건은 900℃, 30min이고, N2분위기에 행한다. 적층되는 도핑된 폴리실리콘 두께는 3000Å이고, AS이온을 7×1015, 100KeV로 하고 900℃, 30분간의 드라이브-인 공정으로 소오스, 드레인 영역을 형성한다. 층간절연층으로서 산화층은 6000Å로 하고 1차 금속은 6000Å 두께로 형성하여 소자를 형성한다.
기존의 SOI GAA형 MOSFET에서 채널 길이 Lr과 매립 산화층 두께가 항상 채널폭 Wr에 종속되어 Lr/Wr의 값을 작게할 수 없었으며, 채널폭의 상·하 부분을 증가시킬 경우 실리콘 기파놔 게이트 사에에 게이트 두께와 동일한 얇은 산화막 만으로 SOI 웨이퍼를 제작하므로 높은 정전용량을 갖게 되어 산화막 절연파괴로 누설전류 발생의 요인이 되었으나, 본 발명에서는 채널 길이와 매립 산화층 두께를 채널폭에 독립적으로 형성할 수 있어 Lr'/Wr' 값을 매우 작게할 수 있고 따라서 디바이스 특성 개선 효과를 얻는다.

Claims (2)

  1. 하부 실리콘 기판과 매립 산화층 및 상부 실리콘층으로 된 웨이퍼 상에 패드 산화막을 형성하고 상기 매립 산화층에 소정부위에 옥시나이트라이드 영역을 형성하는 단계 ; 상기 상부 실리콘층을 패터닝하여 상기 옥시나이트라이드 영역과 교차되게 활성 실리콘층을 형성하고, 상기 드러난 옥시나이트라이드 영역에 대해 습식 에칭하여 공동부를 형성하는 단계 ; 상기 노출된 활성 실리콘층의 표면에 게이트 절연층을 형성하는 단계 ; 상기 활성 실리콘층을 둘러싸고 상기 공동부가 매립되게 도핑된 폴리실리콘을 형성하고 상기 도핑된 폴리실리콘의 소정 부위만을 에칭하에 제거하여 게이트 전극을 형성하는 단계 ; 상기 게이트 전극에 의해 이격된 상기 활성 실리콘층에 소오스, 드레인 영역을 형성하는 단계로 이루어짐을 특징으로 하는 SOI구조의 반도체 장치 제조방법.
  2. 제1항에 있어서, 상기 옥시나이트라이드 영역은 질소를 이온 주입하여 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
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