JPS63308386A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法

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JPS63308386A
JPS63308386A JP62241932A JP24193287A JPS63308386A JP S63308386 A JPS63308386 A JP S63308386A JP 62241932 A JP62241932 A JP 62241932A JP 24193287 A JP24193287 A JP 24193287A JP S63308386 A JPS63308386 A JP S63308386A
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Hisao Hayashi
久雄 林
Takeshi Matsushita
松下　孟史
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置、特に基板上に少なくとも絶縁層を
介して支持された半導体層に半導体素子を形成して成る
半導体装置とその製造方法に係わる。
（発明の概要〕 本発明は基板上に少なくとも絶縁層を介して支持された
半導体層に半導体素子を形成して成る半導体装置におい
て、その半導体素子が、半導体層の両面に配線層を有す
るようにして大半導体集積回路装置ＬＳＩにおける配線
の高密度化に伴なう信頼性の低下を回避する。
〔従来の技術〕
基板前えば絶縁基板上に形成した半導体層に半導体素子
を形成するようにしたいわゆるＳＯＩ型の半導体装置と
しては、例えばジャーナル　オブエレクトロケミカル　
ソサエティ：ソリッド−ステイト　サイエンス　アンド
　チクノロシイ（Ｊｏｕｒｎａｌ　ｏｆ　Ｅｌｅｃｔｒ
ｏｃｈｅｍｉｃａｌ　５ｏｃｔｅｔｙ：　５ＯＬＩＤ−
ＳＴＡＴＥ　　５ＣＩＥＮＣＥ　　ＡＮＤ　　ＴＥＣＨ
ＮＯＬＯＧＹ）Ｖｏｌ、１２０．　　Ｎｏ、１１゜１９
７３、あるいは特開昭５９−１２７８６０号公開公報に
その開示があるように表面基板上に絶縁層を介して半導
体素子例えば絶縁ゲート型電界効果トランジスタＭＩＳ
が形成された構成をとる。
この種、ＳＯＩ型半導体装置は、その半導体層上に形成
した多数の半導体素子相互、例えばＭＩＳ相互の電気的
分離を、例えばｐ−ｎ接合によって形成する場合等に比
して寄生容量の低減化をはかることができるなどの利益
を有する。
この種、ｓｏｒ型半導体装置においても、その半導体層
に形成する半導体素子の高集積度化に伴って、この半導
体素子に関連する配線の高密度化ないしは多層化が要求
される。このような配線の高密度化に伴なう配線パター
ンの微細パターン化、あるいは配線の多層構造化による
配線の断線、更にあるいは特に多層構造の場合において
、例えば下層の配線のパターンによる凹凸、これの上に
形成した中間絶縁層の凹凸、即ち例えばこの中間絶縁層
を介して積層された配線相互の電気的連結を行うための
コンタクト窓の存在による凹凸等によって上層の配線パ
ターンの被着面が一般に比較的部しい凹凸面になり勝ち
で、これがため特に上層の配線パターンにいわゆる段切
れが発生するなど信頼性の低下を来すという問題点が生
じる。
〔発明が解決しようとする問題点〕
本発明は、例えば上述したｓｏｒ型半導体装置における
高集積度化に伴なう配線の断線に伴なう信頼性の低下を
回避し、更に例えば半導体層を挟んでその両面に第１お
よび第２のゲート部を形成するいわゆる両面ゲート型Ｍ
ＩＳ装置等に通用して高い信頼性を有する半導体装置を
得ることができるようにする。
〔問題点を解決するための手段〕
本発明は第１図Ｆに示すように基板（１）上に少なくと
も絶縁ｒｒｉ（２）を介して支持された半導体層（３）
に半導体素子を形成してなる半導体装置において、半導
体素子が、基板＋１１と半導体Ｈ（３）との間と、半導
体Ｎ　（３）の他の面の絶縁層（４）上とに夫々第１お
よび第２の配線Ｆａ　（５）および（６）を設ける。
又本発明製造方法においては、第１図Ｆに示すように、
表面に少なくとも絶縁層（２）を含む支持体（１１）上
に形成された半導体層（３）に半導体素子を形成する半
導体装置の製造方法において、第１図Ａに示すように半
導体基板（２１）上に第１の配線層（５）を形成する工
程と、この第１の配線Ｎ（ωを形成した半導体基板（２
１）を、第１図りに示すように支持体（１１）に配する
工程と、第１図Ｅに示す〔作用〕 上述の本発明によれば、半導体層（３）の上下面にそれ
ぞれこの半導体層（３）に設けられた半導体素子に係わ
る第１および第２の配線ＩＷ（５）および（６）を形成
するようにしたもので、各配線をそれぞれ比較的平坦な
面上に形成することができる。また上下両面における２
つの面に配線層（５）および（６）を形成したことによ
って高集積度化における平面的高密度化および微細化の
緩和がなされる。また、各配線層（５）および（６）が
比較的平坦な面上に形成できることによって各配線に段
切れの発生を効果的に回避でき、信頼性の向上をはかる
ことができる。
〔実施例〕
第１図を参照してキャリヤの実効的移動度を高めること
ができるとされる両面ゲート型旧Ｓ半導体装置を得る場
合について説明する。この場合、第１図Ａに示すように
、低比抵抗の１の導電型、例えばｎ−型単結晶シリコン
半導体基板（２１）を設け、その−主面に−・方のゲー
ト絶縁ｎｇ（２２）を表面熱酸化等によって形成し、こ
れの上に低比抵抗多結晶シリコン層よりなる第１のゲー
ト電極（２５）、すなわち第１の配線層（５）を、所要
のバターン例えば第１のゲート電極（２５）を含む所要
の配線パターンをもって形成する。この第１の配線層（
５）、すなわち図示の例の第１のゲート電極（２５）の
形成は、例えば化学的気相成長法（ＣＶＤ法）等によっ
て多結晶シリコン層を全面的に形成し、これをフォトリ
ソグラフィ等によってパターン化して形成し得る。
第１図Ｂに示すように絶縁層（２）上に中間層（２３）
例えば多結晶シリコン等を比較的大なる厚さをもってＣ
ＶＤ法等によって被着形成する。
第１図Ｃに示すように第１図Ｂにおける鎖線ａで示した
位置まで中間’Ｒ（２３）をその表面側からいわゆる例
えば機械的研削、或いは機械的化学的ポリッシング等の
技術を用いて平坦化する。
第１図りに示すように中間層（２３）の平坦表面上に表
面熱酸化等によって５ｉ０２等の絶縁層（４４）を形成
し、これのトに中結晶もしくは多結晶シリコン基ｉ　ｆ
ｌ＞を接着するか、あるいはＣＶＤ法等によって多結晶
シリコンよりなる基板（１）を生成し、この基板（１１
を含む支持体（１１）に半導体基Ｆｉ（２１）を支持さ
せる。
第１図Ｅに示すように、第１図り中鎖線すに示す位置ま
で半導体基板（２１）をその支持体（１１）とは反対側
からエツチングその他周知の技術によって平面的に排除
し充分薄い薄膜半導体層（３）を形成する。
次に、第１図Ｆに示すように、半導体層（３）の支持体
（１１）とは反対側の面を例えば熱酸化してここに第２
のゲート絶縁膜（２４）を被着形成し、この第２のゲー
ト絶縁膜（２４）上に第２の配線層（６）の少なくとも
一部として形成される低比抵抗多結晶シリコン層よりな
る第２のゲート電極（２６）を例えば前述した第１のゲ
ート電極（２５）と同様の手法によって、第１のゲート
電極（２５）と対向する位置に形成する。その後この第
２のゲート電極（２６）をイオン注入のマスクとして半
導体層（３）にこれとは異なる導電型の図においてはｐ
型の不純物をイオン注入して低比抵抗のソース領域（２
７）とドレイン領域（２８）を形成し、全面的に５ｉ（
ｈ等の表面保護の絶縁層（２９）を形成して例えば各ソ
ース領域（２７）およびドレイン領域（２８）上に電極
窓明けを行ってこれら領域（２７）および（２８）にオ
ーミックにコンタクトする例えばソース電極（３１）お
よびドレイン電極（３２）を被着形成する。
これら電極（３１）および（３２）は、第２の配線層（
６）の一部を構成し、これらはＡＩ！の全面蒸着後のフ
ォトリソグラフィ技術によるパターン化によって同時に
形成し得る。
このようにすれば、半導体層（３）の一方の面に第１の
ゲート電極（２５）を含む第１の配線層（５）が形成さ
れ、他方の面に第２のゲート電極（２６）さらにソース
電極（３１）　、　　ドレイン電極（３２）等を含む第
２の配線層（６）が形成された両面ゲート型ＭｒＳ半導
体装置が得られる。
次に、第２図を参照して本発明の半導体装置の他の例を
説明する。図においてはＭＩＳ集積回路のｎチャンネル
型ＭＩＳとｐチャンネル型ＭＩＳの相補型構成、いわゆ
るＣ−旧Ｓ構成部を示している。
この場合、まず第３図に示すように半導体基板例えば高
圧抵抗のｎ型のシリコン単結晶半導体基板（２１）を設
け、その−主面に最終的にｎチャンネルＭＩＳを形成す
べき部分にｐ型の選択的領域（３０）をイオン注入法あ
るいは拡散法等によって選択的に形成する。そして、最
終的に半導体素子、この例においてはｎチャンネルＨＩ
ＳとｐチャンネルＭＩＳとをそれぞれ形成するいわゆる
活性領域を除く他部のいわゆるフィールド部に選択的に
５ｉ０２等の比較的厚い不活性化用の絶縁ｊｉｉ　（５
２）を熱酸化等によって形成する。この選択的熱酸化は
、周知の技術例えばナイトライド漫　を半導体素子の形
成部に選択的に形成し、これを酸化のマスクとして酸化
処理する。
その後、耐酸化マスクを除去して絶縁層（５２）が形成
されていない素子形成部に、それぞれ例えば熱酸化によ
って所要の厚さを有する５ｉ０２酸化膜よりなるゲート
絶縁膜（３３Ａ）および（３３Ｂ）を形成し、これの上
にゲート電極（３４Ａ）および（３４Ｂ）、更に図示し
ないがこれより延在する配線部等を形成して、第１の配
線層（５）を、前述した同様に低比抵抗多結晶シリコン
屓により形成する。
次に、一方の素子形成部となる選択的領域（３０）上を
フォトレジストによって覆い、これとゲート電極（３４
Ａ）と厚い絶縁層（５２）をマスクとしてイオン注入に
よって基板（２１）と異なる導電型のｐ型の不純物を注
入してソース領域（３５ｓａ）およびドレイン領域（３
５ｄａ）を形成する。
次に他方の素子形成部、すなわち領域（３０）上のフォ
トレジスト層を排除し、ソース領域（３５ｓａ）および
ドレイン領域（３５ｄａ）が形成された素子形成部上を
フォトレジストによって覆いゲート電極（３４Ｂ）およ
び厚い絶縁層（５２）さらにフォトレジストをマスクと
して、領域（３０）と異なる導電型のｎ型の不純物をイ
オン注入してソース領域（３５ｓｂ）およびドレイン領
域（３５ｄｂ）を形成する。このようにしてｐチャンネ
ル型ＭＩＳ（ｐ　−Ｍｉｓ）とｎチャンネル型ＭＩＳ（
ｎ　−ＭＩＳ）を共通の基板（２１）上に形成する。そ
して、これら各ｐ　−ＭＩＳ、　　ｎ　−ＭＩＳ等の半
導体素子が形成された表面に例えぼりんガラス層等の例
えば不純物のゲッタリング効果を有する絶縁層（２）を
全面的に被着し、これの上に例えば耐湿効果を得るため
のプラズマ法によって形成したナイトライド層等による
表面保護絶縁層（３８）を全面的に被着し、これの上に
接着剤（３９）を介して例えば絶縁性の基板（１１を貼
着する。接着剤（３９）は、ポリイミド樹脂、あるいは
流動性ガラスいわゆるスピン　オン　グラスを用い得る
。
この場合、基板（１１は例えば耐熱等が要求されない比
較的廉価なガラス基板によって構成することもできるし
、結晶性を問わないシリコン等の半導体基板上に５ｉ０
２等の絶縁層が形成された基板（１）によって構成でき
る。
その後、第３図において鎖線Ｃで示す位置まで基板（２
１）を基板（１）を有する側とは反対側から例えばＲＩ
Ｅ（反応性イオンエツチング）等によって平面的に排除
をして第２図に示すように各半導体素子、図においては
Ｉ）−Ｍｉｓとｎ−ＭＩＳが互いに絶縁層（５２）によ
って分離された半導体層（３）を形成する。
その後、第２図に示すように、このようにして絶縁ｒａ
　（５２）によってｐ−旧Ｓとｎ−旧Ｓが分離形成され
、かつこれらが臨んで形成された半導体層（３）のエツ
チング等によって形成された露呈面（３ａ）上に５ｉ０
２等の絶縁層（４）をＣＶＤ法等によって形成し、それ
ぞれソース領域およびドレイン領域（３５ｓａ）　（３
５ｄａ）　（３５ｓｂ）　（３５ｄｂ）上に電極窓ない
しは配線窓開けを行って第２の配線層（６）を形成する
。
この配線層（６）は、例えばＡｔ’の全面蒸着後にフォ
トリソグラフィによるパターン化によって所定のパター
ンに形成し得る。このようにすれば、半導体層（３）の
両面に配線層（５）および（６）が形成される。
尚、これら配線層（５）および（６）の相互の連結は、
予め半導体層（３）に、具体的には半導体基板（２１）
に領域（３０）、または領域（３５ｓａ）および（３５
ｄａ）、あるいは領域（３５ｓｂ）および（３５ｄｂ）
の形成と共に例えばフィールド部において連結用の領域
（図示せず）を設けておき、この連結用領域に、第１お
よび第２の配線層（５）および（６）の所定部をオーミ
ックに連結することによって行い得る。
この例の構成によれば、半導体層（３）にそれぞれ回路
素子例えばｐ　−ＭＩＳ、　　ｎ　　ＭＩＳが形成され
、その両面に配線層（５）および（６）の各層が形成さ
れた構成をとるもので、配線相互が積層される場合にお
ける表面凹凸段差の発生が回避され、各配線層（５）お
よび（６）の被着面が比較的平坦に形成される。
尚、上述した例においては、シリコン基板等の半導体基
板（２１）に半導体素子を形成してこの基板（２１）を
絶縁性基板に貼着して後、その一部の厚さに残して背面
からエツチング等を行った場合であるが、成る場合はシ
リコン基板（２Ｉ）上に５ｉ０２等の絶縁層（４）を形
成し、これの上に半導体層（３）例えばシリコン層を形
成し、これにゲート電極等の一方の配線層（５）を有す
る半導体素子を形成し、これに絶縁性の基板（１）を貼
着して絶縁層（４）が露呈する迄基板（２１）をエツチ
ング除去して構成するなどその作製方法及び構造に種々
の変形変更をとり得る。
〔発明の効果〕
上述したように本発明においては、半導体層（３）の両
面に第１および第２の配線層（５）および（６）を被着
した構成をとったことによって、各配線層（５）および
（６）の被着面を比較的平坦な面とすることができ、従
って複数の配線による段差等の凹凸に基づく段切れの発
生を回避でき、また、両面即ち２面の配置構成をとった
ことによって多層配線による場合と同様に配線パターン
の配置に裕度をもたらすことができて、単一の面に形成
する場合に比して微細パターン化を緩和することができ
、これに基づく配線の断線等の信頼性の低下を回避でき
る。
又、第１図に示した実施例において支持体（１１）を構
成する基板（１）をＣＶＯ法によって形成する構成をと
る場合には、半導体層（３）と基板（１）との貼り合わ
せ時のピンホールの発生や応力の発生を緩和できるとい
う利益を有し、更に信頼性の向上をはかることができる
。
また、第２図および第３図に説明した例においては、半
導体素子の形成後に、絶縁性の基板（１）を貼着する製
造手順をとり得ることによって基板（１）としては、半
導体素子を形成する工程即ち高温加熱工程を経ることが
ないので、この基板（１）の材料の選定の自由度が高ま
り、例えば比較的廉価なガラス基板等を用い得る。
【図面の簡単な説明】
第１図は本発明による半導体装置とそあ製法の一例の工
程図、第２図は本発明装置の他の例の断面図、第３図は
その製造方法の一例の一製造工程図である。 （１）は基板、（２）および（４）は絶縁層、（３）は
半導体層、（５）および（６）は第１および第２の配線
層、（１１）は支持体である。

Claims (1)

  1. 【特許請求の範囲】 １、基板上に少なくとも絶縁層を介して支持された半導
    体層に半導体素子を形成して成る半導体装置において、 上記半導体素子が、上記基板と上記半導体層との間と、
    上記半導体層の他の面の絶縁層上とにそれぞれ配線層を
    有して成る半導体装置。 ２、表面に少なくとも絶縁層を含む支持体上に形成され
    た半導体層に半導体素子を形成する半導体装置の製造方
    法において、 半導体基板上に第１の配線層を形成する工程と、 該第１の配線層を形成した半導体基板を上記支持体に配
    する工程と、 上記半導体基板を薄膜化して上記半導体層を形成する工
    程と、 該半導体層上に第２の配線層を形成する工程とを有する
    ことを特徴とする半導体装置の製造方法。
JP62241932A 1987-01-30 1987-09-25 半導体装置とその製造方法 Pending JPS63308386A (ja)

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