JPH04318972A - 半導体素子 - Google Patents
半導体素子Info
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- JPH04318972A JPH04318972A JP3085030A JP8503091A JPH04318972A JP H04318972 A JPH04318972 A JP H04318972A JP 3085030 A JP3085030 A JP 3085030A JP 8503091 A JP8503091 A JP 8503091A JP H04318972 A JPH04318972 A JP H04318972A
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Landscapes
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ポリシリコンよりなる
薄膜トランジスタ構造の半導体素子に関するものである
。
薄膜トランジスタ構造の半導体素子に関するものである
。
【０００２】
【従来の技術】従来より、スタティック・ランダム・ア
クセス・メモリ（ＳＲＡＭ）がメモリ素子として用いら
れている。例えば図５に示すように、ビット線Ｂおよび
ビットバー線Ｂ’の間において、ＮＭＯＳトランジスタ
Ｑ１〜Ｑ４と、負荷抵抗としての高抵抗素子Ｑ５，Ｑ６
とが図示のように配線されて１個のメモリ・セルが構成
される。このメモリ・セルにおける高抵抗素子Ｑ５，Ｑ
６を実際の半導体素子で形成した場合を図６に示す。図
６は、図５の回路のＱ２−Ｑ５線上（またはＱ３−Ｑ６
線上）の断面である。この図において、トランスファＭ
ＯＳ１０１、ドライバＭＯＳ１０３および高抵抗素子１
０５を有している。トランスファＭＯＳ１０１は図７に
おけるＱ１（またはＱ４）に相当し、ドライバＭＯＳ１
０３は図５におけるＱ２（またはＱ３）に相当する。高
抵抗素子１０５は図５におけるＱ５，Ｑ６に相当する部
分であり、ドライバＭＯＳ１０３のゲート電極上に、Ｐ
＋ シリコンに囲まれたイントリシックなポリシリコン
（またはリンがドープされたポリシリコン）で形成され
たチャネル部１０７を有する構造である。
クセス・メモリ（ＳＲＡＭ）がメモリ素子として用いら
れている。例えば図５に示すように、ビット線Ｂおよび
ビットバー線Ｂ’の間において、ＮＭＯＳトランジスタ
Ｑ１〜Ｑ４と、負荷抵抗としての高抵抗素子Ｑ５，Ｑ６
とが図示のように配線されて１個のメモリ・セルが構成
される。このメモリ・セルにおける高抵抗素子Ｑ５，Ｑ
６を実際の半導体素子で形成した場合を図６に示す。図
６は、図５の回路のＱ２−Ｑ５線上（またはＱ３−Ｑ６
線上）の断面である。この図において、トランスファＭ
ＯＳ１０１、ドライバＭＯＳ１０３および高抵抗素子１
０５を有している。トランスファＭＯＳ１０１は図７に
おけるＱ１（またはＱ４）に相当し、ドライバＭＯＳ１
０３は図５におけるＱ２（またはＱ３）に相当する。高
抵抗素子１０５は図５におけるＱ５，Ｑ６に相当する部
分であり、ドライバＭＯＳ１０３のゲート電極上に、Ｐ
＋ シリコンに囲まれたイントリシックなポリシリコン
（またはリンがドープされたポリシリコン）で形成され
たチャネル部１０７を有する構造である。
【０００３】このように高抵抗素子Ｑ５，Ｑ６をＳＲＡ
Ｍに用いる利点は、メモリサイズを比較的小さくできる
点にある。しかし、この高抵抗素子１０５を用いると、
ＮＭＯＳトランジスタ（トランスフアーＭＯＳ）Ｑ２，
Ｑ３のいずれか一方がオフの際に、高抵抗素子に印加さ
れる電源電圧分だけ高抵抗素子にはスタンバイ電流が流
れるという欠点がある。
Ｍに用いる利点は、メモリサイズを比較的小さくできる
点にある。しかし、この高抵抗素子１０５を用いると、
ＮＭＯＳトランジスタ（トランスフアーＭＯＳ）Ｑ２，
Ｑ３のいずれか一方がオフの際に、高抵抗素子に印加さ
れる電源電圧分だけ高抵抗素子にはスタンバイ電流が流
れるという欠点がある。
【０００４】このため、スタンバイ電流を低減する目的
では、Ｑ５，Ｑ６にＰＭＯＳを用いれば、リーク電流が
流れないので、ＭＯＳトランジスタを使用することが一
般的に行われている。さらに最近では、ポリシリコンを
用いたＳｉゲートＭＯＳが開発されたため、高抵抗素子
の代わりに、薄膜トランジスタ（ＴＦＴ）が用いられて
もいる。
では、Ｑ５，Ｑ６にＰＭＯＳを用いれば、リーク電流が
流れないので、ＭＯＳトランジスタを使用することが一
般的に行われている。さらに最近では、ポリシリコンを
用いたＳｉゲートＭＯＳが開発されたため、高抵抗素子
の代わりに、薄膜トランジスタ（ＴＦＴ）が用いられて
もいる。
【０００５】ＳＲＡＭの負荷抵抗としてＴＦＴを使用し
た例の回路図を図７に示す。図７において、ＴＦＴは、
Ｑ５’，Ｑ６’で示される。その他は図５の構成と同様
である。さらに、図９の回路を実際の半導体素子で形成
した場合の、図７のＱ２−Ｑ５線上（またはＱ３−Ｑ６
線上）の断面を図８に示す。この図において、ドライバ
ＭＯＳ１０３の上に形成されたＴＦＴ１１１（Ｑ５’ま
たはＱ６’に相当する）は、ＰＭＯＳ型であり、チャネ
ル部１１３の下（または上）にゲート電極１１５を有す
るシングルゲート電極構造である。かかるシングルゲー
ト電極構造のＴＦＴを用いた利点は、スタンバイ電流を
小さくし、スイッチング動作を行うことができる点にあ
る。またＴＦＴのチャネル部の上下両方にゲート電極を
設けた（ダブルゲート構造の）ＴＦＴを有するＰＭＯＳ
ロードＳＲＡＭメモリセルも提案されている。ダブルゲ
ート構造にすることにより、ＴＦＴのしきい値を下げ、
さらにオン電流を増加できる。しかし、ドライバＭＯＳ
の上に設けられたＴＦＴを電源電流からのスイッチ付き
負荷として用いた場合のＴＦＴのオン／オフ電流比は現
在のところ１０４ 〜１０５ 程度である。したがって
、スタンバイ電流をさらに下げ、もしくはほとんど流さ
ず、安定なＦ／Ｆ（フリップフロップ）動作をさせるた
めに、さらにこの電流比を大きくすることが強く求めら
れていた。
た例の回路図を図７に示す。図７において、ＴＦＴは、
Ｑ５’，Ｑ６’で示される。その他は図５の構成と同様
である。さらに、図９の回路を実際の半導体素子で形成
した場合の、図７のＱ２−Ｑ５線上（またはＱ３−Ｑ６
線上）の断面を図８に示す。この図において、ドライバ
ＭＯＳ１０３の上に形成されたＴＦＴ１１１（Ｑ５’ま
たはＱ６’に相当する）は、ＰＭＯＳ型であり、チャネ
ル部１１３の下（または上）にゲート電極１１５を有す
るシングルゲート電極構造である。かかるシングルゲー
ト電極構造のＴＦＴを用いた利点は、スタンバイ電流を
小さくし、スイッチング動作を行うことができる点にあ
る。またＴＦＴのチャネル部の上下両方にゲート電極を
設けた（ダブルゲート構造の）ＴＦＴを有するＰＭＯＳ
ロードＳＲＡＭメモリセルも提案されている。ダブルゲ
ート構造にすることにより、ＴＦＴのしきい値を下げ、
さらにオン電流を増加できる。しかし、ドライバＭＯＳ
の上に設けられたＴＦＴを電源電流からのスイッチ付き
負荷として用いた場合のＴＦＴのオン／オフ電流比は現
在のところ１０４ 〜１０５ 程度である。したがって
、スタンバイ電流をさらに下げ、もしくはほとんど流さ
ず、安定なＦ／Ｆ（フリップフロップ）動作をさせるた
めに、さらにこの電流比を大きくすることが強く求めら
れていた。
【０００６】
【発明が解決しようとする課題】本発明は、上述したＴ
ＦＴトランジスタのオン／オフ電流比を向上し、急峻な
カットオフ特性が得られる半導体素子およびその製造方
法を提供することを目的とする。
ＦＴトランジスタのオン／オフ電流比を向上し、急峻な
カットオフ特性が得られる半導体素子およびその製造方
法を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決するため
、本発明は、トランジスタのチャネル部が薄膜である半
導体素子において、ゲート電極は、チャネル部を囲む筒
状であることを特徴とする半導体素子を提供する。
、本発明は、トランジスタのチャネル部が薄膜である半
導体素子において、ゲート電極は、チャネル部を囲む筒
状であることを特徴とする半導体素子を提供する。
【０００８】
【作用】本発明に係る半導体素子は、チャネル部に対す
るＰ＋ （またはＮ＋ ） ポリシリコンに対するゲー
ト電極からの電界がチャンネル部に有効に働いて、チャ
ネル部がチャネル通路を敏速に、かつチャネル幅が大き
くなるように、ゲート電極の構造を筒状、好ましくは略
円筒状としたものである。このような筒状のゲート電極
のため、ゲート電極から電界が印加されると、チャネル
が完全に空乏化でき、十分に電導度変調ができるため、
本発明の目的である良好なカットオフ特性を得ることが
できる。また、ゲート電極がチャネル部を囲むことによ
り、チャネル部の端部にまで電界が行き渡るため、チャ
ネル幅、すなわち電流が流れるチャネルの断面積が大き
くなる。このため、この半導体素子のオン時の電流量は
多くなり、電流変動を生じさせるα線等の電子線の影響
に対して相対的に低減することとなる。したがって、こ
の半導体素子のオン／オフ電流比が向上する。
るＰ＋ （またはＮ＋ ） ポリシリコンに対するゲー
ト電極からの電界がチャンネル部に有効に働いて、チャ
ネル部がチャネル通路を敏速に、かつチャネル幅が大き
くなるように、ゲート電極の構造を筒状、好ましくは略
円筒状としたものである。このような筒状のゲート電極
のため、ゲート電極から電界が印加されると、チャネル
が完全に空乏化でき、十分に電導度変調ができるため、
本発明の目的である良好なカットオフ特性を得ることが
できる。また、ゲート電極がチャネル部を囲むことによ
り、チャネル部の端部にまで電界が行き渡るため、チャ
ネル幅、すなわち電流が流れるチャネルの断面積が大き
くなる。このため、この半導体素子のオン時の電流量は
多くなり、電流変動を生じさせるα線等の電子線の影響
に対して相対的に低減することとなる。したがって、こ
の半導体素子のオン／オフ電流比が向上する。
【０００９】
【実施例】以下に本発明に係る半導体素子の好適実施例
を具体的に説明する。図１は、本発明に係る半導体素子
を図７に示すようなＳＲＡＭに適用した場合の半導体素
子の部分を示す断面図である。図示例ではＴＦＴ１１を
ＰＭＯＳトランジスタで示す。下から順に構造を説明し
ていく。
を具体的に説明する。図１は、本発明に係る半導体素子
を図７に示すようなＳＲＡＭに適用した場合の半導体素
子の部分を示す断面図である。図示例ではＴＦＴ１１を
ＰＭＯＳトランジスタで示す。下から順に構造を説明し
ていく。
【００１０】まず、シリコン基板上にＰウェル１３があ
り、その上（図面右側）にまずトランスファーＭＯＳに
相当するゲート１５が形成され、その両側にソース領域
およびドレイン領域となる２個のＮ＋ 領域１７，１９
および接続部Ｎが形成されており、これらの間にトラン
スファーＭＯＳのチャネル部が形成される。このトラン
スファーＭＯＳは、図７のＮＭＯＳトランジスタＱ１，
Ｑ４に相当する。
り、その上（図面右側）にまずトランスファーＭＯＳに
相当するゲート１５が形成され、その両側にソース領域
およびドレイン領域となる２個のＮ＋ 領域１７，１９
および接続部Ｎが形成されており、これらの間にトラン
スファーＭＯＳのチャネル部が形成される。このトラン
スファーＭＯＳは、図７のＮＭＯＳトランジスタＱ１，
Ｑ４に相当する。
【００１１】次にこのトランスファーＭＯＳの図面左側
に形成されるドライバＭＯＳについて説明する。Ｐウェ
ル１３上にはフィールド酸化によりＳｉＯ２層２１が形
成され、その上に、ポリシリコンよりなるドライバ電極
層２３が形成されている。このドライバ電極層２３に前
述したＮ＋ 層１７側のドライバ電極層２３の一端から
延長されるポリシリコン層２５があり、このポリシリコ
ン層２５のソース・ドレイン部および配線に不純物が注
入されてチャネル部２７が形成されている。またチャネ
ル部にしきい値調整用に不純物を注入する場合もある。 さらにゲート電極２９が、チャネル部２７を覆い、さら
にチャンネル部２７を囲むドープト・ポリシリコン層２
５の端部と所定の間隔で重なるように形成されている。 このゲート電極２９のＡ−Ａ’線上の断面形状を概略的
に図２に示す。このゲート電極２９の断面形状から分か
るようにゲート電極２９は、筒状、もしくは略円筒状で
あり、その内側に絶縁層を介してチャネル部２７を有し
ている。このゲート電極２９内のチャネル層２７の概略
的な寸法は、特に限定はないが、好ましくは、図４にお
いて、厚さＴが３００〜１０００Å、その幅Ｗが０．３
〜１μｍ程度の範囲を有し、その周囲に厚さが４００Å
程度、好ましくは１００〜７００Å程度の酸化絶縁膜３
５を介して、厚さ１０００〜２０００Å程度のゲート電
極層２９が囲むような構造となっている。
に形成されるドライバＭＯＳについて説明する。Ｐウェ
ル１３上にはフィールド酸化によりＳｉＯ２層２１が形
成され、その上に、ポリシリコンよりなるドライバ電極
層２３が形成されている。このドライバ電極層２３に前
述したＮ＋ 層１７側のドライバ電極層２３の一端から
延長されるポリシリコン層２５があり、このポリシリコ
ン層２５のソース・ドレイン部および配線に不純物が注
入されてチャネル部２７が形成されている。またチャネ
ル部にしきい値調整用に不純物を注入する場合もある。 さらにゲート電極２９が、チャネル部２７を覆い、さら
にチャンネル部２７を囲むドープト・ポリシリコン層２
５の端部と所定の間隔で重なるように形成されている。 このゲート電極２９のＡ−Ａ’線上の断面形状を概略的
に図２に示す。このゲート電極２９の断面形状から分か
るようにゲート電極２９は、筒状、もしくは略円筒状で
あり、その内側に絶縁層を介してチャネル部２７を有し
ている。このゲート電極２９内のチャネル層２７の概略
的な寸法は、特に限定はないが、好ましくは、図４にお
いて、厚さＴが３００〜１０００Å、その幅Ｗが０．３
〜１μｍ程度の範囲を有し、その周囲に厚さが４００Å
程度、好ましくは１００〜７００Å程度の酸化絶縁膜３
５を介して、厚さ１０００〜２０００Å程度のゲート電
極層２９が囲むような構造となっている。
【００１２】ところで、ドライバ電極２３およびゲート
電極２９の間、ポリシリコン層２５およびゲート電極２
９の間並びにゲート電極１５およびＡｌ配線層３３の間
には、層間絶縁膜３１がそれぞれ堆積されて、それぞれ
の導電部分を絶縁している。さらに層間絶縁膜３１の上
には、Ａｌ配線層３３が形成されている。
電極２９の間、ポリシリコン層２５およびゲート電極２
９の間並びにゲート電極１５およびＡｌ配線層３３の間
には、層間絶縁膜３１がそれぞれ堆積されて、それぞれ
の導電部分を絶縁している。さらに層間絶縁膜３１の上
には、Ａｌ配線層３３が形成されている。
【００１３】以上のようにＴＦＴをスイッチ付き負荷抵
抗としてＳＲＡＭに適用する場合のＴＦＴの構造を説明
した。このような構造のＴＦＴの１ゲート当たりのゲー
ト電圧に対する電流特性を図３に示す。従来の構造とし
て比較に挙げたのは、図６に示すシングルゲート構造の
ＴＦＴである。本発明の略円筒状のゲート電極を有する
構造の半導体素子は、オン／オフ特性が急峻となり、ま
たスタンバイ電流も低減し、さらにオン電流も増加して
いることが分かる。この図よりオン／オフ電流比が１０
５ 超の素子が得られることが分かる。
抗としてＳＲＡＭに適用する場合のＴＦＴの構造を説明
した。このような構造のＴＦＴの１ゲート当たりのゲー
ト電圧に対する電流特性を図３に示す。従来の構造とし
て比較に挙げたのは、図６に示すシングルゲート構造の
ＴＦＴである。本発明の略円筒状のゲート電極を有する
構造の半導体素子は、オン／オフ特性が急峻となり、ま
たスタンバイ電流も低減し、さらにオン電流も増加して
いることが分かる。この図よりオン／オフ電流比が１０
５ 超の素子が得られることが分かる。
【００１４】以上、本発明の半導体素子およびそれを製
造する方法について説明したが、かかる半導体素子は上
記例に限定されるものではなく、種々に適用または応用
できるものである。上記半導体素子を製造する実施例で
は、一回のポリシリコンをデポジションして、本発明に
係る筒状のゲート電極を形成する例を示したが、ゲート
電極を別々の工程を経て形成してもよい。例えば下層の
ゲート層、側面のゲート層、および上層のゲート層と３
段階に分けて形成することもできる。さらに実施例では
ＰＭＯＳについて説明したが、ＮＭＯＳについても当業
者であれば、当然に実現できるものである。
造する方法について説明したが、かかる半導体素子は上
記例に限定されるものではなく、種々に適用または応用
できるものである。上記半導体素子を製造する実施例で
は、一回のポリシリコンをデポジションして、本発明に
係る筒状のゲート電極を形成する例を示したが、ゲート
電極を別々の工程を経て形成してもよい。例えば下層の
ゲート層、側面のゲート層、および上層のゲート層と３
段階に分けて形成することもできる。さらに実施例では
ＰＭＯＳについて説明したが、ＮＭＯＳについても当業
者であれば、当然に実現できるものである。
【００１５】
【発明の効果】本発明の半導体素子は、上述した説明か
ら明らかなように、以下の効果を有している。 ・カットオフ特性が急峻となる。このため、電流オフ時
にはスタンバイ電流が従来のものに比べて極めて少なく
なり、もしくはほとんど流れず、また電流オン時には、
オン電流が強くなるので、α線のような誤動作を生じさ
せる電子線の影響に対して電流特性の変動が小さくなる
。 ・ＰＭＯＳ（ＮＭＯＳ）において、電圧が印加された際
のチャネル通路が形成される速度が早くなる。 ・データリテンションに対しても耐性がある。例えばＳ
ＲＡＭにこのＰＭＯＳ（ＮＭＯＳ）が使用された場合の
、電源電圧がダウンしたときに、バッテリバックアップ
により回復されるが、この回復時にチャネル部はと従来
のものであると、Ｎ型にもＰ型にも反転する可能性があ
る。しかし、本発明のようにＮ型（Ｐ型）チャンネルと
しておくと、反転する可能性もなく、またチャージアッ
プの時間も早くなるという特徴がある。
ら明らかなように、以下の効果を有している。 ・カットオフ特性が急峻となる。このため、電流オフ時
にはスタンバイ電流が従来のものに比べて極めて少なく
なり、もしくはほとんど流れず、また電流オン時には、
オン電流が強くなるので、α線のような誤動作を生じさ
せる電子線の影響に対して電流特性の変動が小さくなる
。 ・ＰＭＯＳ（ＮＭＯＳ）において、電圧が印加された際
のチャネル通路が形成される速度が早くなる。 ・データリテンションに対しても耐性がある。例えばＳ
ＲＡＭにこのＰＭＯＳ（ＮＭＯＳ）が使用された場合の
、電源電圧がダウンしたときに、バッテリバックアップ
により回復されるが、この回復時にチャネル部はと従来
のものであると、Ｎ型にもＰ型にも反転する可能性があ
る。しかし、本発明のようにＮ型（Ｐ型）チャンネルと
しておくと、反転する可能性もなく、またチャージアッ
プの時間も早くなるという特徴がある。
【図１】本発明に係る半導体素子をメモリセルに適用し
た場合の半導体素子の構造を示す断面図である。
た場合の半導体素子の構造を示す断面図である。
【図２】図１のＡ−Ａ’線上の断面図である。
【図３】本発明に係る半導体素子をメモリセルに適用し
た場合のゲート１個当たりの電流電圧特性を示すグラフ
である。
た場合のゲート１個当たりの電流電圧特性を示すグラフ
である。
【図４】本発明に係る略円筒状電極の構造および寸法を
示す線図である。
示す線図である。
【図５】従来のＳＲＡＭにおけるメモリセルを示す回路
図である。
図である。
【図６】図５の回路図に相当する半導体素子の断面図で
ある。
ある。
【図７】従来のＳＲＡＭにおける他のメモリセルを示す
回路図である。
回路図である。
【図８】図７の回路図に相当する半導体素子の断面図で
ある。
ある。
１１ ＴＦＴ
１３ Ｐウェル
１５ ゲート
１７，１９ Ｎ＋ 領域
２１ ＳｉＯ２
２３ ドライバ電極
２５ ドープト・ポリシリコン層
２７ チャネル部
２９ ゲート電極層
３１ 層間絶縁膜
３３，３５ 配線層
Claims (1)
- 【請求項１】 トランジスタのチャネル部が薄膜であ
る半導体素子において、ゲート電極は、チャネル部を囲
む筒状であることを特徴とする半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3085030A JPH04318972A (ja) | 1991-04-17 | 1991-04-17 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3085030A JPH04318972A (ja) | 1991-04-17 | 1991-04-17 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04318972A true JPH04318972A (ja) | 1992-11-10 |
Family
ID=13847312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3085030A Withdrawn JPH04318972A (ja) | 1991-04-17 | 1991-04-17 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04318972A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0652594A1 (de) * | 1993-11-05 | 1995-05-10 | Siemens Aktiengesellschaft | Integrierte Schaltungsanordnung mit Leistungsbauelement und Niederspannungsbauelementen |
| US5801397A (en) * | 1994-09-30 | 1998-09-01 | Sgs-Thomson Microelectronics, Inc. | Device having a self-aligned gate electrode wrapped around the channel |
| JP2004281497A (ja) * | 2003-03-13 | 2004-10-07 | Sharp Corp | 抵抗変化機能体、メモリおよびその製造方法並びに半導体装置および電子機器 |
-
1991
- 1991-04-17 JP JP3085030A patent/JPH04318972A/ja not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0652594A1 (de) * | 1993-11-05 | 1995-05-10 | Siemens Aktiengesellschaft | Integrierte Schaltungsanordnung mit Leistungsbauelement und Niederspannungsbauelementen |
| US5473181A (en) * | 1993-11-05 | 1995-12-05 | Siemens Aktiengesellschaft | Integrated circuit arrangement having at least one power component and low-voltage components |
| US5801397A (en) * | 1994-09-30 | 1998-09-01 | Sgs-Thomson Microelectronics, Inc. | Device having a self-aligned gate electrode wrapped around the channel |
| JP2004281497A (ja) * | 2003-03-13 | 2004-10-07 | Sharp Corp | 抵抗変化機能体、メモリおよびその製造方法並びに半導体装置および電子機器 |
| JP4541651B2 (ja) * | 2003-03-13 | 2010-09-08 | シャープ株式会社 | 抵抗変化機能体、メモリおよびその製造方法並びに半導体装置および電子機器 |
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