KR100526887B1 - 전계효과 트랜지스터 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 소자의 신뢰성을 높일 수 있는 전계효과 트랜지스터 및 그의 제조 방법을 개시한다. 본 발명에 따른 전계효과 트랜지스터의 제조 방법은 반도체 기판의 대체로 상층 일부에, 서로 이격되며 상기 반도체 기판의 상층을 지지하는 하층의 표면상부로부터 돌출된 제 1 및 제 2 활성영역을 형성하는 단계; 상기 하층의 표면상부와는 수직적으로 이격되고 상기 제 1 및 제 2 활성영역 사이를 연결하는 브릿지 형상의 제 3 활성영역을 형성하는 단계; 및 상기 제 3 활성영역을 감싸는 게이트 절연막을 형성한 후, 상기 제 3 활성영역이 채널로서 기능하도록 하는 게이트 전극을 상기 게이트 절연막에 형성하는 단계를 구비함에 의해, 제조 된 트랜지스터 소자의 신뢰성이 개선되고 전기적 특성이 향상되어진다.

Description

전계효과 트랜지스터 및 그의 제조방법{Field Effect Transistor and method for manufacturing at the same}
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 상세하게는 게이트 올 어라운드(Gate All Around : GAA) 구조를 갖는 전계효과 트랜지스터 및 그의 제조방법에 관한 것이다.
최근 정보 통신 분야의 급속한 발달과, 컴퓨터와 같은 정보 매체의 대중화에 따라 반도체 소자 또한 비약적으로 발전하고 있다. 또한, 그 기능적인 면에 있어서 반도체 소자의 고집적화 경향에 따라 기판에 형성되는 개별 소자의 크기(feature size)를 줄이면서 한편으로 소자 성능을 극대화시키기 위해 여러 가지 방법이 연구 개발되고 있다. 이러한 방법 중에 실리콘 반도체 기술을 기반으로 하여 소자의 집적도를 향상시킬 수 있고, 생산 경쟁력이 우수한 CMOS 기술을 근간으로 하는 전계효과 트랜지스터(Field Effect Transistor : FET)가 대두되고 있다. 소자의 고집적화에 따른 일반적인 평면 전계효과 트랜지스터의 축소(scaling down)는 소자의 성능 또는 신뢰도가 저하되는 결과를 가져오므로 그러한 평면 구조를 탈피하여 수직형 트랜지스터(vertical transistor)와 같은 입체적 소자의 구조들이 제안되고 있다. 그러한 구조들 중 하나의 예로서, 트랜지스터의 바디(body)가 수직 구조를 갖도록 일반적으로 물고기의 등지느러미(dorsal)와 닮은 핀 형상의 핀 전계효과 트랜지스터(fin Field Effect Transistor : fin FET)가 본 분야에서 제안되었다.
보다 구체적으로, 기존의 단결정 실리콘 기판을 채널로서 사용하는 플래나(plannar) 구조의 전계효과 트랜지스터는 게이트 전극의 길이가 500Å 이하로 스케일링 다운되면서 공정조건에 매우 민감하여 제조 공정 시 소자의 특성을 제어하기가 어려운 점이 있다. 더욱이, 채널의 길이가 300Å 근처에서는 소자의 성능이 실제 회로에 적용되기에는 아직 불충분한 상태이다. 예컨대, 인텔(Intel)에서 개발한 300Å 전계효과 트랜지스터는 게이트 전극의 길이는 300Å 정도이지만, 전류 대비 전압(I-V) 특성이 종래의 500Å 정도 이상의 채널을 갖는 전계효과 트랜지스터에 비해 우수하지 못하다. 또한, 실제 하나의 전계효과 트랜지스터 소자가 점유하는 면적은 스케일링 다운되지 않는 게이트 전극의 측벽에 형성되는 스페이서 영역 때문에 종래에 비해 줄어들지 않았기 때문에 집적도를 개선할 여지가 적다. 따라서, 상기 fin FET와 같은 입체적 소자를 형성 방법과 관련하여, 대표적 입체적 소자 형성 방법으로는 DELTA(fully DEpleted Lean-channel TrAnsistor) 구조와 GAA(Gate All Around) 구조를 들 수 있다. 먼저, DELTA 구조의 모오스 전계효과 트랜지스터MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 예는 미국특허번호 4,996,574에 기재되어 있다. 이런 DELTA 구조에서는 채널을 형성할 활성층이 일정 폭을 가지고 수직으로 돌출되도록 형성된다. 그리고, 게이트 전극이 수직으로 돌출된 채널 부분을 감싸도록 형성된다. 따라서, 돌출된 부분의 높이가 채널의 폭을 이루고, 돌출된 부분의 선폭이 채널이 형성되는 게이트 영역의 길이가 된다. 이와 같은 DELTA 구조의 전계효과 트랜지스터는 돌출된 부분의 전면을 모두 채널로서 이용할 수 있으므로 채널의 폭이 기존의 플래나 구조의 전계효과 트랜지스터에 비해 월등히 증가되는 효과를 가질 수 있다. 따라서, DELTA 구조의 전계효과 트랜지스터는 통상의 트랜지스터에 비해 소자 형성영역 축소에 따라 채널의 길이가 줄어들지 않기 때문에 상기 채널의 폭이 줄어듦에 따른 협채널 효과(narrow channel effect)가 생기는 것을 방지할 수 있다. 또한, 돌출된 부분의 폭을 줄일 경우 상기 게이트 영역에서 형성되는 채널의 공핍층이 전면 또는 일부면에 서로 겹치도록 할 수 있고 (fully depleted), 따라서, 채널의 도전성이 증가되는 효과가 있다. 그런데, DELTA 구조의 반도체 장치를 일반적인 실리콘 기판에서 구현하는 경우, 상기 실리콘 기판에 채널을 이루게 될 부분이 돌출되도록 상기 실리콘 기판을 가공하고, 돌출된 부분을 산화방지막으로 덮은 상태에서 상기 실리콘 기판의 산화를 실시한다. 산화를 과도하게 실시하면 채널이 형성될 돌출부와 실리콘 기판 바디(body)를 연결하는 부분은 산화방지막으로 보호되지 않는 부분에서 측방으로 확산된 산소에 의해 산화된다. 따라서, 채널은 실리콘 기판 본체 부분과 격리된다. 이 과정에서 과도한 산화에 따라 채널 분리가 이루어지면서 연결부쪽 채널의 두께가 좁아지고, 단결정층이 산화 과정에서 압력을 받아 손상을 입는 문제가 있다. 한편, 반도체 기판 하부에 층간 절연막이 형성된 소이(Silicon On Insulator : SOI)형 실리콘 기판을 DELTA 구조 형성에 사용할 경우 소이층을 좁은 폭을 갖도록 식각하여 채널 부분을 형성하므로 단결정 실리콘 기판을 사용할 때의 과도한 산화로 인한 문제는 없어진다. 그러나, 단결정 실리콘기판에서 제작한 DELTA 구조와 유사한 더블 게이트(double-gate) 또는 트라이 게이트(tri-gate) 구조의 전계효과 트랜지스터를 그대로 소이형 실리콘기판에서 제작하여 그 특성을 분석한 연구가 많이 진행되었으나, 소이형 실리콘 기판의 소자의 특성 상 트랜지스터의 바디가 기판과 연결되지 않기 때문에 플로팅(floating) 바디 효과가 유발되어 소자의 성능이 떨어지는 문제가 있었다.
반면, GAA 구조의 전계효과 트랜지스터는 게이트 전극이 브릿지 구조의 활성영역 전면을 감싸도록 형성되기 때문에 상기 DELTA 구조의 전계효과 트랜지스터에 비해 소자의 전기적인 특성이 우수하다. 이와 같은 GAA 구조를 갖는 전계효과 트랜지스터 제조방법의 한 예가 미국특허번호6,495,403호에 개시되어 있다.
도 1은 종래 기술에 따른 전계효과 트랜지스터의 구조를 나타낸 사시도이다. 상기한 도 1의 구조를 갖는 전계효과 트랜지스터의 제조방법은 이하에서 설명된다. 도면을 참조하면, 우선 유전막(3) 또는 절연막에 의해 선택적으로 노출된 실리콘 기판(1)의 활성영역(2) 상에 선택적 에피택시얼 성장(epitaxial growth)방법으로 소정두께의 단결정 실리콘게르마늄(SiGe)막(도시하지 않음) 또는 게르마늄(Ge)막을 형성한다, 이후, 상기 단결정 실리콘게르마늄막 또는 게르마늄막과 상기 유전막(3) 또는 절연막 상에 비선택적 에피택시얼 성장방법으로 실리콘막을 형성한다. 이때, 상기 실리콘게르마늄(SiGe) 또는 게르마늄(Ge)이 형성된 상기 활성영역(2)의 상부에 형성되는 상기 실리콘막은 단결정 실리콘막(5a)으로 성장되며, 상기 유전막(3) 또는 절연막 상에 형성되는 실리콘막은 폴리 실리콘막(5b)으로 형성된다. 그리고, 상기 단결정 실리콘막(5a) 및 폴리 실리콘막(5b)에 제 1 도전성 불순물을 이온주입하여 상기 단결정 실리콘막(5a)에 채널 불순물 영역을 형성할 수도 있다.
다음, 통상의 사진식각(photolithograpy and etching)방법으로 상기 단결정 실리콘막(5a) 및 폴리 실리콘막(5b)을 패터닝하여 일방향의 핀 활성영역(5)을 형성하고, 상기 핀 활성영역(5)의 브릿지 형상으로 만들기 위해 실리콘 게르마늄막 또는 게르마늄막을 제거하여 터널(7)을 형성한다. 상기 폴리 실리콘막(5b)과 상기 브릿지(bridge) 형상의 단결정 실리콘막(5a)의 전면에 게이트 절연막(도시하지 않음)을 형성하고, 상기 게이트 절연막(8, 9)이 형성된 상기 단결정 실리콘막(5a)의 전면을 둘러싸도록 도전물질을 형성하고, 통상의 사진식각(photolithography and etching)방법으로 상기 도전물질을 패터닝하여 게이트 전극(10)을 형성한다. 이때, 상기 게이트 전극(10)은 상기 단결정 실리콘막(5a)보다 작거나 동일한 거리를 갖도록 형성된다.
마지막으로, 상기 게이트 전극(10)에 의해 노출된 상기 단결정 실리콘막(5a)과 상기 폴리 실리콘막(5b)에 저농도의 제 2 불순물을 이온주입하여 제 1 불순물 영역(도시하지 않음)을 형성하고, 상기 게이트 전극(10), 소스 영역 및 드레인 영역에 각각의 콘택(contact, 11, 12,13)을 형성한다.
따라서, 종래 기술에 따른 전계효과 트랜지스터의 제조 방법은 선택적 에피택시얼 성장방법을 사용하여 실리콘 게르마늄층 또는 게르마늄층 상에 단결정 실리콘막(5a)을 형성하고, 상기 단결정 실리콘막(5a)의 전면을 둘러싸는 게이트 전극(10)을 형성하여 기존의 에피택시얼 성장 방법으로 성장된 폴리 실리콘막(5b) 보다 전기적인 특성이 우수한 단결정 실리콘막이 채널 형성영역으로 사용되도록 할 수 있었다.
하지만, 종래 기술에 따른 전계효과 트랜지스터의 제조 방법은 다음과 같은 문제점이 있었다.
첫째, 종래 기술에 따른 전계효과 트랜지스터의 제조 방법은 벌크 실리콘 기판보다 결정 결함(crystalline defect) 발생율이 높은 에피택시얼 성장(epitaxial growth)방법으로 성장된 단결정 실리콘막(5a)을 채널 형성영역으로 형성하기 때문에 소자의 신뢰성을 떨어뜨리는 단점이 있었다.
둘째, 종래 기술에 따른 전계효과 트랜지스터의 제조 방법은 브릿지 구조의 단결정 실리콘막(5a)을 둘러싸는 게이트 전극(10)의 형성 시 통상의 건식식각 또는 습식식각을 이용한 사진식각방법으로 도전물질을 제거할 경우 브릿지 구조의 하부(7)에 형성되는 도전 물질이 재현성 있게 제거되지 않기 때문에 채널의 길이를 정확하게 제어할 수 없는 문제점이 있다.
셋째, 종래 기술에 따른 전계효과 트랜지스터의 제조 방법은 소스영역 및 드레인 영역의 활성영역이 단결정 실리콘에 비해 전기전도도가 떨어지는 폴리 실리콘으로 형성되기 때문에 전기적인 특성이 떨어지는 단점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 에피택시얼 성장방법을 사용함이 없이 소자의 신뢰성을 증대 또는 극대화할 수 있는 전계효과 트랜지스터 및 그의 제조 방법을 제공하는 데 있다.
또한, 본 발명의 다른 목적은 사진식각방법을 사용함이 없어도 재현성 있는 게이트 전극을 형성함에 의해 채널의 길이를 정확하게 제어할 수 있는 전계효과 트랜지스터 및 그의 제조 방법을 제공하는데 있다.
그리고, 본 발명의 또 다른 목적은, 소스 영역 및 드레인 영역의 전기 전도도를 향상시켜 소자의 전기적인 특성을 향상시킬 수 있는 전계효과 트랜지스터 및 그의 제조 방법을 제공하는데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양태(aspect)에 따라, 전계효과 트랜지스터 제조 방법에 있어서, 반도체 기판의 대체로 상층 일부에, 서로 이격되며 상기 반도체 기판의 상층을 지지하는 하층의 표면상부로부터 돌출된 제 1 및 제 2 활성영역을 형성하는 단계와, 상기 하층의 표면상부와는 수직적으로 이격되고 상기 제 1 및 제 2 활성영역 사이를 연결하는 브릿지 형상의 제 3 활성영역을 형성하는 단계와, 및 상기 제 3 활성영역을 감싸는 게이트 절연막을 형성한 후, 상기 제 3 활성영역이 채널로서 기능하도록 하는 게이트 전극을 상기 게이트 절연막에 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 다른 양태는, 반도체 기판의 대체로 상층 일부에, 서로 이격되며 상기 반도체 기판의 상층을 지지하는 하층의 표면상부로부터 돌출된 핀 활성영역을 형성하는 단계와, 상기 핀 활성영역의 중심부분을 선택적으로 노출시키기 위해 상기 핀 활성영역 양단의 제 1 및 제 2 활성영역에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 이온주입 마스크로 사용하여 불순물을 이온주입하여 상기 핀 활성영역의 중심부분에서 상기 핀 활성영역의 높이와 동일 또는 유사한 깊이에 매몰 불순물 영역을 형성하는 단계와, 상기 매몰 불순물 영역을 선택적으로 제거하여 상기 제 1 및 제 2 활성영역에 연결되고, 상기 반도체 기판의 하층에서 수직적으로 이격되는 브릿지 형상의 제 3 활성영역을 형성하는 단계와, 상기 제 3 활성영역을 감싸는 게이트 절연막을 형성한 후, 상기 제 3 활성영역이 채널로서 기능하도록 하는 게이트 전극을 상기 게이트 절연막에 형성하는 단계, 및 상기 제 1 및 제 2 활성영역 상의 층간절연막을 제거하고, 상기 게이트 전극을 이온주입 마스크로 사용하여 상기 제 1 및 제 2 활성영역에 도전성 불순물을 이온주입하여 제 1 불순물 영역을 형성하는 단계를 포함하는 전계효과 트렌지스터의 제조방법이다.
본 발명의 또 다른 양태는, 절연막 상에 서로 이격되는 제 1 및 제 2 활성영역을 형성하는 단계와, 상기 절연막 표면상부와는 수직적으로 이격된 채로 상기 제 1 및 제 2 활성영역 사이에 연결된 브릿지 형상의 제 3 활성영역을 형성하는 단계, 및 상기 제 3 활성영역을 감싸는 게이트 절연막을 형성하고, 상기 제 3 활성영역이 채널로서 기능하도록 하는 게이트 전극을 상기 게이트 절연막 상에 형성하는 단계를 포함하는 전계효과 트랜지스터의 제조 방법이다.
본 발명의 또 다른 양태는, 반도체 기판의 대체로 상층 일부에 형성되고, 서로 이격된 채로 상기 반도체 기판의 상층을 지지하는 하층의 표면상부로부터 돌출된 제 1 및 제 2 활성영역과, 상기 하층의 표면상부와는 수직적으로 이격된 채로 상기 제 1 및 제 2 활성영역 사이에 연결된 브릿지 형상의 제 3 활성영역과, 상기 제 3 활성영역을 감싸는 게이트 절연막을 개재하여 형성되며, 상기 제 3 활성영역이 채널로서 기능하도록 하는 게이트 전극을 포함하는 것을 특징으로 하는 전계효과 트랜지스터 구조이다.
본 발명의 또 다른 양태는, 실리콘 기판의 하층으로부터 돌출되는 소스/드레인 영역에 의해 지지되고, 상기 실리콘 기판의 하층에서 이격되는 브릿지 모양의 채널영역과, 상기 채널영역이 노출되는 전면에 게이트 절연막을 개재하여 형성된 게이트 전극을 포함함을 특징으로 하는 전계효과 트랜지스터 구조이다.
본 발명이 또 다른 양태는, 절연막 상에 서로 이격되도록 형성된 제 1 및 제 2 활성영역과, 상기 절연막 표면상부와는 수직적으로 이격된 채로 상기 제 1 및 제 2 활성영역 사이에 연결된 브릿지 형상의 제 3 활성영역과, 상기 제 3 활성영역을 감싸는 게이트 절연막을 개재하여 형성되며, 상기 제 3 활성영역이 채널로서 기능하도록 하는 게이트 전극을 포함하는 전계효과 트랜지스터 구조이다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 여러 막과 영역들의 두께는 명료성을 위해서 강조되었으며, 어떤 층이 다른 층이나 반도체 기판 '상'에 존재한다고 기술될 때 다른 층이나 반도체 기판과 직접 접하면서 존재할 수도 있고 그 사이에 제 3의 층이 존재할 수 있다. 또한, 반도체 기판과 실리콘 기판은 서로 혼용되어 사용될 수 있다.
도 2는 본 발명의 제 1 실시예에 따른 전계효과 트랜지스터를 개략적으로 나타낸 사시도이다.
도 2에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 전계효과 트랜지스터는, 반도체 기판(100)의 대체로 상층 일부에 형성되고, 서로 이격된 채로 상기 반도체 기판(100)의 상층을 지지하는 하층의 표면상부로부터 돌출된 제 1 및 제 2 활성영역(102, 104)이 형성되어 있다. 이때, 상기 제 1 및 제 2 활성영역(102, 104)은 각각 소스 영역 및 드레인 영역으로 이루어진다. 또한, 상기 반도체 기판(100) 하층의 표면상부와는 수직적으로 이격된 채로 상기 제 1 및 제 2 활성영역(102, 104)에 연결된 브릿지(bridge) 형상의 제 3 활성영역(106)이 형성되어 있다. 제3 활성영역(106)은 게이트 영역 또는 채널영역으로 이루어진다. 여기서, 상기 반도체 기판(100)은 각각 상층과 하층으로 구분된다. 그리고, 상기 반도체 기판(100)의 상층은 상기 반도체 기판이 소정 깊이로 식각되어 형성되는 상기 제 1 및 제 2 활성영역(102, 104)과, 상기 제 1 및 제 2 활성영역(102, 104)과 동일 또는 유사한 높이에 형성되는 제 3 활성영역(106)이 되고, 상기 반도체 기판(100)의 하층은 상기 제 1 및 제 2 활성영역(102, 104)을 지지하는 반도체 기판의 벌크(bulk)의 표면 또는 벌크 반도체 기판의 표면이 된다. 따라서, 상기 반도체 기판(100)의 하층은 상기 반도체 기판의 벌크(100a)로 정의한다. 이때, 제 3 활성영역(106)은 상기 반도체 기판의 벌크(100a)로부터 소정 높이까지 상기 반도체 기판(100)의 상층이 선택적으로 제거되어 관통하고, 상기 제 1 및 제 2 활성영역(102, 104)에 의해 지지되는 상기 브릿지 형상으로 형성될 수 있다. 또한, 상기 제 3 활성영역(106)은 트리밍(trimming)되어 상기 제 1 및 제 2 활성영역(102, 104)의 폭에 비해 더 작은 폭을 갖도록 형성될 수도 있다. 따라서, 상기 반도체 기판 벌크(100a)로부터 돌출되는 상기 제 1 및 제 2 활성영역(102, 104)과, 상기 제 1 및 제 2 활성영역(102, 104)에 연결되는 제 3 활성영역(106)은 모두 상기 반도체 기판(100)과 동일한 재질의 단결정 실리콘막으로 이루어진다. 또한, 상기 제 1 및 제 2 활성영역(102, 104)의 제1 불순물 영역(도3h의 120)에 비금속의 제 2 도전성 불순물이 도핑될 경우, 상기 제 3 활성영역(106)은 상기 제 2 도전성 불순물과 반대되는 제 1 도전성 불순물로 도핑될 수 있다. 이때, 상기 제 3 활성영역(106)의 폭 또는 두께가 500Å 이상에서는 상기 제 1 도전성 불순물을 채널불순물로 상기 제 3 활성영역(106)에 이온주입하여 문턱전압(threshold voltage) 값이 조절될 수 있으나, 상기 제 3 활성영역(106)의 폭 또는 두께가 500Å 이하에서는 문턱전압값 조절을 위한 제 2 불순물 이온주입이 효과가 거의 없이 일정한 문턱전압으로 고정(pinning)되는 현상이 있으므로 문턱전압 값은 상기 단결정 실리콘막의 일함수에 의해 결정될 수 있다.
그리고, 상기 제 1 및 제 2 활성영역(102, 104)에 연결되는 상기 제 3 활성영역(106)의 전면에 소정 두께의 게이트 절연막(108)이 형성되어 있고, 상기 제 3 활성영역(106)이 채널로서 기능을 수행하도록 상기 게이트 절연막(108)이 형성된 상기 제 3 활성영역(106)의 전면을 감싸는 하는 게이트 전극(110)이 형성되어 있다. 여기서, 상기 게이트 절연막(108)은 실리콘 산화막으로 이루어지며, 상기 게이트 전극(110)은 상기 비금속 제 1 또는 제 2 도전성 불순물로 도핑된 폴리 실리콘막 또는 금속막으로 이루어진다. 또한, 상기 게이트 절연막(108)은 층간 절연막(112)에 의해 선택적으로 노출되는 상기 제 3 활성영역(106) 뿐만 아니라, 상기 제 3 활성영역(106) 하부의 상기 제 1 및 제 2 활성영역(102, 104)의 측벽과, 상기 제 3 활성영역(106)의 하부에서 상기 층간 절연막(112)에 의해 노출되는 상기 반도체 기판 벌크(100a)의 표면으로부터 상기 게이트 전극(110)을 절연시킨다.
또한, 상기 게이트 전극(110)은 통상적인 포토공정이 아닌 상기 제 1 및 제 2 활성영역(102, 104)의 상부 및 측면을 둘러싸고 일정한 모양으로 패터닝된 층간절연막(112)과, 상기 층간절연막(112)에 의해 노출되는 반도체 기판 벌크(100a)를 일정한 모양의 틀(mold)로서 사용한 다마신(damascene) 방법을 통해 상기 제 3 활성영역(112)을 둘러싸도록 형성된다.
이때, 상기 제 1 활성영역(102) 또는 제 2 활성영역(104)의 상기 소스 영역에 소정의 전압이 인가되고 상기 게이트 전극(110)에 게이트 전압이 인가될 경우, 상기 게이트 전극에 둘러싸인 상기 제 3 활성영역(106)에 채널이 형성된다.
따라서, 본 발명의 제 1 실시예에 따른 전계효과 트랜지스터는 반도체 기판 벌크(100a)로부터 돌출되는 제 1 및 제 2 활성영역(102, 104)과 상기 제 1 및 제 2 활성영역(102, 104)에 연결되어 브릿지 형상으로 형성되는 제 3 활성영역(106)을 상기 반도체 기판(100)의 단결정 실리콘막으로 구성하여 종래의 에피택시얼 성장방법으로 성장된 단결정 실리콘막에 비해 결정 결함(crystalline defect) 발생을 줄일 수 있기 때문에 전기적인 특성을 향상시켜 소자의 신뢰성을 증대 또는 최대화할 수 있다.
이와 같이 구성된 본 발명의 제 1 실시예에 따른 전계효과 트랜지스터의 제조 방법을 설명하면 다음과 같다.
도 3a 내지 도 3h는 도 2의 트랜지스터를 제조하는 순서를 보여주기 위해 도 2의 라인들(Ⅰ~Ⅰ', Ⅱ~Ⅱ')을 따라 취한 공정 단면도들이다.
도 3a에 도시된 바와 같이, 단결정 실리콘 재질의 반도체 기판(100) 상에 화학기상증착(chemical vapor deposition)방법으로 소정 두께의 하드 마스크막(114)을 형성하고, 통상의 사진 식각 공정을 이용하여 상기 하드 마스크막(114)을 패터닝한다. 여기서, 상기 하드 마스크막(114)은 실리콘 질화막 또는 실리콘 산질화막으로 이루어지고, 상기 하드 마스크막(114)이 상기 실리콘 산질화막으로 이루어질 경우 상기 실리콘 산질화막 상에 반사 방지막을 형성한 후 상기 사진 식각 공정으로 패터닝된다. 도시하지는 않았지만, 상기 반도체 기판과 상기 하드 마스크막(114) 사이에 실리콘 산화막을 사용하여 소정 두께를 갖는 식각정지막을 더 형성하고, 상기 하드 마스크막(114)의 제 거 시 프로파일을 향상시킬 수 있다. 예컨대, 하드 마스크막(114)은 약 1000Å이하의 두께를 갖도록 형성되고, 상기 실리콘 산화막은 약 500Å이하의 두께를 갖도록 형성된다. 이때, 상기 사진 식각공정 시 상기 하드 마스크막(114) 상에 형성되는 포토레지스트의 노광과정에서 난반사를 방지하기 위해 상기 하드 마스크막(114) 상에 소정 두께의 반사방지막을 더 형성할 수도 있다. 또한, 상기 사진 식각 공정은 건식식각방법을 사용하여 상기 하드 마스크막(114)을 패터닝할 수 있는데, 상기 건식식각방법에 사용되는 반응가스는 상기 식각정지막 또는 상기 반도체 기판의 단결정 실리콘에 비해 상기 하드 마스크막(114)의 식각율이 선택적으로 우수한 반응가스가 사용된다.
도3b에 도시된 바와 같이, 상기 하드 마스크막(114)을 식각 마스크로 사용하여 상기 반도체 기판(100)을 소정깊이까지 식각하여 상기 하드 마스크막(114)의 하부에 상기 반도체 기판의 하층의 상기 반도체 기판 벌크(100a) 표면으로부터 소정 높이를 갖는 핀 활성영역(116)을 형성한다. 여기서, 상기 반도체 기판(100)의 식각은 수직식각 특성이 우수한 건식식각방법으로 이루어지며, 일정시간동안 소정 깊이의 반도체 기판(100)을 제거하여 소정 높이를 갖는 상기 핀 활성영역(116)이 돌출되도록 수행되는 시간 식각방법으로 이루어진다. 예컨대, 상기 핀 활성영역(116)은 상기 반도체 기판의 벌크(100a) 표면으로부터 약 1200Å 내지 약 1500Å정도의 높이를 갖도록 형성된다.
이후, 통상의 사진식각방법으로 상기 핀 활성영역(116) 중심부분 상부에 형성된 상기 하드 마스크막(114)의 선폭을 줄이고, 상기 하드 마스크막(114)을 식각마스크로 사용하여 상기 핀 활성영역(116)의 중심부분을 트리밍하여 선폭을 줄이고, 상기 하드 마스크막(116)을 제거한다.
도3c에 도시된 바와 같이, 상기 핀 활성영역(116)이 형성된 반도체 기판(100)의 전면에 실리콘 산화막을 이용하여 화학기상증착방법으로 소정 두께의 층간 절연막(Inter Layer Dielectric : ILD, 112))을 형성하고, 상기 층간 절연막(112)을 화학 기계적 연마방법으로 평탄화하고, 통상의 사진식각방법을 이용하여 게이트 영역(G)의 상기 핀 활성영역(116)과, 상기 반도체 기판 벌크(100a)가 소정부분 노출되도록 상기 층간 절연막(112)을 건식식각방법으로 제거한다. 예컨대, 상기 층간 절연막(112)은 약 3000Å 내지 약 5000Å정도의 두께를 갖도록 형성한다. 그리고, 상기 게이트 영역(G)을 노출시키는 상기 사진식각방법은 상기 층간 절연막(112)이 형성된 반도체 기판(100)의 전면에 포토레지스트를 도포하는 공정과, 소스 영역(S) 및 드레인 영역(D)의 상기 핀 활성영역(116)의 양측단부 상에 상기 포토레지스트가 선택적으로 남도록 포토레지스트를 패터닝하는 공정과, 상기 포토레지스트를 식각마스크 또는 스크린으로 사용하여 건식식각방법으로 상기 게이트 영역(G)의 상기 핀 활성영역(116)과, 상기 반도체 기판 벌크(100a)의 소정부분이 노출되도록 상기 층간 절연막(112)을 제거하는 공정으로 이루어진다. 이때, 상기 소스 영역(S) 및 드레인 영역(D)의 상기 핀 활성영역(116)에 남게되는 상기 층간 절연막(112)은 이후, 게이트 전극(도2의 110)의 형성 시 다마신 방법으로 게이트 전극(110)을 형성하기 위해 사용된다. 도시되지는 않았지만, 상기 핀 활성영역(116)의 중심부분이 트리밍되지 않고, 상기 하드 마스크막(도 3b의 114)이 제거되지 않을 경우, 상기 층간 절연막(112)에 의해 노출된 상기 핀 활성영역(116)의 중심부분을 트리밍(trimming)하여 상기 핀 활성영역(116) 중심부분의 선폭이 상기 핀 활성영역(116) 양단의 선폭보다 줄어들게 할 수도 있다. 그 후, 상기 층간 절연막(112)에 의해 노출된 하드 마스크막(114)을 제거할 수도 있다.
도 3d에 도시된 바와 같이, 상기 소스 영역(S) 및 드레인 영역(D)의 상기 핀 활성영역(116) 상부와 측벽에 형성된 층간 절연막(112)을 이온주입 마스크 또는 스크린으로 사용하여 상기 게이트 영역(G)의 상기 핀 활성영역(116)에 불순물을 선택적으로 이온주입하여 매몰 불순물 영역(118)을 형성한다. 여기서, 상기 불순물은 보론(boron), BF2, 인(phosphorous)과 같은 비금속 도전성 불순물 또는 원자 질량이 낮은 H, He와 같은 저질량 원소 중 어느 하나가 사용될 수 있다. 이때, 단결정 실리콘으로 이루어진 상기 핀 활성영역(116)에 소정의 투사범위(Projection Range of implantation)로 이온주입된 불순물은 일정 깊이 에 실리콘 격자의 결합을 끊는 역할을 한다. 예컨대, 상기 보론은 이온주입 시 약 1×1016atoms/cm2 내지 약 1×1018/cm2정도의 농도를 갖고, 약 30KeV 내지 약 40KeV정도의 에너지로 이온주입할 경우, 상기 핀 활성영역(116)의 상부 표면으로부터 약 1000Å 내지 약 1200Å정도의 깊이에 상기 매몰 불순물 영역(118)이 형성되도록 상기 보론이 이온주입된다. 따라서, 투사 범위를 조절하여 상기 핀 활성영역(116)의 표면으로부터 소정 깊이에서 상기 반도체 기판 벌크(100a)의 표면과 동일 또는 유사한 깊이까지 상기 매몰 불순물 영역(118)을 형성할 수 있다.
도 3e에 도시된 바와 같이, 상기 매몰 불순물 영역(도 3d의 118)을 선택적으로 등방성 식각하여 상기 반도체 기판 벌크(100a)와 이격되고 상기 소스 영역(S) 및 드레인 영역의 상기 핀 활성영역(116)인 제 1 활성영역(102) 및 제 2 활성영역(104)에 의해 지지되는 브릿지 형상의 제 3 활성 영역(106)을 형성한다. 여기서, 상기 매몰 불순물 영역(118)의 등방성 식각은 습식 식각방법 또는 건식식각방법을 이용할 수 있다. 먼저, 습식 식각방법에 사용되는 식각 용액은 HF(49%): HNO3(30%): CH3COOH(100%)(부피 1 : 3 : 8)인 폴리 실리콘 에천트(poly silicon etchant)가 사용되고, 상기 폴리 실리콘 에천트를 사용하여 실리콘 격자 결합이 끊어진 상기 매몰 불순물 영역(118)을 선택적으로 제거시킬 수 있다. 또한, 건식 식각방법에 사용되는 반응 가스는 CF4 : 02(플로우 60 :150)가 사용되고, 상기 반응 가스를 이용하여 상기 매몰 불순물 영역을 단결정 실리콘막 재질의 상기 반도체 기판 벌크(100a)와 제 1 내지 제 3 활성영역(102, 104, 106)에 비해 선택적으로 제거시킬 수 있다. 또한, 상기 제 3 활성영역(106)은 도 3e에서 4면이 직각의 모서리를 갖는 브릿지 형상으로 나타나지만, 상기 건식 식각방법 또는 습식 식각방법을 사용하여 형성될 경우 실제 상기 모서리가 구분되지 않는 둥근 모양(round) 또는 다각형의 모서리를 갖는 브릿지 형상으로 형성될 수 있다. 이때, 상기 제 3 활성영역(106)의 하부의 상기 매몰 불순물 영역(118)이 제거됨으로써 상기 제 3 활성영역(106)과 상기 반도체 기판 벌크(100a)가 서로 이격하는 터널(tunnel, 124)이 형성된다.
따라서, 본 발명의 제 1 실시예에 따른 제조 방법은 상기 제 3 활성영역(106)을 반도체 기판(100)의 단결정 실리콘으로 형성하여 에피택시얼 성장방법으로 형성되는 단결정 실리콘에 비해 결정 결함(defect) 발생율을 감소 또는 최소화할 수 있기 때문에 소자의 신뢰성을 증대 또는 최대화할 수 있다.
이후, 상기 층간 절연막(112)을 이온주입 마스크 또는 스크린으로 사용하여 상기 제 3 활성영역(106)에 제 1 도전성 불순물을 선택적으로 이온주입한다. 여기서, 상기 제 3 활성영역(106)의 폭 또는 두께가 약 500Å 이상에서는 제 1 도전성 불순물을 이온주입하여 문턱전압(threshold voltage) 값을 조절하고, 상기 제 3 활성영역(106)의 폭 또는 두께가 500Å 이하에서는 문턱전압 값이 단결정 실리콘의 일함수에만 의존하여 일정하게 고정되기 때문에 제 1 도전성 불순물을 이온주입하지 않는다. 이때, 상기 제 1 도전성 불순물은 억셉터(accepter) 불순물인 경우 보론 또는 BF2가 사용되며 도너(donor) 불순물인 경우 아세닉 또는 인이 사용될 수 있다.
도 3f에 도시된 바와 같이, 상기 층간 절연막(112)에 의해 노출되는 제 3 활성영역(106)의 전면에 실리콘 산화막을 사용하여 소정 두께의 게이트 절연막(108)을 형성한다. 여기서, 상기 게이트 절연막(108)은 상기 제 3 활성영역(106)뿐만 아니라, 상기 제 3 활성영역(106) 하부의 반도체 기판 벌크(100a)에서도 동일 또는 유사한 두께를 갖도록 형성된다. 예컨대, 상기 게이트 절연막(108)은 열산화 공정을 통해 상기 제 3 활성영역(106) 및 상기 제 3 활성영역(106) 하부의 상기 반도체 기판 벌크(100a)의 표면에 상기 실리콘 산화막이 약 130Å이하의 두께를 갖도록 형성된다. 이때, 상기 층간 절연막(112)을 먼저 형성하고, 상기 핀 활성영역(도 3d의 116)의 중심부분을 트리밍한 경우, 상기 제3 활성(106)영역에 인접하는 상기 제 1 활성영역(102) 및 제 2 활성영역(104)의 측벽에 게이트 절연막(108)이 형성될 수 있다.
도 3g에 도시된 바와 같이, 상기 게이트 절연막(108)이 형성된 상기 제 3 활성영역(106)의 전면을 둘러싸도록 소정두께의 도전성 물질을 형성한다. 이때, 상기 도전성 물질은 상기 제 3 활성영역(106) 및 상기 층간 절연막(112)의 전면을 덮도록 형성된다. 다음, 화학 기계적 연마(Chemical Mechanical Polishing : CMP) 방법 또는 건식식각 방법으로 상기 층간 절연막(112)이 노출되도록 상기 도전성 물질을 평탄하게 제거하여 다마신(damascene) 방법으로 게이트 전극(110)을 형성한다. 여기서, 상기 도전성 물질은 비금속의 도전성 불순물을 포함하는 폴리 실리콘막 또는 텅스텐 실리사이드와 같은 금속막 중 적어도 어느 하나가 사용될 수 있다. 또한, 상기 도전성 물질의 형성 시, 상기 반도체 기판 벌크(100a)와 상기 층간 절연막(112)은 상기 제 1 및 제 2 활성영역(102, 104)에 연결된 제 3 활성영역(106)의 전면에 상기 도전성 물질이 선택적으로 형성될 수 있도록 하는 틀(mold)과 같은 역할을 한다. 즉, 상기 다마신 방법에 의해 형성되는 게이트 전극(110)은 각각 상기 층간 절연막(112)에 의해 상기 반도체 기판 벌크(100a)로부터 선택적으로 노출되는 상기 제 3 불순물 영역(106)의 전면에 360°감싸도록 비금속의 도전성 불순물을 포함하는 폴리 실리콘 또는 금속막이 화학기상증착방법으로 형성되고, 화학 기계적 연마방법 또는 건식 식각 방법으로 상기 층간 절연막이(112) 노출되도록 상기 폴리 실리콘막 또는 금속막이 평탄하게 제거됨으로써 형성될 수 있다. 따라서, 상기 층간 절연막(112)에 의해 상기 핀 활성영역(116)과 교차하는 라인 모양으로 게이트 전극(110)이 형성된다. 이때, 상기 게이트 전극(110)에 인가되는 게이트 전압에 의해 상기 반도체 기판 벌크(100a)에 유도되는 로딩 캐패시턴스(loading capacitance)가 증가 할 수 있기 때문에 상기 게이트 전극(110)과 상기 층간 절연막(112)에 의해 노출되는 상기 반도체 기판 벌크(100a)의 사이에 형성된 상기 게이트 절연막(108)이 상기 로딩 캐패시턴스를 감소시키고, 절연파괴를 극복할 수 있을 정도의 소정 두께 이상 형성되어야만 한다.
따라서, 본 발명의 제 1 실시예에 따른 전계효과 트랜지스터 제조방법은 브릿지 구조의 제 3 활성영역(106) 하부의 터널(124)을 채우는 게이트 전극(110)의 패터닝 시 종래의 사진식각방법으로 제거하지 않고, 다마신 방법을 이용하여 게이트 전극(110)을 재현성 있게 형성하고, 상기 제 1 및 제 2 활성영역(102, 104) 상부 또는 측벽에 형성되는 층간절연막(112)을 이용하여 상기 게이트 전극(110)의 폭을 용이하게 조절할 수 있기 때문에 상기 게이트 전극(110)에 인가되는 게이트 전압에 의해 상기 제 3 활성영역(106)에 유도되는 채널의 길이를 정확하게 제어할 수 있다.
도 3h에 도시된 바와 같이, 상기 제 1 및 제 2 활성영역(102, 104)의 상부에 형성된 층간 절연막(112) 및 하드 마스크막(도 3g의 114)을 통상의 사진식각 방법으로 제거하여 상기 제 1 및 제 2 활성영역(102, 104)을 노출시키고, 상기 제 1 및 제 2 활성영역(102, 104)에 상기 제 1 도전성 불순물과 반대되는 제 2 도전성 불순물을 이온주입하여 제 1 불순물 영역(120)을 형성한다. 예컨대, 상기 제 2 도전성 불순물은 약 1×1012atoms/cm2 내지 약 1×1014atoms/cm2 정도의 농도를 갖도록 이온주입되고, 상기 제 1 불순물 영역이 상기 제 1 및 제 2 활성영역(102, 104)에서 상기 제 3 활성영역(106)과 동일 또는 유사한 깊이에 형성되도록 약 50KeV 에너지이하에서 이온주입된다. 만약, 상기 제 1 불순물 영역(120)이 상기 제 1 및 제 2 활성영역(102, 104)에서 상기 제 3 활성영역(120)에 비해 과도하게 깊게 형성되고, 상기 게이트 전극(110)에 게이트 전압이 인가되면, 상기 제 3 활성영역(106)뿐만 아니라 상기 제 3 활성영역(106) 하부의 상기 반도체 기판 벌크(100a)의 표면을 따라 채널이 형성될 수도 있다. 따라서, 본 발명의 제 1 실시예에 따른 전계효과 트랜지스터 제조 방법은 상기 제 1 불순물 영역(120)을 상기 제 1 및 제 2 활성영역(102, 104)에 상기 제 3 활성영역(106)과 동일 또는 유사한 깊이까지 형성하여 상기 반도체 기판 벌크(100a)의 표면을 따라 유도되는 채널을 방지할 수 있다. 또한, 본 발명의 제 1 실시예에 따른 전계효과 트랜지스터의 제조 방법은 제 1 불순물 영역(120)이 도전성 불순물로 도핑된 단결정 실리콘막으로 형성되기 때문에 도전성 불순물로 도핑된 폴리 실리콘막에 비해 전기전도도가 증가될 수 있다.
이후, 상기 제 1 불순물 영역(120)이 형성된 상기 제 1 및 제 2 활성영역(102, 104)과 인접하는 상기 게이트 전극(110)의 측벽에 스페이서를 형성하고, 상기 게이트 전극(110) 및 스페이서를 이온주입 마스크 또는 스크린으로 사용하여 상기 제 1 및 제 2 활성영역에 상기 제 2 도전성 불순물을 약 1×1016atoms/cm2 내지 약 1×1017atoms/cm2정도의 농도로 이온주입하여 상기 제 1 불순물 영역(120)보다 얇은 깊이에 제 2 불순물 영역을 형성한다. 이후, 제 2 불순물 영역이 형성된 상기 제 1 및 제 2 활성영역 및 상기 반도체 기판의 전면에 별도의 층간 절연막을 형성하고, 상기 제 2 불순물 영역 상부의 층간 절연막을 제거하여 콘택홀을 형성한다.
상술한 바와 같이, 본 발명의 제 1 실시예에 따른 전계효과 트랜지스터 및 그의 제조 방법은 상기 제 1 및 제 2 활성영역(102, 104)에 연결된 상기 제 3 활성영역(106)의 전면을 둘러싸도록 형성되는 게이트 전극(110)과, 상기 층간 절연막(112)에 의해 노출되는 상기 반도체 기판 벌크(100a)의 표면이 게이트 절연막(108)을 사이에 두고 형성되기 때문에 상기 게이트 전극(110)에 인가되는 게이트 전압이 높아져 소자의 성능을 떨어뜨릴 수 있다. 따라서, 게이트 전극(110)반도체 기판 벌크(100a)의 표면이 상기 층간 절연막(112)으로 서로 절연된 본 발명의 제 2 실시예에 따른 전계효과 트랜지스터 및 그의 제조 방법에서 살펴보도록 한다.
도 4는 본 발명의 제 2 실시예에 따른 전계효과 트랜지스터의 구조를 개략적으로 나타낸 사시도이다.
도 4에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 전계효과 트랜지스터는, 반도체 기판(100)의 대체로 상층 일부에 형성되고, 서로 이격된 채로 상기 반도체 기판(100)의 상층을 지지하는 하층의 표면상부로부터 돌출된 제 1 및 제 2 활성영역(102, 104)이 형성되어 있다. 여기서, 상기 제 1 및 제 2 활성영역(102, 104)은 각각 소스 영역 및 드레인 영역으로 이루어진다. 또한, 상기 반도체 기판(100) 하층의 표면상부와는 수직적으로 이격된 채로 상기 제 1 및 제 2 활성영역(102, 104)에 연결된 브릿지 형상의 제 3 활성영역(106)이 형성되어 있다. 여기서, 상기 반도체 기판(100)은 각각 상층과 하층으로 구분된다. 그리고, 상기 반도체 기판(100)의 상층은 상기 반도체 기판이 소정 깊이로 식각되어 형성되는 상기 제 1 및 제 2 활성영역(102, 104)과, 상기 제 1 및 제 2 활성영역(102, 104)과 동일 또는 유사한 높이에 형성되는 제 3 활성영역(106)이 되고, 상기 반도체 기판(100)의 하층은 상기 제 1 및 제 2 활성영역(102, 104)을 지지하는 반도체 기판의 벌크(bulk)의 표면 또는 벌크 반도체 기판의 표면이 된다. 따라서, 상기 반도체 기판(100)의 하층은 상기 반도체 기판의 벌크(100a)로 정의한다. 제 3 활성영역(106)은 상기 반도체 기판의 벌크(100a)로부터 소정 높이까지 상기 반도체 기판(100)의 상층이 선택적으로 제거되어 관통하고, 상기 제 1 및 제 2 활성영역(102, 104)에 의해 지지되는 상기 브릿지 형상으로 형성될 수 있다. 또한, 상기 제 3 활성영역(106)은 트리밍(trimming)되어 상기 제 1 및 제 2 활성영역(102, 104)의 폭에 비해 더 작은 폭을 갖도록 형성될 수도 있다. 따라서, 상기 반도체 기판 벌크(100a)로부터 돌출되는 상기 제 1 및 제 2 활성영역(102, 104)과, 상기 제 1 및 제 2 활성영역(102, 104)에 연결되는 제 3 활성영역(106)은 모두 상기 반도체 기판(100)과 동일한 재질의 단결정 실리콘막으로 이루어진다. 또한, 상기 제 1 및 제 2 활성영역(102, 104)에 비금속의 제 2 도전성 불순물이 도핑되어 제 1 불순물 영역(도5h의 120)이 형성될 경우, 상기 제 3 활성영역(106)은 상기 제 2 도전성 불순물과 반대되는 제 1 도전성 불순물로 도핑될 수 있다. 이때, 상기 제 3 활성영역(106)의 폭 또는 두께가 500Å 이상에서는 상기 제 1 도전성 불순물을 채널불순물로 상기 제 3 활성영역(106)에 이온주입하여 문턱전압(threshold voltage) 값이 조절될 수 있으나, 상기 제 3 활성영역(106)의 폭 또는 두께가 500Å 이하에서는 문턱전압값 조절을 위한 제 2 불순물 이온주입이 효과가 거의 없이 일정한 문턱전압으로 고정(pinning)되는 현상이 있으므로 문턱전압 값은 상기 단결정 실리콘막의 일함수에 의해 결정될 수 있다.
그리고, 상기 제 1 및 제 2 활성영역(102, 104)에 연결되는 상기 제 3 활성영역(106)의 전면에 소정 두께의 게이트 절연막(108)이 형성되어 있고, 상기 제 3 활성영역(106)이 채널로서 기능을 수행하도록 상기 게이트 절연막(108)이 형성된 상기 제 3 활성영역(106)의 전면을 감싸는 하는 게이트 전극(110)이 형성되어 있다. 여기서, 상기 게이트 절연막(108)은 실리콘 산화막으로 이루어지며, 상기 게이트 전극(110)은 상기 비금속 제 1 또는 제 2 도전성 불순물로 도핑된 폴리 실리콘막 또는 금속막으로 이루어진다. 또한, 상기 게이트 절연막(108)은 상기 제 3 활성영역(106) 뿐만 아니라, 상기 제 3 활성영역(106)에 인접하는 상기 제 1 및 제 2 활성영역(102, 104)의 측벽과, 상기 제 3 활성영역(106)의 하부의 상기 반도체 기판 벌크(100a)의 표면으로부터 상기 게이트 전극(110)을 절연시킨다.
또한, 상기 게이트 전극(110)은 상기 제 3 활성영역(106)을 선택적으로 노출시키도록 패터닝된 층간절연막(112)과, 상기 제 1 및 제 2 활성영역(102, 104)의 측벽과, 상기 제 3 활성영역(106) 하부에서 상기 층간 절연막(112)에 의해 선택적으로 노출되는 반도체 기판 벌크(100a)를 일정한 모양의 틀로서 사용하는 다마신 방법으로 상기 제 3 활성영역(106)을 둘러싸도록 형성되어 있다. 이때, 상기 층간 절연막(112)은 상기 게이트 전극(110)을 상기 반도체 기판 벌크(100a)와 절연시키기 위해 상기 소정두께 이상으로 형성되어 있다. 따라서, 본 발명의 제 2 실시예에 따른 전계효과 트랜지스터는 게이트 전극(110)의 하부에 소정 두께의 층간 절연막(112)을 형성하여 게이트 전극(110)을 상기 반도체 기판 벌크(100a)의 표면과 절연시킬 수 있기 때문에 상기 제 1 실시예에서 보다 전기적인 특성을 향상시킬 수 있다.
한편, 상기 제 1 활성영역(102) 또는 제 2 활성영역(104)의 상기 소스 영역에 소정의 전압이 인가되고 상기 게이트 전극(110)에 게이트 전압이 인가될 경우, 상기 게이트 전극에 둘러싸인 상기 제 3 활성영역(106)에 채널이 형성된다. 이때, 상기 제 1 및 제 2 활성영역(102, 104)에 형성되는 제 1 불순물 영역이 상기 반도체 기판 벌크(100a)와 동일 또는 유사한 깊이까지 과도하게 형성되어 있지 않고, 상기 제 3 활성영역(106) 동일 또는 유사한 깊이이상으로 형성되어 있어도 상기 제 3 활성영역(106) 하부의 상기 반도체 기판 벌크(100a)의 표면을 따라 채널이 형성되는 것을 방지할 수 있다.
따라서, 본 발명의 제 2 실시예에 따른 전계효과 트랜지스터는 반도체 기판 벌크(100a)로부터 돌출되는 제 1 및 제 2 활성영역(102, 104)과 상기 제 1 및 제 2 활성영역(102, 104)에 연결되어 브릿지 형상으로 형성되는 제 3 활성영역(106)을 상기 반도체 기판(100)의 단결정 실리콘막으로 구성하여 종래의 에피택시얼 성장방법으로 성장된 단결정 실리콘막에 비해 결정 결함 발생을 줄일 수 있기 때문에 전기적인 특성을 향상시켜 소자의 신뢰성을 증대 또는 최대화할 수 있다.
이와 같이 구성된 본 발명의 제 2 실시예에 따른 전계효과 트랜지스터의 제조 방법을 설명하면 다음과 같다.
도 5a 내지 도 5h는 도 4의 트랜지스터를 제조하는 순서를 보여주기 위해 도 4의 라인들(Ⅲ~Ⅲ', Ⅳ~Ⅳ')을 따라 취한 공정 단면도들이다.
도 5a에 도시된 바와 같이, 단결정 실리콘 재질의 반도체 기판(100) 상에 화학기상증착방법으로 소정 두께의 하드 마스크막(114)을 형성하고, 통상의 사진 식각 공정을 이용하여 상기 하드 마스크막(114)을 패터닝한다. 여기서, 상기 하드 마스크막(114)은 실리콘 질화막 또는 실리콘 산질화막으로 이루어지고, 상기 하드 마스크막(114)이 상기 실리콘 산질화막으로 이루어질 경우 상기 실리콘 산질화막 상에 반사 방지막을 형성한 후 상기 사진 식각 공정으로 패터닝된다. 도시하지는 않았지만, 상기 반도체 기판과 상기 하드 마스크막(114) 사이에 실리콘 산화막을 사용하여 소정 두께를 갖는 식각정지막을 더 형성하고, 상기 하드 마스크막(114)의 제 거 시 프로파일을 향상시킬 수 있다. 예컨대, 하드 마스크막(114)은 약 1000Å이하의 두께를 갖도록 형성되고, 상기 실리콘 산화막은 약 500Å이하의 두께를 갖도록 형성된다. 이때, 상기 사진 식각공정 시 상기 하드 마스크막(114) 상에 형성되는 포토레지스트의 노광과정에서 난반사를 방지하기 위해 상기 하드 마스크막(114) 상에 소정 두께의 반사방지막을 더 형성할 수도 있다. 또한, 상기 사진 식각 공정은 건식식각방법을 사용하여 상기 하드 마스크막(114)을 패터닝할 수 있는데, 상기 건식식각방법에 사용되는 반응가스는 상기 식각정지막 또는 상기 반도체 기판의 단결정 실리콘에 비해 상기 하드 마스크막(114)의 식각율이 선택적으로 우수한 반응가스가 사용된다.
도 5b에 도시된 바와 같이, 상기 하드 마스크막(114)을 식각 마스크로 사용하여 상기 반도체 기판(100)을 소정깊이까지 식각하여 상기 하드 마스크막(114)의 하부에 상기 반도체 기판 벌크(100a) 표면으로부터 소정 높이를 갖는 핀 활성영역(116)을 형성한다. 여기서, 상기 반도체 기판(100)의 식각은 수직식각 특성이 우수한 건식식각방법으로 이루어지며, 일정시간동안 소정 깊이의 반도체 기판(100)을 제거하여 소정 높이를 갖는 상기 핀 활성영역(116)이 돌출되도록 수행되는 시간 식각방법으로 이루어진다. 예컨대, 상기 핀 활성영역(116)은 상기 반도체 기판의 벌크(100a) 표면으로부터 약 3000Å 이상의 높이를 갖도록 형성된다.
이후, 통상의 사진식각방법으로 상기 핀 활성영역(116) 중심부분 상부에 형성된 상기 하드 마스크막(114)의 선폭을 줄이고, 상기 하드 마스크막(114)을 식각마스크로 사용하여 상기 핀 활성영역(116)의 중심부분을 트리밍(trimming)하여 선폭을 줄이고, 상기 하드 마스크막(116)을 제거한다.
도 5c에 도시된 바와 같이, 상기 핀 활성영역(116)이 형성된 반도체 기판(100)의 전면에 실리콘 산화막을 이용하여 화학기상증착방법으로 층간 절연막(Inter Layer Dielectric : ILD, 112)을 형성하고, 상기 층간 절연막(112)을 화학 기계적 연마방법으로 평탄화하고, 통상의 사진식각방법을 이용하여 게이트 영역(G)의 상기 핀 활성영역(116)이 소정부분 노출되도록 상기 층간 절연막(112)을 소정 두께까지 제거한다. 예컨대, 상기 층간 절연막(112)은 약 4000Å 내지 약 8000Å정도의 두께를 갖도록 형성한다. 그리고, 상기 게이트 영역(G)의 상기 핀 활성영역(116)을 노출시키는 상기 사진식각방법은 상기 층간 절연막(112)이 형성된 반도체 기판(100)의 전면에 포토레지스트를 도포하는 공정과, 소스 영역(S) 및 드레인 영역(D)의 상기 핀 활성영역(116)의 양측단부 상에 상기 포토레지스트가 선택적으로 남도록 포토레지스트를 패터닝하는 공정과, 상기 포토레지스트를 식각마스크 또는 스크린으로 사용하고 일정 시간동안 상기 층간 절연막(112)을 시간 식각(time etch)하는 건식식각방법으로 상기 게이트 영역(G)의 상기 핀 활성영역(116)의 소정부분이 노출되도록 상기 층간 절연막(112)을 제거하는 공정으로 이루어진다. 이때, 상기 소스 영역(S) 및 드레인 영역(D)의 상기 핀 활성영역(116)에 남게되는 상기 층간 절연막(112)은 이후, 게이트 전극(도2의 110)의 형성 시 다마신 방법으로 게이트 전극(110)을 형성하기 위해 사용된다. 또한, 상기 층간 절연막(112) 하부의 상기 핀 활성영역(116)은 각각 제 1 및 제 2 활성영역(도 4의 102, 104)가된다. 또한, 도시되지는 않았지만, 상기 핀 활성영역(116)의 중심부분이 트리밍되지 않고, 상기 하드 마스크막(도 5b의 114)이 제거되지 않을 경우, 상기 층간 절연막(112)에 의해 노출된 상기 핀 활성영역(116)의 중심부분을 트리밍(trimming)하여 상기 핀 활성영역(116) 중심부분의 선폭이 상기 핀 활성영역(116) 양단의 선폭보다 줄어들게 할 수도 있다. 그 후, 상기 층간 절연막(112)에 의해 노출된 하드 마스크막(114)을 제거할 수도 있다.
도 5d에 도시된 바와 같이, 상기 소스 영역(S) 및 드레인 영역(D)의 상기 핀 활성영역(116) 상부와 측벽에 형성된 층간 절연막(112)을 이온주입 마스크 또는 스크린으로 사용하여 상기 게이트 영역(G)의 상기 핀 활성영역(116)에 불순물을 선택적으로 이온주입하여 매몰 불순물 영역(118)을 형성한다. 여기서, 상기 불순물은 보론(boron), BF2, 인(phosphorous)과 같은 비금속 도전성 불순물 또는 원자 질량이 낮은 H, He와 같은 저질량 원소 중 어느 하나가 사용될 수 있다. 이때, 단결정 실리콘으로 이루어진 상기 핀 활성영역(116)에 소정의 투사범위(Projection Range of implantation)로 이온주입된 불순물은 일정 깊이에서 실리콘 격자의 결합을 끊는 역할을 한다. 예컨대, 상기 보론은 이온주입 시 약 1×1016atoms/cm2 내지 약 1×1018/cm2정도의 농도를 갖고, 약 60KeV 내지 약 80KeV정도의 에너지로 이온주입할 경우, 상기 핀 활성영역(116)의 상부 표면으로부터 약 2000Å 내지 약 2500Å정도의 깊이에 상기 매몰 불순물 영역(118)이 형성되도록 상기 보론이 이온주입된다. 또한, 투사 범위를 조절하여 상기 핀 활성영역(116)의 표면으로부터 상기 층간 절연막(112)과 동일 또는 유사한 소정 깊이에서 상기 반도체 기판 벌크(100a)의 표면과 동일 또는 유사한 깊이까지 상기 매몰 불순물 영역(118)을 형성할 수 있다.
도 5e에 도시된 바와 같이, 상기 매몰 불순물 영역(도 5d의 118)을 선택적으로 등방성 식각하여 상기 반도체 기판 벌크(100a)와 소정 거리 이상 이격되고 상기 소스 영역(S) 및 드레인 영역(D)의 상기 핀 활성영역(도 5c의 116)인 제 1 활성영역(102) 및 제 2 활성영역(104)에 의해 지지되는 브릿지 형상의 제 3 활성 영역(106)을 형성한다. 여기서, 상기 매몰 불순물 영역(118)의 등방성 식각은 습식 식각방법 또는 건식식각방법을 이용할 수 있다. 먼저, 습식 식각방법에 사용되는 식각 용액은 HF(49%): HNO3(30%): CH3COOH(100%)(부피 1 : 3 : 8)인 폴리 실리콘 에천트(poly silicon etchant)가 사용되고, 상기 폴리 실리콘 에천트를 사용하여 실리콘 격자 결합이 끊어진 상기 매몰 불순물 영역(118)을 선택적으로 제거시킬 수 있다. 또한, 건식 식각방법에 사용되는 반응 가스는 CF4 : 02(플로우 60 :150)가 사용되고, 상기 반응 가스를 이용하여 상기 매몰 불순물 영역을 단결정 실리콘막 재질의 상기 반도체 기판 벌크(100a)와 제 1 내지 제 3 활성영역(102, 104, 106)에 비해 선택적으로 제거시킬 수 있다. 이때, 상기 제 3 활성영역(106)은 상기 반도체 기판 벌크(100a) 표면과 소정 거리 이상으로 이격된 터널(tunnel, 124)을 갖도록 형성된다. 또한 도 5e에서와 같이, 4면이 직각의 모서리를 갖는 브릿지 형상으로 나타나지만, 상기 건식 식각방법 또는 습식 식각방법을 사용한 상기 매몰 불순물 영역(118)의 등방성 식각을 통해 상기 제 3 활성영역(106)이 형성될 경우 실제 상기 모서리가 구분되지 않는 둥근 모양(round) 또는 다각형의 모서리를 갖는 브릿지 형상으로 형성될 수 있다. 이때, 상기 제 3 활성영역(106)의 하부의 상기 매몰 불순물 영역(118)이 제거됨으로써 상기 제 3 활성영역(106)과 상기 반도체 기판 벌크(100a)가 서로 이격하는 터널(tunnel, 124)이 형성된다.
따라서, 본 발명의 제 2 실시예에 따른 전계효과 트랜지스터의 제조 방법은 상기 제 3 활성영역(106)을 반도체 기판(100)의 단결정 실리콘으로 형성하여 에피택시얼 성장방법으로 형성되는 단결정 실리콘에 비해 결정 결함(defect) 발생율을 감소 또는 최소화할 수 있기 때문에 소자의 신뢰성을 증대 또는 최대화할 수 있다.
또한, 상기 매몰 불순물 영역(118)의 등방성 식각에 의해 브릿지 형상으로 형성되는 상기 제 3 활성영역(106)이 상기 반도체 기판 벌크(100a)와 소정 거리 이상으로 이격된 터널(124)을 갖도록 형성되기 때문에 이후, 상기 제 3 활성영역(106)을 감싸도록 게이트 절연막(108)을 개재하여 형성되는 게이트 전극(도 4의 110)에 게이트 전압이 인가될 경우 상기 반도체 기판 벌크(100a)의 표면을 따라 채널이 형성되는 것을 방지할 수 있다.
이후, 상기 층간 절연막(112)을 이온주입 마스크 또는 스크린으로 사용하여 상기 제 3 활성영역(106)에 제 1 도전성 불순물을 선택적으로 이온주입한다. 여기서, 상기 제 3 활성영역(106)의 폭 또는 두께가 약 500Å 이상에서는 제 1 도전성 불순물을 이온주입하여 문턱전압(threshold voltage) 값을 조절하고, 상기 제 3 활성영역(106)의 폭 또는 두께가 500Å 이하에서는 문턱전압 값이 단결정 실리콘의 일함수에만 의존하여 일정하게 고정되기 때문에 제 1 도전성 불순물을 이온주입하지 않는다. 이때, 상기 제 1 도전성 불순물은 억셉터(accepter) 불순물인 경우 보론 또는 BF2가 사용되며 도너(donor) 불순물인 경우 아세닉 또는 인이 사용될 수 있다.
도 5f에 도시된 바와 같이, 상기 층간 절연막(112)에 의해 노출되는 제 3 활성영역(106)의 전면에 실리콘 산화막을 사용하여 소정 두께의 게이트 절연막(108)을 형성한다. 여기서, 상기 게이트 절연막(108)은 상기 제 3 활성영역(106)뿐만 아니라, 상기 제 3 활성영역(106) 하부의 반도체 기판 벌크(100a)에서도 동일 또는 유사한 두께를 갖도록 형성된다. 예컨대, 상기 게이트 절연막(108)은 열산화 공정을 통해 상기 제 3 활성영역(106) 및 상기 제 3 활성영역(106) 하부의 상기 반도체 기판 벌크(100a)의 표면에 상기 실리콘 산화막이 약 130Å이하의 두께를 갖도록 형성된다. 이때, 상기 층간 절연막(112)을 먼저 형성하고, 상기 핀 활성영역(도 3d의 116)의 중심부분을 트리밍한 경우, 상기 제3 활성(106)영역에 인접하는 상기 제 1 활성영역(102) 및 제 2 활성영역(104)의 측벽에 게이트 절연막(108)이 형성될 수 있다.
도 5g에 도시된 바와 같이, 상기 게이트 절연막(108)이 형성된 상기 제 3 활성영역(106)의 전면을 둘러싸도록 소정두께의 도전성 물질을 형성한다. 이때, 상기 도전성 물질은 상기 제 3 활성영역(106) 및 상기 층간 절연막(112)의 전면을 덮도록 형성된다. 다음, 화학 기계적 연마(Chemical Mechanical Polishing : CMP) 방법 또는 건식식각 방법으로 상기 층간 절연막(112)이 노출되도록 상기 도전성 물질을 평탄하게 제거하여 다마신(damascene) 방법으로 게이트 전극(110)을 형성한다. 여기서, 상기 도전성 물질은 비금속의 도전성 불순물을 포함하는 폴리 실리콘막 또는 텅스텐 실리사이드와 같은 금속막이 사용될 수 있다. 또한, 상기 도전성 물질의 형성 시, 상기 반도체 기판 벌크(100a)와 상기 층간 절연막(112)은 상기 제 1 및 제 2 활성영역(102, 104)에 연결된 제 3 활성영역(106)의 전면에 상기 도전성 물질이 선택적으로 형성될 수 있도록 하는 틀(mold)과 같은 역할을 한다. 즉, 상기 다마신 방법에 의해 형성되는 게이트 전극(110)은 각각 상기 층간 절연막(112)에 의해 상기 반도체 기판 벌크(100a)로부터 선택적으로 노출되는 상기 제 3 불순물 영역(106)의 전면에 360°감싸도록 비금속의 도전성 불순물을 포함하는 폴리 실리콘 또는 금속막이 화학기상증착방법으로 형성되고, 화학 기계적 연마방법 또는 건식 식각 방법으로 상기 층간 절연막이(112) 노출되도록 상기 폴리 실리콘막 또는 금속막이 평탄하게 제거됨으로써 형성될 수 있다. 따라서, 상기 층간 절연막(112)에 의해 상기 핀 활성영역(116)과 교차하는 라인 모양으로 게이트 전극(110)이 형성된다. 이때, 폴리 실리콘막을 게이트 전극(110)으로 사용할 경우, 상기 폴리 실리콘막을 화학기상증착방법으로 형성하는 도중에 도전성 불순물을 도핑시킬 수 있고, 상기 폴리 실리콘막을 먼저 형성한 이후, 상기 비금속 도전성 불순물을 이온주입하여 도핑시킬 수도 있다.
따라서, 본 발명의 제 2 실시예에 따른 전계효과 트랜지스터의 제조방법은 브릿지 구조의 제 3 활성영역(106) 하부의 터널(124)을 채우는 게이트 전극(110)의 패터닝 시 종래의 사진식각방법으로 제거하지 않고, 다마신 방법을 이용하여 게이트 전극(110)을 재현성 있게 형성할 수 있고, 상기 반도체 기판 벌크(100a)와 상기 제 1 및 제 2 활성영역(102, 104) 상부 또는 측벽에 형성되는 층간절연막(112)을 이용하여 상기 게이트 전극(110)의 폭을 용이하게 조절할 수 있기 때문에 상기 게이트 전극(110)에 인가되는 게이트 전압에 의해 상기 제 3 활성영역(106)에 유도되는 채널의 길이를 정확하게 제어할 수 있다.
또한, 상기 제 3 활성영역(106)의 하부를 제외한 상기 반도체 기판 벌크(100a)와 상기 게이트 전극(110)이 층간 절연막(112)에 의해 절연되어 있기 때문에 본 발명의 제 2 실시예에 따른 전계효과 트랜지스터는 제 1 실시예에 따른 전계효과 트랜지스터에 비해 전기적인 특성을 향상시킬 수 있다.
도 5h에 도시된 바와 같이, 상기 제 1 및 제 2 활성영역(102, 104)의 상부에 형성된 층간 절연막(112)을 통상의 사진식각 방법으로 제거하여 상기 제 1 및 제 2 활성영역(102, 104)을 노출시키고, 상기 제 1 및 제 2 활성영역(102, 104)에 상기 제 1 도전성 불순물과 반대되는 제 2 도전성 불순물을 이온주입하여 제 1 불순물 영역(120)을 형성한다. 예컨대, 상기 제 2 도전성 불순물은 약 1×1012atoms/cm2 내지 약 1×1014atoms/cm2 정도의 농도를 갖도록 이온주입되고, 상기 제 1 불순물 영역이 상기 제 1 및 제 2 활성영역(102, 104)에서 상기 제 3 활성영역(106)과 동일 또는 유사한 깊이에 형성되도록 약 50KeV 에너지이하에서 이온주입된다. 만약, 상기 제 1 및 제 2 활성영역(102, 104)에 형성되는 상기 제 1 불순물 영역(120)이 상기 반도체 기판 벌크와 유사한 깊이까지 과도하게 깊게 형성될 경우, 상기 게이트 전극(110)에 게이트 전압이 인가되면, 상기 제 3 활성영역(106)뿐만 아니라 상기 제 3 활성영역(106) 하부의 상기 반도체 기판 벌크(100a)의 표면을 따라 채널이 형성될 수도 있다. 따라서, 본 발명의 제 2 실시예에 따른 전계효과 트랜지스터 제조 방법은 상기 제 1 불순물 영역(120)을 상기 제 1 및 제 2 활성영역(102, 104)에 상기 제 3 활성영역(106)과 동일 또는 유사한 깊이까지 형성하여 상기 반도체 기판 벌크(100a)의 표면을 따라 유도되는 채널을 방지할 수 있다. 또한, 본 발명의 제 2 실시예에 따른 전계효과 트랜지스터의 제조 방법은 제 1 불순물 영역(120)이 도전성 불순물로 도핑된 단결정 실리콘막으로 형성되기 때문에 도전성 불순물로 도핑된 폴리 실리콘막에 비해 전기전도도가 증가될 수 있다.
이후, 상기 제 1 불순물 영역(120)이 형성된 상기 제 1 및 제 2 활성영역(102, 104)과 인접하는 상기 게이트 전극(110)의 측벽에 스페이서를 형성하고, 상기 게이트 전극(110) 및 스페이서를 이온주입 마스크 또는 스크린으로 사용하여 상기 제 1 및 제 2 활성영역에 상기 제 2 도전성 불순물을 약 1×1016atoms/cm2 내지 약 1×1017atoms/cm2정도의 농도로 이온주입하여 상기 제 1 불순물 영역(120)보다 얕은 깊이에 제 2 불순물 영역을 형성한다. 이후, 제 2 불순물 영역이 형성된 상기 제 1 및 제 2 활성영역 및 상기 반도체 기판의 전면에 별도의 층간 절연막을 형성하고, 상기 제 2 불순물 영역 상부의 층간 절연막을 제거하여 콘택홀을 형성한다.
상술한 바와 같이, 본 발명의 제 1 및 제 2 실시예에 따른 전계효과 트랜지스터 및 그의 제조 방법은 상기 제 1 및 제 2 활성영역(102, 104)에 형성되는 상기 제 1 불순물 영역(120)이 상기 제 3 활성영역(106)과 유사한 깊이에서 반도체 기판 벌크(100a)과 유사한 깊이까지 과도하게 깊게 형성되거나, 상기 게이트 전극(110)에 게이트 전압이 높아질 경우, 상기 제 3 활성영역(106) 하부의 반도체 기판 벌크의 표면을 따라 채널이 형성될 수도 있다. 따라서, 상기 제 3 활성영역(106) 하부의 반도체 기판 벌크(100a)의 표면을 따라 채널이 형성됨을 방지하기 위해 본 발명의 제 3 실시예에 따른 전계효과 트랜지스터 및 그의 제조 방법에서 살펴보도록 한다.
도 6은 본 발명의 제 3 실시예에 따른 전계효과 트랜지스터의 구조를 개략적으로 나타낸 사시도이다.
도 6에 도시된 바와 같이, 본 발명의 제 3 실시예에 따른 전계효과 트랜지스터는, 소이(Silicon On Insulator: SOI)형 실리콘 기판의 기판 절연막(122) 상에 서로 이격한 채로 제 1 및 제 2 활성영역(102, 104)이 형성되어 있다. 이때, 상기 소이형 실리콘 기판(200)은 실리콘 산화막과 같은 상기 기판 절연막(122)을 사이에 두고 일반적인 실리콘 기판(100)과 소정 두께를 갖는 단결정 실리콘막 또는 단결정 실리콘 필름이 서로 접합(bonding)되어 있다. 상기 소이형 실리콘 기판(200)을 사용할 경우, 소자를 전기적으로 완전히 분리시킬 수 있기 때문에 고집적화에 따라 인접 소자가 서로 영향을 미치는 것을 방지할 수 있다. 더욱이, 소이형 실리콘 기판(200)을 사용할 경우, 접합 방식의 소자영역 분리 방식에 비해 내압이 높고, 높은 방사선 환경에서 접합부 전류 발생에 따른 문제를 줄일 수 있다는 장점도 가질 수 있다. 예컨대, 상기 소이형 실리콘 기판(200)의 단결정 실리콘막 또는 단결정 실리콘 필름의 두께는 약 500Å 내지 약 5000Å이하의 두께를 갖는다. 따라서, 본 발명의 제 3 실시예에 따른 전계효과 트랜지스터는 상기 제 1 및 제 2 활성영역(102, 104)이 소이형 실리콘 기판(200)의 단결정 실리콘막(100b) 또는 단결정 실리콘 필름을 사용하여 상기 기판 절연막(122) 상에 돌출되도록 형성되어 있다. 이때, 상기 제 1 및 제 2 활성영역(102, 104)은 각각 소스 영역 및 드레인 영역으로 이루어진다. 여기서, 상기 소이형 실리콘 기판(200)의 기판 절연막(122) 하부의 일반적인 실리콘 기판(100)으로 표시한다.
또한, 상기 기판 절연막(122)의 표면상부와는 수직적으로 이격된 채로 상기 제 1 및 제 2 활성영역(102, 104)에 연결된 브릿지(bridge) 형상의 제 3 활성영역(106)이 형성되어 있다. 여기서, 제 3 활성영역(106)은 상기 기판 절연막(122)으로부터 소정 높이의 상기 단결정 실리콘막 또는 단결정 실리콘 필름이 선택적으로 제 거되어 관통하고, 상기 제 1 및 제 2 활성영역(102, 104)에 의해 지지되는 상기 브릿지 형상으로 형성될 수 있다. 또한, 상기 제 3 활성영역(106)은 트리밍(trimming)되어 상기 제 1 및 제 2 활성영역(102, 104)의 폭에 비해 더 작은 폭을 갖도록 형성되어 있다. 따라서, 상기 기판 절연막(122) 상에 형성되는 상기 제 1 및 제 2 활성영역(102, 104)과, 상기 제 1 및 제 2 활성영역(102, 104)에 연결되는 제 3 활성영역(106)은 모두 단결정 실리콘막 또는 단결정 실리콘 필름으로 구성된다. 또한, 상기 제 1 및 제 2 활성영역(102, 104)에 비금속의 제 1 도전성 불순물이 도핑되어 제 1 불순물 영역이 형성될 경우, 상기 제 3 활성영역(106)은 상기 제 1 도전성 불순물과 반대되는 제 2 도전성 불순물로 도핑되어 채널 불순물 영역이 형성될 수 있다. 이때, 상기 제 3 활성영역(106)의 폭 또는 두께가 500Å 이상에서는 상기 제 2 도전성 불순물을 채널불순물로 상기 제 3 활성영역(106)에 이온주입하여 문턱전압(threshold voltage) 값이 조절될 수 있으나, 상기 제 3 활성영역(106)의 폭 또는 두께가 500Å 이하에서는 문턱전압값 조절을 위한 제 2 불순물 이온주입이 효과가 거의 없이 일정한 문턱전압으로 고정(pinning)되는 현상이 있으므로 문턱전압 값은 상기 단결정 실리콘막의 일함수에 의해 결정될 수 있다.
그리고, 상기 제 1 및 제 2 활성영역(102, 104)에 연결되는 상기 제 3 활성영역(106)의 전면에 소정 두께의 게이트 절연막(108)이 형성되어 있고, 상기 제 3 활성영역(106)이 채널로서 기능을 수행하도록 상기 게이트 절연막(108)이 형성된 상기 제 3 활성영역(106)의 전면을 감싸는 하는 게이트 전극(110)이 형성되어 있다. 여기서, 상기 게이트 절연막(108)은 실리콘 산화막으로 이루어지며, 상기 게이트 전극(110)은 상기 비금속 제 1 또는 제 2 도전성 불순물로 도핑된 폴리 실리콘막 또는 금속막으로 이루어진다.
또한, 상기 게이트 전극(110)은 통상적인 포토공정이 아닌 상기 제 3 활성영역(106)에 인접하는 상기 제 1 및 제 2 활성영역의 측벽과, 상기 제 1 및 제 2 활성영역(102, 104)의 상부 및 측벽을 둘러싸고 일정한 모양으로 패터닝된 층간절연막(112)과, 상기 층간 절연막(112)으로부터 노출된 상기 기판 절연막(122)에 의해 다마신 방법으로 상기 제 3 활성영역(112)을 둘러싸도록 형성되어 있다. 이때, 상기 층간 절연막(112)은 상기 기판 절연막(122) 및 상기 게이트 절연막(108)과 동일 또는 유사한 성분비의 실리콘 산화막으로 이루어진다.
한편, 상기 제 1 활성영역(102) 또는 제 2 활성영역(104)의 상기 소스 영역에 소정의 전압이 인가되고 상기 게이트 전극(110)에 게이트 전압이 인가될 경우, 상기 게이트 전극(110)에 둘러싸인 상기 제 3 활성영역(106)에 채널이 형성된다. 이때, 상기 게이트 전극(110)은 상기 기판 절연막(122)에 의해 상기 실리콘 기판(100)으로부터 전기적으로 절연된다.
따라서, 본 발명에 따른 제 3 실시예에 따른 전계효과 트랜지스터는 게이트 전극(110)이 상기 기판 절연막(122)에 의해 실리콘 기판(100)으로부터 완전히 독립되어 절연될 수 있기 때문에 상기 제 1 내지 제 2 실시예에서보다 전기적인 특성이 향상될 수 있다.
또한, 반도체 기판 벌크(100a)로부터 돌출되는 제 1 및 제 2 활성영역(102, 104)과 상기 제 1 및 제 2 활성영역(102, 104)에 연결되어 브릿지 형상으로 형성되는 제 3 활성영역(106)을 소이형 실리콘 기판(200)의 단결정 실리콘막 또는 단결정 실리콘 필름으로 구성하여 종래의 에피택시얼 성장방법으로 성장된 단결정 실리콘막에 비해 결정 결함(defect)을 감소 또는 최소화시킬 수 있기 때문에 전기적인 특성을 향상시켜 소자의 신뢰성을 증대 또는 최대화할 수 있다.
이와 같이 구성된 본 발명의 제 3 실시예에 따른 전계효과 트랜지스터의 제조 방법을 설명하면 다음과 같다.
도 7a 내지 도 7h는 도 6의 트랜지스터를 제조하는 순서를 보여주기 위해 도 6의 라인들(Ⅴ~Ⅴ', Ⅵ~Ⅵ')을 따라 취한 공정 단면도들이다.
도 7a에 도시된 바와 같이, 소이형 실리콘 기판(200) 상에 소정 두께의 하드 마스크막(114)을 형성하고, 통상의 사진 식각 공정을 이용하여 상기 하드 마스크막(114)을 패터닝한다. 여기서, 상기 소이형 실리콘 기판(200)은 단결정 실리콘 재질의 통상적인 실리콘 기판(100)과, 상기 실리콘 기판(112) 상에 소정의 두께를 갖고 형성된 기판 절연막(122)과, 단결정 실리콘막(100b) 또는 단결정 실리콘 필름으로 이루어진다. 또한, 상기 하드 마스크막(114)은 실리콘 질화막 또는 실리콘 산질화막으로 이루어지고, 상기 하드 마스크막(114)이 상기 실리콘 산질화막으로 이루어질 경우 상기 실리콘 산질화막 상에 반사 방지막을 형성한 후 상기 사진 식각 공정으로 패터닝된다. 도시하지는 않았지만, 상기 소이형 실리콘 기판(200)과 상기 하드 마스크막(114) 사이에 실리콘 산화막을 사용하여 소정 두께를 갖는 식각정지막을 더 형성하고, 상기 하드 마스크막(114)의 제 거 시 프로파일을 향상시킬 수 있다. 예컨대, 하드 마스크막(114)은 약 1000Å이하의 두께를 갖도록 형성되고, 상기 실리콘 산화막은 약 500Å이하의 두께를 갖도록 형성된다. 이때, 상기 사진 식각공정 시 상기 하드 마스크막(114) 상에 형성되는 포토레지스트의 노광과정에서 난반사를 방지하기 위해 상기 하드 마스크막(114) 상에 소정 두께의 반사방지막을 더 형성할 수도 있다. 또한, 상기 사진 식각 공정은 건식식각방법을 사용하여 상기 하드 마스크막(114)을 패터닝할 수 있는데, 상기 건식식각방법에 사용되는 반응가스는 상기 식각정지막 또는 상기 반도체 기판의 단결정 실리콘에 비해 상기 하드 마스크막(114)의 식각율이 선택적으로 우수한 반응가스가 사용된다.
도 7b에 도시된 바와 같이, 상기 하드 마스크막(도 7a의 114)을 식각 마스크로 사용하여 상기 소이형 실리콘 기판(200)의 상기 단결정 실리콘막 또는 단결정 실리콘 필름 식각하여 하드 마스크막의 하부에서 상기 기판 절연막(122)의 표면상부로부터 소정 높이를 갖는 핀 활성영역(116)을 형성하고, 상기 하드 마스크막(114)을 제거한다. 여기서, 상기 단결정 실리콘막(100b)의 식각은 건식식각방법으로 단결정 실리콘막(100b)에 대한 식각 특성이 우수한 반응가스를 사용하여 이루어질 수 있다. 이때, 상기 핀 활성영역(116)은 상기 기판 절연막(122)의 표면상부로부터 약 500Å 내지 약 5000Å정도 이하의 높이를 갖도록 형성된다.
이후, 통상의 사진식각방법으로 상기 핀 활성영역(116) 중심부분 상부에 형성된 상기 하드 마스크막(114)의 선폭을 줄이고, 상기 하드 마스크막(114)을 식각마스크로 사용하여 상기 핀 활성영역(116)의 중심부분을 트리밍하여 줄이고, 상기 하드 마스크막(116)을 제거한다.
도 7c에 도시된 바와 같이, 상기 핀 활성영역(116)이 형성된 기판 절연막(122)에 실리콘 산화막을 이용하여 화학기상증착방법으로 소정 두께의 층간 절연막(Inter Layer Dielectric : ILD, 112)을 형성하고, 상기 층간 절연막(112)을 화학 기계적 연마방법으로 평탄화하고, 통상의 사진식각방법을 이용하여 게이트 영역(G)의 상기 핀 활성영역(116)이 노출되고, 상기 소이형 실리콘 기판(200)의 실리콘 기판이 노출되지 않는 범위에서 상기 층간 절연막(112)을 건식식각방법으로 제거한다. 이때, 상기 층간 절연막(112)의 제거시 시간식각방법을 이용하여 소정 두께의 상기 층간 절연막(112)을 제거할 수 있다. 상기 예컨대, 상기 층간 절연막(112)은 약 3000Å 내지 약 5000Å정도의 두께를 갖도록 형성한다. 그리고, 상기 게이트 영역(G)의 상기 핀 활성영역(116)을 노출시키는 상기 사진식각방법은 상기 층간 절연막(112)이 형성된 반도체 기판(100)의 전면에 포토레지스트를 도포하는 공정과, 소스 영역(S) 및 드레인 영역(D)의 상기 핀 활성영역(116)의 양측단부 상에 상기 포토레지스트가 선택적으로 남도록 포토레지스트를 패터닝하는 공정과, 상기 포토레지스트를 식각마스크 또는 스크린으로 사용하여 건식식각방법으로 상기 게이트 영역(G)의 상기 핀 활성영역(116)이 노출되고, 상기 실리콘 기판(100)이 노출되지 않도록 소정 두께의 상기 층간 절연막(112)을 제거하는 공정으로 이루어진다. 이때, 상기 소스 영역(S) 및 드레인 영역(D)의 상기 핀 활성영역(116)에 남게되는 상기 층간 절연막(112)은 이후, 게이트 전극(도 6의 110)의 형성 시 다마신 방법으로 게이트 전극(110)을 형성하기 위해 사용된다. 도시하지는 않았지만, 상기 핀 활성영역(116)의 중심부분이 트리밍되지 않고, 상기 하드 마스크막(도3b의 114)이 제거되지 않을 경우, 상기 층간 절연막(112)에 의해 노출된 상기 핀 활성영역(116)의 중심부분을 트리밍(trimming)하여 상기 핀 활성영역(116) 중심부분의 선폭이 상기 핀 활성영역(116) 양단의 선폭보다 줄어들게 할 수도 있다. 그 후, 상기 층간 절연막(112)에 의해 노출된 하드 마스크막(114)을 제거할 수도 있다.
도 7d에 도시된 바와 같이, 상기 소스 영역(S) 및 드레인 영역(D)의 상기 핀 활성영역(116) 상부와 측벽에 형성된 층간 절연막(112)을 이온주입 마스크 또는 스크린으로 사용하여 상기 게이트 영역(G)의 상기 핀 활성영역(116)에 불순물을 선택적으로 이온주입하여 매몰 불순물 영역(118)을 형성한다. 여기서, 상기 불순물은 보론(boron), BF2, 인(phosphorous)과 같은 비금속 도전성 불순물 또는 원자 질량이 낮은 H, He와 같은 저질량 원소 중 어느 하나가 사용될 수 있다. 이때, 단결정 실리콘막 또는 단결정 실리콘 필름으로 이루어진 상기 핀 활성영역(116)에 소정의 투사범위(Projection Range of implantation)로 이온주입된 불순물은 일정 깊이에서 실리콘 격자의 결합을 끊는 역할을 한다. 예컨대, 상기 보론은 이온주입 시 약 1×1016atoms/cm2 내지 약 1×1018/cm2정도의 농도를 갖고, 약 30KeV 내지 약 40KeV정도의 에너지로 이온주입할 경우, 상기 핀 활성영역(116)의 상부 표면으로부터 약 1000Å 내지 약 1200Å정도의 깊이에 상기 매몰 불순물 영역(118)이 형성되도록 상기 보론이 이온주입된다. 또한, 투사 범위를 조절하여 상기 핀 활성영역(116)의 표면으로부터 소정 깊이에서 상기 반도체 기판 벌크(100a)의 표면과 동일 또는 유사한 깊이까지 상기 매몰 불순물 영역(118)을 형성할 수 있다.
도 7e에 도시된 바와 같이, 상기 매몰 불순물 영역(도 7d의 118)을 선택적으로 등방성 식각하여 상기 기판 절연막(122)과 수직적으로 이격되고 상기 소스 영역(S) 및 드레인 영역(D)의 상기 핀 활성영역(116)인 제 1 활성영역(102) 및 제 2 활성영역(104)에 의해 지지되는 브릿지 형상의 제 3 활성 영역(106)을 형성한다. 여기서, 상기 매몰 불순물 영역(118)의 등방성 식각은 습식 식각방법 또는 건식식각방법을 이용할 수 있다. 먼저, 습식 식각방법에 사용되는 식각 용액은 HF(49%): HNO3(30%): CH3COOH(100%)(부피 1 : 3 : 8)인 폴리 실리콘 에천트(poly silicon etchant)가 사용되고, 상기 폴리 실리콘 에천트를 사용하여 실리콘 격자 결합이 끊어진 상기 매몰 불순물 영역(118)을 선택적으로 제거시킬 수 있다. 또한, 건식 식각방법에 사용되는 반응 가스는 CF4 : 02(플로우 60 : 150 sccm)가 사용되고, 상기 반응 가스를 이용하여 상기 매몰 불순물 영역을 단결정 실리콘막 또는 단결정 실리콘 필름으로 이루어진 제 1 내지 제 3 활성영역(102, 104, 106)에 비해 선택적으로 제거시킬 수 있다. 또한, 상기 제 3 활성영역(106)은 도 7e에서 4면이 직각의 모서리를 갖는 브릿지 형상으로 나타나지만, 상기 건식 식각방법 또는 습식 식각방법을 사용하여 형성될 경우 실제 상기 모서리가 구분되지 않는 둥근 모양(round) 또는 다각형의 모서리를 갖는 브릿지 형상으로 형성될 수 있다. 이때, 상기 제 3 활성영역(106)의 하부의 상기 매몰 불순물 영역(118)이 제거됨으로써 상기 제 3 활성영역(106)과 상기 반도체 기판 벌크(100a)가 서로 이격하는 터널(tunnel, 124)이 형성된다.
따라서, 본 발명의 제 3 실시예에 따른 제조 방법은 상기 제 3 활성영역(106)을 소이형 실리콘 기판(200)의 단결정 실리콘막 또는 단결정 실리콘 필름으로 형성하여 에피택시얼 성장방법으로 형성되는 단결정 실리콘막에 비해 결정 결함(defect) 발생을 줄일 수 있기 때문에 소자의 신뢰성을 증대 또는 최대화할 수 있다.
이후, 상기 층간 절연막(112)을 이온주입 마스크 또는 스크린으로 사용하여 상기 제 3 활성영역(106)에 제 1 도전성 불순물을 선택적으로 이온주입하여 채널불순물 영역을 형성한다. 여기서, 상기 제 3 활성영역(106)의 폭 또는 두께가 약 500Å 이상에서는 제 1 도전성 불순물을 이온주입하여 문턱전압(threshold voltage) 값을 조절하고, 상기 제 3 활성영역(106)의 폭 또는 두께가 500Å 이하에서는 문턱전압 값이 단결정 실리콘의 일함수에만 의존하여 일정하게 고정되기 때문에 제 1 도전성 불순물을 이온주입하지 않는다. 이때, 상기 제 1 도전성 불순물은 억셉터(accepter) 불순물인 경우 보론 또는 BF2가 사용되며 도너(donor) 불순물인 경우 아세닉 또는 인이 사용될 수 있다.
도 7f에 도시된 바와 같이, 상기 층간 절연막(112)에 의해 노출되는 제 3 활성영역(106)의 전면에 실리콘 산화막을 사용하여 소정 두께의 게이트 절연막(108)을 형성한다. 여기서, 상기 게이트 절연막(108)은 상기 제 3 활성영역(106)뿐만 아니라, 상기 제 3 활성영역(106)에 인접하는 상기 제 1 및 제 2 활성영역(102, 104)의 측벽에서도 동일 또는 유사한 두께를 갖도록 형성된다. 예컨대, 상기 게이트 절연막(108)은 열산화 공정을 통해 상기 제 3 활성영역(106) 및 상기 제 3 활성영역(106) 하부의 상기 반도체 기판 벌크(100a)의 표면에 상기 실리콘 산화막이 약 130Å이하의 두께를 갖도록 형성된다. 이때, 상기 층간 절연막(112)을 먼저 형성하고, 상기 핀 활성영역(도 3d의 116)의 중심부분을 트리밍한 경우, 상기 제3 활성(106)영역에 인접하는 상기 제 1 활성영역(102) 및 제 2 활성영역(104)의 측벽에 게이트 절연막(108)이 형성될 수도 있다.
도 7g에 도시된 바와 같이, 상기 게이트 절연막(108)이 형성된 상기 제 3 활성영역(106)의 전면을 둘러싸도록 소정두께의 도전성 물질을 형성한다. 이때, 상기 도전성 물질은 상기 제 3 활성영역(106)과 상기 기판 절연막(122) 및 상기 층간 절연막(112)의 전면을 덮도록 형성된다. 다음, 화학 기계적 연마(Chemical Mechanical Polishing : CMP) 방법 또는 건식식각 방법으로 상기 층간 절연막(112)이 노출되도록 상기 도전성 물질을 평탄하게 제거하여 다마신(damascene) 방법으로 게이트 전극(110)을 형성한다. 여기서, 상기 도전성 물질은 비금속의 도전성 불순물을 포함하는 폴리 실리콘막 또는 텅스텐 실리사이드와 같은 금속막이 사용되고, 저온화학기상증착방법(Low Pressure Chemical Vapor Deposition)을 이용하여 형성될 수 있다. 또한, 상기 도전성 물질의 형성 시, 상기 기판 절연막(122)과 상기 층간 절연막(112) 및 상기 층간 절연막(112)에 의해 노출되는 상기 제 1 및 제 2 활성영역(102, 104)은 상기 제 1 및 제 2 활성영역(102, 104)에 연결된 제 3 활성영역(106)의 전면에 상기 도전성 물질이 선택적으로 형성될 수 있도록 하는 틀(mold)과 같은 역할을 한다. 즉, 상기 다마신 방법에 의해 형성되는 게이트 전극(110)은 상기 층간 절연막(112)에 의해 상기 기판 절연막(122)과, 상기 제 1 및 제 2 활성영역(102, 104)으로부터 선택적으로 노출되는 상기 제 3 불순물 영역(106)의 360°전면을 감싸도록 비금속의 도전성 불순물을 포함하는 폴리 실리콘 또는 금속막이 화학기상증착방법으로 형성되고, 화학 기계적 연마방법 또는 건식 식각 방법으로 상기 층간 절연막(112)이 노출되도록 상기 폴리 실리콘막 또는 금속막이 평탄하게 제거됨으로써 형성된다. 따라서, 상기 층간 절연막(112)에 의해 상기 핀 활성영역(116)과 교차하는 라인 모양으로 게이트 전극(110)이 형성된다. 이때, 폴리 실리콘막을 게이트 전극(110)으로 사용할 경우, 상기 폴리 실리콘막을 화학기상증착방법으로 형성하는 도중에 도전성 불순물을 도핑시킬 수 있고, 상기 폴리 실리콘막을 먼저 형성한 이후, 상기 비금속 도전성 불순물을 이온주입하여 도핑시킬 수도 있다.
따라서, 본 발명의 제 3 실시예에 따른 전계효과 트랜지스터 제조 방법은 브릿지 구조의 제 3 활성영역(106) 하부의 터널(124)을 채우는 게이트 전극(110)의 패터닝 시 종래의 사진식각방법으로 제거하지 않고, 다마신 방법을 이용하여 게이트 전극(110)을 재현성 있게 형성하고, 상기 제 1 및 제 2 활성영역(102, 104) 상부 또는 측벽에 형성되는 층간절연막(112)을 이용하여 상기 게이트 전극(110)의 폭을 용이하게 조절할 수 있기 때문에 상기 게이트 전극(110)에 인가되는 게이트 전압에 의해 상기 제 3 활성영역(106)에 유도되는 채널의 길이를 정확하게 제어할 수 있다.
또한, 상기 제 1 및 제 2 활성영역(102, 104)에 연결되는 상기 제 3 활성영역(106)의 전면을 감싸는 게이트 전극(110)이 상기 기판 절연막(122)에 의해 상기 제 3 활성영역(106) 하부의 상기 실리콘 기판(100)과 전기적으로 절연된다.
도 7h에 도시된 바와 같이, 상기 제 1 및 제 2 활성영역(102, 104)의 상부에 형성된 층간 절연막(112)을 통상의 사진식각 방법으로 제거하여 상기 제 1 및 제 2 활성영역(102, 104)을 노출시키고, 상기 제 1 및 제 2 활성영역(102, 104)에 상기 제 1 도전성 불순물과 반대되는 제 2 도전성 불순물을 이온주입하여 제 1 불순물 영역(120)을 형성한다. 예컨대, 상기 제 2 도전성 불순물은 약 1×1012atoms/cm2 내지 약 1×1014atoms/cm2 정도의 농도를 갖고, 약 50KeV 이하의 에너지에서 상기 제 1 및 제 2 활성영역(102, 104)에 상기 제 1 불순물 영역(120)이 형성되도록 이온주입된다. 따라서, 본 발명의 제 3 실시예에 따른 전계효과 트랜지스터 제조 방법은 상기 제 3 활성영역(106)을 감싸는 게이트 전극(110)이 기판 절연막(122)에 의해 상기 실리콘 기판(100)으로부터 절연되어 형성되기 때문에 소자의 전기적인 특성을 향상시킬 수 있다. 또한, 본 발명의 제 3 실시예에 따른 전계효과 트랜지스터의 제조 방법은 상기 제 1 및 제 2 활성영역(106)에 형성된 제 1 불순물 영역(120)이 도전성 불순물로 도핑된 단결정 실리콘막으로 형성되기 때문에 도전성 불순물로 도핑된 폴리 실리콘막에 비해 전기전도도가 증가될 수 있다.
이후, 상기 제 1 불순물 영역(120)이 형성된 상기 제 1 및 제 2 활성영역(102, 104)과 인접하는 상기 게이트 전극(110)의 측벽에 스페이서를 형성하고, 상기 게이트 전극(110) 및 스페이서를 이온주입 마스크 또는 스크린으로 사용하여 상기 제 1 및 제 2 활성영역에 상기 제 2 도전성 불순물을 약 1×1016atoms/cm2 내지 약 1×1017atoms/cm2정도의 농도로 이온주입하여 상기 제 1 불순물 영역(120)보다 작은 깊이에 제 2 불순물 영역을 형성한다. 이후, 제 2 불순물 영역이 형성된 상기 제 1 및 제 2 활성영역 및 상기 반도체 기판의 전면에 별도의 층간 절연막을 형성하고, 상기 제 2 불순물 영역 상부의 층간 절연막을 제거하여 콘택홀을 형성한다.
상술한 바와 같이, 본 발명의 제 3 실시예에 따른 전계효과 트랜지스터 및 그의 제조 방법은 소이형 실리콘 기판(200)을 이용하여 게이트 전극(110)이 실리콘 기판(100)의 표면과 절연되도록 하여 상기 게이트 전극(110)에 게이트 전압이 인가되더라도 상기 실리콘 기판(100)의 표면을 따라 채널이 형성되는 것을 방지할 수 있기 때문에 상기 제 1 내지 제 2 실시예에서보다 전기적인 특성을 향상시킬 수 있다.
결국, 본 발명의 제 1 내지 제 3 실시예에 따른 전계효과 트랜지스터 및 그의 제조 방법은 단결정 실리콘 재질의 실리콘 기판(100)을 채널 형성영역으로 형성하고, 상기 채널 형성영역을 감싸는 게이트 전극(110)을 다마신 방법으로 형성하고, 상기 게이트 전극(110) 양측의 소스 영역(S) 및 드레인 영역(D)을 상기 실리콘 기판(100)으로 형성할 수 있기 때문에 종래의 전계효과 트랜지스터에 비해 소자의 신로성을 개선하고, 전기적 특성을 향상시킬 수 있다.
또한, 상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
이상 상술한 바와 같이, 본 발명의 전계효과 트랜지스터 및 그의 제조 방법은 다음과 같은 효과가 있다.
첫째, 본 발명의 전계효과 트랜지스터의 제조 방법은 에피택시얼 성장방법으로 형성된 단결정 실리콘막에 비해 전기적인 특성이 우수한 단결정 실리콘 기판으로 채널로서 제 1 및 제 2 활성영역에 연결되는 브릿지 형상의 제 3 활성영역을 형성할 수 있기 때문에 소자의 신뢰성을 증대 또는 극대화할 수 있는 효과가 있다.
둘째, 본 발명의 전계효과 트랜지스터의 제조 방법은 제 1 및 제 2 활성영역에 형성되는 층간 절연막을 일정한 모양의 틀로 사용하여 다마신 방법으로 게이트 전극을 재현성 있게 형성할 수 있기 때문에 상기 게이트 전 채널의 길이를 정확하게 제어할 수 있는 효과가 있다.
셋째, 본 발명의 전계효과 트랜지스터의 제조 방법은 전기 전도도가 우수한 단결정 실리콘 기판을 사용하여 소스 영역 및 드레인 영역을 형성할 수 있기 때문에 소자의 전기적인 특성을 향상시킬 수 있는 효과가 있다.
도 1은 종래 기술에 따른 전계효과 트랜지스터의 구조를 나타낸 사시도.
도 2는 본 발명의 제 1 실시예에 따른 전계효과 트랜지스터를 개략적으로 나타낸 사시도.
도 3a 내지 도 3h는 도2의 트랜지스터를 제조하는 순서를 보여주기 위해 도2의 라인들(Ⅰ~Ⅰ', Ⅱ~Ⅱ')을 따라 취한 공정 단면도들.
도 4는 본 발명의 제 2 실시예에 따른 전계효과 트랜지스터의 구조를 개략적으로 나타낸 사시도.
도 5a 내지 도 5h는 도 4의 트랜지스터를 제조하는 순서를 보여주기 위해 도4의 라인들(Ⅲ~Ⅲ', Ⅳ~Ⅳ')을 따라 취한 공정 단면도들.
도6은 본 발명의 제 3 실시예에 따른 전계효과 트랜지스터의 구조를 개략적으로 나타낸 사시도.
도 7a 내지 도 7h는 도 6의 트랜지스터를 제조하는 순서를 보여주기 위해 도6의 라인들(Ⅴ~Ⅴ', Ⅵ~Ⅵ')을 따라 취한 공정 단면도들.
*도면의 주요 부분에 대한 부호의 설명*
100 : 반도체 기판 100a : 반도체 기판 벌크
100b : 단결정 실리콘막 200 : 소이형 실리콘 기판
102 : 제 1 활성영역 104 : 제 2 활성영역
106 : 제 3 활성영역 108 : 게이트 절연막
110 : 게이트 전극 112 : 층간 절연막
114 : 하드 마스크막 116 : 핀 활성영역
118 : 매몰 불순물 영역 120 : 제 1 불순물 영역
122 : 기판 절연막 124 : 터널

Claims (32)

  1. 전계효과 트랜지스터의 제조 방법에 있어서:
    반도체 기판의 대체로 상층 일부에, 서로 이격되며 상기 반도체 기판의 상층을 지지하는 하층의 표면상부로부터 돌출된 제 1 및 제 2 활성영역을 형성하는 단계;
    상기 하층의 표면상부와는 수직적으로 이격되고 상기 제 1 및 제 2 활성영역 사이를 연결하는 브릿지 형상의 제 3 활성영역을 형성하는 단계; 및
    상기 제 3 활성영역을 감싸는 게이트 절연막을 형성한 후, 상기 제 3 활성영역이 채널로서 기능하도록 하는 게이트 전극을 상기 게이트 절연막에 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 활성영역과, 상기 제 3 활성영역을 형성하는 단계는,
    상기 반도체 기판의 하층에서 돌출되는 핀 활성영역을 형성하는 단계와,
    상기 핀 활성영역 양단의 상기 제 1 및 제 2 활성영역 상부에 층간 절연막을 형성하는 단계와,
    상기 층간 절연막을 이온주입 마스크로 사용하여 상기 핀 활성영역의 중심부분에 불순물을 이온주입하여 매몰 불순물 영역을 형성하는 단계와,
    상기 매몰 불순물 영역을 선택적으로 제거하여 상기 제 1 및 제 2 활성영역에 브릿지 형상으로 연결되는 제 3 불순물 영역을 형성하는 단계를 포함함을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  3. 제 2 항에 있어서,
    상기 핀 활성영역의 형성 단계는,
    상기 반도체 기판 상에 하드 마스크막을 형성하는 단계와,
    상기 하드 마스크막을 식각 마스크로 사용하여 상기 반도체 기판의 하층이 노출되도록 상기 반도체 기판의 상층을 제거하여 상기 핀 활성영역을 형성하는 단계를 포함함을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  4. 제 3 항에 있어서,
    상기 하드 마스크막은 실리콘 질화막을 사용함을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  5. 제 3 항에 있어서,
    상기 제 1 및 제 2 활성영역 사이의 상기 핀 활성영역 선폭이 상기 제 1 및 제 2 활성영역의 선폭보다 작아지도록 상기 층간 절연막에 의해 노출되는 상기 핀 활성영역의 중심부분을 트리밍하는 단계를 더 포함함을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  6. 제 3 항에 있어서,
    상기 하드 마스크막을 제거하는 단계를 더 포함함을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  7. 제 2 항에 있어서,
    상기 층간 절연막을 형성하는 단계는,
    상기 핀 활성영역이 형성된 상기 반도체 기판의 전면에 층간 절연막을 형성하는 단계와,
    상기 게이트 전극이 형성될 상기 핀 활성영역이 노출되도록 사진 식각방법을 이용하여 상기 층간 절연막을 선택적으로 제거하는 단계를 포함함을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  8. 제 7 항에 있어서,
    상기 층간 절연막은 실리콘 산화막을 사용하여 형성함을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  9. 제 8 항에 있어서,
    상기 실리콘 산화막은 저온화학기상증착방법으로 형성함을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  10. 제 7 항에 있어서,
    상기 반도체 기판의 전면에 형성된 층간 절연막을 화학적 기계적 연마방법을 이용하여 평탄화하는 단계를 더 포함함을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  11. 제 2 항에 있어서,
    상기 불순물은 보론, BF2, 인, H, He 중 적어도 어느 하나로 이루어짐을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  12. 제 11 항에 있어서,
    상기 매몰 불순물 영역은 보론을 불순물로 사용하여 형성할 경우 약 30KeV 내지 약 40KeV정도의 에너지에서 이온주입하여 형성함을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  13. 제 2 항에 있어서,
    상기 매몰 불순물영역은 상기 핀 활성영역의 표면 소정 깊이에서부터 상기 반도체 기판의 하층과 동일 또는 유사한 깊이까지 형성함을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  14. 제 2 항에 있어서,
    상기 매몰 불순물 영역은 상기 불순물을 약 1×1016atoms/cm2 내지 약 1×1018atoms/cm2정도의 농도를 갖도록 이온주입하여 형성함을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  15. 제 2 항에 있어서,
    상기 매몰 불순물 영역은 습식 식각방법 또는 건식식각방법으로 제거함을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  16. 제 15 항에 있어서,
    상기 매몰 불순물 영역은 HF(49%): HNO3(30%): CH3COOH(100%)(부피 1 : 3 : 8)의 폴리 실리콘 에천트를 사용하여 상기 습식 식각방법으로 제거함을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  17. 제 15 항에 있어서,
    상기 매몰 불순물 영역은 CF4 : 02(플로우 60 : 150 sccm)의 반응 가스를 사용하여 상기 건식식각방법으로 제거함을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  18. 제 1 항에 있어서,
    상기 게이트 절연막은 실리콘 산화막을 이용하여 형성함을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  19. 제 1 항에 있어서,
    상기 게이트 절연막은 약 130Å 이하의 두께를 갖도록 형성함을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  20. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 전극은 상기 반도체 기판의 하층과 상기 층간 절연막을 소정의 모양의 틀로서 사용하는 다마신 방법을 이용하여 형성함을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  21. 제 1 항에 있어서,
    상기 게이트 전극은 비금속 도전성 불순물로 도핑된 폴리 실리콘막 또는 텅스텐 실리사이드 중 적어도 어느 하나를 포함하여 형성함을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  22. 제 1 항에 있어서,
    상기 게이트 전극을 이온주입 마스크로 사용하여 상기 제 1 및 제 2 활성영역에 불순물을 이온주입하여 제 1 불순물 영역을 형성하는 단계를 더 포함함을 특징으로 하는 전계효과 트랜지스터의 제조 방법..
  23. 제 21 항에 있어서,
    상기 제 1 불순물 영역은 상기 제 3 활성영역과 동일 또는 유사한 깊이의 상기 제 1 및 제 2 활성영역에 형성함을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  24. 전계효과 트렌지스터의 제조 방법에 있어서,
    반도체 기판의 대체로 상층 일부에, 서로 이격되며 상기 반도체 기판의 상층을 지지하는 하층의 표면상부로부터 돌출된 핀 활성영역을 형성하는 단계;
    상기 핀 활성영역의 중심부분을 선택적으로 노출시키기 위해 상기 핀 활성영역 양단의 제 1 및 제 2 활성영역에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 이온주입 마스크로 사용하여 불순물을 이온주입하여 상기 핀 활성영역의 중심부분에서 상기 핀 활성영역의 높이와 동일 또는 유사한 깊이에 매몰 불순물 영역을 형성하는 단계;
    상기 매몰 불순물 영역을 선택적으로 제거하여 상기 제 1 및 제 2 활성영역에 연결되고, 상기 반도체 기판의 하층에서 수직적으로 이격되는 브릿지 형상의 제 3 활성영역을 형성하는 단계;
    상기 제 3 활성영역을 감싸는 게이트 절연막을 형성한 후, 상기 제 3 활성영역이 채널로서 기능하도록 하는 게이트 전극을 상기 게이트 절연막에 형성하는 단계;
    상기 제 1 및 제 2 활성영역 상의 층간절연막을 제거하고, 상기 게이트 전극을 이온주입 마스크로 사용하여 상기 제 1 및 제 2 활성영역에 도전성 불순물을 이온주입하여 제 1 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  25. 전계효과 트랜지스터의 제조 방법에 있어서:
    절연막 상에 서로 이격되는 제 1 및 제 2 활성영역을 형성하는 단계와;
    상기 절연막 표면상부와는 수직적으로 이격된 채로 상기 제 1 및 제 2 활성영역 사이에 연결된 브릿지 형상의 제 3 활성영역을 형성하는 단계와;
    상기 제 3 활성영역을 감싸는 게이트 절연막을 형성하고, 상기 제 3 활성영역이 채널로서 기능하도록 하는 게이트 전극을 상기 게이트 절연막 상에 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  26. 제 25 항에 있어서,
    상기 절연막은 소이형 실리콘 기판의 기판 절연막을 사용함을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  27. 전계효과 트렌지스터의 제조 방법에 있어서,
    소이형 실리콘 기판의 기판 절연막 상에 핀 활성영역을 형성하는 단계;
    상기 핀 활성영역의 중심부분을 선택적으로 노출시키기 위해 상기 핀 활성영역 양단의 제 1 및 제 2 활성영역에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 이온주입 마스크로 사용하여 불순물을 이온주입하여 상기 핀 활성영역의 중심부분에서 상기 핀 활성영역의 높이와 동일 또는 유사한 깊이에 매몰 불순물 영역을 형성하는 단계;
    상기 매몰 불순물 영역을 선택적으로 제거하여 상기 제 1 및 제 2 활성영역에 연결되고, 상기 기판 절연막에서 수직적으로 이격되는 브릿지 형상의 제 3 활성영역을 형성하는 단계;
    상기 제 3 활성영역을 감싸는 게이트 절연막을 형성한 후, 상기 제 3 활성영역이 채널로서 기능하도록 하는 게이트 전극을 상기 게이트 절연막에 형성하는 단계;
    상기 제 1 및 제 2 활성영역 상의 층간절연막을 제거하고, 상기 게이트 전극을 이온주입 마스크로 사용하여 상기 제 1 및 제 2 활성영역에 도전성 불순물을 이온주입하여 제 1 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  28. 전계효과 트랜지스터 구조에 있어서:
    반도체 기판의 대체로 상층 일부에 형성되고, 서로 이격된 채로 상기 반도체 기판의 상층을 지지하는 하층의 표면상부로부터 돌출된 제 1 및 제 2 활성영역과;
    상기 하층의 표면상부와는 수직적으로 이격된 채로 상기 제 1 및 제 2 활성영역 사이에 연결된 브릿지 형상의 제 3 활성영역과;
    상기 제 3 활성영역을 감싸는 게이트 절연막을 개재하여 형성되며, 상기 제 3 활성영역이 채널로서 기능하도록 하는 게이트 전극을 포함하는 것을 특징으로 하는 트랜지스터 구조.
  29. 제 28항에 있어서,
    상기 제 1 및 제 2 활성영역에 도전성 불순물을 이온주입하여 형성된 제 1 불순물 영역을 더 포함함을 특징으로 하는 전계효과 트랜지스터의 구조.
  30. 상기 제 1 불순물 영역은 상기 제 1 및 제 2 활성영역의 상부로부터 상기 제 3 활성영역과 동일 또는 유사한 깊이까지 형성되는 것을 특징으로 하는 전계효과 트랜지스터의 구조.
  31. 전계효과 트랜지스터 구조에 있어서:
    반도체 기판의 벌크로부터 돌출되는 소스/드레인 영역에 의해 지지되고, 상기 반도체 기판의 벌크에서 이격되는 브릿지 모양의 채널영역과;
    상기 채널영역이 노출되는 전면에 게이트 절연막을 개재하여 형성된 게이트 전극을 포함함을 특징으로 하는 구조.
  32. 전계효과 트랜지스터 구조에 있어서:
    절연막 상에 서로 이격되도록 형성된 제 1 및 제 2 활성영역;
    상기 절연막 표면상부와는 수직적으로 이격된 채로 상기 제 1 및 제 2 활성영역 사이에 연결된 브릿지 형상의 제 3 활성영역과;
    상기 제 3 활성영역을 감싸는 게이트 절연막을 개재하여 형성되며, 상기 제 3 활성영역이 채널로서 기능하도록 하는 게이트 전극을 포함하는 것을 특징으로 하는 구조.
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